WO2013161249A1 - 半導体装置 - Google Patents

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semiconductor device
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local
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新保　宏幸
田丸　雅規
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パナソニック株式会社
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Definitions

  • the present invention relates to a layout of a semiconductor device, and more particularly to a semiconductor device that realizes high speed and high integration.
  • transistors are respectively formed in an N-type well region and a P-type well region that are formed to extend in the horizontal direction, and the N-type well regions and the P-type well regions are alternately arranged in the vertical direction.
  • Such a standard cell structure is generally known.
  • the conventional standard cell structure as shown in Patent Document 1, for example, power supply wiring extending in the vertical direction and power supply wiring extending in the horizontal direction are used to supply power to the transistors in the unit cell. That is, the conventional standard cell structure uses two metal wiring layers that are the same as the signal wiring in order to supply a potential to the cell substrate. Therefore, the conventional standard cell structure has a great restriction on the arrangement of signal wiring.
  • the conventional standard cell structure separately prepares a dedicated cell (hereinafter referred to as a tap cell) for supplying substrate power to the cells in the cell column. Power is supplied to the transistor substrate (well region).
  • a dedicated cell hereinafter referred to as a tap cell
  • the conventional tap cell supplies substrate power from the power supply wiring to the substrate through the contact hole.
  • Such a conventional tap cell has a problem that when contact hole formation failure occurs, contact hole resistance increases and open failure occurs.
  • the number of contact holes may be increased.
  • the number of contact holes is increased, there is a problem that the area of the semiconductor device increases.
  • an object of the present invention is to provide a semiconductor device that can secure a wiring resource and can reliably supply substrate power without increasing the area.
  • a plurality of first conductivity type well regions formed extending in the first direction and a plurality of second conductivity type well regions formed extending in the first direction are provided.
  • a conductive type well region is disposed.
  • a plurality of first impurity diffusion regions respectively formed in the plurality of first conductivity type well regions and a first local wiring extending in the second direction in contact with each of the plurality of first impurity diffusion regions And a first potential power supply wiring formed in a layer above the first local wiring and extending in the first direction, and a contact hole connecting the first local wiring and the first potential power supply wiring.
  • wiring resources can be secured and substrate power can be supplied without increasing the area.
  • FIG. 1A is a plan view showing a layout structure of the semiconductor device according to the first embodiment.
  • 1B is a cross-sectional view taken along line XX in FIG. 1A.
  • FIG. 1C is a cross-sectional view taken along line YY in FIG. 1A.
  • FIG. 2 is a plan view showing a layout structure of the semiconductor device according to the modification of the first embodiment.
  • FIG. 3A is a plan view showing a layout structure of the semiconductor device according to the second embodiment. 3B is a cross-sectional view taken along line XX in FIG. 3A.
  • FIG. 3C is a cross-sectional view taken along line YY in FIG. 3A.
  • FIG. 4A is a plan view showing a layout structure of the semiconductor device according to the third embodiment.
  • FIG. 4B is a cross-sectional view taken along line XX in FIG. 4A.
  • 4C is a cross-sectional view taken along line YY of FIG. 4A.
  • FIG. 5A is a plan view showing a layout structure of the semiconductor device according to the fourth embodiment.
  • FIG. 5B is a cross-sectional view taken along line XX in FIG. 5A.
  • FIG. 5C is a cross-sectional view taken along line YY in FIG. 5A.
  • FIG. 6A is a plan view showing a layout structure of the semiconductor device according to the fifth embodiment. 6B is a cross-sectional view taken along line XX in FIG. 6A.
  • FIGS. 1A to 1C are diagrams showing the structure of the semiconductor device according to the first embodiment.
  • 1A is a plan view showing a layout structure
  • FIG. 1B is a cross-sectional view taken along line XX in FIG. 1A
  • FIG. 1C is a cross-sectional view taken along line YY in FIG. 1A.
  • each of the N-type well Wn and the P-type well Wp is formed extending in the lateral direction (first direction).
  • N-type wells Wn and P-type wells Wp are alternately and repeatedly arranged in the vertical direction (second direction).
  • an impurity diffusion region and a gate electrode are formed to form a transistor.
  • a dummy gate 6 is formed adjacent to the transistor.
  • a potential supply wiring 1 for supplying a potential to the transistor formed in the well region is formed extending in the first direction.
  • the potential power supply wiring 1a extends in the first direction and supplies power (VDD) to the impurity diffusion region.
  • the potential power supply wiring 1b extends in the first direction and supplies the ground potential (VSS) to the impurity diffusion region.
  • the local wiring 3 extends in the vertical direction (second direction), and the local wiring 3 is disposed below the potential power supply wiring 1.
  • the potential supply wiring 1 and the local wiring 3 are connected by a contact hole 2.
  • the potential power supply wiring 1a and the local wiring 3a are connected via the contact hole 2a.
  • the potential power supply wiring 1b and the local wiring 3b are connected through the contact hole 2b.
  • local wirings 3a and 3b are disposed on the P-type well Wp.
  • the local wiring 3a is connected to the potential power supply wiring 1a through the contact hole 2a.
  • the local wiring 3b is not connected to the potential power supply wiring.
  • the wiring width of the local wiring 3a in the region in contact with the contact hole 2 is W1.
  • local wirings 3a and 3b are arranged on the P-type well Wp, and dummy gates 6a and 6b are formed adjacent to and in parallel with the local wirings 3a and 3b. . Further, a transistor 5 is formed next to the dummy gate 6b. Below the local wiring 3a, there is an impurity diffusion region 4a.
  • the impurity diffusion region 4a is formed by implanting a P-type impurity having the same polarity as the P-type well Wp. With this configuration, the impurity diffusion region 4a can supply a potential from the local wiring 3a to the substrate (P-type well Wp) of the transistor 5 through the impurity diffusion region 4a.
  • the wiring width of the local wiring 3a is W2 (W2> W1), which is larger than the wiring width of the local wiring 3a at other locations.
  • the wiring of the local wiring is thicker than other portions, so that the impurity diffusion region 4a and the local wiring 3a can be connected more reliably.
  • the local wiring 3 and the potential power supply wiring 1 that are in direct contact with the impurity diffusion region 4 are used to supply a potential to the transistor substrate.
  • the metal wiring layer used for supplying the substrate potential is one layer of the potential supply wiring 1. Therefore, conventionally, two metal wiring layers are required to supply potential to the substrate. In the present embodiment, however, only one metal wiring layer is used. Resources can be allocated to signal wiring. As a result, an effect of reducing the chip area can be obtained.
  • the local wiring 3 extending in the vertical direction is in direct contact with the impurity diffusion region 4, so that the intersection between the local wiring 3 and the impurity diffusion region 4 is Everything will come in contact. Therefore, it is possible to provide a wide connection surface and to provide a layout structure with high area efficiency as compared with the case of connection using a contact hole.
  • one potential feed line 1 and one local line 3 is connected by one contact hole 2, but one intersection may be connected by two or more contact holes. .
  • the impurity diffusion region 4 is formed separately in each cell column.
  • the impurity diffusion region 4b and the impurity diffusion region 4c are not separated. It may be formed as one impurity diffusion region.
  • FIG. 2 is a plan view showing a layout structure of the semiconductor device according to the modification of the first embodiment. Note that the same components as those in the first embodiment described with reference to FIGS. 1A to 1C are denoted by the same reference numerals, and description thereof is omitted.
  • the difference from the first embodiment described with reference to FIGS. 1A to 1C is that the contact hole 2 that connects the local wiring 3b and the potential power supply wiring 1, the local wiring 3b, and the potential power supply wiring 1b are connected.
  • the contact hole 2b is not formed.
  • the potential power supply wirings 1 and 1a supply a potential to the local wiring 3a, but the potential power supply wirings 1 and 1b do not supply a potential to the local wiring 3b.
  • FIGS. 3A to 3C are diagrams illustrating the structure of the semiconductor device according to the second embodiment.
  • 3A is a plan view showing the layout structure
  • FIG. 3B is a cross-sectional view taken along line XX in FIG. 3A
  • FIG. 3C is a cross-sectional view taken along line YY in FIG. 3A.
  • symbol is attached
  • each of the local wirings 3c and 3d overlaps with the dummy gates 6a and 6b. Since the dummy gate 6 does not have a function in circuit operation, there is no problem even if it is electrically connected to the local wirings 3c and 3d.
  • the same effect as in the first embodiment can be obtained.
  • the wiring width can be widened, so that the wiring resistance can be reduced.
  • IR-drop can be suppressed and circuit performance can be improved.
  • the local wirings 3c and 3d have a large wiring width, three contact holes 2c for connecting the local wiring 3 and the potential power supply wiring 1 are provided.
  • the local wiring 3c and the potential power supply wiring 1a may be connected by one contact hole.
  • FIGS. 1A to 1C are diagrams illustrating the structure of the semiconductor device according to the third embodiment.
  • 4A is a plan view showing the layout structure
  • FIG. 4B is a cross-sectional view taken along line XX in FIG. 4A
  • FIG. 4C is a cross-sectional view taken along line YY in FIG. 4A. Note that the same components as those in the first embodiment described with reference to FIGS. 1A to 1C are denoted by the same reference numerals, and description thereof is omitted.
  • the difference between the first embodiment described with reference to FIGS. 1A to 1C and the present embodiment is that the wiring widths of the local wirings 3a and 3c are partially thick in the first embodiment.
  • the wiring widths of the local wirings 3e and 3f are all constant W1.
  • the difference between the first embodiment and this embodiment is that the impurity diffusion region 4 is formed directly below the local wiring 3.
  • the wiring width of the local wiring 3 is constant and has no step. Therefore, in comparison with the first embodiment and the second embodiment in which the wiring width of the local wiring 3 is partially different, the present embodiment is manufactured as designed in addition to the same effects as the first embodiment. It is easy to improve the yield.
  • FIGS. 5A to 5C are diagrams showing the structure of the semiconductor device according to the fourth embodiment.
  • 5A is a plan view showing the layout structure
  • FIG. 5B is a cross-sectional view taken along line XX in FIG. 5A
  • FIG. 5C is a cross-sectional view taken along line YY in FIG. 5A. Note that the same components as those in the third embodiment described with reference to FIGS. 4A to 4C are denoted by the same reference numerals, and description thereof is omitted.
  • the impurity diffusion region 4a is not arranged under the dummy gate 6a in the third embodiment.
  • the impurity diffusion region 4a is disposed under the dummy gate 6a.
  • the local wiring 3e is formed over the dummy gate 6a, and the local wiring 3f is formed over the dummy gate 6b.
  • the substrate potential is supplied from the metal wiring to the impurity diffusion region through the contact hole.
  • the local wiring 3 is in direct contact with the impurity diffusion region. Therefore, the dummy gate 6 can be arranged under the local wiring 3.
  • the local wiring 3 is used, so that the dummy gate 6 can be configured on the impurity diffusion region 4. become. Therefore, the chip area can be reduced.
  • FIGS. 6A and 6B are diagrams showing the structure of the semiconductor device according to the fifth embodiment.
  • 6A is a plan view showing a layout structure
  • FIG. 6B is a cross-sectional view taken along line XX in FIG. 6A. Note that the same components as those in the first embodiment described with reference to FIGS. 1A to 1C are denoted by the same reference numerals, and description thereof is omitted.
  • the local wiring 3 extends only in the vertical direction, but in the fifth embodiment, The local wiring 3 also extends in the lateral direction (second direction). As shown in FIG. 6B, the local wiring 3h extending in the horizontal direction overlaps the potential power supply wiring 1a in a plan view, and the local wiring 3 and the potential power supply wiring 1a are connected via a contact hole 2c. That is, the local wiring 3 is lined with the potential power supply wiring 1 running in parallel.
  • the following effects can also be obtained.
  • the potential supply wiring and the local wiring can be connected by a large number of contact holes, it is difficult to be influenced by the characteristics of the power supply structure with poor contact formation, and an effect of being strong against electromigration and instantaneous current can be obtained.
  • the potential is always supplied to all the wells from one of the two local wirings arranged in parallel.
  • the two wirings arranged in parallel to all the wells are not necessarily provided. There is no need to supply a potential from the local wiring.
  • two local wirings are formed adjacent to each other as a pair, but the pair does not necessarily have to be a pair, and only one local wiring is wired. Also good.
  • signal wiring resources can be improved, and more substrate contact regions can be secured without increasing the area.

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Abstract

配線リソースを確保し、面積を増大させることなく、確実に基板電源を供給できる半導体装置を提供する。 ウェル領域に形成される不純物拡散領域と、不純物拡散領域に接し、縦方向に延伸するローカル配線と、ローカル配線の上層に形成され横方向に延伸する電位給電配線と、ローカル配線と電位給電配線とを接続するコンタクトホールとを備えている。電位給電配線、コンタクトホール、ローカル配線、不純物拡散領域を介して、ウェル領域に基板電位が供給される。

Description

半導体装置
　本発明は、半導体装置のレイアウトに関するものであり、特に、高速化と高集積化を実現する半導体装置に関する。
　従来の半導体装置では、横方向に伸びて形成されたＮ型ウェル領域とＰ型ウェル領域にトランジスタがそれぞれ形成され、かつ、Ｎ型ウェル領域とＰ型ウェル領域が縦方向に交互に配置される。このようなスタンダードセル構造が一般的に知られている。
　従来のスタンダードセル構造は、例えば特許文献１に示すように、単位セル内のトランジスタに電源を供給するために、縦方向に延びた電源配線と、横方向に延びた電源配線を用いていた。つまり、従来のスタンダードセル構造は、セルの基板に電位を供給するためには、信号配線と同じメタル配線層を２層分使用している。よって、従来のスタンダードセル構造は、信号配線の配置には大きな制約がある。
　また、特許文献２に示すように、従来のスタンダードセル構造は、セル列内にセルへの基板電源を供給するための専用セル（以下、タップ・セルと呼ぶ）を別途用意し、専用セルからトランジスタの基板（ウェル領域）に電源を供給している。
特開２００８－３００７６５号公報 特開２００２－３３４９３３号公報
　しかしながら、従来の半導体装置には、セルに電源を供給するために、信号配線と同じメタル配線層を２層（縦方向の電源配線と横方向の電源配線）使用している半導体装置がある。このような半導体装置では、信号配線の配線リソースが減少してしまう。その結果、チップ面積が増大するという課題がある。
　また、従来のタップセルは、電源配線からコンタクトホールを介して基板に基板電源を供給している。このような従来のタップセルは、コンタクトホールの形成不良が発生した場合、コンタクトホールの抵抗増やオープン不良が生じるという問題がある。これらの問題を回避するためには、コンタクトホールの数を増やせばよいが、コンタクトホールを増やすと、半導体装置の面積が増大するという課題がある。
　上記の課題を鑑み、本発明は配線リソースを確保し、かつ、面積を増大させることなく、確実に基板電源を供給できる半導体装置を提供することを目的とする。
　本発明の半導体装置の一態様では、第一の方向に延びて形成される複数の第一導電型ウェル領域と、第一の方向に延びて形成される複数の第二導電型ウェル領域とを有し、第一導電型ウェル領域と第二導電型ウェル領域が第一の方向と垂直方向である第二の方向に交互に並ぶように、複数の第一導電型ウェル領域と複数の第二導電型ウェル領域が配置される。そして、複数の第一導電型ウェル領域にそれぞれ形成される複数の第一の不純物拡散領域と、複数の第一の不純物拡散領域のそれぞれに接し、第二の方向に延伸する第一のローカル配線と、第一のローカル配線より上層に形成され、第一方向に延伸する第一の電位給電配線と、第一のローカル配線と第一の電位給電配線とを接続するコンタクトホールとを備える。
　本発明によれば、配線リソースを確保し、かつ、面積を増大させることなく基板電源を供給できる。
図１Ａは、第１の実施形態に係る半導体装置のレイアウト構造を示す平面図である。 図１Ｂは、図１Ａの線Ｘ－Ｘにおける断面図である。 図１Ｃは、図１Ａの線Ｙ－Ｙにおける断面図である。 図２は、第１の実施形態の変形例に係る半導体装置のレイアウト構造を示す平面図である。 図３Ａは、第２の実施形態に係る半導体装置のレイアウト構造を示す平面図である。 図３Ｂは、図３Ａの線Ｘ－Ｘにおける断面図である。 図３Ｃは、図３Ａの線Ｙ－Ｙにおける断面図である。 図４Ａは、第３の実施形態に係る半導体装置のレイアウト構造を示す平面図である。 図４Ｂは、図４Ａの線Ｘ－Ｘにおける断面図である。 図４Ｃは、図４Ａの線Ｙ－Ｙにおける断面図である。 図５Ａは、第４の実施形態に係る半導体装置のレイアウト構造を示す平面図である。 図５Ｂは、図５Ａの線Ｘ－Ｘにおける断面図である。 図５Ｃは、図５Ａの線Ｙ－Ｙにおける断面図である。 図６Ａは、第５の実施形態に係る半導体装置のレイアウト構造を示す平面図である。 図６Ｂは、図６Ａの線Ｘ－Ｘにおける断面図である。
　（第１の実施形態）
　以下、本発明の実施形態について、図面を参照しながら説明する。
　図１Ａ～Ｃは、第１の実施形態に係る半導体装置の構造を示す図である。図１Ａはレイアウト構造を示す平面図であり、図１Ｂは図１Ａの線Ｘ－Ｘの断面図、図１Ｃは図１Ａの線Ｙ－Ｙにおける断面図である。
　以下、図１Ａ～Ｃを参照しながら第１の実施形態の半導体装置について説明する。図１Ａに示すとおり、Ｎ型ウェルＷｎとＰ型ウェルＷｐのそれぞれが、横方向（第１の方向）に延びて形成されている。そして、縦方向（第２の方向）にＮ型ウェルＷｎとＰ型ウェルＷｐが交互に繰り返して配置されている。
　それぞれのウェル領域には、不純物拡散領域とゲート電極が形成され、トランジスタが形成されている。また、トランジスタに隣接して、ダミーゲート６が形成されている。また、ウェル領域に形成されたトランジスタに電位を給電するための電位給電配線１が第１の方向に延びて形成されている。例えば、Ｐ型ウェルＷｐの上層には、電位給電配線１ａが第１の方向に延びて不純物拡散領域に電源（ＶＤＤ）を供給している。また、Ｎ型ウェルＷｎの上層には、電位給電配線１ｂが第１の方向に延びて不純物拡散領域に接地電位（ＶＳＳ）を供給している。
　ローカル配線３が縦方向（第２の方向）に延びており、ローカル配線３は、電位給電配線１より下層に配置されている。電位給電配線１とローカル配線３はコンタクトホール２で接続されている。例えば、電位給電配線１ａとローカル配線３ａは、コンタクトホール２ａを介して接続されている。また、電位給電配線１ｂとローカル配線３ｂは、コンタクトホール２ｂを介して接続されている。
　なお、実際には、電位給電配線１が配置されている配線層や、その上の層には、各々のトランジスタのソース・ドレイン配線や、トランジスタ間の信号配線などが、形成されているが、図１Ａでは図示を省略している。
　次に、図１Ｂ、図１Ｃを参照しながら、第１の実施形態について説明する。なお、同一の構成については同じ符号を付して説明を省略する。
　図１Ｂに示すとおり、Ｐ型ウェルＷｐ上には、ローカル配線３ａと３ｂが配置されている。ローカル配線３ａはコンタクトホール２ａを介して、電位給電配線１ａと接続されている。Ｐ型ウェル領域内では、ローカル配線３ｂは電位給電配線とは接続されていない。コンタクトホール２と接している領域におけるローカル配線３ａの配線幅は、Ｗ１である。
　また、図１Ｃに示す通り、Ｐ型ウェルＷｐ上には、ローカル配線３ａと３ｂが配置され、ローカル配線３ａ、３ｂに隣接して、かつ、並行に、ダミーゲート６ａと６ｂが形成されている。さらにダミーゲート６ｂの隣には、トランジスタ５が形成されている。ローカル配線３ａの下方には不純物拡散領域４ａがあり、不純物拡散領域４ａは、Ｐ型ウェルＷｐと同一極性であるＰ型の不純物が注入されて形成されている。この構成により、不純物拡散領域４ａは、ローカル配線３ａから不純物拡散領域４ａを介して、トランジスタ５の基板（Ｐ型ウェルＷｐ）に電位を供給することができる。
　不純物拡散領域４ａとローカル配線３ａが接する領域では、ローカル配線３ａの配線幅はＷ２（Ｗ２＞Ｗ１）となっており、他の箇所のローカル配線３ａの配線幅より太くなっている。このように、基板電位供給用の不純物拡散領域４ａ上では、ローカル配線の配線は幅が他の箇所に比べ太いため、不純物拡散領域４ａと、ローカル配線３ａをより確実に接続させることができる。
　第１の実施形態では、トランジスタの基板へ電位を供給するために、不純物拡散領域４と直接、接するローカル配線３、及び、電位給電配線１とを用いている。この構成により、基板電位を供給するために使用するメタル配線層は、電位供給配線１の１層である。よって、従来、基板への電位供給のためにメタル配線層を２層必要としていたのに対し、本実施形態では、メタル配線層を１層しか使用しないため、基板電位供給領域におけるメタル配線層のリソースを信号配線に振り分けることが可能となる。その結果、チップ面積削減の効果を得ることができる。
　また、第１の実施形態では、上記説明から明らかなように、縦方向に延びるローカル配線３は、直接、不純物拡散領域４と接しているため、ローカル配線３と不純物拡散領域４との交差点が全て、接することなる。よって、コンタクトホールを用いて接続する場合に比べ、広い接続面を持つことができ、面積効率のよいレイアウト構造を提供することができる。
　なお、図１Ａでは１本の電位給電配線１と１本のローカル配線３の交点を１つのコンタクトホール２で接続しているが、１つの交点を２つ以上のコンタクトホールで接続してもよい。
　なお、図１Ａを用いて説明した第１の実施形態では、不純物拡散領域４は各セル列にそれぞれ分離して形成しているが、例えば、不純物拡散領域４ｂと不純物拡散領域４ｃを分離せず１つの不純物拡散領域として形成するなどしてもよい。
　（第１の実施形態の変形例）
　次に第１の実施形態の変形例について図２を参照しながら説明する。図２は、第１の実施形態の変形例に係る半導体装置のレイアウト構造を示す平面図である。なお、図１Ａ～Ｃを参照しながら説明した第１の実施形態と同様の構成については、同一の符号を付して、説明を省略する。
　図１Ａ～Ｃを参照しながら説明した第１の実施形態と異なる点は、ローカル配線３ｂと電位給電配線１とを接続するコンタクトホール２と、ローカル配線３ｂと、電位給電配線１ｂとを接続するコンタクトホール２ｂとが形成されていない点である。
　本実施形態では、電位給電配線１と１ａは、ローカル配線３ａに電位を供給しているが、電位給電配線１と１ｂは、ローカル配線３ｂに電位を供給していない。
　第１の実施形態の変形例についても、第１の実施形態と同様の効果を得ることができる。
　（第２の実施形態）
　次に、第２の実施形態について、図面を参照しながら説明する。図３Ａ～Ｃは、第２の実施形態に係る半導体装置の構造を示す図である。図３Ａはレイアウト構造を示す平面図であり、図３Ｂは図３Ａの線Ｘ－Ｘの断面図、図３Ｃは図３Ａの線Ｙ－Ｙにおける断面図である。なお、図１を参照しながら説明した第１の実施形態と同様の構成については、同一の符号を付して、説明を省略する。
　図１を参照しながら説明した第１の実施形態との違いは、ローカル配線３ｃ、３ｄの配線幅が、図１のローカル配線３ａ、３ｂの配線幅より太い点である。また、図３Ｂに示す通り、ローカル配線３ｃ、３ｄのそれぞれが、ダミーゲート６ａ、６ｂと重なりあっている点である。ダミーゲート６は回路動作上に機能を持たないので、ローカル配線３ｃ、３ｄと電気的に接続されても問題ない。
　第２の実施形態についても、第１の実施形態と同様の効果を得ることができる。この構成によると、第１の実施形態の効果に加え、配線幅を広くできるので、配線抵抗を削減することができる。その結果、ＩＲ－ｄｒｏｐを抑制し、回路性能を向上させることが出来る。
　なお、本実施形態では、ローカル配線３ｃ、３ｄの配線幅が太いため、ローカル配線３と電位給電配線１とを接続するコンタクトホール２ｃは３つ設けているが、第１の実施形態と同様に１つのコンタクトホールでローカル配線３ｃと電位給電配線１ａとを接続してもよい。
　（第３の実施形態）
　次に、第３の実施形態について、図面を参照しながら説明する。図４Ａ～Ｃは、第３の実施形態に係る半導体装置の構造を示す図である。図４Ａはレイアウト構造を示す平面図であり、図４Ｂは図４Ａの線Ｘ－Ｘの断面図、図４Ｃは図４Ａの線Ｙ－Ｙにおける断面図である。なお、図１Ａ～Ｃを参照しながら説明した第１の実施形態と同様の構成については、同一の符号を付して、説明を省略する。
　図１Ａ～Ｃを参照しながら説明した第１の実施形態と本実施形態との違いは、第１の実施形態では、ローカル配線３ａ、３ｃの配線幅が部分的に太くなっていたが、図４Ａ～Ｃに示す第３の実施形態では、ローカル配線３ｅ、３ｆの配線幅がすべて一定のＷ１である点である。また、第１の実施形態と本実施形態との違いは、不純物拡散領域４が、ローカル配線３の真下に形成されている点である。
　本実施形態では、ローカル配線３の配線幅が一定であり、段差を持たない。よって、ローカル配線３の配線幅が部分的に異なる第１の実施形態や、第２の実施形態に比べ、本実施形態では、第１の実施形態と同様の効果に加え、設計どおりに製造しやすく歩留まりをより改善できる。
　（第４の実施形態）
　次に、第４の実施形態について、図面を参照しながら説明する。図５Ａ～Ｃは、第４の実施形態に係る半導体装置の構造を示す図である。図５Ａはレイアウト構造を示す平面図であり、図５Ｂは図５Ａの線Ｘ－Ｘの断面図、図５Ｃは図５Ａの線Ｙ－Ｙにおける断面図である。なお、図４Ａ～Ｃを参照しながら説明した第３の実施形態と同様の構成については、同一の符号を付して、説明を省略する。
　図４Ａ～Ｃを参照しながら説明した第３の実施形態と第４の実施形態との違いは、第３の実施形態では、ダミーゲート６ａの下に不純物拡散領域４ａが配置されていないのに対し、第４の実施形態では、ダミーゲート６ａの下に不純物拡散領域４ａが配置されている。さらに、第４の実施形態では、ダミーゲート６ａの上にローカル配線３ｅが重なって形成され、ダミーゲート６ｂの上にローカル配線３ｆが重なって形成されている。従来の半導体装置の構成では、不純物拡散領域にメタル配線からコンタクトホールを介して、基板電位を供給していたが、一方、本実施形態では、ローカル配線３が、不純物拡散領域と直接接しているため、ダミーゲート６をローカル配線３の下に、配置することができる。従来、コンタクトホールとダミーゲートとを重なり合わせることが難しかったが、本実施形態の構成では、ローカル配線３を用いているため、ダミーゲート６を不純物拡散領域４上に構成にすることができるようになる。よってチップ面積を小さくすることができる。
　なお、第４の実施形態についても、第１の実施形態と同様の効果を得ることができる。
　（第５の実施形態）
　次に、第５の実施形態について、図面を参照しながら説明する。
　図６Ａ、Ｂは、第５の実施形態に係る半導体装置の構造を示す図である。図６Ａはレイアウト構造を示す平面図であり、図６Ｂは図６Ａの線Ｘ－Ｘの断面図である。なお、図１Ａ～Ｃを参照しながら説明した第１の実施形態と同様の構成については、同一の符号を付して、説明を省略する。
　図１Ａ～Ｃを参照しながら説明した第１の実施形態と本実施形態との違いは、第１の実施形態では、ローカル配線３は縦方向だけに延びていたが、第５の実施形態では、ローカル配線３は横方向（第２の方向）にも延びている。図６Ｂに示す通り、横方向に延びたローカル配線３ｈは電位給電配線１ａと平面視で重なりあっており、ローカル配線３と電位給電配線１ａは、コンタクトホール２ｃを介して接続されている。つまり、ローカル配線３は、並走する電位給電配線１とコンタクトで裏打ちされている。
　本実施形態では、第１の実施形態と同様の効果に加え、次の効果も得ることができる。本実施形態では、電位供給配線とローカル配線を多数のコンタクトホールで接続できるため、コンタクトの形成不良の電源構造の特性に左右されにくく、エレクトロマイグレーションや瞬時電流にも強いという効果が得られる。
　なお、上記第１～第５の実施形態では、平行に並ぶ２本のローカル配線のどちらか一方から必ず全てのウェルに電位が供給されていたが、全てのウェルに必ずしも平行に並ぶ２本のローカル配線から電位を供給する必要はない。
　また、上記第１～第５の実施形態では、２本のローカル配線が隣接して一対の配線として形成されているが、必ずしも一対である必要はなく、１本のローカル配線だけを配線してもよい。
　本発明に係る半導体装置では、信号配線のリソースを向上させることができ、かつ、面積を増大させることなくより多くの基板コンタクト領域を確保することができる。
１，１ａ，１ｂ　　電位給電配線
２，２ａ，２ｂ，２ｃ　　コンタクトホール
３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｈ　　ローカル配線
４ａ，４ｂ，４ｃ　　不純物拡散領域
５　　トランジスタ
６，６ａ，６ｂ　　　ダミーゲート
Ｗｎ　　Ｎ型ウェル
Ｗｐ　　Ｐ型ウェル

Claims (9)

  1. 　第一の方向に延びて形成される複数の第一導電型ウェル領域と、前記第一の方向に延びて形成される複数の第二導電型ウェル領域とを有し、
    第一導電型ウェル領域と第二導電型ウェル領域が前記第一の方向と垂直方向である第二の方向に交互に並ぶように、前記複数の第一導電型ウェル領域と前記複数の第二導電型ウェル領域が配置される
    半導体装置であって、
    　前記複数の第一導電型ウェル領域にそれぞれ形成される複数の第一の不純物拡散領域と、
    　前記複数の第一の不純物拡散領域のそれぞれに接し、前記第二の方向に延伸する第一のローカル配線と、
    　前記第一のローカル配線より上層に形成され、前記第一方向に延伸する第一の電位給電配線と、
    　前記第一のローカル配線と前記第一の電位給電配線とを接続するコンタクトホールと、
    　を備えたことを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　さらに、前記複数の第二導電型ウェル領域にそれぞれ形成される複数の第二の不純物拡散領域と、
    　前記複数の第二の不純物拡散領域のそれぞれに接し、前記第二の方向に延伸する第二のローカル配線と、
    　前記第二のローカル配線より上層に形成され、前記第一方向に延伸する第二の電位給電配線と、
    　前記第二のローカル配線と前記第二の電位給電配線とを接続するコンタクトホールと、
    　を備えたことを特徴とする半導体装置。
  3. 　請求項２記載の半導体装置において、
    　前記第一のローカル配線は、前記複数の第二の不純物拡散領域とは分離されていることを特徴とする半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記第一導電型ウェル領域に複数のトランジスタが形成され、
    　前記第一のローカル配線は、前記第一の不純物拡散領域を経由して前記複数のトランジスタの基板に電位を供給することを特徴とする半導体装置。
  5. 　請求項１記載の半導体装置において、
    　前記第一のローカル配線の前記第一の方向の配線幅は少なくとも二種類の幅があり、
    　前記不純物拡散領域と重なる部分の前記ローカル配線の前記第一の方向の配線幅は、他の箇所の配線幅より太いことを特徴とする半導体装置。
  6. 　請求項１記載の半導体装置において、
    　前記第二の方向に延伸し、前記第一導電型ウェル領域上に形成されるダミーゲートを更に備え、
    　前記第一のローカル配線と前記ダミーゲートとが接することを特徴とする半導体装置。
  7. 　請求項１記載の半導体装置において、
    　前記第一の不純物拡散領域と前記ダミーゲートとが接することを特徴とする半導体装置。
  8. 　請求項１記載の半導体装置において、
    　前記第一の不純物拡散領域と前記ダミーゲートとが平面視で少なくとも一部の領域が重なっていることを特徴とする半導体装置。
  9. 　請求項１記載の半導体装置において、
    　前記第一の電位給電配線は、前記第一導電型ウェル領域の上方に配置されることを特徴とする半導体装置。
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