JP2002353413A

JP2002353413A - 半導体記憶装置

Info

Publication number: JP2002353413A
Application number: JP2001159277A
Authority: JP
Inventors: Koji Arai; 浩二新居; Seiji Okuda; 省二奥田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-05-28
Filing date: 2001-05-28
Publication date: 2002-12-06
Also published as: KR100461888B1; KR20020090858A; CN1231976C; CN1388587A; DE10218331A1; US20020175359A1; US6909135B2; TW546784B

Abstract

(57)【要約】【課題】ソフトエラーの耐性を図ることができる半導
体記憶装置を得ること。【解決手段】記憶ノードを構成するＰ＋拡散領域ＦＬ
１１０，ＦＬ１２０の近傍に、記憶動作に寄与しないダ
ミーのＰ＋拡散領域ＦＬ１５０を形成するとともに、記
憶ノードを構成するＮ＋拡散領域ＦＬ２１０，ＦＬ２２
０の近傍に、記憶動作に寄与しないダミーのＮ＋拡散領
域ＦＬ２５０を形成する。これにより、α線や中性子線
の照射によってＰウエル領域ＰＷに生じた電子の一部を
上記ダミーのＮ＋拡散領域ＦＬ２５０へと収集させるこ
とができるとともに、α線や中性子線の照射によってＮ
ウエル領域ＮＷに生じた正孔の一部を上記ダミーのＰ＋
拡散領域ＦＬ１５０へと収集させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＳＲＡＭ（Ｓｔ
ａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒ
ｙ）型のメモリセルを備えた半導体記憶装置に関するも
のであり、特にソフトエラーの耐性を図った半導体記憶
装置に関するものである。

【０００２】

【従来の技術】近年、電子機器の軽薄短小化とともに、
それら機器の機能を高速に実現する要望が強まってい
る。このような電子機器において、今やマイクロコンピ
ュータを搭載することは不可欠であり、そのマイクロコ
ンピュータの構成においては、大容量かつ高速なメモリ
の実装が必須となっている。また、パーソナルコンピュ
ータの急速な普及と高性能化のもと、より高速な処理を
実現するために、キャッシュメモリの大容量化が求めら
れている。

【０００３】ＲＡＭとしては、一般にＤＲＡＭ（Ｄｙｎ
ａｍｉｃＲＡＭ）とＳＲＡＭとが使用されているが、
上記したキャッシュメモリのように高速な処理を要する
部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭ
は、そのメモリセルの構造として、４個のトランジスタ
と２個の高抵抗素子で構成される高抵抗負荷型と、６個
のトランジスタで構成されるＣＭＯＳ型が知られてい
る。特に、ＣＭＯＳ型ＳＲＡＭは、データ保持時のリー
ク電流が非常に小さいために信頼性が高く、現在の主流
となっている。

【０００４】図１０は、従来のＣＭＯＳ型ＳＲＡＭのメ
モリセルの等価回路図である。図１０において、ＰＭＯ
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１は、第
１のＣＭＯＳインバータを構成し、また、ＰＭＯＳトラ
ンジスタＰ２とＮＭＯＳトランジスタＮ２は、第２のＣ
ＭＯＳトランジスタを構成しており、これら第１および
第２のＣＭＯＳインバータ間において入出力端子が相補
的に接続されている。

【０００５】すなわち、これらＭＯＳトランジスタＰ
１、Ｐ２、Ｎ１およびＮ２によってフリップフロップ回
路が構成され、図１０中、上記した第１のＣＭＯＳイン
バータの出力点でありかつ第２のＣＭＯＳインバータの
入力点でもある記憶ノードＮＡと、第２のＣＭＯＳイン
バータの出力点でありかつ第１のＣＭＯＳインバータの
入力点でもある記憶ノードＮＢとにおいて、論理状態の
書き込みおよび読み出しが可能となる。

【０００６】また、ＮＭＯＳトランジスタＮ３およびＮ
４は、それぞれアクセスゲートとして機能し、ＮＭＯＳ
トランジスタＮ３は、ゲートをワード線ＷＬに接続し、
ソースを上記した記憶ノードＮＡに接続するとともにド
レインを正相ビット線ＢＬ１に接続している。また、Ｎ
ＭＯＳトランジスタＮ４は、ゲートを上記ワード線ＷＬ
に接続し、ソースを上記した記憶ノードＮＢに接続する
とともにドレインを逆相ビット線ＢＬＢに接続してい
る。

【０００７】すなわち、ワード線ＷＬ、正相ビット線Ｂ
Ｌおよび逆相ビット線ＢＬＢの選択により、記憶ノード
ＮＡまたはＮＢに保持された記憶値の読み出しを可能と
している。

【０００８】図１１は、図１０に示した従来のＳＲＡＭ
メモリセルのレイアウト構成例を示す図である。図１１
に示すように、一つのＳＲＡＭメモリセルは、半導体基
板上に形成されたＮ型のウエル領域ＮＷとＰ型のウエル
領域ＰＷ上に形成される。そして、等価回路に示したＰ
ＭＯＳトランジスタＰ１およびＰ２は、同一のＮウエル
領域ＮＷ内に形成され、ＮＭＯＳトランジスタＮ１〜Ｎ
４は、同一のＰウエル領域ＰＷ内に形成される。

【０００９】図１１において、ＰＭＯＳトランジスタＰ
１は、Ｐ型不純物の注入によって形成されたＰ＋拡散領
域ＦＬ１００およびＦＬ１１０をそれぞれソース領域お
よびドレイン領域とし、上記Ｐ＋拡散領域ＦＬ１００お
よびＦＬ１１０とポリシリコン配線層ＰＬ１１０との間
をゲート領域としている。同様に、ＰＭＯＳトランジス
タＰ２は、Ｐ型不純物の注入によって形成されたＰ＋拡
散領域ＦＬ１００およびＦＬ１２０をそれぞれソース領
域およびドレイン領域とし、上記Ｐ＋拡散領域ＦＬ１０
０およびＦＬ１２０とポリシリコン配線層ＰＬ１２０と
の間をゲート領域としている。すなわち、ＰＭＯＳトラ
ンジスタＰ１およびＰ２は、Ｐ＋拡散領域ＦＬ１００を
ソース領域として共有している。

【００１０】また、図１１において、ＮＭＯＳトランジ
スタＮ１は、Ｎ型不純物の注入によって形成されたＮ＋
拡散領域ＦＬ２００およびＦＬ２１０をそれぞれソース
領域およびドレイン領域とし、上記Ｎ＋拡散領域ＦＬ２
００およびＦＬ２１０とポリシリコン配線層ＰＬ１１０
との間をゲート領域としている。同様に、ＮＭＯＳトラ
ンジスタＮ２は、Ｎ型不純物の注入によって形成された
Ｎ＋拡散領域ＦＬ２００およびＦＬ２２０をそれぞれソ
ース領域およびドレイン領域とし、上記Ｎ＋拡散領域Ｆ
Ｌ２００およびＦＬ２２０とポリシリコン配線層ＰＬ１
２０との間をゲート領域としている。すなわち、ＮＭＯ
ＳトランジスタＮ１およびＮ２は、Ｎ＋拡散領域ＦＬ２
００をソース領域として共有している。

【００１１】また、ＮＭＯＳトランジスタＮ３は、Ｎ型
不純物の注入によって形成されたＮ＋拡散領域ＦＬ２３
０およびＦＬ２１０をそれぞれソース領域およびドレイ
ン領域とし、上記Ｎ＋拡散領域ＦＬ２３０およびＦＬ２
１０とポリシリコン配線層ＰＬ１４０との間をゲート領
域としている。すなわち、ＮＭＯＳトランジスタＮ１お
よびＮ３は、Ｎ＋拡散領域ＦＬ２１０をドレイン領域と
して共有している。

【００１２】また、ＮＭＯＳトランジスタＮ４は、Ｎ型
不純物の注入によって形成されたＮ＋拡散領域ＦＬ２４
０およびＦＬ２２０をそれぞれソース領域およびドレイ
ン領域とし、上記Ｎ＋拡散領域ＦＬ２４０およびＦＬ２
２０とポリシリコン配線層ＰＬ１３０との間をゲート領
域としている。すなわち、ＮＭＯＳトランジスタＮ２お
よびＮ４は、Ｎ＋拡散領域ＦＬ２２０をドレイン領域と
して共有している。

【００１３】さらに、上記構成においては、ポリシリコ
ン配線層ＰＬ１１０は、ＰＭＯＳトランジスタＰ１とＮ
ＭＯＳトランジスタＮ１のゲート領域同士を接続する配
線としても機能し、ポリシリコン配線層ＰＬ１２０につ
いても同様に、ＰＭＯＳトランジスタＰ２とＮＭＯＳト
ランジスタＮ２のゲート領域同士を接続する配線として
も機能する。

【００１４】また、上記したＰ＋拡散領域ＦＬ１００、
ＦＬ１１０およびＦＬ１２０と、Ｎ＋拡散領域ＦＬ２０
０、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２
４０と、ポリシリコン配線層ＰＬ１１０、ＰＬ１２０、
ＰＬ１３０およびＰＬ１４０には、それぞれ少なくとも
一つ以上のコンタクト（接続孔）が形成される。そし
て、図１０に示した等価回路の接続構成が実現されるよ
うに、金属等の上層配線層によって、それらコンタクト
間が接続される。

【００１５】なお、上記コンタクト間を接続するための
上層配線層については、種々の構造が考えられるが、図
１１では、ここでは、理解を容易にするため、上記コン
タクト間の接続配線を太実線で簡易的に示している。図
１１によれば、Ｐ＋拡散領域ＦＬ１１０、Ｎ＋拡散領域
ＦＬ２１０およびポリシリコン配線層ＰＬ１２０が上層
配線層によって電気的に接続され、記憶ノードＮＡを形
成し、Ｐ＋拡散領域ＦＬ１２０、Ｎ＋拡散領域ＦＬ２２
０およびポリシリコン配線層ＰＬ１１０が上層配線層に
よって電気的に接続され、記憶ノードＮＢを形成する。

【００１６】また、図１１において、Ｐ＋拡散領域ＦＬ
１００は、コンタクトと上層配線層を介して電源ライン
であるＶＤＤ線に接続され、Ｎ＋拡散領域ＦＬ２００
は、コンタクトと上層配線層を介して接地ラインである
ＧＮＤ線に接続される。また、Ｎ＋拡散領域ＦＬ２３０
およびＦＬ２４０は、それぞれコンタクトと上層配線層
を介して、正相ビット線ＢＬおよび逆相ビット線ＢＬＢ
に電気的に接続される。さらに、ポリシリコン配線層Ｐ
Ｌ１３０およびＰＬ１４０は、コンタクトと上層配線層
を介してワード線ＷＬに電気的に接続される。

【００１７】図１１のＳＲＡＭメモリセルは、１ビット
分のレイアウト構成例を示すものであったが、つぎに、
上記ＳＲＡＭメモリセルを複数個配置して形成されるセ
ルアレイのレイアウト構成について説明する。図１２
は、従来のＳＲＡＭメモリセルによって構成されるメモ
リセルアレイのレイアウト構成例を示す図である。特
に、図１２は、マトリクス状に配置される複数のＳＲＡ
Ｍメモリセルのうち、隣接した３ビット分を示してい
る。なお、図１２において、図１１と共通する部分には
同一符号を付してその説明を省略する。

【００１８】図１２に示すように、ＳＲＡＭメモリセル
を複数個配置した多ビット構成では、図１１に示したＳ
ＲＡＭメモリセルを、交互に１８０度向きを変えて配置
する。例えば、メモリセルＭＣ０の上側に、Ｘ軸反転し
てメモリセルＭＣ１が配置され、メモリセルＭＣ０の下
側に同様にＸ軸反転してメモリセルＭＣ２が配置され
る。また、図１２に示すように、メモリセルＭＣ０およ
びＭＣ１は、１つのウエル領域ＮＷ１を共有して形成さ
れ、メモリセルＭＣ０およびＭＣ２は、１つのウエル領
域ＰＷ２を共有して形成される。

【００１９】すなわち、隣接したメモリセルの境界がＮ
ウエルである場合、各々の記憶ノードＮＡおよびＮＢを
形成するＰ＋拡散領域は、共通のＮウエル領域内に形成
される。同様に、隣接したメモリセルの境界がＰウエル
である場合、各々の記憶ノードＮＡおよびＮＢを形成す
るＮ＋拡散領域は、共通のＰウエル領域内に形成され
る。

【００２０】つぎに、上記した従来のＳＲＡＭメモリセ
ルの動作について説明する。図１０の等価回路におい
て、例えば、記憶ノードＮＡが、論理レベル“Ｈ”の電
位状態であるとすると、記憶ノードＮＢは論理レベル
“Ｌ”の電位状態になって安定する。また、逆に、記憶
ノードＮＡが、論理レベル“Ｌ”の電位状態であるとす
ると、記憶ノードＮＢは論理レベル“Ｈ”の電位状態に
なって安定する。このように、ＣＭＯＳインバータの相
補接続によって構成されたメモリセルは、二つの記憶ノ
ードＮＡおよびＮＢの状態が“Ｈ”状態か“Ｌ”状態か
によって、異なる二つの安定した論理状態を有し、その
論理状態を１ビットの保持データとして保持する。

【００２１】

【発明が解決しようとする課題】このように、ＣＭＯＳ
インバータで構成した半導体記憶装置は、非常に安定性
がよく、耐ノイズに対してはこれまで問題とはならなか
った。ところが、メモリセルを多数集積させた大容量の
メモリセルアレイを実現するために、１ビットあたりの
メモリセルを微細化するにつれ、パッケージから放出さ
れるα線や宇宙からの中性子線により発生された電子に
起因して上記記憶ノードで保持されているデータを反転
させてしまうというソフトエラーの問題が顕在化してく
る。

【００２２】特に、このソフトエラーは、電源電圧が下
がるにつれて起こりやすくなるため、近年の低電源駆動
化を図った半導体記憶装置では、このソフトエラーに対
する耐性を増すのが重要なテーマとなっている。

【００２３】以下に、ソフトエラーによって生じるデー
タ反転のメカニズムについて簡単に説明する。まず、半
導体記憶装置の半導体層のうち特にウエルに向けてα線
や中性子線が照射されると、そのウエル内に多数の電子
・正孔対が発生する。発生した電子・正孔対は、ウエル
や拡散領域間のＰＮ接合によって生じた電位分布に従っ
て拡散領域に収集される。特に、Ｐウエル領域内では、
発生した電子・正孔対のうちの電子が同一Ｐウエル領域
内のＮ＋拡散領域に収集され、そのＮ＋拡散領域の電位
を下げようとする。また、Ｎウエル領域内では、発生し
た電子・正孔対のうちの正孔が同一Ｎウエル領域内のＰ
＋拡散領域に収集され、そのＰ＋拡散領域の電位を上げ
ようとする。

【００２４】ここで、電子を収集したＮ＋拡散領域また
は正孔を収集したＰ＋拡散領域が記憶ノードである場合
であって、収集した電子または正孔が上記拡散領域の臨
界電荷量以上であると、その電子または正孔によって、
記憶ノードに保持されたデータが反転してしまう。すな
わち、半導体記憶装置は、α線や中性子線の照射によっ
て、記憶保持した内容が変容してしまう場合があり、当
初の記憶状態を完全に補償することができないという問
題があった。

【００２５】この発明は上記問題点を解決するためにな
されたもので、α線や中性子線の照射によって生じる電
子・正孔対を分散させるためのダミーの拡散領域やウエ
ル領域を設けることで、ソフトエラーの耐性を図ること
ができる半導体記憶装置を得ることを目的とする。

【００２６】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、この発明にかかる半導体記憶装置
にあっては、第１の導電型の第１のウエル領域と、第１
のウエル領域上に形成された第１の導電型とは異なる第
２の導電型の第１の不純物拡散領域と、第１のウエル領
域に隣接した第２の導電型の第２のウエル領域と、第２
のウエル領域上に形成された第１の導電型の第２の不純
物拡散領域とを含んでトランジスタ記憶回路を構成する
半導体記憶装置において、第１のウエル領域上に、トラ
ンジスタ記憶回路を構成しない第２の導電型の第３の不
純物拡散領域が形成され、第２のウエル領域上に、トラ
ンジスタ記憶回路を構成しない第１の導電型の第４の不
純物拡散領域が形成されたことを特徴としている。

【００２７】この発明によれば、第１のウエル領域（Ｎ
ウエル領域）上に、記憶ノードを構成する第１の不純物
拡散領域（Ｐ＋拡散領域）に加えて、記憶動作に寄与し
ないダミーの第３の不純物拡散領域（Ｐ＋拡散領域）が
形成されるとともに、第２のウエル領域（Ｐウエル領
域）上に、記憶ノードを構成する第２の不純物拡散領域
（Ｎ＋拡散領域）に加えて、記憶動作に寄与しないダミ
ーの第４の不純物拡散領域（Ｎ＋拡散領域）が形成され
るので、α線や中性子線の照射によって第１のウエル領
域および第２のウエル領域に生じた電子または正孔を、
それぞれダミーの第３の不純物拡散領域およびダミーの
第４の不純物拡散領域へと分散させることができる。

【００２８】つぎの発明にかかる半導体記憶装置にあっ
ては、第１の導電型の第１のウエル領域と、第１のウエ
ル領域上に形成された第１の導電型とは異なる第２の導
電型の第１の不純物拡散領域と、第１のウエル領域に隣
接した第２の導電型の第２のウエル領域と、第２のウエ
ル領域上に形成された第１の導電型の第２の不純物拡散
領域とを含んで構成される複数のトランジスタ記憶回路
を、第１のウエル領域および第２のウエル領域がそれぞ
れ共有されるように対向して配置する半導体記憶装置に
おいて、共有された第１のウエル領域上に、トランジス
タ記憶回路を構成しない第２の導電型の第３の不純物拡
散領域が、対向するトランジスタ記憶回路間において共
有されるように形成され、共有された第２のウエル領域
上に、トランジスタ記憶回路を構成しない第１の導電型
の第４の不純物拡散領域が、対向するトランジスタ記憶
回路間において共有されるように形成されたことを特徴
としている。

【００２９】この発明によれば、トランジスタ記憶回路
（メモリセル）を複数個配置してメモリセルアレイを構
成するとともに、記憶動作に寄与しないダミーの第３の
不純物拡散領域（Ｐ＋拡散領域）と記憶動作に寄与しな
いダミーの第４の不純物拡散領域（Ｎ＋拡散領域）を、
隣接したメモリセル間において共有するので、互いのメ
モリセルの記憶ノードがダミーの不純物拡散領域によっ
て分け隔てられるとともに、各メモリセルにおいて、α
線や中性子線の照射により第１のウエル領域および第２
のウエル領域に生じた電子または正孔を、それぞれダミ
ーの第３の不純物拡散領域およびダミーの第４の不純物
拡散領域に分散させることができる。

【００３０】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、第２のウエル領域上に、多ポ
ートのトランジスタ記憶回路を構成するための第１の導
電型の第５の不純物拡散領域が形成されたことを特徴と
している。

【００３１】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、第４の不純物拡散領域は、第
２の不純物拡散領域と第５の不純物拡散領域との間に形
成されたことを特徴としている。

【００３２】つぎの発明にかかる半導体記憶装置にあっ
ては、第３の不純物拡散領域および第４の不純物拡散領
域は、トランジスタ記憶回路間の対向方向に垂直な方向
に配置された複数のメモリセル間においても共有される
ように延伸した形状であることを特徴としている。

【００３３】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、第３の不純物拡散領域は、所
定の電位を印加する電位線に接続されたことを特徴とし
ている。

【００３４】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、上記所定の電位は、トランジ
スタ記憶回路の電源電位または当該電源電位以上の電位
であることを特徴としている。

【００３５】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、第４の不純物拡散領域は、所
定の電位を印加する電位線に接続されたことを特徴とし
ている。

【００３６】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、上記所定の電位は、接地電位
または当該接地電位以下の電位であることを特徴として
いる。

【００３７】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、第３の不純物拡散領域の不純
物濃度は、前記第１の不純物拡散領域の不純物濃度より
も大きいことを特徴としている。

【００３８】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、第４の不純物拡散領域の不純
物濃度は、第２の不純物拡散領域の不純物濃度よりも大
きいことを特徴としている。

【００３９】つぎの発明にかかる半導体記憶装置にあっ
ては、第１の導電型の第１のウエル領域と、第１のウエ
ル領域上に形成された第１の導電型とは異なる第２の導
電型の第１の不純物拡散領域と、第１のウエル領域に隣
接した第２の導電型の第２のウエル領域と、第２のウエ
ル領域上に形成された第１の導電型の第２の不純物拡散
領域とを含んでトランジスタ記憶回路を構成する半導体
記憶装置において、第１のウエル領域に隣接して形成さ
れた、トランジスタ記憶回路を構成しない第２の導電型
の第３のウエル領域と、第２のウエル領域に隣接して形
成された、トランジスタ記憶回路を構成しない第１の導
電型の第４のウエル領域と、を含むことを特徴としてい
る。

【００４０】この発明によれば、第１のウエル領域（Ｎ
ウエル領域）に隣接して、記憶動作に寄与しないダミー
の第３のウエル領域（Ｐウエル領域）が形成されるとと
もに、第２のウエル領域（Ｐウエル領域）に隣接して、
記憶動作に寄与しないダミーの第４のウエル領域（Ｎウ
エル領域）が形成されるので、α線や中性子線の照射に
よってダミーの第３のウエル領域およびダミーの第４の
ウエル領域上に生じた電子または正孔の分だけ、第１の
ウエル領域および第２のウエル領域上に生じる電子また
は正孔の量を減らすことができる。

【００４１】つぎの発明にかかる半導体記憶装置にあっ
ては、第１の導電型の第１のウエル領域と、前記第１の
ウエル領域上に形成された前記第１の導電型とは異なる
第２の導電型の第１の不純物拡散領域と、前記第１のウ
エル領域に隣接した前記第２の導電型の第２のウエル領
域と、前記第２のウエル領域上に形成された前記第１の
導電型の第２の不純物拡散領域とを含んで構成される複
数のトランジスタ記憶回路を、前記第１の不純物拡散領
域同士および前記第２の不純物拡散領域同士がそれぞれ
対向するように配置する半導体記憶装置において、前記
第１のウエル領域間に当該第１のウエル領域に隣接して
形成された、前記トランジスタ記憶回路を構成しない前
記第２の導電型の第３のウエル領域と、前記第２のウエ
ル領域間に当該第２のウエル領域に隣接して形成され
た、前記トランジスタ記憶回路を構成しない前記第１の
導電型の第４のウエル領域と、を含むことを特徴として
いる。

【００４２】この発明によれば、トランジスタ記憶回路
（メモリセル）を複数個配置してメモリセルアレイを構
成するとともに、記憶動作に寄与しないダミーの第３の
ウエル領域（Ｐウエル領域）と記憶動作に寄与しないダ
ミーの第４のウエル領域（Ｎウエル領域）が、隣接した
メモリセル間において介在するので、互いのメモリセル
の記憶ノードがダミーのウエル領域によって分け隔てら
れるとともに、各メモリセルにおいて、α線や中性子線
の照射によってダミーの第３のウエル領域およびダミー
の第４のウエル領域上に生じた電子または正孔の分だ
け、第１のウエル領域および第２のウエル領域上に生じ
る電子または正孔の量を減らすことができる。

【００４３】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第２のウエル領域上に、
多ポートのトランジスタ記憶回路を構成するための前記
第１の導電型の第５の不純物拡散領域が形成されたこと
を特徴としている。

【００４４】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第４のウエル領域は、前
記第２の不純物拡散領域と前記第５の不純物拡散領域と
の間に形成されたことを特徴としている。

【００４５】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第３のウエル領域および
前記第４のウエル領域は、前記トランジスタ記憶回路間
の対向方向に垂直な方向に配置された複数のメモリセル
間において共有されるように延伸した形状であることを
特徴としている。

【００４６】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第３のウエル領域は、所
定の電位を印加する電位線に接続されたことを特徴とし
ている。

【００４７】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記所定の電位は、前記トラ
ンジスタ記憶回路の電源電位または当該電源電位以上の
電位であることを特徴としている。

【００４８】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第４のウエル領域は、所
定の電位を印加する電位線に接続されたことを特徴とし
ている。

【００４９】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記所定の電位は、接地電位
または当該接地電位以下の電位であることを特徴として
いる。

【００５０】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第３のウエル領域の不純
物濃度は、前記第２のウエル領域の不純物濃度よりも大
きいことを特徴としている。

【００５１】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第４のウエル領域の不純
物濃度は、前記第１のウエル領域の不純物濃度よりも大
きいことを特徴としている。

【００５２】つぎの発明にかかる半導体記憶装置にあっ
ては、第１の導電型の第１のウエル領域と、第１のウエ
ル領域上に形成された第１の導電型とは異なる第２の導
電型の第１の不純物拡散領域と、第１のウエル領域に隣
接した第２の導電型の第２のウエル領域と、第２のウエ
ル領域上に形成された第１の導電型の第２の不純物拡散
領域と、を含んで構成されたトランジスタ記憶回路を複
数個配置する半導体記憶装置において、各トランジスタ
記憶回路は、第１のウエル領域と第２のウエル領域との
境界線に垂直な方向に、同じ向きに配置されたことを特
徴としている。

【００５３】この発明によれば、従来、隣接するメモリ
セル間でウエル領域を共有することで増加していた同一
のウエル領域に対して、その面積を減少させることがで
き、結果的にα線や中性子線の照射により生じる電子・
正孔対の量を減らすことができる。

【００５４】

【発明の実施の形態】以下に、この発明にかかる半導体
記憶装置の実施の形態を図面に基づいて詳細に説明す
る。なお、この実施の形態によりこの発明が限定される
ものではない。

【００５５】実施の形態１．まず、実施の形態１にかか
る半導体記憶装置について説明する。実施の形態１にか
かる半導体記憶装置は、１ビット分のＳＲＡＭメモリセ
ルの構成において、記憶ノードを構成するＰ＋拡散領域
の近傍に、記憶動作に寄与しないダミーのＰ＋拡散領域
を形成するとともに、記憶ノードを構成するＮ＋拡散領
域の近傍に、記憶動作に寄与しないダミーのＮ＋拡散領
域を形成することを特徴としている。

【００５６】実施の形態１にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの等価回路は、図１０と共通
するため、ここではその回路動作の説明を省略する。図
１は、実施の形態１にかかる半導体記憶装置を構成する
ＳＲＡＭメモリセルのレイアウト構成例を示す図であ
る。なお、図１において、図１１と共通する部分には同
一符号を付してその説明を省略する。

【００５７】図１に示すＳＲＡＭメモリセルのレイアウ
トでは、Ｎウエル領域ＮＷとＰウエル領域ＰＷの境界線
に平行であってかつ同一の直線上に位置するＰ＋拡散領
域ＦＬ１００、ＦＬ１１０およびＦＬ１２０に対して、
上記境界線とは反対側のＮウエル領域ＮＷ上に、上記境
界線に平行な方向を長手方向とした矩形のＰ＋拡散領域
ＦＬ１５０が形成される。

【００５８】また、同ＳＲＡＭメモリセルのレイアウト
では、Ｎウエル領域ＮＷとＰウエル領域ＰＷの境界線に
平行であってかつ同一の直線上に位置するＮ＋拡散領域
ＦＬ２００、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およ
びＦＬ２４０に対して、上記境界線とは反対側のＰウエ
ル領域ＰＷ上に配置されるとともに上記境界線に平行な
方向を長手方向とした矩形のＮ＋拡散領域ＦＬ２５０が
形成される。

【００５９】なお、これらＰ＋拡散領域ＦＬ１５０およ
びＮ＋拡散領域ＦＬ２５０は、ポリシリコン配線層との
重なり部分が存在せず、トランジスタ素子が形成されな
いダミーパターンである。

【００６０】また、ダミーのＮ＋拡散領域ＦＬ２５０
は、記憶動作に寄与するＮ＋拡散領域ＦＬ２００、ＦＬ
２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２４０と同
一の製造工程にて形成することができる。すなわち、同
一のマスクを介してＰウエル領域ＰＷにＮ型イオンの不
純物を注入することにより、Ｎ＋拡散領域ＦＬ２００、
ＦＬ２１０、ＦＬ２２０、ＦＬ２３０、ＦＬ２４０およ
びＦＬ２５０は同時に形成される。ダミーのＰ＋拡散領
域ＦＬ１５０についても同様に、記憶動作に寄与するＰ
＋拡散領域ＦＬ１００、ＦＬ１１０およびＦＬ１２０と
同一の製造工程にて形成することができる。すなわち、
同一のマスクを介してＮウエル領域ＮＷにＰ型イオンの
不純物を注入することにより、Ｐ＋拡散領域ＦＬ１０
０、ＦＬ１１０、ＦＬ１２０およびＦＬ１５０は同時に
形成される。

【００６１】いま、パッケージから放出されるα線や宇
宙からの中性子線に起因してＰウエル領域ＰＷ内に多数
の電子・正孔対が発生したとする。Ｐウエル領域ＰＷ内
に発生した電子・正孔対のうち電子は、Ｐウエル領域Ｐ
Ｗの少数キャリアであるので、Ｐウエル領域ＰＷと各Ｎ
＋拡散領域ＦＬ２００、ＦＬ２１０、ＦＬ２２０、ＦＬ
２３０、ＦＬ２４０およびＦＬ２５０との間の電位分布
に従って、各Ｎ＋拡散領域ＦＬ２００、ＦＬ２１０、Ｆ
Ｌ２２０、ＦＬ２３０、ＦＬ２４０およびＦＬ２５０へ
と収集される。この際、従来のレイアウトと比較して、
Ｎ＋拡散領域ＦＬ２５０の面積分だけ、電子の収集が分
散される。換言すれば、Ｎ＋拡散領域ＦＬ２５０に収集
された電子分だけ、記憶動作に寄与する他のＮ＋拡散領
域ＦＬ２００、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０お
よびＦＬ２４０へと収集される電子の量が減ることにな
る。

【００６２】同様に、Ｎウエル領域ＮＷ内に発生した電
子・正孔対のうち正孔は、Ｎウエル領域ＮＷの少数キャ
リアであるので、Ｎウエル領域ＮＷと各Ｐ＋拡散領域Ｆ
Ｌ１００、ＦＬ１１０、ＦＬ１２０およびＦＬ１５０と
の間の電位分布に従って、各Ｐ＋拡散領域ＦＬ１００、
ＦＬ１１０、ＦＬ１２０およびＦＬ１５０へと収集され
る。この際、従来のレイアウトと比較して、Ｐ＋拡散領
域ＦＬ１５０の面積分だけ、正孔の収集が分散される。
換言すれば、Ｐ＋拡散領域ＦＬ１５０に収集された正孔
分だけ、記憶動作に寄与する他のＰ＋拡散領域ＦＬ１０
０、ＦＬ１１０およびＦＬ１２０へと収集される正孔の
量が減ることになる。

【００６３】特に、記憶ノードを形成するＮ＋拡散領域
ＦＬ１１０およびＦＬ１２０とＰ＋拡散領域ＦＬ２１０
およびＦＬ２２０においては、所定の臨界電荷量以上の
電子または正孔が収集されるとそのノードの電位が瞬間
的に変化し、保持データを反転してしまう危険性がある
が、上述したように、収集される電荷がＮ＋拡散領域Ｆ
Ｌ２５０とＰ＋拡散領域ＦＬ１５０に分散されるので、
上記臨界電荷量に達しにくくなる。これは、結果的にソ
フトエラーの耐性を向上させたことになる。

【００６４】また、新たに追加したＰ＋拡散領域ＦＬ１
５０およびＮ＋拡散領域ＦＬ２５０にＶＤＤ線またはＧ
ＮＤ線を接続し、これら拡散領域に対しＶＤＤ電位また
はＧＮＤ電位を与えておいてもよい。

【００６５】特に、Ｎ＋拡散領域ＦＬ２５０にＶＤＤ線
を接続した場合には、Ｎ＋拡散領域ＦＬ２５０の電位を
より高位に上げることができるため、Ｐウエル領域ＰＷ
内に発生した電子を収集する力を強めることができる。
すなわち、ＶＤＤ線を接続しない場合と比較して、他の
Ｎ＋拡散領域ＦＬ２００、ＦＬ２１０、ＦＬ２２０、Ｆ
Ｌ２３０およびＦＬ２４０へと収集される電子の量をよ
り低減させることができ、ソフトエラーの耐性を一層向
上させることができる。

【００６６】以上に説明したとおり、実施の形態１にか
かる半導体記憶装置によれば、記憶ノードを構成するＰ
＋拡散領域の近傍に、記憶動作に寄与しないダミーのＰ
＋拡散領域を形成するとともに、記憶ノードを構成する
Ｎ＋拡散領域の近傍に、記憶動作に寄与しないダミーの
Ｎ＋拡散領域を形成するので、α線や中性子線の照射に
よってＰウエル領域に生じた電子の一部を上記ダミーの
Ｎ＋拡散領域へと収集させることができるとともに、α
線や中性子線の照射によってＮウエル領域に生じた正孔
の一部を上記ダミーのＰ＋拡散領域へと収集させること
ができる。これにより、記憶動作に寄与するＰ＋拡散領
域およびＮ＋拡散領域において、α線や中性子線の照射
により生じた電子または正孔を収集した量が、データ反
転の生じる臨界電荷量に達してしまうというソフトエラ
ー発生の可能性を低くすることができる。

【００６７】実施の形態２．つぎに、実施の形態２にか
かる半導体記憶装置について説明する。実施の形態２に
かかる半導体記憶装置は、実施の形態１において説明し
たＳＲＡＭメモリセルを複数個配置してメモリセルアレ
イを構成するとともに、上記ダミーのＰ＋拡散領域と上
記ダミーのＮ＋拡散領域を、隣接したＳＲＡＭメモリセ
ル間において共有することを特徴としている。

【００６８】図２は、実施の形態２にかかる半導体記憶
装置のレイアウト構成例を示す図である。特に、図２
は、マトリクス状に配置される複数のＳＲＡＭメモリセ
ルのうち、隣接した３ビット分を示している。なお、図
２において、図１および図１２と共通する部分には同一
符号を付してその説明を省略する。

【００６９】図２に示すように、ＳＲＡＭメモリセルを
複数個配置した多ビット構成では、図１に示したＳＲＡ
Ｍメモリセルを、交互に１８０度向きを変えて配置す
る。よって、図１２について説明したように、図２の紙
面上下方向に隣接するメモリセル間において、Ｎ型のウ
エル領域ＮＷ１およびＰ型のウエル領域ＰＷ１は共有さ
れる。さらに、実施の形態２にかかる半導体記憶装置で
は、各メモリセルの境界領域に位置することになるダミ
ーの拡散領域を隣接するメモリセル間において共有す
る。

【００７０】例えば、図２において、メモリセルＭＣ０
とＭＣ１との間であってＮウエル領域ＮＷ１上には、両
メモリセル間でともにソフトエラーの低減に寄与するダ
ミーのＰ＋拡散領域ＦＬ１５０が形成される。同様に、
メモリセルＭＣ０とＭＣ２との間であってＰウエル領域
ＰＷ２上には、両メモリセル間でともにソフトエラーの
低減に寄与するダミーのＮ＋拡散領域ＦＬ２５０が形成
される。

【００７１】以上に説明したとおり、実施の形態２にか
かる半導体記憶装置によれば、実施の形態１において説
明したＳＲＡＭメモリセルを複数個配置してメモリセル
アレイを構成するとともに、ダミーのＰ＋拡散領域とダ
ミーのＮ＋拡散領域を、隣接したＳＲＡＭメモリセル間
において共有するので、互いのＳＲＡＭメモリセルの記
憶ノードがダミーの拡散領域によって分け隔てられて、
各ＳＲＡＭメモリセルの記憶ノードに収集される電荷量
を減らすことができるとともに、同時に２ビットの保持
データを反転させてしまう危険性を小さくすることがで
き、結果的にマルチビットエラーが発生する可能性を低
減させることが可能になる。さらに、ダミーの拡散領域
をＳＲＡＭメモリセル間で共有するので、個々にダミー
の拡散領域を形成した場合に比べて、そのダミーの拡散
領域の形成に必要な面積の増加を抑えることができる。

【００７２】実施の形態３．つぎに、実施の形態３にか
かる半導体記憶装置について説明する。実施の形態３に
かかる半導体記憶装置は、１ビット分のＳＲＡＭメモリ
セルの構成において、記憶ノードを構成するＰ＋拡散領
域が形成されたＮウエル領域に隣接してダミーのＰウエ
ル領域を形成するとともに、記憶ノードを構成するＮ＋
拡散領域が形成されたＰウエル領域に隣接してダミーの
Ｎウエル領域を形成することを特徴としている。

【００７３】実施の形態３にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの等価回路は、図１０と共通
するため、ここではその回路動作の説明を省略する。図
３は、実施の形態３にかかる半導体記憶装置を構成する
ＳＲＡＭメモリセルのレイアウト構成例を示す図であ
る。なお、図３において、図１１と共通する部分には同
一符号を付してその説明を省略する。

【００７４】図３に示すＳＲＡＭメモリセルのレイアウ
トでは、Ｎウエル領域ＮＷとＰウエル領域ＰＷの境界線
に平行であってかつ同一の直線上に位置するＰ＋拡散領
域ＦＬ１００、ＦＬ１１０およびＦＬ１２０に対して、
上記境界線とは反対側の上記Ｎウエル領域ＮＷに隣接す
る位置にＰウエル領域ＤＰＷが形成される。特に、この
Ｐウエル領域ＤＰＷは、従来のＳＲＡＭメモリセルにお
いてＮウエル領域ＮＷの一部分であった領域に位置す
る。すなわち、従来のＳＲＡＭメモリセルにおいてＮウ
エル領域ＮＷの一部分をＰウエル領域ＤＰＷとしてい
る。

【００７５】また、同ＳＲＡＭメモリセルのレイアウト
では、Ｎウエル領域ＮＷとＰウエル領域ＰＷの境界線に
平行であってかつ同一の直線上に位置するＮ＋拡散領域
ＦＬ２００、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およ
びＦＬ２４０に対して、上記境界線とは反対側の上記Ｐ
ウエル領域ＰＷに隣接する位置にＮウエル領域ＤＮＷが
形成される。特に、このＮウエル領域ＤＮＷは、従来の
ＳＲＡＭメモリセルにおいてＰウエル領域ＰＷの一部分
であった領域に位置する。すなわち、従来のＳＲＡＭメ
モリセルにおいてＰウエル領域ＰＷの一部分をＮウエル
領域ＤＮＷとしている。

【００７６】なお、これらＰウエル領域ＤＰＷおよびＮ
ウエル領域ＤＮＷは、拡散領域やポリシリコン配線層等
のその他の半導体層が形成されないダミーのウエル領域
である。

【００７７】また、ダミーのＮウエル領域ＤＮＷは、Ｎ
ウエル領域ＮＷと同一の製造工程にて形成することがで
きる。すなわち、同一のマスクを介してシリコン基板に
Ｎ型イオンの不純物を注入することにより、Ｎウエル領
域ＤＮＷおよびＮＷは同時に形成される。ダミーのＰウ
エル領域ＤＰＷについても同様に、Ｐウエル領域ＰＷと
同一の製造工程にて形成することができる。すなわち、
同一のマスクを介してシリコン基板にＰ型イオンの不純
物を注入することにより、Ｐウエル領域ＤＰＷおよびＰ
Ｗは同時に形成される。

【００７８】いま、パッケージから放出されるα線や宇
宙からの中性子線に起因してＰウエル領域ＰＷおよびＮ
ウエル領域ＤＮＷ内に多数の電子・正孔対が発生したと
する。Ｐウエル領域ＰＷ内に発生した電子・正孔対のう
ち電子は、Ｐウエル領域ＰＷの少数キャリアであるの
で、Ｐウエル領域ＰＷと各Ｎ＋拡散領域ＦＬ２００、Ｆ
Ｌ２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２４０と
の間の電位分布に従って、各Ｎ＋拡散領域ＦＬ２００、
ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２４０
へと収集される。

【００７９】この際、Ｎウエル領域ＤＮＷ内においても
電子・正孔対が発生するが、そのＮウエル領域ＤＮＷの
少数キャリアが正孔であることと、記憶ノードを構成す
るＮ＋拡散領域ＦＬ２００、ＦＬ２１０、ＦＬ２２０、
ＦＬ２３０およびＦＬ２４０がＮウエル領域ＤＮＷと同
じ導電型であることから、このダミーのＮウエル領域Ｄ
ＮＷにおいて生じた電子・正孔対は、上記Ｎ＋拡散領域
ＦＬ２００、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およ
びＦＬ２４０に収集されない。

【００８０】ここで特に、新たに形成されたダミーのＮ
ウエル領域ＤＮＷは、従来のレイアウトにおいて元々Ｐ
ウエル領域ＰＷの一部であった領域に形成されているこ
と、換言すれば、従来のレイアウトと比較してＰウエル
領域ＰＷの面積が縮小していることから、その面積の縮
小分だけ、記憶動作に寄与する他のＮ＋拡散領域ＦＬ２
００、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ
２４０へと収集される電子の量が減ることになる。

【００８１】同様に、Ｎウエル領域ＮＷ内に発生した電
子・正孔対のうち正孔は、Ｎウエル領域ＮＷの少数キャ
リアであるので、Ｎウエル領域ＮＷと各Ｐ＋拡散領域Ｆ
Ｌ１００、ＦＬ１１０およびＦＬ１２０との間の電位分
布に従って、各Ｐ＋拡散領域ＦＬ１００、ＦＬ１１０お
よびＦＬ１２０へと収集される。この際、Ｐウエル領域
ＤＰＷ内においても電子・正孔対が発生するが、そのＰ
ウエル領域ＤＰＷの少数キャリアが電子であることと、
記憶ノードを構成するＰ＋拡散領域ＦＬ１００、ＦＬ１
１０およびＦＬ１２０がＰウエル領域ＤＰＷと同じ導電
型であることから、このダミーのＰウエル領域ＤＰＷに
おいて生じた電子・正孔対は、上記Ｐ＋拡散領域ＦＬ１
００、ＦＬ１１０およびＦＬ１２０に収集されない。

【００８２】ここで特に、新たに形成されたダミーのＰ
ウエル領域ＤＰＷもまた、従来のレイアウトにおいて元
々Ｎウエル領域ＮＷの一部であった領域に形成されてい
ること、換言すれば、従来のレイアウトと比較してＮウ
エル領域ＮＷの面積が縮小していることから、その面積
の縮小分だけ、記憶動作に寄与する他のＰ＋拡散領域Ｆ
Ｌ１００、ＦＬ１１０およびＦＬ１２０へと収集される
正孔の量が減ることになる。

【００８３】特に、記憶ノードを形成するＰ＋拡散領域
ＦＬ１１０およびＦＬ１２０とＮ＋拡散領域ＦＬ２１０
およびＦＬ２２０においては、所定の臨界電荷量以上の
電子または正孔が収集されるとそのノードの電位が瞬間
的に変化し、保持データを反転してしまう危険性がある
が、上述したように、ダミーのウエル領域の形成によっ
て発生する電子・正孔対の量が減少するので、結果的に
上記臨界電荷量に達しにくくなる。これは、結果的にソ
フトエラーの耐性を向上させたことになる。

【００８４】また、新たに追加したダミーのＰウエル領
域ＤＰＷおよびダミーのＮウエル領域ＤＮＷにＶＤＤ線
またはＧＮＤ線を接続し、これらウエル領域に対しＶＤ
Ｄ電位またはＧＮＤ電位を与えておいてもよい。

【００８５】以上に説明したとおり、実施の形態３にか
かる半導体記憶装置によれば、記憶ノードを構成するＰ
＋拡散領域が形成されたＮウエル領域の一部分にダミー
のＰウエル領域を形成するとともに、記憶ノードを構成
するＮ＋拡散領域が形成されたＰウエル領域の一部分に
ダミーのＮウエル領域を形成するので、Ｐ＋拡散領域が
形成されたＮウエル領域の面積が小さくなり、α線や中
性子線の照射によってそのＮウエル領域に生じる正孔の
量を減らすことができるとともに、Ｎ＋拡散領域が形成
されたＰウエル領域の面積が小さくなり、α線や中性子
線の照射によってそのＰウエル領域に生じる電子の量を
減らすことができる。これにより、記憶動作に寄与する
Ｐ＋拡散領域およびＮ＋拡散領域において、α線や中性
子線の照射により生じた電子または正孔が収集される量
を減らすことができ、データ反転の生じる臨界電荷量に
達してしまうというソフトエラー発生の可能性を低くす
ることができる。

【００８６】実施の形態４．つぎに、実施の形態４にか
かる半導体記憶装置について説明する。実施の形態４に
かかる半導体記憶装置は、実施の形態３において説明し
たＳＲＡＭメモリセルを複数個配置してメモリセルアレ
イを構成するとともに、上記ダミーのＰウエル領域と上
記ダミーのＮウエル領域を、隣接したＳＲＡＭメモリセ
ル間において共有することを特徴としている。

【００８７】図４は、実施の形態４にかかる半導体記憶
装置のレイアウト構成例を示す図である。特に、図４
は、マトリクス状に配置される複数のＳＲＡＭメモリセ
ルのうち、隣接した３ビット分を示している。なお、図
４において、図３および図１２と共通する部分には同一
符号を付してその説明を省略する。

【００８８】図４に示すように、ＳＲＡＭメモリセルを
複数個配置した多ビット構成では、図３に示したＳＲＡ
Ｍメモリセルを、交互に１８０度向きを変えて配置す
る。よって、図１２について説明したように、図４の紙
面上下方向に隣接するメモリセル間において、Ｎ型のウ
エル領域ＮＷ１およびＰ型のウエル領域ＰＷ１は共有さ
れる。さらに、実施の形態４にかかる半導体記憶装置で
は、各メモリセルの境界領域に位置することになるダミ
ーのウエル領域を隣接するメモリセル間において共有す
る。

【００８９】例えば、図４において、メモリセルＭＣ０
とＭＣ１との間であってＮウエル領域ＮＷ１上には、両
メモリセル間でともにソフトエラーの低減に寄与するダ
ミーのＰウエル領域ＤＰＷ０が形成される。同様に、メ
モリセルＭＣ０とＭＣ２との間であってＰウエル領域Ｐ
Ｗ２上には、両メモリセル間でともにソフトエラーの低
減に寄与するダミーのＮウエル領域ＤＮＷ０が形成され
る。

【００９０】以上に説明したとおり、実施の形態４にか
かる半導体記憶装置によれば、実施の形態３において説
明したＳＲＡＭメモリセルを複数個配置してメモリセル
アレイを構成するとともに、ダミーのＰウエル領域とダ
ミーのＮウエル領域を、隣接したＳＲＡＭメモリセル間
において共有するので、互いのＳＲＡＭメモリセルの記
憶ノードがダミーのウエル領域によって分け隔てられ
て、各ＳＲＡＭメモリセルの記憶ノードに収集される電
荷量を減らすことができるとともに、同時に２ビットの
保持データを反転させてしまう危険性を小さくすること
ができ、結果的にマルチビットエラーが発生する可能性
を低減させることが可能になる。

【００９１】実施の形態５．つぎに、実施の形態５にか
かる半導体記憶装置について説明する。実施の形態５に
かかる半導体記憶装置は、実施の形態２または４に示し
た半導体記憶装置において、ダミーの拡散領域またはダ
ミーのウエル領域を、図２および図４に示したように一
つの方向において隣接したメモリセル間で共有するだけ
でなく、その方向に直交する方向に配置されたＳＲＡＭ
メモリセル間においても共有することを特徴としてい
る。

【００９２】なお、以下においては、実施の形態２に示
したようにダミーの拡散領域を形成したメモリセルアレ
イについて説明するが、ダミーのウエル領域を形成した
場合でも同様な構成を実現することができる。

【００９３】図５は、実施の形態５にかかる半導体記憶
装置のレイアウト構成例を示す図である。図５（ａ）
は、半導体記憶装置のメモリセルアレイ全体を説明する
ための説明図である。図５（ａ）に示すメモリセルアレ
イでは、アドレスバッファ１４０に入力されたアドレス
に従って複数のワード線１１１の一つを特定するロウデ
コーダ１２０と、アドレスバッファ１４０に入力された
アドレスに従って複数のビット線１１２の一つを特定す
るとともにセンスアンプを介してデータの読み出しや書
き込みをおこなうＩ／Ｏインタフェース１３０とを備え
る。

【００９４】なお、図５（ａ）においては、図示が複雑
になるのを避けるため、ロウデコーダ１２０によって二
分されるアレイ部１０１および１０２内の表現を変えて
いるが、両アレイ部は同様な構成で複数のメモリセルが
配置される。

【００９５】図５（ｂ）は、図５（ａ）に示した領域１
５０の拡大図である。図５（ｂ）に示すように、ダミー
の拡散領域１５０は、実施の形態２に説明したように一
つの軸（以下、Ｘ軸）を中心にして対向した２つのメモ
リセル間で共有されるだけでなく、その短冊形状の長手
方向の長さをより長くすることで、上記Ｘ軸の方向に配
置される複数のメモリセル間においても共有される。

【００９６】そのＸ軸方向において共有されるメモリセ
ルの個数は、２つ以上であればよく、図５（ａ）に示す
ように、共有されるダミーの拡散領域を、メモリセルア
レイ全体においてＸ軸方向に複数個形成し、拡散領域ご
とにＶＤＤ電位やＧＮＤ電位を与えることができる。

【００９７】以上に説明したとおり、実施の形態５にか
かる半導体記憶装置によれば、ダミーの拡散領域または
ダミーのウエル領域の長手方向をより長くした短冊形状
にすることで、そのダミーの拡散領域またはダミーのウ
エル領域を、対向して配置された２つのＳＲＡＭメモリ
セル間において共有するだけでなく、その対向方向に直
交する方向に配置された複数のＳＲＡＭメモリセル間に
おいても共有するので、ダミーの拡散領域またはダミー
のウエル領域にＶＤＤ電位やＧＮＤ電位を与える場合
に、ＶＤＤ線やＧＮＤ線との接続に必要なコンタクトの
数を減らして、それらコンタクトとの接続を果たす上層
の配線層のレイアウトを簡単にすることができるととも
に、コンタクトや配線層の形成に必要な面積を削減で
き、結果的に、各メモリセルのサイズを小さくすること
が可能になる。

【００９８】実施の形態６．つぎに、実施の形態６にか
かる半導体記憶装置について説明する。実施の形態６に
かかる半導体記憶装置は、一つのメモリセルに対して二
つのポートからのアクセスを可能とした２ポートＳＲＡ
Ｍメモリセルに対し、実施の形態１〜５において示した
ダミーの拡散領域またはダミーのウエル領域を形成する
ことを特徴としている。

【００９９】図６は、実施の形態６にかかる半導体記憶
装置の等価回路図であり、特に２ポートＳＲＡＭメモリ
セルの等価回路を示す図である。図６において、ＰＭＯ
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１（また
はＮ５）は、第１のＣＭＯＳインバータを構成し、ま
た、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタ
Ｎ２（またはＮ６）は、第２のＣＭＯＳトランジスタを
構成しており、さらに、これらＣＭＯＳインバータ間に
おいて入出力端子が相補接続されている。

【０１００】すなわち、これらＭＯＳトランジスタＰ
１、Ｐ２、Ｎ１、Ｎ２、Ｎ５およびＮ６によってフリッ
プフロップ回路が構成され、図６中、上記した第１のＣ
ＭＯＳインバータの出力点でありかつ第２のＣＭＯＳイ
ンバータの入力点でもある記憶ノードＮＡと、第２のＣ
ＭＯＳインバータの出力点でありかつ第１のＣＭＯＳイ
ンバータの入力点でもある記憶ノードＮＢとにおいて、
データの書き込みおよび読み出しが可能となる。

【０１０１】また、ＮＭＯＳトランジスタＮ３、Ｎ４、
Ｎ７およびＮ８は、それぞれアクセスゲートとして機能
し、ＮＭＯＳトランジスタＮ３は、ゲートを第１のワー
ド線ＷＬ１に接続し、ソースを上記した記憶ノードＮＡ
に接続するとともにドレインを第１の正相ビット線ＢＬ
１に接続している。また、ＮＭＯＳトランジスタＮ７
は、ゲートを第２のワード線ＷＬ２に接続し、ソースを
記憶ノードＮＡに接続するとともにゲートを第２の正相
ビット線ＢＬ２に接続している。

【０１０２】また、ＮＭＯＳトランジスタＮ４は、ゲー
トを第１のワード線ＷＬ１に接続し、ソースを上記した
記憶ノードＮＢに接続するとともにドレインを第１の逆
相ビット線ＢＬＢ１に接続している。また、ＮＭＯＳト
ランジスタＮ８は、ゲートを第２のワード線ＷＬ２に接
続し、ソースを記憶ノードＮＢに接続するとともにドレ
インを第２の逆相ビット線ＢＬＢ２に接続している。

【０１０３】すなわち、第１のワード線ＷＬ１、第１の
正相ビット線ＢＬ１および第１の逆相ビット線ＢＬＢ１
の選択により、第１のポートによる保持データの読み出
しを可能とし、第２のワード線ＷＬ２、第２の正相ビッ
ト線ＢＬ２および第２の逆相ビット線ＢＬＢ２の選択に
より、第２のポートによる保持データの読み出しを可能
としている。

【０１０４】ここで、図６に示した等価回路自体は、従
来の２ポートＳＲＡＭメモリセルの回路と何ら異なるこ
とはないが、実施の形態６にかかる半導体記憶装置で
は、その一つの２ポートＳＲＡＭメモリセルを構成する
レイアウト構造に特徴がある。すなわち、２ポートＳＲ
ＡＭメモリセルに対し、図１または図３に示したダミー
の拡散領域またはダミーのウエル領域を形成する。

【０１０５】なお、以下においては、実施の形態１に示
したようにダミーの拡散領域を形成した２ポートＳＲＡ
Ｍメモリセルのレイアウト構造について説明するが、実
施の形態３に説明したように、ダミーの拡散領域をウエ
ル領域に置換することで、実施の形態３と同様な効果を
享受することができる。

【０１０６】図７は、実施の形態６にかかる半導体記憶
装置を構成する２ポートＳＲＡＭメモリセルのレイアウ
ト構成例を示す図である。図７に示すように、一つの２
ポートＳＲＡＭメモリセルは、半導体基板上に形成され
たＮ型のウエル領域ＮＷとＰ型のウエル領域ＰＷ上に形
成される。そして、図６の等価回路に示したＰＭＯＳト
ランジスタＰ１およびＰ２は、同一のＮウエル領域ＮＷ
内に形成され、ＮＭＯＳトランジスタＮ１〜Ｎ８は、同
一のＰウエル領域ＰＷ内に形成される。

【０１０７】図７において、ＰＭＯＳトランジスタＰ１
は、Ｐ型不純物の注入によって形成されたＰ＋拡散領域
ＦＬ１００およびＦＬ１１０をそれぞれソース領域およ
びドレイン領域とし、上記Ｐ＋拡散領域ＦＬ１００およ
びＦＬ１１０とポリシリコン配線層ＰＬ１１０との間を
ゲート領域としている。同様に、ＰＭＯＳトランジスタ
Ｐ２は、Ｐ型不純物の注入によって形成されたＰ＋拡散
領域ＦＬ１００およびＦＬ１２０をそれぞれソース領域
およびドレイン領域とし、上記Ｐ＋拡散領域ＦＬ１００
およびＦＬ１２０とポリシリコン配線層ＰＬ１２０との
間をゲート領域としている。すなわち、ＰＭＯＳトラン
ジスタＰ１およびＰ２は、Ｐ＋拡散領域ＦＬ１００をソ
ース領域として共有している。

【０１０８】ここで特に、Ｐ＋拡散領域ＦＬ１００、Ｆ
Ｌ１１０およびＦＬ１２０は、Ｎウエル領域ＮＷとＰウ
エル領域ＰＷの境界線に平行であってかつ同一の直線上
に位置する。

【０１０９】また、図７において、ＮＭＯＳトランジス
タＮ１は、Ｎ型不純物の注入によって形成されたＮ＋拡
散領域ＦＬ２００およびＦＬ２１０をそれぞれソース領
域およびドレイン領域とし、上記Ｐ＋拡散領域ＦＬ２０
０およびＦＬ２１０とポリシリコン配線層ＰＬ１１０と
の間をゲート領域としている。同様に、ＮＭＯＳトラン
ジスタＮ２は、Ｎ型不純物の注入によって形成されたＮ
＋拡散領域ＦＬ２００およびＦＬ２２０をそれぞれソー
ス領域およびドレイン領域とし、上記Ｐ＋拡散領域ＦＬ
２００およびＦＬ２２０とポリシリコン配線層ＰＬ１２
０との間をゲート領域としている。すなわち、ＮＭＯＳ
トランジスタＮ１およびＮ２は、Ｎ＋拡散領域ＦＬ２０
０をソース領域として共有している。

【０１１０】また、ＮＭＯＳトランジスタＮ３は、Ｎ型
不純物の注入によって形成されたＮ＋拡散領域ＦＬ２３
０およびＦＬ２１０をそれぞれソース領域およびドレイ
ン領域とし、上記Ｐ＋拡散領域ＦＬ２３０およびＦＬ２
１０とポリシリコン配線層ＰＬ１４０との間をゲート領
域としている。すなわち、ＮＭＯＳトランジスタＮ１お
よびＮ３は、Ｎ＋拡散領域ＦＬ２１０をドレイン領域と
して共有している。

【０１１１】また、ＮＭＯＳトランジスタＮ４は、Ｎ型
不純物の注入によって形成されたＮ＋拡散領域ＦＬ２４
０およびＦＬ２２０をそれぞれソース領域およびドレイ
ン領域とし、上記Ｐ＋拡散領域ＦＬ２４０およびＦＬ２
２０とポリシリコン配線層ＰＬ１３０との間をゲート領
域としている。すなわち、ＮＭＯＳトランジスタＮ２お
よびＮ４は、Ｎ＋拡散領域ＦＬ２２０をドレイン領域と
して共有している。

【０１１２】ここで特に、Ｎ＋拡散領域ＦＬ２００、Ｆ
Ｌ２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２４０
は、Ｎウエル領域ＮＷとＰウエル領域ＰＷの境界線に平
行であってかつ同一の直線上に位置する。

【０１１３】また、ＮＭＯＳトランジスタＮ５は、Ｎ型
不純物の注入によって形成されたＮ＋拡散領域ＦＬ３０
０およびＦＬ３１０をそれぞれソース領域およびドレイ
ン領域とし、上記Ｐ＋拡散領域ＦＬ３００およびＦＬ３
１０とポリシリコン配線層ＰＬ１１０との間をゲート領
域としている。同様に、ＮＭＯＳトランジスタＮ６は、
Ｎ型不純物の注入によって形成されたＮ＋拡散領域ＦＬ
３００およびＦＬ３２０をそれぞれソース領域およびド
レイン領域とし、上記Ｐ＋拡散領域ＦＬ３００およびＦ
Ｌ３２０とポリシリコン配線層ＰＬ１２０との間をゲー
ト領域としている。すなわち、ＮＭＯＳトランジスタＮ
５およびＮ６は、Ｎ＋拡散領域ＦＬ３００をソース領域
として共有している。

【０１１４】また、ＮＭＯＳトランジスタＮ７は、Ｎ型
不純物の注入によって形成されたＮ＋拡散領域ＦＬ３３
０およびＦＬ３１０をそれぞれソース領域およびドレイ
ン領域とし、上記Ｐ＋拡散領域ＦＬ３３０およびＦＬ３
１０とポリシリコン配線層ＰＬ２４０との間をゲート領
域としている。すなわち、ＮＭＯＳトランジスタＮ５お
よびＮ７は、Ｎ＋拡散領域ＦＬ３１０をドレイン領域と
して共有している。

【０１１５】また、ＮＭＯＳトランジスタＮ８は、Ｎ型
不純物の注入によって形成されたＮ＋拡散領域ＦＬ３４
０およびＦＬ３２０をそれぞれソース領域およびドレイ
ン領域とし、上記Ｐ＋拡散領域ＦＬ３４０およびＦＬ３
２０とポリシリコン配線層ＰＬ２３０との間をゲート領
域としている。すなわち、ＮＭＯＳトランジスタＮ６お
よびＮ８は、Ｎ＋拡散領域ＦＬ３２０をドレイン領域と
して共有している。

【０１１６】ここで特に、Ｎ＋拡散領域ＦＬ３００、Ｆ
Ｌ３１０、ＦＬ３２０、ＦＬ３３０およびＦＬ３４０
は、同一の直線上にあり、かつ上記Ｎ＋拡散領域ＦＬ３
００、ＦＬ３１０、ＦＬ３２０、ＦＬ３３０およびＦＬ
３４０が位置する直線と、Ｎウエル領域ＮＷおよびＰウ
エル領域ＰＷの境界線とに平行になるように位置する。

【０１１７】さらに、上記構成において、ポリシリコン
配線層ＰＬ１１０は、ＰＭＯＳトランジスタＰ１、ＮＭ
ＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ５
のゲート領域同士を接続する配線としても機能し、ポリ
シリコン配線層ＰＬ１２０についても同様に、ＰＭＯＳ
トランジスタＰ２、ＮＭＯＳトランジスタＮ２およびＮ
ＭＯＳトランジスタＮ６のゲート領域同士を接続する配
線としても機能する。

【０１１８】また、上記したＰ＋拡散領域ＦＬ１００、
ＦＬ１１０およびＦＬ１２０と、Ｎ＋拡散領域ＦＬ２０
０、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０、ＦＬ２４
０、ＦＬ３００、ＦＬ３１０、ＦＬ３２０、ＦＬ３３０
およびＦＬ３４０と、ポリシリコン配線層ＰＬ１１０、
ＰＬ１２０、ＰＬ１３０、ＰＬ１４０、ＰＬ２３０およ
びＰＬ２４０には、それぞれ少なくとも一つ以上のコン
タクト（接続孔）が形成される。そして、図６に示した
等価回路の接続構成が実現されるように、金属等の上層
配線層によって、それらコンタクト間が接続される。

【０１１９】なお、上記コンタクト間を接続するための
上層配線層については、種々の構造が考えられるが、本
発明の主要部を構成しないことと、理解を容易にするこ
とから、図７では、上記コンタクト間の接続配線を太実
線で簡易的に示している。図７によれば、Ｐ＋拡散領域
ＦＬ１１０、Ｎ＋拡散領域ＦＬ２１０、Ｎ＋拡散領域Ｆ
Ｌ３１０およびポリシリコン配線層ＰＬ１２０が上層配
線層によって電気的に接続され、記憶ノードＮＡを形成
し、Ｐ＋拡散領域ＦＬ１２０、Ｎ＋拡散領域ＦＬ２２
０、Ｎ＋拡散領域ＦＬ３２０およびポリシリコン配線層
ＰＬ１１０が上層配線層によって電気的に接続され、記
憶ノードＮＢを形成する。

【０１２０】また、図７において、Ｐ＋拡散領域ＦＬ１
００は、コンタクトと上層配線層を介して電源ラインで
あるＶＤＤ線に接続され、Ｎ＋拡散領域ＦＬ２００およ
びＦＬ３００は、コンタクトと上層配線層を介して接地
ラインであるＧＮＤ線に接続される。また、Ｎ＋拡散領
域ＦＬ２３０およびＦＬ２４０は、それぞれコンタクト
と上層配線層を介して、正相ビット線ＢＬ１および逆相
ビット線ＢＬＢ１に電気的に接続される。また、Ｎ＋拡
散領域ＦＬ３３０およびＦＬ３４０は、それぞれコンタ
クトと上層配線層を介して、正相ビット線ＢＬ２および
逆相ビット線ＢＬＢ２に電気的に接続される。

【０１２１】さらに、ポリシリコン配線層ＰＬ１３０お
よびＰＬ１４０は、コンタクトと上層配線層を介してワ
ード線ＷＬ１に電気的に接続され、ポリシリコン配線層
ＰＬ２３０およびＰＬ２４０は、コンタクトと上層配線
層を介してワード線ＷＬ２に電気的に接続される。

【０１２２】そして、実施の形態６にかかる半導体記憶
装置では、上記構成においてさらに、Ｎウエル領域ＮＷ
とＰウエル領域ＰＷの境界線に平行であってかつ同一の
直線上に位置するＰ＋拡散領域ＦＬ１００、ＦＬ１１０
およびＦＬ１２０に対して、上記境界線とは反対側のＮ
ウエル領域ＮＷ上に、上記境界線に平行な方向を長手方
向とした矩形のＰ＋拡散領域ＦＬ１５０が形成される。

【０１２３】さらに、Ｎウエル領域ＮＷとＰウエル領域
ＰＷの境界線に平行であってかつ、その境界線に対し、
上記したＮ＋拡散領域ＦＬ２００、ＦＬ２１０、ＦＬ２
２０、ＦＬ２３０およびＦＬ２４０と、上記したＮ＋拡
散領域ＦＬ３００、ＦＬ３１０、ＦＬ３２０、ＦＬ３３
０およびＦＬ３４０を挟んだＰウエル領域ＰＷ上に、上
記境界線に平行な方向を長手方向とした矩形のＮ＋拡散
領域ＦＬ２５０が形成される。

【０１２４】なお、これらＰ＋拡散領域ＦＬ１５０およ
びＮ＋拡散領域ＦＬ２５０は、ポリシリコン配線層との
重なり部分が存在せず、トランジスタ素子が形成されな
いダミーパターンである。

【０１２５】いま、パッケージから放出されるα線や宇
宙からの中性子線に起因してＰウエル領域ＰＷ内に多数
の電子・正孔対が発生したとする。Ｐウエル領域ＰＷ内
に発生した電子・正孔対のうち電子は、Ｐウエル領域Ｐ
Ｗの少数キャリアであるので、Ｐウエル領域ＰＷと各Ｎ
＋拡散領域ＦＬ２００、ＦＬ２１０、ＦＬ２２０、ＦＬ
２３０、ＦＬ２４０、ＦＬ２５０、ＦＬ３００、ＦＬ３
１０、ＦＬ３２０、ＦＬ３３０およびＦＬ３４０との間
の電位分布に従って、それらＮ＋拡散領域へと収集され
る。この際、従来のレイアウトと比較して、Ｎ＋拡散領
域ＦＬ２５０の面積分だけ、電子の収集が分散される。
換言すれば、Ｎ＋拡散領域ＦＬ２５０に収集された電子
分だけ、記憶動作に寄与する他のＮ＋拡散領域ＦＬ２０
０、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０、ＦＬ２４
０、ＦＬ３００、ＦＬ３１０、ＦＬ３２０、ＦＬ３３０
およびＦＬ３４０へと収集される電子の量が減ることに
なる。

【０１２６】同様に、Ｎウエル領域ＮＷ内に発生した電
子・正孔対のうち正孔は、Ｎウエル領域ＮＷの少数キャ
リアであるので、Ｎウエル領域ＮＷと各Ｐ＋拡散領域Ｆ
Ｌ１００、ＦＬ１１０、ＦＬ１２０およびＦＬ１５０と
の間の電位分布に従って、各Ｐ＋拡散領域ＦＬ１００、
ＦＬ１１０、ＦＬ１２０およびＦＬ１５０へと収集され
る。この際、従来のレイアウトと比較して、Ｐ＋拡散領
域ＦＬ１５０の面積分だけ、正孔の収集が分散される。
換言すれば、Ｐ＋拡散領域ＦＬ１５０に収集された正孔
分だけ、記憶動作に寄与する他のＰ＋拡散領域ＦＬ１０
０、ＦＬ１１０およびＦＬ１２０へと収集される正孔の
量が減ることになる。

【０１２７】特に、記憶ノードを形成するＰ＋拡散領域
ＦＬ１１０およびＦＬ１２０とＮ＋拡散領域ＦＬ２１０
およびＦＬ２２０においては、所定の臨界電荷量以上の
電子または正孔が収集されるとそのノードの電位が瞬間
的に変化し、保持データを反転してしまう危険性がある
が、上述したように、収集される電荷がＮ＋拡散領域Ｆ
Ｌ２５０とＰ＋拡散領域ＦＬ１５０に分散されるので、
上記臨界電荷量に達しにくくなる。これは、２ポートＳ
ＲＡＭメモリセルの構成においても、結果的にソフトエ
ラーの耐性を向上させたことになる。

【０１２８】また、新たに追加したＰ＋拡散領域ＦＬ１
５０およびＮ＋拡散領域ＦＬ２５０にＶＤＤ線またはＧ
ＮＤ線を接続し、これら拡散領域に対しＶＤＤ電位また
はＧＮＤ電位を与えておいてもよい。

【０１２９】特に、Ｎ＋拡散領域ＦＬ２５０にＶＤＤ線
を接続した場合には、Ｎ＋拡散領域ＦＬ２５０の電位を
より高位に上げることができるため、Ｐウエル領域ＰＷ
内に発生した電子を収集する力を強めることができる。
すなわち、ＶＤＤ線を接続しない場合と比較して、他の
Ｎ＋拡散領域ＦＬ２００、ＦＬ２１０、ＦＬ２２０、Ｆ
Ｌ２３０、ＦＬ２４０、ＦＬ３００、ＦＬ３１０、ＦＬ
３２０、ＦＬ３３０およびＦＬ３４０へと収集される電
子の量をより低減させることができ、ソフトエラーの耐
性を一層向上させることができる。

【０１３０】以上の説明においては、ダミーのＮ＋拡散
領域ＦＬ２５０を、図７に示すように、２ポートＳＲＡ
Ｍメモリセルを構成するＰウエル領域ＰＷの外縁部に形
成するとしたが、これを、上記したＮ＋拡散領域ＦＬ２
００、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ
２４０と、Ｎ＋拡散領域ＦＬ３００、ＦＬ３１０、ＦＬ
３２０、ＦＬ３３０およびＦＬ３４０の間に形成しても
よい。

【０１３１】図８は、この場合のレイアウト構成を示す
図である。なお、図８において、図７と共通する部分に
は同一符号を付して、その説明を省略する。特に、図８
に示すレイアウトでは、Ｎ＋拡散領域ＦＬ２００、ＦＬ
２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２４０と、
Ｎ＋拡散領域ＦＬ３００、ＦＬ３１０、ＦＬ３２０、Ｆ
Ｌ３３０およびＦＬ３４０の間に形成されるダミーのＮ
＋拡散領域ＦＬ２５０は、ポリシリコン配線層ＰＬ１１
０およびＰＬ１２０と接続関係を有しない。

【０１３２】特に、図８に示すように、ダミーのＮ＋拡
散領域ＦＬ２５０を、Ｎ＋拡散領域ＦＬ２００、ＦＬ２
１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２４０により
構成される拡散領域帯からの距離と、Ｎ＋拡散領域ＦＬ
３００、ＦＬ３１０、ＦＬ３２０、ＦＬ３３０およびＦ
Ｌ３４０により構成される拡散領域帯からの距離とが均
等となる近接した位置に形成することができるので、本
来両拡散領域帯によって収集される電子がダミーのＮ＋
拡散領域ＦＬ２５０へと収集することができ、ソフトエ
ラーの耐性をより向上させることができる。

【０１３３】以上に説明したとおり、実施の形態６にか
かる半導体記憶装置によれば、２ポートＳＲＡＭメモリ
セルのレイアウト構成において、記憶ノードを構成する
Ｐ＋拡散領域の近傍に、記憶動作に寄与しないダミーの
Ｐ＋拡散領域を形成するとともに、記憶ノードを構成す
るＮ＋拡散領域の近傍に、記憶動作に寄与しないダミー
のＮ＋拡散領域を形成するので、実施の形態１と同様の
効果を享受することができる。

【０１３４】なお、以上に説明した例では、ダミーの拡
散領域を形成するとしたが、それに替えて、実施の形態
３に示したようにダミーのウエル領域を形成する場合
も、実施の形態３と同様の効果を享受することができ
る。さらに、実施の形態６に示した２ポートＳＲＡＭメ
モリセルを、図２または図４に示したように、対向させ
て交互に複数個配置することでメモリセルアレイを構成
した場合、実施の形態２または４に説明したように、隣
接したメモリセル間の境界領域に、ダミーの拡散領域ま
たはダミーのウエル領域を両メモリセル間で共有して形
成することもできる。

【０１３５】また、実施の形態６に示した２ポートＳＲ
ＡＭメモリセルを、実施の形態５に説明した図５の構成
を適用することで、対向して配置される方向と垂直な方
向に配置された複数のメモリセル間でも、ダミーの拡散
領域またはダミーのウエル領域を共有することができ
る。

【０１３６】実施の形態７．つぎに、実施の形態７にか
かる半導体記憶装置について説明する。実施の形態７に
かかる半導体記憶装置は、図１１に示した従来のＳＲＡ
Ｍメモリセルを、図１２に示したように２つのＳＲＡＭ
メモリセル間において対向させて配置させるのではな
く、同じ向きに複数個配置することでメモリセルアレイ
を構成することを特徴としている。

【０１３７】図９は、実施の形態７にかかる半導体記憶
装置のレイアウト構成例を示す図である。なお、図９で
は、特にマトリクス状に配置される複数のＳＲＡＭメモ
リセルのうち、隣接した３ビット分を示しており、図１
１と共通する部分には同一符号を付して、その説明を省
略する。図９に示すように、メモリセルＭＣ０、ＭＣ
１、ＭＣ２は、それぞれ同じ向きとなるように配置され
る。

【０１３８】これにより、メモリセル間でウエル領域を
共有することができなくなるが、逆に、共有する必要が
ないために、同じ導電型のウエル領域の面積を縮小する
ことができる。すなわち、同一のウエル領域内におい
て、α線や中性子線の照射によって発生する電子・正孔
対の量が減少し、結果的に、記憶ノードを構成する拡散
領域へと収集される少数キャリアの量を減少させること
ができ、従来のレイアウト構成と比較して、ソフトエラ
ーの耐性を向上させることできる。

【０１３９】以上に説明したとおり、実施の形態７にか
かる半導体記憶装置によれば、従来の１ビット分のＳＲ
ＡＭメモリセルを、同一向きに複数個配置してメモリセ
ルアレイを構成するので、従来、隣接するメモリセル間
でウエル領域を共有することで増加していた同一のウエ
ル領域に対して、その面積を減少させることができ、結
果的にα線や中性子線の照射により生じる電子・正孔対
の量を減らすことができる。また、同時に２ビットの保
持データを反転させてしまう危険性を小さくすることが
でき、結果的にマルチビットエラーが発生する可能性を
低減させることが可能になる。

【０１４０】なお、以上に説明した実施の形態１、２、
５および６において、ダミーのＮ＋拡散領域およびダミ
ーのＰ＋拡散領域の各不純物濃度を、トランジスタ回路
を構成するＮ＋拡散領域およびＰ＋拡散領域の不純物濃
度よりも大きくしてもよい。例えば図１であれば、同一
のマスクを介してＰウエル領域ＰＷにＮ型イオンの不純
物を注入して、Ｎ＋拡散領域ＦＬ２００、ＦＬ２１０、
ＦＬ２２０、ＦＬ２３０、ＦＬ２４０およびＦＬ２５０
を同時に形成した後、さらにＮ＋拡散領域ＦＬ２００、
ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２４０
の部分をマスクしてＮ＋拡散領域ＦＬ２５０にだけさら
にＮ型イオンを注入することにより、Ｎ＋拡散領域２５
０の不純物濃度を高めることができる。同様に、同一の
マスクを介してＮウエル領域ＮＷにＰ型イオンの不純物
を注入してＰ＋拡散領域ＦＬ１００、ＦＬ１１０、ＦＬ
１２０およびＦＬ１５０を同時に形成した後、さらにＰ
＋拡散領域ＦＬ１００、ＦＬ１１０およびＦＬ１２０の
部分をマスクしてＰ＋拡散領域ＦＬ１５０にだけさらに
Ｐ型イオンを注入することにより、Ｐ＋拡散領域ＦＬ１
５０の不純物濃度を高めることができる。

【０１４１】これにより、ウエル領域に生じた電子・正
孔対をよりダミーのＮ＋拡散領域およびダミーのＰ＋拡
散領域に引き付けることができ、記憶ノードを構成する
Ｎ＋拡散領域およびＰ＋拡散領域が臨界電荷量に達する
確率をより低減させることができる。

【０１４２】また、実施の形態３、４、５および６にお
いて、ダミーのＮウエル領域およびダミーのＰウエル領
域の各不純物濃度を、トランジスタ回路を構成するＮウ
エル領域およびＰウエル領域の不純物濃度よりも大きく
しても、上記同様の効果を享受することができる。例え
ば図３であれば、同一のマスクを介してシリコン基板に
Ｎ型イオンの不純物を注入してＮウエル領域ＮＷおよび
ＤＮＷを同時に形成した後、Ｎウエル領域ＮＷをマスク
してダミーのＮウエル領域ＤＮＷだけさらにＮ型イオン
を注入することにより、ダミーのＮウエル領域ＤＮＷの
不純物濃度を高めることができる。同様に、同一のマス
クを介してシリコン基板にＰ型イオンの不純物を注入し
てＰウエル領域ＰＷおよびＤＰＷを同時に形成した後、
Ｐウエル領域ＰＷをマスクしてダミーのＰウエル領域Ｄ
ＰＷだけさらにＰ型イオンを注入することにより、Ｐウ
エル領域ＤＰＷの不純物濃度を高めることができる。

【０１４３】

【発明の効果】以上、説明したとおり、この発明によれ
ば、α線や中性子線の照射によって第１のウエル領域や
第２のウエルに生じた電子や正孔の一部をダミーの拡散
領域へと収集させることができ、これにより、記憶動作
に寄与する不純物拡散領域において、上記電子や正孔の
収集により蓄積された電荷が、データ反転の生じる臨界
電荷量に達してしまうというソフトエラー発生の可能性
を低くすることができるという効果を奏する。

【０１４４】つぎの発明によれば、隣接したメモリセル
間において共有されるウエル領域上に、不純物拡散領域
を両メモリセル間で共有されるように形成されるので、
個々にダミーの不純物拡散領域を形成した場合に比べ
て、そのダミーの不純物拡散領域の形成に必要な面積の
増加を抑えることができるとともに互いのメモリセルの
記憶ノードがダミーの不純物拡散領域によって分け隔て
られ、さらに、各メモリセルの記憶ノードに収集される
電荷量を減らしてソフトエラー発生の可能性を低くする
ことができるという効果を奏する。また、同時に２ビッ
トの保持データを反転させてしまうというマルチビット
エラー発生を低減させることができるという効果を奏す
る。

【０１４５】つぎの発明によれば、多ポートＳＲＡＭメ
モリセルのレイアウト構成においても、ダミーの不純物
拡散領域の形成による上記同様のソフトエラー発生の可
能性を低くすることができるという効果を奏する。

【０１４６】つぎの発明によれば、多ポートのトランジ
スタ記憶回路を構成するために同ウエル領域上に離間し
て配置された２つの不純物拡散領域間に、ダミーの不純
物拡散領域を形成するので、本来、両拡散領域へと収集
される電子を、ダミーのＮ＋拡散領域へと均等に収集す
ることができ、ソフトエラーの耐性をより向上させるこ
とができるという効果を奏する。

【０１４７】つぎの発明によれば、例えば、ダミーの不
純物拡散領域の長手方向をより長くした短冊形状にする
ことで、そのダミーの不純物拡散領域を、対向して配置
された２つのメモリセル間において共有するだけでな
く、その対向方向に直交する方向に配置された複数のメ
モリセル間においても共有することができるという効果
を奏する。また、ダミーの不純物拡散領域に対して所定
の電位を与える場合に、所定の電位線との接続に必要な
コンタクトの数を減らして、それらコンタクトとの接続
を果たす上層の配線層のレイアウトを簡単にすることが
できるとともに、コンタクトや配線層の形成に必要な面
積を削減でき、結果的に、各メモリセルのサイズを小さ
くすることが可能になるという効果を奏する。

【０１４８】つぎの発明によれば、ダミーの第３の不純
物拡散領域に所定の電位を与えることで、ウエル領域内
に発生した電子を収集させる能力を制御することができ
るという効果を奏する。

【０１４９】つぎの発明によれば、ダミーの第３の不純
物拡散領域に与える所定の電位として、トランジスタ記
憶回路の電源電位を利用することができ、また、その電
源電位以上の電位を利用することで、ウエル領域に生じ
た電子を収集させる能力をより強めることができるとい
う効果を奏する。

【０１５０】つぎの発明によれば、ダミーの第４の不純
物拡散領域に所定の電位を与えることで、ウエル領域内
に発生した正孔を収集させる能力を制御することができ
るという効果を奏する。

【０１５１】つぎの発明によれば、ダミーの第４の不純
物拡散領域に与える所定の電位として、トランジスタ記
憶回路の接地電位を利用することができ、また、その接
地電位以下の電位を利用することで、ウエル領域に生じ
た正孔を収集させる能力をより強めることができるとい
う効果を奏する。

【０１５２】つぎの発明によれば、ダミーの第３の不純
物拡散領域の不純物濃度を、トランジスタ記憶回路を構
成する第１の不純物拡散領域の不純物濃度よりも大きく
することで、第１のウエル領域に生じた正孔をよりダミ
ーの第３の不純物拡散領域に引き付けることができ、記
憶ノードを構成する第１の不純物拡散領域が臨界電荷量
に達してしまう確率をより低減させることができるとい
う効果を奏する。

【０１５３】つぎの発明によれば、ダミーの第４の不純
物拡散領域の不純物濃度を、トランジスタ記憶回路を構
成する第２の不純物拡散領域の不純物濃度よりも大きく
することで、第２のウエル領域に生じた電子をよりダミ
ーの第４の不純物拡散領域に引き付けることができ、記
憶ノードを構成する第２の不純物拡散領域が臨界電荷量
に達してしまう確率をより低減させることができるとい
う効果を奏する。

【０１５４】つぎの発明によれば、記憶動作に寄与しな
いダミーの第３のウエル領域（Ｐウエル領域）と記憶動
作に寄与しないダミーの第４のウエル領域（Ｎウエル領
域）の面積の分だけ、α線や中性子線の照射によって第
１のウエル領域および第２のウエル領域上に生じた電子
または正孔の量を減らすことができ、これにより、α線
や中性子線の照射によって第１のウエル領域や第２のウ
エル上に収集される電子または正孔の量が減少し、結果
的に、不純物拡散領域に収集される電子または正孔の量
が減少するので、記憶動作に寄与する不純物拡散領域に
おけるソフトエラー発生の可能性を低くすることができ
るという効果を奏する。

【０１５５】つぎの発明によれば、隣接したメモリセル
間に、ダミーの第３のウエル領域またはダミーの第４の
ウエル領域が形成されるので、互いのメモリセルの記憶
ノードがダミーのウエル領域によって分け隔てられ、さ
らに、各メモリセルの記憶ノードに収集される電荷量を
減らしてソフトエラー発生の可能性を低くすることがで
きるという効果を奏する。また、同時に２ビットの保持
データを反転させてしまうというマルチビットエラー発
生を低減させることができるという効果を奏する。

【０１５６】つぎの発明によれば、多ポートＳＲＡＭメ
モリセルのレイアウト構成においても、ダミーのウエル
領域の形成による上記同様のソフトエラー発生の可能性
を低くすることができるという効果を奏する。

【０１５７】つぎの発明によれば、多ポートのトランジ
スタ記憶回路を構成するために同ウエル領域上に離間し
て配置された２つの不純物拡散領域間に、ダミーのウエ
ル領域を形成するので、ダミーのウエル領域で生じた電
子の量の分だけ、上記２つの不純物拡散領域間へと収集
される電子の量を減らすことができ、ソフトエラーの耐
性をより向上させることができるという効果を奏する。

【０１５８】つぎの発明によれば、例えば、ダミーのウ
エル領域の長手方向をより長くした短冊形状にすること
で、そのダミーのウエル領域を、対向して配置された２
つのメモリセル間において共有するだけでなく、その対
向方向に直交する方向に配置された複数のメモリセル間
においても共有することができるという効果を奏する。
また、ダミーのウエル領域に対して所定の電位を与える
場合に、所定の電位線との接続に必要なコンタクトの数
を減らして、それらコンタクトとの接続を果たす上層の
配線層のレイアウトを簡単にすることができるととも
に、コンタクトや配線層の形成に必要な面積を削減で
き、結果的に、各メモリセルのサイズを小さくすること
が可能になるという効果を奏する。

【０１５９】つぎの発明によれば、ダミーの第３のウエ
ル領域に所定の電位を与えることで、ウエル領域内に発
生した電子を収集させる能力を制御することができると
いう効果を奏する。

【０１６０】つぎの発明によれば、ダミーの第３のウエ
ル領域に与える所定の電位として、トランジスタ記憶回
路の電源電位を利用することができ、また、その電源電
位以上の電位を利用することで、ウエル領域に生じた電
子を収集させる能力をより強めることができるという効
果を奏する。

【０１６１】つぎの発明によれば、ダミーの第４のウエ
ル領域に所定の電位を与えることで、ウエル領域内に発
生した正孔を収集させる能力を制御することができると
いう効果を奏する。

【０１６２】つぎの発明によれば、ダミーの第４のウエ
ル領域に与える所定の電位として、トランジスタ記憶回
路の接地電位を利用することができ、また、その接地電
位以下の電位を利用することで、ウエル領域に生じた正
孔を収集させる能力をより強めることができるという効
果を奏する。

【０１６３】つぎの発明によれば、ダミーの第３のウエ
ル領域の不純物濃度を、トランジスタ記憶回路を構成す
る第２のウエル領域の不純物濃度よりも大きくすること
で、ウエル領域に生じた正孔をよりダミーの第３のウエ
ル領域に引き付けることができ、記憶ノードを構成する
第１の不純物拡散領域が臨界電荷量に達してしまう確率
をより低減させることができるという効果を奏する。

【０１６４】つぎの発明によれば、ダミーの第４のウエ
ル領域の不純物濃度を、トランジスタ記憶回路を構成す
る第１のウエル領域の不純物濃度よりも大きくすること
で、ウエル領域に生じた電子をよりダミーの第４のウエ
ル領域に引き付けることができ、記憶ノードを構成する
第２の不純物拡散領域が臨界電荷量に達してしまう確率
をより低減させることができるという効果を奏する。

【０１６５】つぎの発明によれば、従来の１ビット分の
メモリセルを、同一の向きに複数個配置してメモリセル
アレイを構成するので、従来、隣接するメモリセル間で
ウエル領域を共有することで増加していた同一のウエル
領域と比較して、その面積を減少させることができ、結
果的にα線や中性子線の照射により生じる電子・正孔対
の量を減らすことができ、ソフトエラーの耐性を向上さ
せることができるという効果を奏する。また、同時に２
ビットの保持データを反転させてしまうというマルチビ
ットエラーが発生する可能性を低減させることが可能に
なるという効果を奏する。

【図面の簡単な説明】

【図１】実施の形態１にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。

【図２】実施の形態２にかかる半導体記憶装置のレイ
アウト構成例を示す図である。

【図３】実施の形態３にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。

【図４】実施の形態４にかかる半導体記憶装置のレイ
アウト構成例を示す図である。

【図５】実施の形態５にかかる半導体記憶装置のレイ
アウト構成例を示す図である。

【図６】実施の形態６にかかる半導体記憶装置の等価
回路を示す図である。

【図７】実施の形態６にかかる半導体記憶装置を構成
する２ポートＳＲＡＭメモリセルのレイアウト構成例を
示す図である。

【図８】実施の形態６にかかる半導体記憶装置を構成
する２ポートＳＲＡＭメモリセルの他のレイアウト構成
例を示す図である。

【図９】実施の形態７にかかる半導体記憶装置のレイ
アウト構成例を示す図である。

【図１０】従来のＣＭＯＳ型ＳＲＡＭのメモリセルの
等価回路図である。

【図１１】従来のＳＲＡＭメモリセルのレイアウト構
成例を示す図である。

【図１２】従来のＳＲＡＭメモリセルによって構成さ
れるメモリセルアレイのレイアウト構成例を示す図であ
る。

【符号の説明】

１０１アレイ部、１１１ワード線，ＷＬ，ＷＬ１，
ＷＬ２ワード線、１１２ビット線、１２０ロウデ
コーダ、１３０Ｉ／Ｏインタフェース、１４０アドレ
スバッファ、ＢＬ，ＢＬ１，ＢＬ２正相ビット線、Ｂ
ＬＢ，ＢＬＢ１，ＢＬＢ２逆相ビット線、ＤＮＷ，Ｄ
ＮＷ０ダミーのＮウエル領域、ＤＰＷ，ＤＰＷ０ダ
ミーのＰウエル領域、ＦＬ１００，ＦＬ１１０，ＦＬ１
２０，ＦＬ１５０Ｐ＋拡散領域、ＦＬ２００，ＦＬ２
１０，ＦＬ２１０，ＦＬ２２０，ＦＬ２２０，ＦＬ２３
０，ＦＬ２４０，ＦＬ２５０，ＦＬ３００，ＦＬ３１
０，ＦＬ３２０，ＦＬ３３０，ＦＬ３４０Ｎ＋拡散領
域、ＭＣ０、ＭＣ１、ＭＣ２メモリセル、Ｎ１〜Ｎ８
ＮＭＯＳトランジスタ、ＮＡ，ＮＢ記憶ノード、Ｎ
Ｗ，ＮＷ１，ＮＷ２Ｎウエル領域、Ｐ１，Ｐ２ＰＭ
ＯＳトランジスタ、ＰＬ１１０，ＰＬ１２０，ＰＬ１３
０，ＰＬ１４０，ＰＬ２３０，ＰＬ２４０ポリシリコ
ン配線層、ＰＷ，ＰＷ１，ＰＷ２Ｐウエル領域。

Claims

【特許請求の範囲】

【請求項１】第１の導電型の第１のウエル領域と、前
記第１のウエル領域上に形成された前記第１の導電型と
は異なる第２の導電型の第１の不純物拡散領域と、前記
第１のウエル領域に隣接した前記第２の導電型の第２の
ウエル領域と、前記第２のウエル領域上に形成された前
記第１の導電型の第２の不純物拡散領域とを含んでトラ
ンジスタ記憶回路を構成する半導体記憶装置において、前記第１のウエル領域上に、前記トランジスタ記憶回路
を構成しない前記第２の導電型の第３の不純物拡散領域
が形成され、前記第２のウエル領域上に、前記トランジスタ記憶回路
を構成しない前記第１の導電型の第４の不純物拡散領域
が形成されたことを特徴とする半導体記憶装置。
【請求項２】第１の導電型の第１のウエル領域と、前
記第１のウエル領域上に形成された前記第１の導電型と
は異なる第２の導電型の第１の不純物拡散領域と、前記
第１のウエル領域に隣接した前記第２の導電型の第２の
ウエル領域と、前記第２のウエル領域上に形成された前
記第１の導電型の第２の不純物拡散領域とを含んで構成
される複数のトランジスタ記憶回路を、前記第１のウエ
ル領域および前記第２のウエル領域がそれぞれ共有され
るように対向して配置する半導体記憶装置において、共有された前記第１のウエル領域上に、前記トランジス
タ記憶回路を構成しない前記第２の導電型の第３の不純
物拡散領域が、対向するトランジスタ記憶回路間におい
て共有されるように形成され、共有された前記第２のウエル領域上に、前記トランジス
タ記憶回路を構成しない前記第１の導電型の第４の不純
物拡散領域が、対向するトランジスタ記憶回路間におい
て共有されるように形成されたことを特徴とする半導体
記憶装置。
【請求項３】前記第２のウエル領域上に、多ポートの
トランジスタ記憶回路を構成するための前記第１の導電
型の第５の不純物拡散領域が形成されたことを特徴とす
る請求項１または２に記載の半導体記憶装置。
【請求項４】前記第４の不純物拡散領域は、前記第２
の不純物拡散領域と前記第５の不純物拡散領域との間に
形成されたことを特徴とする請求項３に記載の半導体記
憶装置。
【請求項５】前記第３の不純物拡散領域および前記第
４の不純物拡散領域は、前記トランジスタ記憶回路間の
対向方向に垂直な方向に配置された複数のメモリセル間
においても共有されるように延伸した形状であることを
特徴とする請求項４に記載の半導体記憶装置。
【請求項６】前記第３の不純物拡散領域は、所定の電
位を印加する電位線に接続されたことを特徴とする請求
項１〜５のいずれか一つに記載の半導体記憶装置。
【請求項７】前記所定の電位は、前記トランジスタ記
憶回路の電源電位または当該電源電位以上の電位である
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】前記第４の不純物拡散領域は、所定の電
位を印加する電位線に接続されたことを特徴とする請求
項１〜７のいずれか一つに記載の半導体記憶装置。
【請求項９】前記所定の電位は、接地電位または当該
接地電位以下の電位であることを特徴とする請求項８に
記載の半導体記憶装置。
【請求項１０】前記第３の不純物拡散領域の不純物濃
度は、前記第１の不純物拡散領域の不純物濃度よりも大
きいことを特徴とする請求項１〜９のいずれか一つに記
載の半導体記憶装置。
【請求項１１】前記第４の不純物拡散領域の不純物濃
度は、前記第２の不純物拡散領域の不純物濃度よりも大
きいことを特徴とする請求項１〜１０のいずれか一つに
記載の半導体記憶装置。
【請求項１２】第１の導電型の第１のウエル領域と、
前記第１のウエル領域上に形成された前記第１の導電型
とは異なる第２の導電型の第１の不純物拡散領域と、前
記第１のウエル領域に隣接した前記第２の導電型の第２
のウエル領域と、前記第２のウエル領域上に形成された
前記第１の導電型の第２の不純物拡散領域とを含んでト
ランジスタ記憶回路を構成する半導体記憶装置におい
て、前記第１のウエル領域に隣接して形成された、前記
トランジスタ記憶回路を構成しない前記第２の導電型の
第３のウエル領域と、前記第２のウエル領域に隣接して形成された、前記トラ
ンジスタ記憶回路を構成しない前記第１の導電型の第４
のウエル領域と、を含むことを特徴とする半導体記憶装置。
【請求項１３】第１の導電型の第１のウエル領域と、
前記第１のウエル領域上に形成された前記第１の導電型
とは異なる第２の導電型の第１の不純物拡散領域と、前
記第１のウエル領域に隣接した前記第２の導電型の第２
のウエル領域と、前記第２のウエル領域上に形成された
前記第１の導電型の第２の不純物拡散領域とを含んで構
成される複数のトランジスタ記憶回路を、前記第１の不
純物拡散領域同士および前記第２の不純物拡散領域同士
がそれぞれ対向するように配置する半導体記憶装置にお
いて、前記第１のウエル領域間に当該第１のウエル領域に隣接
して形成された、前記トランジスタ記憶回路を構成しな
い前記第２の導電型の第３のウエル領域と、前記第２のウエル領域間に当該第２のウエル領域に隣接
して形成された、前記トランジスタ記憶回路を構成しな
い前記第１の導電型の第４のウエル領域と、を含むことを特徴とする半導体記憶装置。
【請求項１４】前記第２のウエル領域上に、多ポート
のトランジスタ記憶回路を構成するための前記第１の導
電型の第５の不純物拡散領域が形成されたことを特徴と
する請求項１２または１３に記載の半導体記憶装置。
【請求項１５】前記第４のウエル領域は、前記第２の
不純物拡散領域と前記第５の不純物拡散領域との間に形
成されたことを特徴とする請求項１４に記載の半導体記
憶装置。
【請求項１６】前記第３のウエル領域および前記第４
のウエル領域は、前記トランジスタ記憶回路間の対向方
向に垂直な方向に配置された複数のメモリセル間におい
て共有されるように延伸した形状であることを特徴とす
る請求項１５に記載の半導体記憶装置。
【請求項１７】前記第３のウエル領域は、所定の電位
を印加する電位線に接続されたことを特徴とする請求項
１２〜１６のいずれか一つに記載の半導体記憶装置。
【請求項１８】前記所定の電位は、前記トランジスタ
記憶回路の電源電位または当該電源電位以上の電位であ
ることを特徴とする請求項１７に記載の半導体記憶装
置。
【請求項１９】前記第４のウエル領域は、所定の電位
を印加する電位線に接続されたことを特徴とする請求項
１２〜１８のいずれか一つに記載の半導体記憶装置。
【請求項２０】前記所定の電位は、接地電位または当
該接地電位以下の電位であることを特徴とする請求項１
９に記載の半導体記憶装置。
【請求項２１】前記第３のウエル領域の不純物濃度
は、前記第２のウエル領域の不純物濃度よりも大きいこ
とを特徴とする請求項１２〜２０のいずれか一つに記載
の半導体記憶装置。
【請求項２２】前記第４のウエル領域の不純物濃度
は、前記第１のウエル領域の不純物濃度よりも大きいこ
とを特徴とする請求項１２〜２１のいずれか一つに記載
の半導体記憶装置。
【請求項２３】第１の導電型の第１のウエル領域と、
前記第１のウエル領域上に形成された前記第１の導電型
とは異なる第２の導電型の第１の不純物拡散領域と、前
記第１のウエル領域に隣接した前記第２の導電型の第２
のウエル領域と、前記第２のウエル領域上に形成された
前記第１の導電型の第２の不純物拡散領域と、を含んで
構成されたトランジスタ記憶回路を複数個配置する半導
体記憶装置において、各トランジスタ記憶回路は、前記第１のウエル領域と前
記第２のウエル領域との境界線に垂直な方向に、同じ向
きに配置されたことを特徴とする半導体記憶装置。