JP4881552B2 - 半導体装置 - Google Patents
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Description
不揮発性メモリセルを備え、
半導体基板の主面に形成された第1導電型の半導体分離層と、
前記半導体分離層中に形成された第2導電型の第1ウエルおよび第2導電型の第2ウエルと、
前記半導体分離層中に形成され、前記第1ウエルと前記第2ウエルとを分離する第1導電型の第3ウエルと、
前記第1ウエル上および前記第2ウエル上に第1ゲート絶縁膜を介して延在する第1ゲート電極と、
前記第1ウエルに形成され、前記第1ゲート電極をゲート電極とするデータ書き込み用MISFETおよびデータ読み出し用MISFETとを有し、
前記不揮発性メモリセルへのデータ書き込み時には、前記第2ウエルに順方向の第1電圧が印加され、
前記不揮発性メモリセルのデータ消去時には、前記第2ウエルに逆方向の前記第1電圧が印加されるものである。
本実施の形態1の半導体装置は、不揮発性メモリを有するものである。この本実施の形態1の半導体装置の製造工程について、図1〜図13を用いて説明する。
次に、本実施の形態2の不揮発性メモリにおけるデータの書き込み、消去および読み出しの各動作について図18を用いて説明する。
次に、本実施の形態3の不揮発性メモリにおけるデータの書き込み、消去および読み出しの各動作について図19を用いて説明する。
図20は、本実施の形態4の半導体装置のメモリセル部の要部断面図であり、前記実施の形態1において示した各平面図中のA−A’線に相当する断面を示したものである。
次に、本実施の形態5の不揮発性メモリにおけるデータの消去動作について説明する。
2 素子分離溝
3 n型半導体分離領域(半導体分離層)
4 p型ウエル(第1ウエル、第2ウエル)
5 n型ウエル(第3ウエル)
6 ゲート絶縁膜(第1ゲート絶縁膜)
7A、7B ゲート電極(第1ゲート電極)
7C ゲート電極
8 キャップ絶縁膜
12 サイドウォールスペーサ
14A、14B、14C n型半導体領域
15A、15B p型半導体領域
18 シリサイド層
19 窒化シリコン膜
20 酸化シリコン膜
22A〜22E プラグ
23 配線
C1、C2 容量素子
NMa、NMb、NMc 低濃度n型半導体領域
PMa、PMb 低濃度p型半導体領域
Qr1、Qr2、Qw1、Qw2 MISFET
Claims (22)
- データ書き込み用および消去用のMISFET、データ読み出し用MISFET及び容量素子を有する不揮発性メモリセルを備えた半導体装置であって、
半導体基板に形成された第1導電型の半導体分離層と、
前記半導体分離層中に形成され、かつ、前記第1導電型とは反対の導電型である第2導電型の第1ウエルおよび第2導電型の第2ウエルと、
前記第1ウエル上および前記第2ウエル上に第1ゲート絶縁膜を介して延在する第1ゲート電極と、
前記第1ウエル内に形成され、かつ、前記第1導電型の第1半導体領域および第2半導体領域と、
前記第2ウエル内に形成され、かつ、前記第2導電型の第3半導体領域とを有し、
前記データ書き込み用および消去用のMISFETは、前記第1ウエル内に形成され、かつ、前記第1半導体領域、前記第1ゲート絶縁膜および前記浮遊ゲート電極を有し、
前記データ読み出し用MISFETは、前記第1ウエル内に形成され、かつ、前記第2半導体領域、前記第1ゲート絶縁膜および前記浮遊ゲート電極を有し、
前記容量素子は、前記第2ウエル内に形成され、かつ、前記第3半導体領域、前記第1ゲート絶縁膜および前記浮遊ゲート電極を有し、
前記不揮発性メモリセルへのデータ書き込み時には、前記第2ウエルに正電圧の第1電圧が印加されることで前記第1ゲート電極に電子が注入され、
前記不揮発性メモリセルのデータ消去時には、前記第2ウエルに負電圧の前記第1電圧が印加されることで前記第1ゲート電極から前記電子が放出されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体分離層中には、複数の前記不揮発性メモリセルが形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板の主面上には、前記不揮発性メモリセルには含まれない第1MISFETが形成され、
前記第1MISFETは、前記第1ゲート絶縁膜を含むことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1ゲート絶縁膜は、膜厚が13.5nmであり、
前記第1電圧は、9Vであることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記不揮発性メモリセルへのデータ書き込み時には、前記データ書き込み用MISFETのドレインに前記第1電圧より低い順方向の第2電圧を印加して、前記データ書き込み用MISFETのチャネルから前記第1ゲート電極にホットエレクトロンを注入し、
前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用MISFETのソースおよび前記ドレインを開放電位とし、前記第1ゲート電極から前記データ書き込み用MISFETのチャネルへ前記ホットエレクトロンを放出することを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記不揮発性メモリセルへのデータ書き込み時には、前記データ書き込み用MISFETのドレインに前記第1電圧より低い順方向の第2電圧を印加して、前記データ書き込み用MISFETのチャネルから前記第1ゲート電極にホットエレクトロンを注入し、
前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用MISFETのソースを開放電位として前記ドレインに順方向の前記第2電圧を印加し、前記第1ゲート電極から前記ドレインへ前記ホットエレクトロンを放出することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記不揮発性メモリセルへのデータ書き込み時には、前記データ書き込み用MISFETのソースおよびドレインを開放電位として前記第1ウエルから前記第1ゲート電極にエレクトロンを注入し、
前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用MISFETのソースおよび前記ドレインを開放電位とし、前記第1ゲート電極から前記データ書き込み用MISFETのチャネルへ前記エレクトロンを放出することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記不揮発性メモリセルには、LCDドライバの電圧制御もしくはRAM救済情報が記録されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記データ書き込み用MISFETおよび前記データ読み出し用MISFETは、1つのMISFETで兼用されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用MISFETと前記読み出し用MISFETのソース、ドレインに印加する第2電圧と前記第1ウェルに印加する第1電圧の差がドレイン接合耐圧以上にならないように制御することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1導電型はn型の導電型であり、
前記第2導電型はp型の導電型であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1ゲート電極は多結晶シリコン膜で形成されていることを特徴とする半導体装置。 - データ書き込み用および消去用の素子と、データ読み出し用の素子と、容量素子とを有する不揮発性メモリセルを備えた半導体装置であって、
半導体基板に形成された第1導電型の半導体分離層と、
前記半導体分離層内に形成され、かつ、前記第1導電型とは反対の導電型である第2導電型の第1ウエルおよび第2ウエルと、
前記第1ウエル上および前記第2ウエル上に第1ゲート絶縁膜を介して延在する浮遊ゲート電極と、
前記第1ウエル内に形成され、かつ、前記第1導電型の第1半導体領域および第2半導体領域と、
前記第2ウエル内に形成され、かつ、前記第2導電型の第3半導体領域とを有し、
前記データ書き込み用および消去用の素子は、前記第1ウエル内に形成され、かつ、前記第1半導体領域、前記第1ゲート絶縁膜および前記浮遊ゲート電極を有し、
前記データ読み出し用の素子は、前記第1ウェル内に形成され、かつ、前記第2半導体領域、前記第1ゲート絶縁膜および前記浮遊ゲート電極を有し、
前記容量素子は、前記第2ウエル内に形成され、かつ、前記第3半導体領域、前記第1ゲート絶縁膜および前記浮遊ゲート電極を有し、
前記第3半導体領域は、前記不揮発性メモリセルの制御ゲート電極として機能することを特徴とする半導体装置。 - 請求項13に記載の半導体装置において、
前記不揮発性メモリセルの消去動作は、前記第1ウエルに正電圧が印加され、前記第3半導体領域に負電圧が印加され、かつ、前記半導体分離層に正電圧が印加されることで、前記浮遊ゲート電極に蓄積された電子が前記第1ウエルに放出されることを特徴とする半導体装置。 - 請求項13または14のいずれか1項に記載の半導体装置において、
前記不揮発性メモリセルの書き込み動作は、前記データ書き込み用および消去用の素子において、ホットエレクトロンを発生させることで、前記浮遊ゲート電極に電子を注入させることで行われることを特徴とする半導体装置。 - 請求項13または14のいずれか1項に記載の半導体装置において、
前記不揮発性メモリセルの書き込み動作は、前記データ書き込み用及び消去用の素子において、FNトンネル方式によって、前記浮遊ゲート電極に電子を注入させることで行われることを特徴とする半導体装置。 - 請求項13〜16のいずれか1項に記載の半導体装置において、
前記不揮発性メモリセルには、LCDドライバの電圧制御情報が記録されることを特徴とする半導体装置。 - 請求項13〜16のいずれか1項に記載の半導体装置において、
前記不揮発性メモリセルには、LCDドライバのRAM救済が記録されることを特徴とする半導体装置。 - 請求項13〜18のいずれか1項に記載の半導体装置において、
前記第1導電型はn型の導電型であり、
前記第2導電型はp型の導電型であることを特徴とする半導体装置。 - 請求項13〜19のいずれか1項に記載の半導体装置において、
前記浮遊ゲート電極は多結晶シリコン膜で形成されていることを特徴とする半導体装置。 - 請求項13〜20のいずれか1項に記載の半導体装置は、さらに、周辺回路領域に第1MISFETが形成されており、
前記第1MISFETは、前記第1ゲート絶縁膜と同層の絶縁膜を前記第1MISFETのゲート絶縁膜としており、かつ、前記浮遊ゲート電極と同層のゲート電極を前記第1MISFETのゲート電極としていることを特徴とする半導体装置。 - 請求項21に記載の半導体装置において、
前記第1MISFETのゲート電極上にはシリサイド層が形成されており、
前記不揮発性メモリセルの前記浮遊ゲート電極上にはシリサイド層が形成されていないことを特徴とする半導体装置。
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