KR20110129149A - 3ｄ 반도체 장치 - Google Patents

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Abstract

본 발명은 3D 반도체 장치에 대하여 개시된다. 3D 반도체 장치는, 슬레이브 칩들은 채널들과 연결되지 않고 마스터 칩의 전극 패드들만이 채널들과 연결된다. 마스터 칩만이 채널들의 부하를 바라보게 되어 채널 부하를 갖게 된다. 동종의 반도체 칩들이 스택된 반도체 장치의 데이터 입력 경로, 데이터 출력 경로, 어드레스/커맨드 경로 그리고 클럭 경로에서 TSV 바운더리를 설정한다. TSV 바운더리가 설정되면, 마스터 칩에 존재하는 글로벌 제어 회로는 글로벌 칩 선택 신호 발생 회로, 글로벌 커맨드 발생 회로 그리고 글로벌 ODT 제어 회로에 의해 제어된다. 마스터 칩의 커맨드와 클럭 신호는 TSV를 바이패스시켜 TSV 부하를 바라보지 않게 하고, 슬레이브 칩들의 커맨드와 클럭 신호는 TSV를 거치도록 하는 TSV I/O 모듈을 채용한다. 물리적으로 동일한 칩들이 스택된 반도체 장치는 각 층별로 설계 목적에 부합하도록 구성 요소들을 서로 다르게 구성한다. 반도체 장치의 관통 전극 패드의 높이와 TSV의 돌출 높이는 서로 같게 형성되고, 관통 전극 패드에 접촉하는 범프의 두께는 관통 전극 패드의 높이 또는 관통 전극의 돌출 높이 보다 작게 형성한다. 적층된 반도체 칩들의 웨이퍼 뒷면에 분리막을 도포한다. 반도체 칩의 웨이퍼 테스트 중 셀 리페어 단계에서 반도체 칩의 칩 식별 퓨즈 커트에 의해 칩 식별 신호를 발생시키고, 프로브 패드를 이용하여 반도체 칩을 웨이퍼 테스트한다.

Description

3Ｄ 반도체 장치{3D Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 관통 전극을 내재한 3D 반도체 장치에 관한 것이다.
디지털 정보 기기 제품들, 예컨대 휴대 전화, 디지털 카메라, PDA 등의 소형 경량화, 고기능, 고성능화에 의하여, 반도체 패키지의 소형화, 박형화, 고밀도화가 요구되고 있다. 이와 아울러, 복수개의 반도체 칩들을 1개의 패키지에 탑재하는 3차원(3D) 반도체 기술이 주목받고 있다.
본 발명이 이루고자 하는 기술적 과제는 관통 전극의 배치 바운더리를 채용하고 로드-디커플드 아키텍쳐를 갖는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 동종의 반도체 칩들이 적층되되 반도체 칩 별로 서로 다른 회로 구성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 물리적으로 동일한 반도체 칩들이 적층되는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 더욱 다른 기술적 과제는 칩 식별 퓨즈 커트 후 웨이퍼 테스트 가능한 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 제1면에 따른 반도체 장치는, 제1 반도체 칩; 및 제1 반도체 칩과 연결되는 적어도 하나 이상의 제2 반도체 칩을 구비하고, 제1 반도체 칩과 제2 반도체 칩은 관통 전극을 통하여 서로 연결되고, 제1 반도체 칩은 관통 전극과 연결되지 않는 전극 패드를 통하여 외부 채널과 연결된다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 제2면에 따른 다수개의 반도체 칩들이 적층되는 반도체 장치에서, 상기 반도체 칩들을 관통하는 관통 전극을 통해 서로 연결되는 상기 반도체 칩들의 데이터 입력 경로 상의 상기 관통 전극의 배치는, 데이터 입출력 패드와 데이터 스트로브 패드 단에 설정되는 제1 바운더리, 데이터 입력 버퍼와 데이터 스트로브 입력 버퍼 직후에 설정되는 제2 바운더리, 플립플롭 직후에 설정되는 제3 바운더리, 기입 데이터 정렬부 직후에 설정되는 제4 바운더리, 그리고 데이터 입출력 구동부/센스 앰프부 직후에 설정되는 제5 바운더리를 설정하고, 제1 내지 제5 바운더리 중 적어도 하나의 바운더리에 상기 관통 전극을 배치시킨다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 제3면에 따른 다수개의 반도체 칩들이 적층되는 반도체 장치에서, 반도체 칩들을 관통하는 관통 전극을 통해 서로 연결되는 반도체 칩들의 커맨드/어드레스 경로 상의 관통 전극의 배치는, 어드레스 패드와 커맨드 패드 단에 설정되는 제1 바운더리, 어드레스 입력 버퍼와 커맨드 입력 버퍼 직후에 설정되는 제2 바운더리, 플립플롭들 직후에 설정되는 제3 바운더리, 어드레스 버퍼와 커맨드 버퍼 및 커맨드 디코더 직후에 설정되는 제4 바운더리, 그리고 로우 디코더와 칼럼 디코더 직후에 설정되는 제5 바운더리를 설정하고, 제1 내지 제5 바운더리 중 적어도 하나의 바운더리에 상기 관통 전극을 배치시킨다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 제4면에 따른 다수개의 반도체 칩들이 적층되는 반도체 장치에서, 반도체 칩들을 관통하는 관통 전극을 통해 서로 연결되는 반도체 칩들의 클럭 경로 상의 관통 전극의 배치는, 클럭 패드 단에 설정되는 제1 바운더리, 클럭 입력 버퍼 직후에 설정되는 제2 바운더리, 그리고 클럭 발생부 및 버퍼부 직후에 설정되는 제3 바운더리를 설정하고, 제1 내지 제3 바운더리 중 적어도 하나의 바운더리에 관통 전극을 배치시킨다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 제5면에 따른 다수개의 반도체 칩들이 적층되는 반도체 장치에서, 반도체 칩들을 관통하는 관통 전극을 통해 서로 연결되는 반도체 칩들의 데이터 출력 경로 상의 관통 전극의 배치는, 데이터 입출력 패드와 데이터 스트로브 패드 단에 설정되는 제1 바운더리, 패러럴-투-시리얼 변환부 직후에 설정되는 제2 바운더리, 독출 데이터 정렬부의 저장 노드들에 설정되는 제3 바운더리, 데이터 입출력 구동부/센스 앰프부 직후 또는 독출 데이터 정렬부 직전에 설정되는 제4 바운더리, 그리고 데이터 입출력 구동부/센스 앰프부 전단에 설정되는 제5 바운더리를 설정하고, 제1 내지 제5 바운더리 중 적어도 하나의 바운더리에 관통 전극을 배치시킨다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 제6면에 따른 관통 전극을 통해 서로 연결되는 제1 반도체 칩과 적어도 하나의 제2 반도체 칩이 적층되는 반도체 장치에서, 제1 반도체 칩과 제2 반도체 칩 각각의 글로벌 제어 회로를 동작시키는 글로벌 칩 선택 신호 발생 회로는, 제1 반도체 칩이 선택되었음을 나타내는 자신 칩 선택 신호를 발생하고, 제2 반도체 칩이 선택되었음을 나타내는 다른 칩 선택 신호를 발생하고, 자신 칩 선택 신호와 다른 칩 선택 신호에 응답하여 모든 칩 선택 신호를 발생하고, 모든 칩 선택 신호는 제1 반도체 칩 또는 제2 반도체 칩이 동작될 때 마스터 칩에서 글로벌 제어 회로를 활성화시켜 제1 반도체 칩 및 제2 반도체 칩을 제어한다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 제7면에 따른 관통 전극을 통해 서로 연결되는 제1 반도체 칩과 적어도 하나의 제2 반도체 칩이 적층되는 반도체 장치에서, 제1 반도체 칩과 제2 반도체 칩 각각의 글로벌 커맨드 발생 회로는, 현재 입력되는 커맨드가 해당 칩의 커맨드임을 나타내는 자기 커맨드 신호를 발생하고, 현재 입력되는 커맨드가 제1 반도체 칩 또는 제2 반도체 칩의 커맨드임을 나타내는 모든 커맨드 신호를 발생한다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 제8면에 따른 관통 전극을 통해 서로 연결되는 제1 반도체 칩과 적어도 하나의 제2 반도체 칩이 적층되는 반도체 장치는, 제1 반도체 칩에서는 커맨드, 어드레스, 데이터 입력 또는 데이터 출력과 관련되는 신호와 연결되는 관통 전극을 바이패스시키고, 제2 반도체 칩에서는 커맨드, 어드레스, 데이터 입력 또는 데이터 출력과 관련되는 신호와 연결되는 관통 전극을 통과시킨다.
상기 다른 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 동종의 반도체 칩들이 적층되고, 상기 반도체 칩 별로 서로 다른 회로 구성을 갖는 반도체 장치는, 반도체 칩 별로 칩 식별 신호를 부여하는 수단, 그리고 칩 식별 신호를 수신하여 반도체 칩 별로 구성 회로를 서로 다르게 구성하는 로직 회로를 포함한다.
상기 또다른 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 물리적으로 동일한 반도체 칩들이 적층되는 반도체 장치에 있어서, 반도체 칩 각각은 반도체 칩의 제1 면에 형성된 전극 패드와 관통 전극 패드, 관통 전극 패드와 연결되고 반도체 칩을 관통하여 반도체 칩의 제2 면으로 돌출되어 형성된 관통 전극, 반도체 칩의 상기 제2 면에 도포된 분리막, 그리고 전극 패드와 관통 전극 패드에 접촉하는 범프들을 포함한다.
상기 또다른 기술적 과제를 해결하기 위하여, 본 발명의 다른 면에 따른 물리적으로 동일한 반도체 칩들이 적층되는 반도체 장치에 있어서, 반도체 칩 각각은 반도체 칩의 제1 면에 형성된 전극 패드와 관통 전극 패드, 관통 전극 패드와 연결되고 반도체 칩을 관통하여 반도체 칩의 제2 면으로 돌출되어 형성된 관통 전극, 그리고 전극 패드와 관통 전극 패드에 접촉하는 범프들을 포함하고, 관통 전극 패드의 높이와 관통 전극의 돌출 높이는 서로 같게 형성되고, 범프의 두께는 관통 전극 패드의 높이 또는 관통 전극의 돌출 높이 보다 작게 형성된다.
상기 더욱 다른 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 동종의 반도체 칩들이 적층된 반도체 장치는, 반도체 칩의 웨이퍼 테스트 중 셀 리페어 단계에서 반도체 칩의 칩 식별 퓨즈를 커트하여 칩 식별 신호를 발생하고, 칩 식별 신호에 응답하여 패키지 테스트되는 반도체 칩을 프로브 패드를 이용하여 웨이퍼 테스트할 수 있는 로직 회로를 포함한다.
상술한 본 발명의 반도체 장치에 의하면, 슬레이브 칩들은 채널들과 연결되지 않고 마스터 칩의 전극 패드들만이 채널들과 연결된다. 이에 따라, 마스터 칩만이 채널들의 부하를 바라보게 되어 채널 부하를 갖게 된다. 슬레이브 칩들은 채널과 로드-디커플링(load-decoupling)되어 데이터 입출력 속도가 향상된다.
반도체 장치의 데이터 입력 경로에서 TSV 위치를 제1 바운더리에서 제5 바운더리쪽으로 설정할수록 데이터 윈도우가 넓어지고 데이터 셋업/홀드 시간도 양호하고, 로드-디커플링 효과도 있다.
반도체 장치의 데이터 출력 경로에서 TSV 위치를 제1 바운더리에서 제5 바운더리 쪽으로 설정할수록 데이터 윈도우가 넓어지고, 클럭으로부터 데이터 스트로브-출력 억세스 시간과 데이터 스트로브 에지-투-출력 데이터 에지 시간도 DDP(Double Die Package) 수준과 동등하고, 로드-디커플링 효과도 있다. 또한, 독출 데이터가 연달아 출력되는 특성인 심리스 독출(Seamless Read) 특성도 우수하다.
반도체 장치의 어드레스/커맨드 경로에서 TSV 위치를 제1 바운더리에서 제5 바운더리 쪽으로 설정할수록 데이터 윈도우가 넓어지고 데이터 셋업/홀드 시간도 양호하고, 로드-디커플링 효과도 있다.
반도체 장치에서, 마스터 칩과 슬레이브 칩들이 이종의 칩들인 경우, 슬레이브 칩들에서 사용되지 않는 회로 블락들은 설계하지 않을 수 있으므로, 슬레이브 칩들의 면적이 마스터 칩 면적보다 작을 수 있다.
반도체 장치에서, 마스터 칩의 독출 FiFo 제어부는, 슬레이브 칩의 독출 데이터들이 마스터 칩의 독출 데이터들과 서로 다른 지연 시간을 가지고 마스터 칩에 도달하더라도, 슬레이브 칩의 독출 데이터들과 마스터 칩의 독출 데이터들이 서로 분리된 제1 및 제2 신호 라인들을 통하여 마스터 칩으로 전달되고, 제3 먹스부에서 슬레이브 칩의 독출 데이터들 또는 마스터 칩의 독출 데이터들을 선택적으로 독출 FiFo로 전달한다. 이에 따라, 커런트 번(current burn) 현상이 발생하지 않는다.
반도체 장치에서, 마스터 칩과 슬레이브 칩들이 모두 함께 동작되는 경우, 마스터 칩과 슬레이브 칩들을 제어하는 로직 회로들은 마스터 칩에 존재하게 된다. 데이터 출력 경로 상의 TSV 바운더리가 제4 바운더리로 결정하는 경우, 마스터 칩에 위치하는 DLL, 레이턴시 제어부, 독출 FiFo, 패러럴-투-시리얼 변환부, 그리고 데이터 입출력, 커맨드 및 어드레스 관련 로직 회로들이 마스터 칩과 슬레이브 칩들을 제어하는 글로벌 제어 회로가 된다. 글로벌 제어 회로는 글로벌 칩 선택 신호 발생 회로, 글로벌 커맨드 발생 회로 그리고 글로벌 ODT 제어 회로에 의하여 어떤 랭크의 칩에서 독출 동작이 이루어지더라도 동작한다.
반도체 장치에서, 마스터 칩의 커맨드와 클럭 신호는 TSV를 바이패스시켜 TSV 부하를 바라보지 않게 하고, 슬레이브 칩들의 커맨드와 클럭 신호는 TSV를 거치도록 하는 TSV I/O 모듈을 채용한다. 마스터 칩 내 레이턴시 제어부의 첫번째 플립플롭에서 독출 제어 신호와 내부 클럭 신호 사이의 마진이 감소하는 문제를 해결한다.
반도체 장치에서, 물리적으로 동일한 칩들을 조립하고, 조립 후 파워-업 됨과 동시에 칩이 전기적으로 자동 구분되도록 칩 식별 신호를 부여하는 수단과, 칩 식별 신호를 수신하여 각 층별로 구성 회로, I/O 타입 등을 전기적으로 구별하는 수단을 구비한다. 이에 따라, 각 층별로 설계 목적에 부합하도록 구성 요소들을 서로 다르게 구성한다.
반도체 장치에서, 관통 전극 패드의 높이와 관통 전극의 돌출 높이는 서로 같게 형성되고, 관통 전극 패드에 접촉하는 범프의 두께는 관통 전극 패드의 높이 또는 관통 전극의 돌출 높이의 반 정도의 높이로 형성하여, 범프-투-웨이퍼 백 사이드 단락 현상을 방지한다.
반도체 장치에서, 적층된 반도체 칩들의 웨이퍼 뒷면에 도포된 분리막에 의해 범프-투-웨이퍼 백 사이드 단락 현상을 방지한다.
반도체 장치에서, 반도체 칩의 웨이퍼 테스트 중 셀 리페어 단계에서 반도체 칩의 칩 식별 퓨즈 커트에 의해 칩 식별 신호를 발생시키고, 프로브 패드를 이용하여 반도체 칩을 웨이퍼 테스트할 수 있다.
도 1은 본 발명의 일실시예에 따른 3D 반도체 장치를 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 블락 다이어그램을 보여준다.
도 3은 도 1의 반도체 장치의 데이터 입력 경로 상의 TSV 바운더리 설정 방법을 설명하는 도면이다.
도 4는 도 1의 반도체 장치의 데이터 출력 경로 상의 TSV 바운더리 설정 방법을 설명하는 도면이다.
도 5는 도 1의 반도체 장치의 커맨드/어드레스 경로 상의 TSV 바운더리 설정 방법을 설명하는 도면이다.
도 6은 도 1의 반도체 장치의 클럭 경로 상의 TSV 바운더리 설정 방법을 설명하는 도면이다.
도 7은 본 발명의 일실시예에 따른 독출 FiFo 제어부를 설명하는 도면이다.
도 8은 도 7의 비교예로 제공되며 커런트 번 현상을 설명하는 도면이다.
도 9는 도 7의 독출 FiFo 제어부의 동작 타이밍 다이어그램을 나타낸다.
도 10은 본 발명의 일실시예에 따른 반도체 장치의 글로벌 제어 방법을 설명하는 도면이다.
도 11은 도 10의 글로벌 제어 회로를 제어하는 글로벌 칩 선택 신호 발생 회로를 설명하는 도면이다.
도 12는 본 발명의 일실시예에 따른 글로벌 커맨드 발생 회로를 설명하는 도면이다.
도 13은 본 발명의 일실시예에 따른 마스터 칩에서의 로컬 독출 제어 경로와 글로벌 독출 제어 경로를 보여준다.
도 14는 본 발명의 일실시예에 따른 마스터 칩의 경로와 슬레이브 칩들의 경로가 구분되도록 설계된 TSV I/O 모듈을 보여준다.
도 15A 및 도 15B는 본 발명의 일실시예에 따른 물리적으로 동일한 회로를 갖는 칩들에서 각 층별로 설계 목적에 부합하도록 구성 요소들을 서로 다르게 구성하는 로직 회로를 보여준다.
도 16은 본 발명의 일실시예에 따른 마스터 칩과 제1 슬레이브 칩이 적층된 구조에서 EDS 레벨 테스트 경로와 패키지 레벨 테스트 경로를 보여준다.
도 17 및 도 18은 본 발명의 일실시예에 따른 물리적으로 동일한 회로를 갖는 칩들에서 각 층별로 설계 목적에 부합하도록 I/O 타입을 서로 다르게 구현하는 로직 회로를 보여준다.
도 19는 본 발명의 제1 실시예에 따른 범프-투-웨이퍼 백 사이드 단락 현상을 방지하는 TSV-투-범프 공중 연결 방식을 보여준다.
도 20은 본 발명의 제2 실시예에 따른 범프-투-웨이퍼 백 사이드 단락 현상을 방지하는 TSV-투-범프 공중 연결 방식을 보여준다.
도 21은 적층된 반도체 칩들에서 웨이퍼 테스트시 사용되고 패키지 후 디세이블되는 회로 블락들을 보여주는 도면이다.
도 22는 본 발명의 일실시예에 따른 칩 식별 퓨즈를 커트 후, 프로브 패드를 이용하여 웨이퍼 테스트할 수 있는 로직 회로를 보여준다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 3D 반도체 장치를 설명하는 도면이다. 도 1을 참조하면, 3D 반도체 장치(100)는 1개의 패키지에 복수개의 칩들(110, 120, 130, 140)이 탑재된 관통 전극(Through-Silicon Via) 스택(stack)을 보여준다. 칩들(110, 120, 130, 140)은 기판(150) 상에 적층된다. 기판(150)은 예컨대, 인쇄 회로 기판(Printed Circuit Board)나 다른 타입의 기판일 수 있다. 칩들(110, 120, 130, 140)은 소정의 신호들이 칩-투-칩 연결들, 즉 관통 전극(160)을 통하여 서로 연결되도록 배열된다. 관통 전극(160, 이하 "TSV"라고 칭한다)은 데이터 관통 전극, 어드레스 관통 전극, 커맨드 관통 전극, 전원 관통 전극, 접지 관통 전극 등으로 구성된다.
제1 내지 제4 칩들(110, 120, 130, 140)은 하단 면인 제1 면(112, 122, 132, 142)과 상단 면인 제2 면(114, 124, 134, 144)으로 구성된다. 제1 면(112, 122, 132, 142)에는 제1 내지 제4 칩들(110, 120, 130, 140)의 회로 패턴들(111)이 배치되고, 제2 면(114, 124, 134, 144)은 제1 내지 제4 칩들(110, 120, 130, 140)의 웨이퍼 뒷면이 된다.
기판(150) 바로 위에 적층되는 제1 메모리 칩(110)은 마스터 칩(이하, "마스터 칩"으로 칭한다)으로 동작하고, 마스터 칩(110) 위로 적층되는 제2 내지 제4 칩들(120, 130, 140)은 제1 내지 제3 슬레이브 칩들(이하, "슬레이브 칩"이라 칭한다)로 동작한다. 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)은 동일한 칩들이거나 이종의 다른 칩들일 수 있다.
마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)은 TSV(160)를 통하여 서로 연결된다. 마스터 칩(110)의 제1 면(112)의 전극 패드들(116a, 116b)은 마스터 칩(110)의 회로 패턴들(111)과 연결되고, 범프들(170a, 170b)을 통하여 기판(150)의 전극들(152a, 152b)과 연결된다. 기판(150)의 전극들(152a, 152b)은 관통 전극들(154a, 154b)을 통하여 기판 배선들(156a, 156b)과 솔더 범프들(158a, 158b)과 연결된다. 솔더 범프들(158a, 158b)는 반도체 장치(100)와 외부 장치들(미도시) 사이를 연결시키는 채널들(미도시)과 연결된다.
제1 내지 제3 슬레이브 칩들(120, 130, 140)은 채널들과 연결되지 않고 마스터 칩(110)의 전극 패드들(116a, 116b)만이 채널들과 연결된다. 이에 따라, 마스터 칩(110) 만이 채널들의 부하를 바라보게 된다. 즉, 마스터 칩(110) 만이 채널 부하를 갖게 된다. 이는, DDP(Double Die Package) 또는 QDP(Quad Die Package)와 같이 칩들을 단순 적층하는 경우와 비교하여, 제1 내지 제3 슬레이브 칩들(120, 130, 140)이 채널과 로드-디커플링(load-decoupling)되어 데이터 입출력 속도가 향상되는 효과가 있다.
이에 따라, 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)이 동종의 칩들인 경우, 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 회로 블락들 중 마스터 칩(110)과 공유하는 회로 블락들, 예컨대 지연 동기 회로 블락, 데이터 입출력 회로 블락, 클럭 회로 블락 등은 사용하지 않기 때문에 오프(OFF) 상태로 묶어 둘 수 있다. 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)이 이종의 칩들인 경우, 마스터 칩(110)과 공유하는 회로 블락들을 제1 내지 제3 슬레이브 칩들(120, 130, 140)에서 설계하지 않을 수 있다. 이는, DDP(Double Die Package) 또는 QDP(Quad Die Package)와 같이 칩들을 단순 적층하는 경우와 비교하여, 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 전력 소모를 줄이는 효과가 있다. 또한, 설계되지 않는 회로 블락 만큼 칩 면적을 줄일 수 있어, 제1 내지 제3 슬레이브 칩들(120, 130, 140)은 마스터 칩(110)보다 칩 사이즈가 작을 수 있다.
마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)이 동종의 칩들인 경우에, 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 로드-디커플링 효과를 최적화하는 관통 전극 위치 설정 방법(이하 "TSV 바운더리 설정 방법"이라 칭한다)이 도 2 내지 도 6에서 구체적으로 설명된다. 도 2에서 설명되는 반도체 메모리 장치(200)는 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)과 등가이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치(200)의 블락 다이어그램을 보여준다. 반도체 메모리 장치(200)는 예시적으로, DRAM 칩일 수 있다. 반도체 메모리 장치(200)는 복수개의 메모리 셀들이 배열되는 메모리 셀 어레이 블락(205), 메모리 셀들을 어드레싱하는 로우 디코더(237)와 칼럼 디코더(238), 그리고 메모리 셀 어레이 블락(205)으로/으로부터 기입 데이터/독출 데이터를 구동하는 데이터 입출력 구동부/센스 앰프부(220)를 포함한다. 게다가, 반도체 메모리 장치(200)는 데이터 입출력 패드(DQ), 데이터 스트로브 패드(DQS), 클럭 패드(CLK), 커맨드 패드(CMD), 그리고 어드레스 패드(ADDR)를 더 포함하고, 각 패드들(DQ, DQS, CLK, CMD, ADDR)은 입력/출력 버퍼들(210, 212, 226, 228, 230, 232, 240)과 연결된다.
데이터 입출력 패드(DQ)로 순차적으로 입력되는 데이터는 입력 버퍼(210)와 플립플롭(213)으로 전달된 후, 시리얼-투-패러럴 변환부(214)에 의해 병렬 데이터로 변환되고, 병렬 데이터는 메모리 셀 어레이 블락(205)에 일렬로 기입되도록 조정하는 기입 데이터 정렬부(216)를 통하여 데이터 입출력 구동부/센스 앰프부(220)로 전달된다. 데이터 입츨력 패드(DQ)로 출력되는 데이터는 출력 버퍼(228)을 통하여 순차적으로 출력된다. 메모리 셀 어레이 블락(205)과 데이터 입출력 구동부/센스 앰프부(220)로 부터 출력되는 병렬 독출 데이터는 독출 데이터 정렬부(222, 이하 "독출 FiFo(First-In/First-Out)라 칭한다)에 의해 조정된 후, 패러럴-투-시리얼 변환부(224)를 통해 직렬 데이터로 변환되고, 출력 버퍼(228)을 통하여 순차적으로 출력된다.
데이터 스트로브 패드(DQS)로 입력되는 데이터 스트로브 신호는 입력 버퍼(212)를 거친 후 입력 데이터 스트로브 신호로 발생되어 플립플롭(213)과 시리얼-투-패러럴 변환부(214)를 제어한다. 반도체 메모리 장치(200)의 내부 회로 동작에 의해 발생되는 출력 데이터 스트로브 신호는 출력 버퍼(226)을 통하여 데이터 스트로브 패드(DQS)로 출력된다.
어드레스 패드(ADDR)로 입력되는 어드레스 신호는 입력 버퍼(230)와 플립플롭(233)을 통하여 어드레스 버퍼(235)로 전달된다. 커맨드 패드(232)로 입력되는 커맨드 신호는 입력 버퍼(232)와 플립플롭(234)을 통하여 커맨드 버퍼 및 커맨드 디코더(236)로 전달된다. 어드레스 버퍼(235)와 커맨드 버퍼 및 커맨드 디코더(236)로 전달된 어드레스 신호 및 커맨드 신호는 로우 디코더(237)와 칼럼 디코더(238)로 전달되어, 메모리 셀을 선택하는 워드라인과 비트라인을 활성화시킨다. 게다가, 커맨드 버퍼 및 커맨드 디코더(236)에서 발생되는 커맨드 제어 신호들은 버퍼 제어 및 클럭 게이팅부(250)로 전달되어 버퍼 제어 신호들과 클럭 게이팅 신호들로 발생된다.
클럭 패드(CLK)로 입력되는 클럭 신호는 입력 버퍼(240)를 통해 클럭 발생부 및 버퍼부(242)로 전달되어 다수개의 내부 클럭 신호들로 발생된다. 클럭 발생부 및 버퍼부(242)에서 발생되는 내부 클럭 신호들은 커맨드 버퍼 및 커맨드 디코더(236)와 기입 데이터 정렬부(216)를 제어한다. 또한, 내부 클럭 신호는 지연 동기 회로(260)로 제공되어 패러럴-투-시리얼 변환부(224)와 레이턴시 제어부(262)를 제어한다. 레이턴시 제어부(262)는 커맨드 버퍼 및 커맨드 디코더(236)에서 발생되는 커맨드 신호에 응답하여 독출 FiFo(222)를 제어한다. 버퍼 제어 및 클럭 게이팅부(250)에서 발생되는 버퍼 제어 신호들과 클럭 게이팅 신호들은 클럭 버퍼(242), 지연 동기 회로(260), 그리고 입력/출력 버퍼들(210, 212, 226, 228, 230, 232, 240)을 제어한다.
반도체 메모리 장치(200)와 등가인 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)이 스택된 반도체 장치(100)에서 효과적인 TSV 바운더리 설정 방법은, 데이터 입력 경로, 데이터 출력 경로, 커맨드/어드레스 경로, 클럭 경로, 그리고 레이턴시/DLL 경로 등으로 크게 구분되어 설정된다.
도 3은 데이터 입력 경로 상의 TSV 바운더리 설정 방법을 설명하는 도면이다. 도 3에 도시된 바와 같이, 데이터 입력 경로 상의 주요 회로 구성은 데이터 입출력 패드(DQ), 데이터 스트로브 패드(DQS), 데이터 입력 버퍼(210), 데이터 스트로브 입력 버퍼(212), 시리얼-투-패러럴 변환부(214), 기입 데이터 정렬부(216), 데이터 입출력 구동부/센스 앰프부(220), 그리고 메모리 셀 어레이 블락(205)으로 이루어진다.
데이터 입력 경로에서 TSV(160)의 위치를 소정의 바운더리들로 경계지울 수 있다. 예컨대, 데이터 입출력 패드(DQ)와 데이터 스트로브 패드(DQS) 단에 제1 바운더리(CaseI)를 설정하고, 데이터 입력 버퍼(210)와 데이터 스트로브 입력 버퍼(212) 직후에 제2 바운더리(CaseII)를 설정하고, 플립플롭(213) 직후에 제3 바운더리(CaseIII)를 설정하고, 기입 데이터 정렬부(216) 직후에 제4 바운더리(CaseIV)를 설정하고, 데이터 입출력 구동부/센스 앰프부(220) 직후에 제5 바운더리(CaseV)를 설정한다.
마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)이 스택된 상태에서 TSV(160)의 위치를 제1 내지 제5 바운더리(CaseI - CaseV) 각각으로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 130, 140)에서 TSV 바운더리의 바깥쪽 회로 블락들은 사용되지 않는다. 즉, TSV 위치를 제1 바운더리(CaseI)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 데이터 입출력 패드(DQ)와 데이터 스트로브 패드(DQS)는 사용되지 않는다. 마스터 칩(110)의 데이터 입출력 패드(DQ)와 데이터 스트로브 패드(DQS)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다. 마스터 칩(110)의 데이터 입출력 패드(DQ)와 데이터 스트로브 패드(DQS)는 반도체 장치(100)의 전극 패드들(116a, 116b)에 연결된다.
TSV 위치를 제2 바운더리(CaseII)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 데이터 입출력 패드(DQ), 데이터 스트로브 패드(DQS), 데이터 입력 버퍼(210), 그리고 데이터 스트로브 입력 버퍼(212)는 사용되지 않는다. 마스터 칩(110)의 데이터 입출력 패드(DQ), 데이터 스트로브 패드(DQS), 데이터 입력 버퍼(210), 그리고 데이터 스트로브 입력 버퍼(212)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
TSV 위치를 제3 바운더리(CaseIII)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 데이터 입출력 패드(DQ), 데이터 스트로브 패드(DQS), 데이터 입력 버퍼(210), 데이터 스트로브 입력 버퍼(212), 그리고 플립플롭(213)이 사용되지 않는다. 마스터 칩(110)의 데이터 입출력 패드(DQ), 데이터 스트로브 패드(DQS), 데이터 입력 버퍼(210), 데이터 스트로브 입력 버퍼(212), 그리고 플립플롭(213)이 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
TSV 위치를 제4 바운더리(CaseIV)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 데이터 입출력 패드(DQ), 데이터 스트로브 패드(DQS), 데이터 입력 버퍼(210), 데이터 스트로브 입력 버퍼(212), 플립플롭(213), 시리얼-투-패러럴 변환부(214), 그리고 기입 데이터 정렬부(216)는 사용되지 않는다. 마스터 칩(110)의 데이터 입출력 패드(DQ), 데이터 스트로브 패드(DQS), 데이터 입력 버퍼(210), 데이터 스트로브 입력 버퍼(212), 플립플롭(213), 시리얼-투-패러럴 변환부(214), 그리고 기입 데이터 정렬부(216)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
TSV 위치를 제5 바운더리(CaseV)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 데이터 입출력 패드(DQ), 데이터 스트로브 패드(DQS), 데이터 입력 버퍼(210), 데이터 스트로브 입력 버퍼(212), 플립플롭(213), 시리얼-투-패러럴 변환부(214), 기입 데이터 정렬부(216), 그리고 데이터 입출력 구동부/센스 앰프부(220)는 사용되지 않는다. 마스터 칩(110)의 데이터 입출력 패드(DQ), 데이터 스트로브 패드(DQS), 데이터 입력 버퍼(210), 데이터 스트로브 입력 버퍼(212), 플립플롭(213), 시리얼-투-패러럴 변환부(214), 기입 데이터 정렬부(216), 그리고 데이터 입출력 구동부/센스 앰프부(220)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
데이터 입력 경로에서 TSV 위치를 제1 내지 제5 바운더리(CaseI-CaseV) 각각으로 설정하게 되면, 표 1과 같은 특성을 얻을 수 있다.
CaseI CaseII CaseIII CaseIV CaseV
데이터윈도우 0.5*tCK 0.5*tCK 0.5*tCK 4*tCK 4*tCK

TSV 수
4개
4개
4개
16 또는 32개		 구조에 따라 1000개 이상도 가능
로드-디커플링 효과 X O O O O
tDS/DH 불리 불리 양호 양호 양호
표 1을 살펴보면, TSV(160)의 위치가 제1 바운더리(CaseI)에서 제5 바운더리(CaseV)쪽으로 갈수록 데이터 윈도우가 넓어지고 데이터 셋업/홀드 시간도 양호하고, 로드-디커플링 효과도 존재함을 볼 수 있다. 그러나, TSV의 위치가 제1 바운더리(CaseI)에서 제5 바운더리(CaseV)쪽으로 갈수록 TSV 개수가 증가하는 경향을 볼 수 있다.
도 4는 데이터 출력 경로 상의 TSV 바운더리 설정 방법을 설명하는 도면이다. 도 4에 도시된 바와 같이, 데이터 출력 경로 상의 주요 회로 구성은 메모리 셀 어레이 블락(205), 데이터 입출력 구동부/센스 앰프부(220), 독출 FiFo(222), 패러럴-투-시리얼 변환부(224), 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 스트로브 패드(DQS) 그리고 데이터 입출력 패드(DQ)로 이루어진다.
데이터 출력 경로에서 TSV 위치 바운더리의 경계들은, 데이터 입출력 구동부/센스 앰프부(220) 전단에 제5 바운더리(CaseV)를 설정하고, 데이터 입출력 구동부/센스 앰프부(220) 직후 또는 독출 FiFo(222) 직전에 제4 바운더리(CaseIV)를 설정하고, 독출 FiFo(222)의 저장 노드들에 제3 바운더리(CaseIII)를 설정하고, 패러럴-투-시리얼 변환부(224) 직후에 제2 바운더리(CaseII)를 설정하고, 데이터 입출력 패드(DQ)와 데이터 스트로브 패드(DQS) 단에 제1 바운더리(CaseI)를 설정한다.
마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)이 스택된 상태에서 TSV 위치를 제1 내지 제5 바운더리(CaseI - CaseV) 각각으로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 TSV 바운더리의 바깥쪽 회로 블락들은 사용되지 않는다. 즉, TSV 위치를 제1 바운더리(CaseI)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 데이터 입출력 패드(DQ)와 데이터 스트로브 패드(DQS)는 사용되지 않는다. 마스터 칩(110)의 데이터 입출력 패드(DQ)와 데이터 스트로브 패드(DQS)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다. 마스터 칩(110)의 데이터 입출력 패드(DQ)와 데이터 스트로브 패드(DQS)는 반도체 장치(100)의 전극 패드들(116a, 116b)에 연결된다.
TSV 위치를 제2 바운더리(CaseII)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 스트로브 패드(DQS) 그리고 데이터 입출력 패드(DQ)는 사용되지 않는다. 마스터 칩(110)의 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 입출력 패드(DQ)와 데이터 스트로브 패드(DQS)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
TSV 위치를 제3 바운더리(CaseIII)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 독출 FiFo(222)의 저장 노드들 이후와 패러럴-투-시리얼 변환부(224), 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 스트로브 패드(DQS) 그리고 데이터 입출력 패드(DQ)는 사용되지 않는다. 마스터 칩(110)의 독출 FiFo(222)의 저장 노드들 이후와 패러럴-투-시리얼 변환부(224), 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 스트로브 패드(DQS) 그리고 데이터 입출력 패드(DQ)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
TSV 위치를 제4 바운더리(CaseIV)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 독출 FiFo(222), 패러럴-투-시리얼 변환부(224), 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 스트로브 패드(DQS) 그리고 데이터 입출력 패드(DQ)는 사용되지 않는다. 마스터 칩(110)의 독출 FiFo(222), 패러럴-투-시리얼 변환부(224), 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 스트로브 패드(DQS) 그리고 데이터 입출력 패드(DQ)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
TSV 위치를 제5 바운더리(CaseV)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 데이터 입출력 구동부/센스 앰프부(220), 독출 FiFo(222), 패러럴-투-시리얼 변환부(224), 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 스트로브 패드(DQS) 그리고 데이터 입출력 패드(DQ)는 사용되지 않는다. 마스터 칩(110)의 데이터 입출력 구동부/센스 앰프부(220), 독출 FiFo(222), 패러럴-투-시리얼 변환부(224), 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 스트로브 패드(DQS) 그리고 데이터 입출력 패드(DQ)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
한편, 데이터 출력 경로 상의 회로 블락들 중 독출 FiFo(222)와 패러럴-투-시리얼 변환부(224)는 레이턴시 제어부(262)와 지연 동기 회로(260)의 제어를 받는다. 레이턴시 제어부(262)는 데이터 독출 명령 후 독출 데이터가 데이터 입출력 패드(DQ)로 나올 때까지의 클럭 사이클 수를 나타내는 레이턴시를 제어하는데, 반도체 메모리 장치(200)의 동작 속도에 따라 레이턴시를 조절할 수 있다. 지연 동기 회로(DLL, 260)는 외부에서 제공되는 클럭 신호(CLK)과 내부 클럭 신호들을 동기화시킨다. 레이턴시 제어부(262)는 DLL 클럭 도메인에서 동작한다.
데이터 출력 경로에서 TSV 위치 바운더리의 경계들을 제3, 제4 또는 제5 바운더리(CaseIII, CaseIV, CaseV)로 하는 경우, 레이턴시 제어부(262)와 지연 동기 회로(260)는 마스터 칩(110)에만 위치한다(CaseA). 이에 따라, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 레이턴시 제어부(262)와 지연 동기 회로(260)는 사용되지 않는다. TSV 위치 바운더리의 경계들을 제1 또는 제2 바운더리(CaseI, CaseII, CaseV)로 하는 경우에는 레이턴시 제어부(262)와 지연 동기 회로(260)는 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)에 위치한다.
데이터 출력 경로에서 TSV 위치를 제1 내지 제5 바운더리(CaseI-CaseV) 각각으로 설정하게 되면, 표 2와 같은 특성을 얻을 수 있다.
CaseI CaseII CaseIII CaseIV CaseV
데이터윈도우 0.5*tCK 0.5*tCK 16*tCK 2 or 4*tCK 4*tCK

TSV 수
4
4
128
8 or 16		 구조에 따라 1000개 이상도 가능
DLL 위치 M/S M/S Master Only Master Only Master Only
Seamless RD X X O O or X O or X
로드-디커플링 효과 X O O O O
tDQSCK/tDQSQ 불리 불리 DDP동등수준 DDP동등수준 DDP동등수준
표 2을 살펴보면, TSV 위치가 제1 바운더리(CaseI)에서 제5 바운더리(CaseV)쪽으로 갈수록 데이터 윈도우가 넓어지고, 클럭(
Figure pat00001
)으로부터 데이터 스트로브-출력 억세스 시간(tDQSCK)과 데이터 스트로브 에지-투-출력 데이터 에지 시간(tDQSQ)도 DDP(Double Die Package) 수준과 동등하고, 로드-디커플링 효과도 존재함을 볼 수 있다. 또한, 독출 데이터가 연달아 출력되는 특성인 심리스 독출(Seamless Read) 특성도 우수하다. 그러나, TSV의 위치가 제1 바운더리(CaseI)에서 제5 바운더리(CaseV)쪽으로 갈수록 TSV 개수가 증가하는 경향을 볼 수 있다.
도 5는 커맨드/어드레스 경로 상의 TSV 바운더리 설정 방법을 설명하는 도면이다. 도 5에 도시된 바와 같이, 커맨드/어드레스 경로 상의 주요 회로 구성은 어드레스 패드(ADDR), 커맨드 패드(CMD), 어드레스 입력 버퍼(230), 커맨드 입력 버퍼(232), 플립플롭들(233, 234), 어드레스 버퍼(235), 커맨드 버퍼 및 커맨드 디코더(236), 로우 디코더(237) 그리고 칼럼 디코더(238)로 이루어진다.
커맨드/어드레스 경로에서 TSV 위치 바운더리의 경계들은, 어드레스 패드(ADDR)와 커맨드 패드(CMD) 단에 제1 바운더리(CaseI)를 설정하고, 어드레스 입력 버퍼(230)와 커맨드 입력 버퍼(232) 직후에 제2 바운더리(CaseII)를 설정하고, 플립플롭들(233, 234) 직후에 제3 바운더리(CaseIII)를 설정하고, 어드레스 버퍼(235)와 커맨드 버퍼 및 커맨드 디코더(236) 직후에 제4 바운더리(CaseIV)를 설정하고, 로우 디코더(237)와 칼럼 디코더(238) 직후에 제5 바운더리(CaseV)를 설정한다.
커맨드/어드레스 경로에서 TSV 위치를 제1 내지 제5 바운더리(CaseI - CaseV) 각각으로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 TSV 바운더리의 바깥쪽 회로 블락들은 사용되지 않는다. 즉, TSV 위치를 제1 바운더리(CaseI)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 어드레스 패드(ADDR)와 커맨드 패드(CMD)는 사용되지 않는다. 마스터 칩(110)의 어드레스 패드(ADDR)와 커맨드 패드(CMD)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다. 마스터 칩(110)의 어드레스 패드(ADDR)와 커맨드 패드(CMD)는 반도체 장치(100)의 전극 패드들(116a, 116b)에 연결된다.
TSV 위치를 제2 바운더리(CaseII)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 어드레스 패드(ADDR), 커맨드 패드(CMD), 어드레스 입력 버퍼(230) 그리고 커맨드 입력 버퍼(232)은 사용되지 않는다. 마스터 칩(110)의 어드레스 패드(ADDR), 커맨드 패드(CMD), 어드레스 입력 버퍼(230) 그리고 커맨드 입력 버퍼(232)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
TSV 위치를 제3 바운더리(CaseIII)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 어드레스 패드(ADDR), 커맨드 패드(CMD), 어드레스 입력 버퍼(230), 커맨드 입력 버퍼(232), 그리고 플립플롭들(233, 234)은 사용되지 않는다. 마스터 칩(110)의 어드레스 패드(ADDR), 커맨드 패드(CMD), 어드레스 입력 버퍼(230), 커맨드 입력 버퍼(232) 그리고 플립플롭들(233, 234)이 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
TSV 위치를 제4 바운더리(CaseIV)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 어드레스 패드(ADDR), 커맨드 패드(CMD), 어드레스 입력 버퍼(230), 커맨드 입력 버퍼(232), 플립플롭들(233, 234), 어드레스 버퍼(235), 그리고 커맨드 버퍼 및 커맨드 디코더(236)는 사용되지 않는다. 마스터 칩(110)의 어드레스 패드(ADDR), 커맨드 패드(CMD), 어드레스 입력 버퍼(230), 커맨드 입력 버퍼(232), 플립플롭들(233, 234), 어드레스 버퍼(235), 그리고 커맨드 버퍼 및 커맨드 디코더(236)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
TSV 위치를 제5 바운더리(CaseV)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 어드레스 패드(ADDR), 커맨드 패드(CMD), 어드레스 입력 버퍼(230), 커맨드 입력 버퍼(232), 플립플롭들(233, 234), 어드레스 버퍼(235), 커맨드 버퍼 및 커맨드 디코더(236), 로우 디코더(237), 그리고 칼럼 디코더(238)는 사용되지 않는다. 마스터 칩(110)의 어드레스 패드(ADDR), 커맨드 패드(CMD), 어드레스 입력 버퍼(230), 커맨드 입력 버퍼(232), 플립플롭들(233, 234), 어드레스 버퍼(235), 커맨드 버퍼 및 커맨드 디코더(236), 로우 디코더(237), 그리고 칼럼 디코더(238)가 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
어드레스/커맨드 경로에서 TSV 위치를 제1 내지 제5 바운더리(CaseI-CaseV) 각각으로 설정하게 되면, 표 3와 같은 특성을 얻을 수 있다.
CaseI CaseII CaseIII CaseIV CaseV
데이터윈도우 1*tCK 1*tCK 1*tCK 4*tCK 4*tCK

TSV 수
30여개
30여개
30여개		 구조에 따라 백개 이상도 가능 구조에 따라 수천개도 가능
로드-디커플링 효과 X O O O O
tDS/DH 불리 불리 양호 양호 양호
표 3을 살펴보면, TSV의 위치가 제1 바운더리(CaseI)에서 제5 바운더리(CaseV)쪽으로 갈수록 데이터 윈도우가 넓어지고 데이터 셋업/홀드 시간도 양호하고, 로드-디커플링 효과도 존재함을 볼 수 있다. 그러나, TSV의 위치가 제1 바운더리(CaseI)에서 제5 바운더리(CaseV)쪽으로 갈수록 TSV 개수가 증가하는 경향을 볼 수 있다.
도 6은 클럭 경로 상의 TSV 바운더리 설정 방법을 설명하는 도면이다. 도 6에 도시된 바와 같이, 클럭 경로 상의 주요 회로 구성은 클럭 패드(CLK), 클럭 입력 버퍼(240) 그리고 클럭 발생부 및 버퍼부(242)로 이루어진다.
클럭 경로에서 TSV 위치 바운더리의 경계들은, 클럭 패드(CLK) 단에 제1 바운더리(CaseI)를 설정하고, 클럭 입력 버퍼(240) 직후에 제2 바운더리(CaseII)를 설정하고, 클럭 발생부 및 버퍼부(242) 직후에 제3 바운더리(CaseIII)를 설정한다.
클럭 경로에서 TSV 위치를 제1 내지 제3 바운더리(CaseI - CaseIII) 각각으로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 TSV 바운더리의 바깥쪽 회로 블락들은 사용되지 않는다. 즉, TSV 위치를 제1 바운더리(CaseI)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 클럭 패드(CLK)는 사용되지 않는다. 마스터 칩(110)의 클럭 패드(CLK)는 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다. 마스터 칩(110)의 클럭 패드(CLK)는 반도체 장치(100)의 전극 패드(116a)에 연결된다..
TSV 위치를 제2 바운더리(CaseII)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 클럭 패드(CLK) 그리고 클럭 입력 버퍼(240)는 사용되지 않는다. 마스터 칩(110)의 클럭 패드(CLK)와 클럭 입력 버퍼(240)는 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
TSV 위치를 제3 바운더리(CaseIII)로 설정하면, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 클럭 패드(CLK), 클럭 입력 버퍼(240) 그리고 클럭 발생부 및 버퍼부(242)는 사용되지 않는다. 마스터 칩(110)의 클럭 패드(CLK), 클럭 입력 버퍼(240) 그리고 클럭 발생부 및 버퍼부(242)는 제1 내지 제3 슬레이브 칩들(120, 230, 140)에 공유된다.
마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)이 스택된 상태에서 효과적인 TSV 바운더리 설정 방법은, TSV 개수, 슬레이브 칩들(120, 130, 140)의 사이즈, TSV 변동에 따른 안정적인 동작 특성(immunity to TSV varation), 로드-디커플링 여부, 그리고 로직 회로 설계의 단순화 등을 고려하여 설정되는 것이 바람직하다. 특히, 데이터 입력 경로, 데이터 출력 경로 그리고 어드레스/커맨드 경로에서, TSV 위치가 제1 바운더리(CaseI)에서 제5 바운더리(CaseV)쪽으로 갈수록 TSV 개수가 증가하는 경향을 보인다. 이에 따라, 동종으로 설계되는 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 면적이 증가할 수 있다. TSV의 최소 피치/사이즈(pitch/size)는 반도체 제조 공정의 디자인 룰에 따라 결정되므로, 디자인 룰을 고려하여 제1 내지 제5 바운더리들(CaseI-CaseV) 중 최적의 바운더리를 결정할 수 있다.
한편, 만약 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)이 이종의 칩들인 경우, 제1 내지 제3 슬레이브 칩들(120, 130, 140)에서 사용되지 않는 회로 블락들은 설계하지 않을 수 있으므로, 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 면적이 마스터 칩(110) 면적보다 작을 수 있다.
TSV 변동에 따른 안정적인 동작 특성(immunity to TSV varation)과 로직 회로 설계의 단순화를 고려하여, 도 4의 데이터 출력 경로 상에서 TSV 바운더리 설정을 제4 바운더리로 결정할 수 있다. 이에 따라, 제1 내지 제3 슬레이브 칩들(120, 230, 140)의 독출 FiFo(222), 패러럴-투-시리얼 변환부(224), 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 스트로브 패드(DQS) 그리고 데이터 입출력 패드(DQ)는 사용되지 않고, 마스터 칩(110)에 존재하는 독출 FiFo(222), 패러럴-투-시리얼 변환부(224), 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 스트로브 패드(DQS) 그리고 데이터 입출력 패드(DQ)를 제1 내지 제3 슬레이브 칩들(120, 230, 140)이 공유하게 된다.
스택된 제1 내지 제3 슬레이브 칩들(120, 230, 140) 사이에 제조 공정상의 변동 요소들이 존재할 수 있다. 이 경우, 제1 내지 제3 슬레이브 칩들(120, 130, 140)에서 출력되는 독출 데이터들이 TSV들을 통하여 마스터 칩(110)의 독출 FiFo(222)에 도달하는 시간들이 서로 다를 수 있다. 마스터 칩(110)의 독출 FiFo(222)에서는 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 독출 데이터들이 갖는 개별적인 도달 지연 시간을 트랙킹할 수 없다. 이를 해결하기 위하여, 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)은 도 7과 같은 독출 FiFo 제어부를 포함한다.
도 7은 본 발명의 일실시예에 따른 독출 FiFo 제어부를 설명하는 도면이다. 도 7는, 설명의 편의를 위하여, 마스터 칩(110)과, 마스터 칩(110) 바로 위에 스택된 제1 슬레이브 칩(120)에 포함되는 독출 FiFo 제어부들(710, 720)에 대하여 설명한다. 마스터 칩(110)은, 메모리 셀 어레이 블락(205, 도 2 및 도 4)으로부터 출력되는 독출 데이터(RD1[3:0], RD1[7:4])을 구동하는 데이터 입출력 구동부(220), 독출 명령으로부터 발생되는 제1 정렬 신호(FRP_PDL)를 구동하는 커맨드 디코더(236), 마스터 칩(110) 또는 제1 슬레이브 칩(120)에서 제공되는 제1 정렬 신호(FRP_PDL)에 응답하여 제3 정렬 신호(PDL#[1:0])를 발생하는 카운터(700), 칩 식별 신호(CID)와 제1 정렬 신호(FRP_PDL)에 응답하여 마스터 칩(110)의 독출 데이터(RD1[3:0], RD1[7:4])와 제1 슬레이브 칩(120)의 독출 데이터(RD0[3:0], RD0[7:4])를 독출 FiFo(222)로 전달하는 독출 FiFo 제어부(710), 그리고 제3 정렬 신호(PDL#[1:0])에 응답하여 마스터 칩(110)의 독출 데이터(RD1[3:0], RD1[7:4])와 제1 슬레이브 칩(120)의 독출 데이터(RD0[3:0], RD0[7:4])를 순차적으로 저장하는 독출 FiFo(222)를 포함한다.
제1 슬레이브 칩(120)은 마스터 칩(110)와 동일하게 구성된다. 도 4에서 설명된 바와 같이, 데이터 출력 경로 상에서 TSV 바운더리 설정이 제4 바운더리로 결정되는 경우, 제1 슬레이브 칩(120)의 독출 FiFo(222)와 이후의 회로 블락들, 즉 패러럴-투-시리얼 변환부(224), 데이터 스트로브 출력 버퍼(226), 데이터 출력 버퍼(228), 데이터 스트로브 패드(DQS) 그리고 데이터 입출력 패드(DQ)이 사용되지 않음을 밝힌바 있다. 본 실시예에서는 제1 슬레이브 칩(120)의 독출 FiFo 제어부(710) 내 제1 및 제2 먹스부들(722, 724)의 출력이 제1 및 제2 TSV들(160a, 160b)을 통하여 마스터 칩(110)의 제1 및 제2 먹스부들(712, 714)의 출력과 연결된다. 이에 따라, 제1 슬레이브 칩(720)의 독출 FiFo 제어부(720) 내 제3 먹스부(726), 오아 게이트(728), 그리고 버퍼(729)는 사용되지 않는다. 마스터 칩(110)의 독출 FiFo 제어부(710) 내 제3 먹스부(716), 오아 게이트(718), 그리고 버퍼(719)가 제1 슬레이브 칩(120)에 공유된다.
마스터 칩(110)의 독출 FiFo 제어부(710)는 제1 내지 제3 먹스부들(712, 714, 718)과 오아 게이트(716), 그리고 버퍼(717)를 포함한다. 제1 먹스부(712)는 하나의 입력단(I)과 2개의 출력단(O1, O2)으로 구성된다. 제1 먹스부(712)의 입력단(I)은 데이터 입출력 구동부(220)를 통하여 전달되는 독출 데이터들(RD1[3:0], RD1[7:4])을 입력한다. 제1 먹스부(712)는 마스터 칩(110)의 칩 식별 신호(CID)에 응답하여 제1 신호 라인(704)과 연결되는 제1 출력단(O1)으로 독출 데이터들(RD1[3:0], RD1[7:4])을 출력한다. 제1 먹스부(712)의 제2 출력단(O2)은 제2 신호 라인(706)과 연결된다. 제2 신호 라인(706)은 마스터 칩(110)과 제1 슬레이브 칩(120)을 연결시키는 제1 TSV(160a)에 연결된다. 예시적으로, 마스터 칩(110)의 칩 식별 신호(CID)는 "0"으로 설정하고, 제1 슬레이브 칩(120)의 칩 식별 신호(CID)는 "1"로 설정할 수 있다.
제2 신호 라인(704)은 제1 TSV(160a)를 통해 제1 슬레이브 칩(120)의 제1 먹스부(722) 출력과 연결된다. 제1 슬레이브 칩(120)의 제1 먹스부(722)는 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])을 입력단(I)으로 입력하고, 제1 슬레이브 칩(120)의 칩 식별 신호(CID)에 응답하여 독출 데이터들(RD0[3:0], RD0[7:4])을 제2 신호 라인(723)과 연결되는 제2 출력단(O2)으로 출력한다. 제1 슬레이브 칩(120)의 제2 신호 라인(723)은 제1 TSV(160a)를 통하여 제1 마스터 칩(110)의 제2 신호 라인(704)와 연결된다. 이에 따라, 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])이 제1 마스터 칩(110)의 제2 신호 라인(704)으로 전달된다.
제2 먹스부(714)는 하나의 입력단(I)과 2개의 출력단(O1, O2)으로 구성된다. 커맨드 디코더(236)에 의해 구동되는 제1 정렬 신호(FRP_PDL)를 입력단(I)으로 입력한다. 제2 먹스부(714)는 마스터 칩(110)의 칩 식별 신호(CID)에 응답하여 제3 신호 라인(706)과 연결되는 제1 출력단(O1)으로 제1 정렬 신호(FRP_PDL)를 출력한다. 제2 먹스부(714)의 제2 출력단(O2)은 제4 신호 라인(708)과 연결된다. 제4 신호 라인(708)은 마스터 칩(110)과 제1 슬레이브 칩(120)을 연결시키는 제2 TSV(160b)에 연결된다.
제4 신호 라인(708)은 제2 TSV(160b)를 통해 제1 슬레이브 칩(120)의 제2 먹스부(724) 출력과 연결된다. 제1 슬레이브 칩(120)의 제2 먹스부(724)는 제1 슬레이브 칩(120)의 제1 정렬 신호(FRP_PDL)를 입력단(I)으로 입력하고, 제1 슬레이브 칩(120)의 칩 식별 신호(CID)에 응답하여 제1 정렬 신호(FRP_PDL)를 제4 신호 라인(725)과 연결되는 제2 출력단(O2)으로 출력한다. 제1 슬레이브 칩(120)의 제4 신호 라인(725)은 제2 TSV(160b)를 통하여 제1 마스터 칩(110)의 제4 신호 라인(708)와 연결된다. 이에 따라, 제1 슬레이브 칩(120)의 제1 정렬 신호(FRP_PDL)가 제1 마스터 칩(110)의 제4 신호 라인(708)으로 전달된다.
마스터 칩(110)의 제1 정렬 신호(FRP_PDL)가 전달되는 제3 신호 라인(706)과 제1 슬레이브 칩(120)의 제1 정렬 신호(FRP_PDL)가 전달되는 제4 신호 라인(708)은 오아 게이트(716)에 연결된다. 오아 게이트(716)의 출력은 버퍼(717)를 통하여 제2 정렬 신호(FRP_QCTRL)로 발생된다. 제2 정렬 신호(FRP_QCTRL)는 마스터 칩(110)의 제1 정렬 신호(FRP_PDL)와 제1 슬레이브 칩(120)의 제1 정렬 신호(FRP_PDL) 모두가 포함된 신호이다. 또한 오아 게이트(716)의 출력인 마스터 칩(110)의 제1 정렬 신호(FRP_PDL)와 제1 슬레이브 칩(120)의 제1 정렬 신호(FRP_PDL)는 카운터(700)로 제공되어, 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])을 독출 FiFo(222)에 순차적으로 저장시키는 제3 정렬 신호(PDL#[1:0])로 발생된다.
제3 먹스부(718)는 2개의 입력단(I1, I2)과 하나의 출력단(O)으로 구성된다. 제3 먹스부(716)는 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])이 전달되는 제1 신호 라인(702)이 제1 입력단(I1)과 연결되고, 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])이 전달되는 제2 신호 라인(704)이 제2 입력단(I2)과 연결된다. 제3 먹스부(716)는 제2 정렬 신호(FRP_QCTRL)에 응답하여 제1 및 제2 입력단들(I1, I2)로 입력되는 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])을 출력단(O)으로 출력한다. 제3 먹스부(718)의 출력단(O)은 독출 FiFo(222)와 연결된다.
독출 FiFo(222)는 제3 정렬 신호(PDL#[1:0])에 응답하여 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])을 순차적으로 저장한다. 독출 FiFo(222)에 저장된 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])은 FiFo 출력 제어 신호(EXTCLK#)에 응답하여 순차적으로 출력된다(DOI<3:0>)으로 출력된다.
마스터 칩(110)의 독출 FiFo 제어부(710)는, 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])이 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 서로 다른 지연 시간을 가지고 마스터 칩(110)에 도달하더라도, 제3 먹스부(718)에서 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4]) 또는 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])를 선택적으로 독출 FiFo(222)로 전달한다. 이에 따라, 커런트 번(current burn) 현상이 발생하지 않는다. 커런트 번 현상은 도 7의 비교예로 제공되는 도 8에서 설명된다.
도 8에서, 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])은 제1 인에이블 신호(TSVEN_M)에 응답하는 제1 트라이-스테이트 버퍼(810)를 통하여 제1 신호 라인(802)으로 전달된다. 제1 인에이블 신호(TSVEN_M)는 마스터 칩(110)에서 발생되는 신호이다. 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])은 제2 인에이블 신호(TSVEN_S)에 응답하는 제2 트라이-스테이트 버퍼(820)를 통하여 제2 신호 라인(822)으로 전달된다. 제2 인에이블 신호(TSVEN_S)는 제1 슬레이브 칩(120)에서 발생되는 신호이다. 제2 신호 라인(822)는 TSV(160c)를 통하여 제1 신호 라인(802)와 연결된다. 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])은 TSV(160c)를 통하여 제1 신호 라인(802)으로 전달된다. 제1 신호 라인(802)으로 전달되는 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])은 독출 FiFo(222)에 순차적으로 저장된 후 출력된다.
마스터 칩(110)과 제1 슬레이브 칩(120) 각각이 갖는 반도체 제조 공정상의 변동 요소들로 인하여, 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])이 독출 FiFo(222)에 도달하는 시간들이 서로 다를 수 있다. 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])의 갭-리스(gap-less) 데이터 출력 동작이 이루어지면, 제1 신호 라인(802), TSV(160) 그리고 제[2 신호 라인(802) 상에 독출 데이터 충돌이 일어날 수 있다. 예컨대, 제1 슬레이브 칩(120)의 독출 데이터(RD0[3:0], RD0[7:4])가 로직 하이레벨이고 마스터 칩(110)의 독출 데이터(RD1[3:0], RD1[7:4])가 로직 로우레벨인 경우, 제2 트라이-스테이트 버퍼(820), 제1 신호 라인(802), TSV(160) 그리고 제1 트라이-스테이트 버퍼(810) 사이에 전류 경로(800)가 형성된다. 이 전류 경로(800)에 의해 커런트-번 현상이 유발된다.
갭-리스(gap-less) 데이터 출력 동작시 발생되는 커런트-번 현상은, 도 7의 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])과 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])이 서로 분리된 제1 및 제2 신호 라인들(702, 704)을 통하여 마스터 칩(110)으로 전달되고, 제3 먹스부(718)를 통하여 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])과 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])을 선택적으로 독출 FiFo(222)로 전달하는 독출 FiFo 제어부(710)에 의해 방지된다.
도 8의 제1 및 제2 트라이-스테이트 버퍼들(810, 820) 각각은 마스터 칩(110)과 제1 슬레이브 칩(120)에서 발생되는 제1 및 제2 인에이블 신호들(TSVEN_M, TSVEN_S)에 응답하여 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])을 구동한다. 이에 반해, 도 8의 독출 FiFo 제어부들(710, 720)은 마스터 칩(110)과 제1 슬레이브 칩(120) 각각의 고유한 칩 식별 신호(CID)에 의해 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])과 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])을 선택적으로 전달한다. 이에 따라, 도 7의 마스터 칩(110)과 제1 슬레이브 칩(120)은 제1 및 제2 인에이블 신호(TSVEN_M, TSVEN_S) 발생을 위한 별도의 회로 블락을 구비하지 않아도 되는 이점이 있다.
상술한 도 7의 반도체 장치(100)의 독출 FiFo 제어부들(710, 720)의 동작 타이밍 다이어그램은 도 9와 같다. 도 9를 참조하면, 슬레이브 칩(120)의 독출 데이터(RD0[3:0], RD0[7:4])와 제1 정렬 제어 신호(FRDTP)가 제공되고, 마스터 칩(110)의 독출 데이터(RD1[3:0], RD1[7:4])와 제1 정렬 제어 신호(FRDTP)가 제공된다. 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])은 마스터 칩(110)의 제2 신호 라인(704)으로 전달되고, 마스터 칩(110)의 독출 데이터(RD1[3:0], RD1[7:4])은 마스터 칩(110)의 제1 신호 라인(702)으로 전달된다. 이 후, 마스터 칩(110)의 제1 정렬 신호(FRP_PDL)와 제1 슬레이브 칩(120)의 제1 정렬 신호(FRP_PDL)를 포함하는 제2 정렬 신호(FRP_QCTRL)로 발생된다. 제2 정렬 신호(FRP_QCTRL)에 응답하여 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])은 독출 FiFo(222)로 전달된다. 독출 FiFo(222)는 제3 정렬 신호(PDL#[1:0])에 응답하여 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])을 순차적으로 저장한다. 독출 FiFo(222)에 저장된 마스터 칩(110)의 독출 데이터들(RD1[3:0], RD1[7:4])과 제1 슬레이브 칩(120)의 독출 데이터들(RD0[3:0], RD0[7:4])은 FiFo 출력 제어 신호(EXTCLK#)에 응답하여 순차적으로 출력된다(DOI<3:0>)으로 출력된다.
도 10은 본 발명의 일실시예에 따른 반도체 장치(100)의 글로벌 제어 방법을 설명하는 도면이다. 도 10을 참조하면, 반도체 장치(100) 내 스택된 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140) 각각은 앞서 설명한 도 2의 반도체 메모리 장치(200)와 등가이다. 반도체 장치(100)는 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)로 이루어지는 다수개의 랭크들(ranks)로 구성된다. 랭크는 동시에 동일한 커맨드와 어드레스(CMD, ADDR)를 입력받는 DRAM 칩들의 집합으로 정의될 수 있다. 통상적으로, 랭크는 칩 선택 신호(CS)에 의해 구분된다. 예시적으로, 제1 랭크인 마스터 칩(110)은 커맨드 패드(CMD)로 인가되는 제1 칩 선택 신호(CS0)에 의해 구동되고, 제2 랭크인 제1 슬레이브 칩(120)은 제2 칩 선택 신호(CS1)에 의해 구동되고, 제3 랭크인 제2 슬레이브 칩(130)은 제3 칩 선택 신호(CS2)에 의해 구동되고, 제4 랭크인 제3 슬레이브 칩(140)은 제4 칩 선택 신호(CS3)에 의해 구동된다.
마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)이 모두 함께 동작되는 경우, 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)을 제어하는 로직 회로들은 마스터 칩(110)에 존재하게 된다. 예컨대, 데이터 출력 경로 상의 TSV 바운더리가 제4 바운더리로 결정하는 경우, 마스터 칩(110)에 위치하는 DLL(260), 레이턴시 제어부(262), 독출 FiFo(222), 패러럴-투-시리얼 변환부(224), 그리고 데이터 입출력, 커맨드 및 어드레스 관련 로직 회로들이 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)을 제어하는 글로벌 제어 회로들(1000)이 된다. 글로벌 제어 회로(1000)는 어떤 랭크의 칩에서 독출 동작이 이루어지더라도 동작하는 것이 바람직하다.
도 11은 도 10의 글로벌 제어 회로(1000)를 제어하는 글로벌 칩 선택 신호 발생 회로를 설명하는 도면이다. 도 11은, 설명의 편의를 위하여, 마스터 칩(110)과, 마스터 칩(110) 바로 위에 스택된 제1 슬레이브 칩(120)에 포함되는 글로벌 칩 선택 신호 발생 회로들(1110, 1120)에 대하여 설명한다. 마스터 칩(110)의 글로벌 칩 선택 신호 발생 회로(1110)는, 마스터 칩(110)의 칩 식별 퓨즈부(1111)로부터 발생되는 마스터 칩 식별 신호(CID)의 반전 신호와 제1 칩 선택 신호(CS0)를 입력하는 제1 낸드 게이트(1112), 마스터 칩 식별 신호(CID)와 제2 칩 선택 신호(CS1)를 입력하는 제2 낸드 게이트(1113), 그리고 제1 및 제2 낸드 게이트들(1112, 1113)의 출력을 입력하는 제1 오아 게이트(1114)를 포함한다. 제1 오아 게이트(1114)의 출력은 자신 칩 선택 신호(CS_ME)로 발생된다. 자신 칩 선택 신호(CS_ME)는 마스터 칩(110)이 선택되었음을 나타낸다. 마스터 칩(110)은 자신 칩 선택 신호(CS_ME)에 응답하여 동작된다.
그리고, 마스터 칩(110)의 글로벌 칩 선택 신호 발생 회로(1110)는, 마스터 칩 식별 신호(CID)와 제1 칩 선택 신호(CS0)를 입력하는 제3 낸드 게이트(1115), 마스터 칩 식별 신호(CID)의 반전 신호와 제2 칩 선택 신호(CS1)를 입력하는 제4 낸드 게이트(1116), 그리고 제3 및 제4 낸드 게이트들(1115, 1116)의 출력을 입력하는 제2 오아 게이트(1117)를 포함한다. 제2 오아 게이트(1117)의 출력은 다른 칩 선택 신호(CS_OTHER)로 발생된다. 다른 칩 선택 신호(CS_OTHER)은 마스터 칩(110) 이외의 다른 칩, 즉 제1 슬레이브 칩(120)이 선택되었음을 나타내고, 제1 슬레이브 칩(120)이 동작됨을 암시한다.
자신 칩 선택 신호(CS_ME)와 다른 칩 선택 신호(CS_OTHER)는 제3 오아 게이트(1118)로 입력되고, 제3 오아 게이트(1118)의 출력은 모든 칩 선택 신호(CS_ALL)로 발생된다. 모든 칩 선택 신호(CS_ALL)는 마스터 칩(110)이 선택되거나 또는 제1 슬레이브 칩(120)이 선택되는 경우 활성화된다. 모든 칩 선택 신호(CS_ALL)는, 마스터 칩(110) 또는 제1 슬레이브 칩(120)이 동작될 때, 도 10의 글로벌 제어 회로(1000)를 활성화시켜 마스터 칩(110) 및 제1 슬레이브 칩(120)에서의 독출 동작이 이루어지도록 제어한다.
슬레이브 칩(120)의 글로벌 칩 선택 신호 발생 회로(1120)는, 마스터 칩(110)의 글로벌 칩 선택 신호 발생 회로(1110)의 구성과 동일하다. 다만, 마스터 칩(110)의 칩 식별 신호(1111)는, 예시적으로 "0"으로 설정한 데 대하여 제1 슬레이브 칩(120)의 칩 식별 신호(1121)는 "1"로 설정한 점에서 차이가 있다. 마스터 칩(110)의 칩 식별 퓨즈부(1111)로부터 발생되는 마스터 칩 식별 신호는 마스터 칩(110)에 로직 "0"으로 셋팅될 수 있다. 슬레이브 칩(120)의 칩 식별 퓨즈부(1121)로부터 발생되는 슬레이브 칩 식별 신호는 제1 슬레이브 칩(120)에 로직 "1"로 셋팅될 수 있다. 제1 슬레이브 칩(110)의 자신 칩 선택 신호(CS_ME)는 제1 슬레이브 칩(110)이 선택되어 동작됨을 나타낸다. 제1 슬레이브 칩(110)의 다른 칩 선택 신호(CS_OTHER)은 제1 슬레이브 칩(120) 이외의 다른칩, 즉 마스터 칩(110)이 선택되었음을 나타낸다. 제1 슬레이브 칩(120)의 모든 칩 선택 신호(CS_ALL)는 마스터 칩(110) 및/또는 제1 슬레이브 칩(120)이 선택되었음을 나타낸다. 제1 슬레이브 칩(120)의 모든 칩 선택 신호(CS_ALL)는 실제적으로 사용되지 않는다.
도 12는 본 발명의 일실시예에 따른 글로벌 커맨드 발생 회로를 설명하는 도면이다. 도 12는, 설명의 편의를 위하여, 마스터 칩(110)과, 마스터 칩(110) 바로 위에 스택된 제1 슬레이브 칩(120)에 포함되는 글로벌 커맨드 발생 회로들(1210, 1220)에 대하여 설명한다. 마스터 칩(110)의 글로벌 커맨드 발생 회로(1210)는 제1 및 제2 칩 선택 신호 패드들(1211, 1212), 제1 내지 제4 버퍼들(1213, 1214, 1215, 1216), 제1 및 제2 래치들(1217, 1218), 그리고 커맨드 디코더(236)를 포함한다.
마스터 칩(110)의 제1 칩 선택 신호 패드(1201)로 입력되는 제1 칩 선택 신호(/CS0)는 제1 및 제2 버퍼들(1213, 1214)을 통하여 제1 신호 라인(1201)으로 연결되고, 제2 칩 선택 신호 패드(1212)로 입력되는 제2 칩 선택 신호(/CS1)는 제3 및 제4 버퍼들(1215, 1216)을 통하여 제2 신호 라인(1202)으로 연결된다. 제1 신호 라인(1201)으로 전달되는 제1 칩 선택 신호(/CS0)는 내부 클럭 신호(PCLKF)에 응답하는 제1 래치(1217)에 저장된 후, 커맨드 디코더(236)로 제공된다. 제2 신호 라인(1202)으로 전달되는 제2 칩 선택 신호(/CS1)는 마스터 칩(110)의 내부 클럭 신호(PCLKF)에 응답하는 제2 래치(1218)에 저장된 후, 커맨드 디코더(236)로 제공된다.
마스터 칩(110)의 커맨드 디코더(236)는 마스터 칩(110)의 칩 식별 신호(CID)와 독출 및 기입 명령(RD/WR)을 포함하는 커맨드(CMD)에 응답하여 자기 커맨드 신호(CMD_ME) 또는 모든 커맨드 신호(CMD_ALL)를 발생한다. 커맨드 디코더(236)은 도 11에서 설명한 글로벌 클럭 신호 발생부(1110)를 내재한다. 자기 커맨드 신호(CMD_ME)는 마스터 칩(110)의 칩 식별 신호와 제1 칩 선택 신호(/CS0)에 응답하여 현재 입력되는 커맨드가 마스터 칩(110)의 커맨드임을 나타낸다. 마스터 칩(110)은 자기 커맨드 신호(CMD_ME)에 의해 동작 모드가 된다. 모든 커맨드 신호(CMD_ALL)는 현재 입력되는 커맨드가 마스터 칩(110) 또는 제1 슬레이브 칩(120)의 커맨드임을 나타낸다. 모든 커맨드 신호(CMD_ALL)는 마스터 칩(110)이 선택되거나 또는 제1 슬레이브 칩(120)이 선택되는 경우 활성화된다. 모든 커맨드 신호(CMD_ALL)는, 마스터 칩(110) 또는 제1 슬레이브 칩(120)이 동작될 때, 도 10의 글로벌 제어 회로(1000)를 활성화시켜 마스터 칩(110) 및 제1 슬레이브 칩(120)에서의 독출/기입 동작이 이루어지도록 제어한다.
제1 신호 라인(1201)으로 전달되는 제1 칩 선택 신호(/CS0)와 제2 신호 라인(1202)으로 전달되는 제2 칩 선택 신호(/CS1)는, TSV들(160d, 160e)을 통하여 제1 슬레이브 칩(120)의 글로벌 커맨드 발생 회로(1220)으로 연결된다.
제1 슬레이브 칩(120)의 글로벌 커맨드 발생 회로(1220)는 마스터 칩(110)의 글로벌 커맨드 발생 회로(1210)의 구성과 동일하다. 제1 슬레이브 칩(120)의 글로벌 커맨드 발생 회로(1220)는 제1 TSV(160d)와 연결되는 제3 신호 라인(1203)으로 제1 칩 선택 신호(/CS0)를 수신하고, 제2 TSV(160e)와 연결되는 제4 신호 라인(1204)으로 제2 칩 선택 신호(/CS1)를 수신한다. 제1 슬레이브 칩(120)의 글로벌 커맨드 발생 회로(1220)에서, 제1 및 제2 TSV들(160d, 160e)과 연결되는 제3 및 제4 신호 라인들(1203, 1204) 이전의 회로 구성들, 즉 제1 및 제2 칩 선택 신호 패드들(1221, 1222), 제1 내지 제4 버퍼들(1223, 1224, 1225, 1226)은 사용되지 않는다. 제3 신호 라인(1203)으로 전달된 제1 칩 선택 신호(/CS0)는 제1 슬레이브 칩(120)의 내부 클럭 신호(PCLKF)에 응답하는 제1 래치(1227)에 저장된 후, 제1 슬레이브 칩(120)의 커맨드 디코더(236)로 제공된다. 제4 신호 라인(1203)으로 전달된 제2 칩 선택 신호(/CS1)는 제1 슬레이브 칩(120)의 내부 클럭 신호(PCLKF)에 응답하는 제2 래치(1228)에 저장된 후, 제1 슬레이브 칩(120)의 커맨드 디코더(236)로 제공된다.
제1 슬레이브 칩(120)의 커맨드 디코더(236)는 제1 슬레이브 칩(110)의 칩 식별 신호(CID)와 독출 및 기입 명령(RD/WR)을 포함하는 커맨드(CMD)에 응답하여 자기 커맨드 신호(CMD_ME)를 발생한다. 제1 슬레이브 칩(120)의 커맨드 디코더(236)은 도 11에서 설명한 글로벌 클럭 신호 발생부(1120)를 내재한다. 자기 커맨드 신호(CMD_ME)는 제1 슬레이브 칩(120)의 칩 식별 신호와 제2 칩 선택 신호(/CS1)에 응답하여 현재 입력되는 커맨드가 제1 슬레이브 칩(120)의 커맨드임을 나타낸다. 제1 슬레이브 칩(120)은 자기 커맨드 신호(CMD_ME)에 의해 동작 모드가 된다.
도 11의 글로벌 칩 선택 신호 발생 회로와 도 12의 글로벌 커맨드 발생 회로에서 설명되고 있는 개념은 마스터 칩(110)의 온-다이-터미네이션부(이하 "ODT부"라고 칭한다)과 제1 슬레이브 칩(120)의 ODT부에도 동일하게 적용될 수 있다. 마스터 칩(110)의 ODT부는 마스터 칩(110)이 선택되거나 또는 제1 슬레이브 칩(120)이 선택되는 경우 활성화되고, 제1 슬레이브 칩(120)의 ODT부는 제1 슬레이브 칩(120)만이 선택되었을 때 활성화되는 것으로 설계할 수 있다.
한편, 스택된 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)은 커맨드/어드레스/데이터 기입/데이터 독출과 관련되는 신호들이 TSV들을 통하여 서로 연결된다. 데이터 독출과 관련되는 신호 경로는 도 13에 도시된 바와 같다. 도 13은 마스터 칩(110)에서의 로컬 독출 제어 경로와 글로벌 독출 제어 경로를 보여준다. 로컬 독출 제어 경로(1300)는 마스터 칩(110) 자신의 독출 제어 경로를 보여주고, 글로벌 독출 제어 경로(1350)는 TSV들을 통해 마스터 칩(110)과 연결되는 제1 내지 제3 슬레이브 칩들(120, 130, 140)과 연계되는 독출 제어 경로를 보여준다.
로컬 독출 제어 경로(1300)에는 커맨드(CMD)를 수신하는 커맨드 버퍼(232), 플립플롭(234), 독출 커맨드 디코더(1310) 그리고 어디티브 레이턴시 시프터 레지스터(1312)가 포함되고, 독출 제어 신호(RD_CTRL)가 발생된다. 독출 제어 신호(RD_CTRL)에 응답하여 메모리 셀 어레이 블락(205)에 저장된 데이터가 데이터 입출력 드라이버(220)로 전달되고, 독출 FiFo(222), 패러럴-투-시리얼 변환부(224), 출력 버퍼(228), 그리고 데이터 입출력 패드(DQ)를 통해 출력된다. 마스터 칩(110)의 로컬 독출 제어 경로(1300)는 마스터 칩(110)의 칩 선택 신호(CS0)에 응답하여 활성화된다.
글로벌 독출 제어 경로(1350)는 커맨드(CMD)를 수신하는 커맨드 버퍼(232), 플립플롭(234), 독출 커맨드 디코더 복사부(1310c) 그리고 어디티브 레이턴시 시프터 레지스터 복사부(1312c)를 포함하고, 복사된 독출 제어 신호(RD_CTRL_C)를 발생한다. 어디티브 레이턴시 시프터 레지스터(1312)와 어디티브 레이턴시 시프터 레지스터 복사부(1312c)는 클럭 신호(CLK, CLKB)를 수신하는 클럭 입력 버퍼(240)와 클럭 버퍼부(242)에 의해 제어된다. 복사된 독출 제어 신호(RD_CTRL_C)는 레이턴시 제어부(262)와 FiFo 출력 제어부(1318)로 제공되어 독출 FiFo(222)를 제어한다. 독출 FiFo(222)에는 마스터 칩(110)의 메모리 셀 어레이 블락(205)에 저장된 데이터 또는 제1 내지 제3 슬레이브 칩들(120, 130, 140)에서 출력되는 데이터들이 전달된다. 독출 FiFo(222)로 전달된 데이터는 패러럴-투-시리얼 변환부(224), 출력 버퍼(228), 그리고 데이터 입출력 패드(DQ)를 통해 출력된다.
독출 FiFo(222)는 레이턴시 제어부(262)에서 발생되는 레이턴시 제어 신호(LAT_CTRL)에 응답하는 FiFo 출력 제어부(1318)에 의해 제어된다. 레이턴시 제어부(262)는 복사된(duplicated) 독출 제어 신호(RD_CTRL_C)와 내부 클럭 신호(I_CLK)에 응답하여 레이턴시 제어 신호(LAT_CTRL)를 발생한다. 복사된 독출 제어 신호(RD_CTRL_C)는 커맨드(CMDs)를 수신하는 커맨드 버퍼(232), 플립플롭(234), 독출 커맨드 디코더 복사부(1310c)와 어디티브 레이턴시 시프터 레지스터 복사부(1312c)로 이루어지는 글로벌 독출 제어 경로(1350)를 통하여 발생된다. 내부 클럭 신호(I_CLK)는 클럭 신호(CLK, CLKB)를 수신하는 DLL(240), 제1 DLL 복사 지연부(1322), 그리고 독출 복사 지연부(1324)를 통하여 발생된다. 제1 및 제2 DLL 복사 지연부들(1322, 1326)은 DLL(240)을 복사한 블락으로, DLL(240)의 동작 지연 시간을 반영하기 위하여 사용된다. 독출 복사 지연부(1324)는 DLL(1320)의 출력 클럭이 패러럴-투-시리얼 변환부(224)에 인가되는 경로, 즉 클럭 출력 경로(1328) 상의 지연을 보상한다.
앞서 설명한 도 10의 글로벌 제어 회로 블락(1000)을 좀 더 구체적으로 나타내면, 특히 글로벌 독출 제어 관련 회로들은 커맨드 버퍼(232), 플립플롭(234), 독출 커맨드 디코더(1310), 어디티브 레이턴시 시프터 레지스터(1312), 독출 커맨드 디코더 복사부(1310c)와 어디티브 레이턴시 시프터 레지스터 복사부(1312c), 클럭 입력 버퍼(240), 클럭 버퍼부(242), DLL(240), 제1 및 제2 DLL 복사 지연부들(1322, 1326), 독출 복사 지연부(1324), 클럭 출력 경로(1328), 독출 FiFo(222), 패러럴-투-시리얼 변환부(224), 출력 버퍼(228), 그리고 데이터 입출력 패드(DQ)로 이루어진다. 글로벌 제어 회로 블락들(1000)은 마스터 칩(110)의 칩 선택 신호(CS0) 또는 슬레이브 칩의 칩 선택 신호(CS1)에 응답하여 활성화된다.
레이턴시 제어부(262)는, 통상적으로 직렬 연결된 다수개의 플립플롭들로 구성된다. 레이턴시 제어부(262)의 첫번째 플립플롭은 독출 제어 신호(RD_CTRL_C)와 내부 클럭 신호(I_CLK)를 수신하는 데, 이들 신호 사이의 마진을 바라보게 된다. 반도체 제조 공정, 전압, 온도 등의 변동(PVT 변동)에 무관하게 독출 제어 신호(RD_CTRL_C)와 내부 클럭 신호(I_CLK) 사이의 마진을 보장하기 위하여, 내부 클럭 신호(I_CLK)는 제1 DLL 복사 지연부(1322)와 독출 복사 지연부(1324)를 통해 발생되도록 설계된다.
커맨드(CMD)와 클럭 신호(CLK, CLKB)가 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140) 사이에 연결되는 TSV들(1302, 1304)이 존재하는 신호 경로를 통하여 전달되는 경우, 커맨드(CMD)와 클럭 신호(CLK, CLKB)는 마스터 칩(110)과 슬레이브 칩들(120, 130, 140) 모두에서 TSV 부하를 바라보게 된다. 그런데, DLL(1320)로 들어가는 클럭 신호(CLK, CLKB)는 TSV 부하를 바라보지 않는다. 독출 제어 신호(RD_CTRL_C)는 내부 클럭 신호(I_CLK) 보다 TSV 부하에 따른 지연 시간, 예컨대 500ps 정도의 지연 스큐를 안고 레이턴시 제어부(262)로 제공된다. 이에 따라, 레이턴시 제어부(262)의 첫번째 플립플롭에서 독출 제어 신호(RD_CTRL_C)와 내부 클럭 신호(I_CLK) 사이의 마진이 감소하는 문제점이 있다.
이에 따라, 마스터 칩(110)의 커맨드(CMD)와 클럭 신호(CLK, CLKB)는 TSV(1302, 1304)를 바이패스시켜 TSV 부하를 바라보지 않게 하고, 슬레이브 칩들(120, 130, 140)의 커맨드(CMDs)와 클럭 신호(CLK, CLKB)는 TSV를 거치도록 하는 방안이 제안된다. 도 14는 마스터 칩(110)의 경로와 슬레이브 칩들(120, 130, 140)의 경로가 구분되도록 설계된 TSV I/O 모듈을 보여준다. 도 14의 TSV I/O 모듈(1402)는 도 13의 TSV(1302) 영역에 대체되고, 마스터 칩(110)과 슬레이브 칩들(120, 130, 140)에 포함된다.
도 14를 참조하면, TSV I/O 모듈(1402)는 커맨드 버퍼(232)를 통해 전달되는 커맨드(CMD)를 수신하는 제1 경로(1410)와 제2 경로(1420)를 포함한다. 제1 경로(1410)는 칩 식별 신호(CID)에 응답하는 제1 인버터(1411)를 포함한다. 제2 경로(1420)는 칩 식별 신호(CID)에 응답하는 버퍼(1421), 버퍼(1421) 출력과 TSV(1302)에 연결되는 래치부(1422), 래치부(1422) 출력을 입력하는 제2 인버터(1423), 그리고 칩 식별 신호(CID)에 응답하여 제2 인버터(1423) 출력을 입력하는 제3 인버터(1424)를 포함한다. 제1 인버터(1411)의 출력과 제3 인버터(1424)의 출력은 제5 인버터(1426)로 입력된다. 제5 인버터(1426)의 출력은 도 13의 플립플롭(234)로 제공된다.
마스터 칩(110)은 마스터 칩(110)의 칩 식별 신호(CID), 예컨대 "0"에 응답하여 TSV I/O 모듈(1402)의 제1 경로(1410)를 통해 커맨드(CMD)를 수신한다. 슬레이브 칩들(120, 130, 140) 중 예시적으로 제1 슬레이브 칩(120)은 제1 슬레이브 칩(120)의 칩 식별 신호, 예컨대 "1"에 응답하여 TSV I/O 모듈(1402)의 제2 경로(1420)를 통하여 커맨드(CMD)를 수신한다. 마스터 칩(110)의 커맨드(CMD)는 TSV를 거치지 않기 때문에 TSV 부하를 가지지 않는다. 제1 슬레이브 칩(120)의 커맨드(CMD)는 TSV(1302)를 거치기 때문에 TSV 부하를 가진다. 본 실시예에서는 커맨드(CMD)를 수신하는 TSV I/O 모듈(1402)에 대하여 설명하고 있으나, 어드레스/데이터 입력/클럭 신호(ADDR/DIN/CLK)를 수신하는 경우에도 TSV IO 모듈(1404)을 적용할 수 있다. 이 경우, 마스터 칩(110)의 어드레스/데이터 입력/클럭 신호(ADDR/DIN/CLK)는 제1 경로(1410)를 통하여 입력되어 TSV 부하를 가지지 않고, 슬레이브 칩들(120, 130, 140)의 어드레스/데이터 입력/클럭 신호(ADDR/DIN/CLK)는 제2 경로(1420)를 통하여 입력되어 TSV 부하를 가지게 된다.
다수개의 칩들을 스택하는 3D 디바이스에서, 층별로 서로 다른 회로 구성이 요구되는 경우, 웨이퍼 레벨에서 이를 구분하면 층별 웨이퍼 관리가 별도로 필요하다. 이 때문에, 생산성 관점에서 불리한 면이 있다. 도 15A와 같이, 물리적으로 동일한 칩들을 조립하고, 조립 후 파워-업 됨과 동시에 칩이 전기적으로 자동 구분되도록 할 수 있다면, 회로 구성이 층별로 서로 다른 3D 디바이스를 구현할 수 있다.
층별로 서로 다른 3D 디바이스를 구현하기 위해 필요한 구성 요소들로는, 전기적으로 칩 식별 신호(CID)를 부여하는 수단과, 칩 식별 신호(CID)를 수신하여 각 층별로 구성 회로, I/O 타입 등을 전기적으로 구별하는 수단이 있다. 전기적으로 칩 식별 신호(CID)를 부여하는 수단으로는 카운터 방식을 채용할 수 있다. 모든 층에 동일한 회로를 갖는 칩들에서, 칩 식별 신호(CID)를 입력받아 각 층별로 설계 목적에 부합하도록 구성 요소들을 서로 다르게 구성하는 로직 회로가 도 15A에 도시되어 있다.
도 15B를 참조하면, 로직 회로(1500)는 마스터 칩(110)과 제1 슬레이브 칩(120)에 동일하게 존재한다. 로직 회로(1500)는 입력 신호(IN)를 수신하는 제1 먹스부(1501), 제1 및 제2 회로들(1503, 1505), 그리고 출력 신호(OUT)를 출력하는 제2 먹스부(1507)를 포함한다. 제1 먹스부(1501)는 칩 식별 신호(CID)에 응답하여 입력 신호(IN)를 제1 회로(1503) 또는 제2 회로(1505)로 선택적으로 전달한다. 제1 회로(1503)와 제2 회로(1505)는 서로 다른 회로 구성을 갖는다. 제2 먹스부(1507)는 칩 식별 신호(CID)에 응답하여 제1 회로(1503)의 출력 또는 제2 회로(1505)의 출력을 출력 신호(OUT)로 선택적으로 출력한다.
마스터 칩(110)의 칩 식별 신호(CID)가 예컨대, "0"이고, 제1 슬레이브 칩(120)의 칩 식별 신호(CID)가 예컨대 "1"인 경우를 가정하자. 마스터 칩(110)의 로직 회로(1500)는 마스터 칩(110)의 칩 식별 신호(CID) "0"에 응답하여 입력 신호(IN)를 제1 먹스부(1501)를 통해 제1 회로(1503)로 전달하고, 제1 회로(1503)의 출력은 제2 먹스부(1507)를 통해 출력 신호(OUT)로 출력한다. 제1 슬레이브 칩(120)의 로직 회로(1500)는 제1 슬레이브 칩(120)의 칩 식별 신호(CID) "1"에 응답하여 입력 신호(IN)를 제1 먹스부(1501)를 통해 제2 회로(1505)로 전달하고, 제2 회로(1505)의 출력은 제2 먹스부(1507)를 통해 출력 신호(OUT)로 출력한다. 이에 따라, 동일한 로직 회로(1500)를 갖는 마스터 칩(110)과 제1 슬레이브 칩(120)에서, 마스터 칩(110)은 제1 회로(1503)로 구성되고, 제1 슬레이브 칩(120)은 제2 회로(1505)로 구성된다.
모든 층에 동일한 회로를 갖는 칩들에서, 해당되는 칩을 활성화시키는 칩 선택 신호와 칩 식별 신호에 응답하여 글로벌 칩 선택 신호를 발생하는 로직 회로를 구비할 수 있다. 이 로직 회로는 도 11에서 설명한 바 있는 마스터 칩(110)과 제1 슬레이브 칩(120) 각각에 포함되는 글로벌 칩 선택 신호 발생 회로들(1110, 1120)로 설명될 수 있다. 즉, 글로벌 칩 선택 신호 발생 회로들(1110, 1120)은 마스터 칩(110)이 선택되거나 또는 제1 슬레이브 칩(120)이 선택되었을 때 마스터 칩(110)의 모든 칩 선택 신호(CS_ALL)를 활성화시켜 마스터 칩(110)과 제1 슬레이브 칩(120)에 공유되는 마스터 칩(110)의 글로벌 제어 회로 블락(1000, 도 10)을 활성화시킨다. 그리고, 글로벌 칩 선택 신호 발생 회로들(1110, 1120)은 마스터 칩(110)만이 선택되었을 때 마스터 칩(110)의 자신 칩 선택 신호(CS_ME)를 활성화시켜 마스터 칩(110)을 활성화시키고, 제1 슬레이브 칩(120)만이 선택되었을 때 제1 슬레이브 칩(120)의 자신 칩 선택 신호(CS_ME)를 활성화시켜 제1 슬레이브 칩(120)을 활성화시킨다.
모든 층에 동일한 회로를 갖는 칩들이 적층된 3D 디바이스에서, 웨이퍼 레벨 테스트에 사용되는 회로 블락과 패키지 레벨 테스트에 사용되는 회로 블락을 구분할 필요가 있다. 도 16은 마스터 칩(110)과 제1 슬레이브 칩(120)이 적층된 구조에서 EDS 레벨 테스트 경로와 패키지 레벨 테스트 경로를 보여준다.
도 16을 참조하면, 마스터 칩(110)의 EDS 레벨 테스트 경로와 패키지 레벨 테스트 경로는 커맨드 경로, 클럭 경로, 데이터 경로, 그리고 데이터 스트로브 신호 경로를 포함한다. 마스터 칩(110)의 EDS 레벨 테스트 경로와 패키지 레벨 테스트 경로는 동일하다. 마스터 칩(110)의 커맨드 경로는 커맨드(CMD)를 수신하는 커맨드 패드(1611), 커맨드(CMD)를 입력하는 입력 버퍼(1614), 칩 식별 신호(CID)에 응답하여 커맨드(CMD)를 제1 신호 라인(1601)으로 전달하는 드라이버(1615), 그리고 제2 신호 라인(1602)의 클럭 신호(CLK)에 응답하여 제1 신호 라인(1601)의 커맨드(CMD)를 래치하는 래치부(1618)로 이루어진다.
마스터 칩(110)의 클럭 경로는 클럭 패드들(1612, 1613)로 수신되는 클럭 신호들(CLK, CLKB)을 입력하는 클럭 입력 버퍼(1616), 칩 식별 신호(CID)에 응답하여 클럭 신호(CLK)를 제2 신호 라인(1602)으로 전달하는 드라이버(1617), 그리고 제2 신호 라인(1602)의 클럭 신호(CLK)를 내부 회로로 전달하는 버퍼부(1619)로 이루어진다.
마스터 칩(110)의 데이터 경로는 데이터(D)를 수신하는 데이터 패드(1621), 데이터(D)를 입력하는 데이터 입력 버퍼(1623), 칩 식별 신호(CID)에 응답하여 데이터(D)를 제3 신호 라인(1603)으로 전달하는 드라이버(1624), 그리고 제4 신호 라인(1603)의 데이터 스트로브 신호(DS)에 응답하여 제3 신호 라인(1603)의 데이터(D)를 래치하는 래치부(1627)로 이루어진다.
마스터 칩(110)의 데이터 스트로브 신호 경로는 데이터 스트로브 신호 패드(1622)로 수신되는 데이터 스트로브 신호(DS)를 입력하는 입력 버퍼(1625), 칩 식별 신호(CID)에 응답하여 데이터 스트로브 신호(DS)를 제4 신호 라인(1604)으로 전달하는 드라이버(1626), 그리고 제4 신호 라인(1604)의 데이터 스트로브 신호(DS)를 내부 회로로 전달하는 버퍼부(1628)로 이루어진다.
제1 슬레이브 칩(120)은 마스터 칩(110)의 커맨드 경로, 클럭 경로, 데이터 경로, 그리고 데이터 스트로브 신호 경로 상의 회로 구성과 동일하게 구성된다. 제1 슬레이브 칩(120)의 EDS 레벨 테스트 경로와 패키지 레벨 테스트 경로는 서로 다르다.
제1 슬레이브 칩(120)의 EDS 레벨 테스트 경로는, 마스터 칩(110)의 EDS 테스트 경로와 동일하게, 커맨드 패드(1631), 입력 버퍼(1634), 드라이버(1635), 제5 신호 라인(1605) 그리고 래치부(1638)로 이루어지는 커맨드 경로, 클럭 패드들(CLK, CLKB), 클럭 입력 버퍼(1636), 드라이버(1637), 제6 신호 라인(1606) 그리고 버퍼부(1639)로 이루어지는 클럭 경로, 데이터 패드(1641), 데이터 입력 버퍼(1643), 드라이버(1644), 제7 신호 라인(1607) 그리고 래치부(1647)로 이루어지는 데이터 경로, 그리고 데이터 스트로브 신호 패드(1642), 입력 버퍼(1645), 드라이버(1646), 제8 신호 라인(1608) 그리고 버퍼부(1648)로 이루어지는 데이터 스트로브 신호 경로를 포함한다. 제1 슬레이브 칩(120)의 EDS 레벨 테스트 경로는 제1 슬레이브 칩(120)의 칩 식별 신호(CID_)에 응답하여 형성된다.
제1 슬레이브 칩(120)의 패키지 레벨 테스트는 마스터 칩(110)의 커맨드 경로, 클럭 경로, 데이터 경로, 그리고 데이터 스트로브 신호 경로를 이용하고, TSV들(160f, 160g, 160h, 160i)를 통해 마스터 칩(110)으로부터 커맨드(CMD), 클럭 신호(CLK), 데이터(D) 그리고 데이터 스트로브 신호(DS)를 전달받는다. 제1 슬레이브 칩(120)의 제5 신호 라인(1605)는 TSV(160f)를 통해 마스터 칩(110)의 제1 신호 라인(1601)과 연결되고, 마스터 칩(110)의 커맨드 경로를 통해 제1 신호 라인(1601)으로 전달되는 커맨드(CMD)를 수신한다. 제1 슬레이브 칩(120)의 제6 신호 라인(1606)는 TSV(160g)를 통해 마스터 칩(110)의 제2 신호 라인(1602)과 연결되고, 마스터 칩(110)의 클럭 경로를 통해 제2 신호 라인(1602)으로 전달되는 클럭 신호(CLK)를 수신한다. 제1 슬레이브 칩(120)의 제7 신호 라인(1607)는 TSV(160h)를 통해 마스터 칩(110)의 제3 신호 라인(1603)과 연결되고, 마스터 칩(110)의 데이터 경로를 통해 제3 신호 라인(1603)으로 전달되는 데이터(D)를 수신한다. 제1 슬레이브 칩(120)의 제8 신호 라인(1608)는 TSV(160i)를 통해 마스터 칩(110)의 제4 신호 라인(1603)과 연결되고, 마스터 칩(110)의 데이터 스트로브 신호 경로를 통해 제4 신호 라인(1604)으로 전달되는 데이터 스트로브 신호(DS)를 수신한다.
패키지 레벨 테스트시, 제1 슬레이브 칩(120)의 커맨드 경로에서 래치부(1638)만이 사용되고, 커맨드 패드(1631), 입력 버퍼(1634) 그리고 드라이버(1635)는 사용되지 않는다. 래치부(1638)는 마스터 칩(110)의 제2 신호 라인(1602)에서 TSV(160g)를 통해 제6 신호 라인(1605)으로 전달되는 클럭 신호(CLK)에 응답하여 마스터 칩(110)의 제1 신호 라인(1601)에서 TSV(160f)를 통해 제5 신호 라인(1605)으로 전달되는 커맨드(CMD)를 래치한다. 제1 슬레이브 칩(120)의 클럭 경로에서 버퍼부(1639)만이 사용되고, 클럭 패드들(CLK, CLKB), 클럭 입력 버퍼(1636) 그리고 드라이버(1637)는 사용되지 않는다. 버퍼부(1639)는 마스터 칩(110)의 제2 신호 라인(1602)에서 TSV(160g)를 통해 제6 신호 라인(1605)으로 전달되는 클럭 신호(CLK)를 수신한다. 제1 슬레이브 칩(120)의 데이터 경로에서 래치부(1647)만이 사용되고, 데이터 패드(1641), 데이터 입력 버퍼(1643) 그리고 드라이버(1644)는 사용되지 않는다. 래치부(1647)는 마스터 칩(110)의 제4 신호 라인(1604)에서 TSV(160i)를 통해 제8 신호 라인(1608)으로 전달되는 데이터 스트로브 신호(DS)에 응답하여 마스터 칩(110)의 제3 신호 라인(1603)에서 TSV(160h)를 통해 제7 신호 라인(1607)으로 전달되는 데이터(D)를 래치한다. 제1 슬레이브 칩(120)의 데이터 스트로브 경로에서 버퍼부(1648)만이 사용되고, 데이터 스트로브 신호 패드(1642), 입력 버퍼(1645) 그리고 드라이버(1646)는 사용되지 않는다. 버퍼부(1648)는 마스터 칩(110)의 제4 신호 라인(1604)에서 TSV(160i)를 통해 제8 신호 라인(1608)으로 전달되는 데이터 스트로브 신호(DS)를 수신한다.
모든 층에 동일한 회로를 갖는 칩들이 적층된 3D 디바이스에서, 층별로 I/O 타입을 서로 다르게 구현할 필요가 있다. 도 17은 칩 식별 신호(CID)를 입력받아 각 층별로 설계 목적에 부합하도록 I/O 타입(Input/Output/Tristate)로 다르게 구현하는 로직 회로를 보여준다.
도 17의 마스터 칩(110)과 제1 슬레이브 칩(120)이 적층된 구조에서, 마스터 칩(110)과 제1 슬레이브 칩(120) 각각은 입력 신호(IN)를 수신하여 출력 신호(OUT)를 출력하는 드라이버(1710, 1730)와 입력 버퍼부(1720, 1740)를 포함한다. 마스터 칩(110)의 드라이버(1710)는 제1 슬레이브 칩(1730)의 드라이버(1730)와 동일하고, 마스터 칩(110)의 입력 버퍼부(1720)는 제1 슬레이브 칩(1730)의 입력 버퍼부(1740)와 동일하다.
마스터 칩(110)의 드라이버(1710)는 마스터 칩(110)으로 입력되는 입력 신호(IN)와 마스터 칩(110)의 칩 식별 신호(CID)를 입력하는 노아 게이트(1711), 마스터 칩(110)의 칩 식별 신호(CID)를 입력하는 인버터(1712), 입력 신호와 인버터(1712) 출력을 입력하는 낸드 게이트(1713), 그리고 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터(1714)와 엔모스 트랜지스터(1715)를 포함한다. 피모스 트랜지스터(1714)의 게이트는 낸드 게이트(1713) 출력에 연결되고, 엔모스 트랜지스터(1715)의 게이트는 노아 게이트(1711) 출력에 연결된다. 마스터 칩(110)의 드라이버(1710) 출력이 되는 피모스 트랜지스터(1714)와 엔모스 트랜지스터(1715) 사이의 연결 노드는 제1 신호 라인(1701)과 연결된다.
마스터 칩(110)의 입력 버퍼부(1720)는 드라이버(1710) 출력과 칩 식별 신호(CID)를 입력하는 낸드 게이트(1721)와 낸드 게이트(1721) 출력을 입력하는 인버터(1722)를 포함한다. 제1 슬레이브 칩(120)의 드라이버(1730)와 입력 버퍼부(1740)는 제1 슬레이브 칩(120)으로 입력되는 입력 신호(IN)와 제1 슬레이브 칩(120)의 칩 식별 신호(CID)에 응답하여 동작된다. 제1 슬레이브 칩(120)의 드라이버(1730) 출력이 연결되는 제2 신호 라인(1702)은 TSV(160j)를 통하여 마스터 칩(110)의 제1 신호 라인(1701)과 연결된다.
마스터 칩(110)의 칩 식별 신호(CID)는 예컨대 "0"으로 설정되고, 제1 슬레이브 칩(120)의 칩 식별 신호(CID)는 예컨대 "1"로 설정된다. 이에 따라, 마스터 칩(110)의 드라이버(1710)는 인에이블되고, 입력 버퍼부(1720)는 디세이블된다. 제1 슬레이브 칩(120)의 드라이버(1730)는 디세이블되어 트라이-스테이트가 되고, 입력 버퍼부(1740)는 인에이블된다. 마스터 칩(110)으로 입력되는 입력 신호(IN)는 마스터 칩(110)의 드라이버(1710), 제1 신호 라인(1701), TSV(160j), 제2 신호 라인(1702) 그리고 제1 슬레이브 칩(120)의 입력 버퍼부(1740)로 이루어지는 경로로 전달된다. 이에 따라, 마스터 칩(110)은 드라이버로 동작하고, 제1 슬레이브 칩(120)은 리시버(receiver)로 동작한다.
도 17은 마스터 칩(110)과 제1 슬레이브 칩(120)으로 구성되는 2층 구조의 3D 디바이스에 대하여 설명하고 있는 데, 이로부터 4층 구조 또는 8층 구조의 3D 디바이스로 확장할 수 있다. 도 18은 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)이 스택된 4층 구조의 3D 디바이스를 보여준다.
도 18을 참조하면, 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 칩 식별 신호(CID)는 제1 및 제2 코드 신호(C[1:0])의 조합으로 이루어진다. 마스터 칩(110)의 칩 식별 신호(CID)는 제1 및 제2 코드 신호(C[1:0])가 "00" 인 것으로, 그리고 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 칩 식별 신호(CID) 각각은 제1 및 제2 코드 신호(C[1:0])가 "01", "10", "11"인 것으로 설정된다. 이에 따라, 제1 및 제2 코드 신호(C[1:0]) "00"에 응답하여 마스터 칩(110)은 드라이버로 동작하고, 제1 내지 제3 슬레이브 칩들(120, 130, 140)은 리시버(receiver)로 동작한다.
같은 맥락으로, 8층 구조의 3D 디바이스로 확장하게 되면, 마스터 칩과 제1 내지 제7 슬레이브 칩들의 칩 식별 신호(CID)는 제1 내지 제3 코드 신호(C[2:0])의 조합으로 이루어질 수 있다. 마스터 칩의 칩 식별 신호(CID)는 제1 내지 제3 코드 신호(C[2:0])가 "000" 인 것으로, 그리고 제1 내지 제7 슬레이브 칩들의 칩 식별 신호(CID) 각각은 제1 내지 제3 코드 신호(C[2:0])가 "001", "010", "011", "100", "101", "110", "111"인 것으로 설정될 수 있다. 제1 내지 제3 코드 신호(C[2:0]) "000"에 응답하여 마스터 칩(110)은 드라이버로 동작하고, 제1 내지 제3 슬레이브 칩들(120, 130, 140)은 리시버(receiver)로 동작하도록 설계할 수 있다.
도 15로 돌아가서, 적층된 칩들(110, 120)이 물리적으로 동일하기 위해서는 칩 레이아웃은 물론이고, 칩 패키지 상의 범프들의 위치, 사이즈 및 두께가 동일해야 한다. 도 15에서, 마스터 칩(110)과 제1 슬레이브 칩(120)이 적층됨에 따라, 제1 슬레이브 칩(120)의 관통 전극 패드와 연결되는 범프는 마스터 칩(110)의 TSV 돌출 부분과 접촉한다. 제1 슬레이브 칩(120)의 전극 패드와 연결되는 범프는 마스터 칩(110)의 백 사이드 면과 접촉하여 단락되는 문제가 발생할 수 있다. 이러한 범프-투-웨이퍼 백 사이드 단락 현상을 방지하기 위한 수단이 필요하다.
도 19는 범프-투-웨이퍼 백 사이드 단락 현상을 방지하는 제1 실시예의 TSV-투-범프 공중 연결 방식을 보여준다. 도 19를 참조하면, 마스터 칩(110)의 제1 면(112)에 전극 패드(1910)와 관통 전극 패드(1911)가 형성된다. 전극 패드(1910)는 마스터 칩(110)의 제1 면(112)에 형성되는 회로 패턴들과 연결되고, 관통 전극 패드(1911)는 마스터 칩(110)을 관통하는 TSV(1914)와 연결된다. 전극 패드(1910)와 관통 전극 패드(1911)에는 범프들(1912, 1916)이 각각 접촉된다. TSV(1914)는 마스터 칩(110)의 제2 면(114) 바깥으로 돌출되어 형성된다. 전극 패드(1910)와 연결되는 범프(1912)는 PCB 기판(150)의 전극(152)과 접촉한다.
제1 슬레이브 칩(120)은 마스터 칩(110)과 동일하므로, 제1 슬레이브 칩(120)의 제1 면(122)에는 전극 패드(1910a)와 관통 전극 패드(1911a)와 접촉하는 범프들(1912a, 1916a)이 존재하고, 관통 전극 패드(1911a)와 연결되는 TSV(1914a)는 제2 면(124) 바깥으로 돌출되어 있다.
마스터 칩(110) 및 제1 슬레이브 칩(120)의 제2 면(114, 124)에 분리막(isolation layer, 1950, 1960)이 도포되어 있다. 분리막(1950, 1960)은 웨이퍼 백-사이드 면에 존재한다. 제1 슬레이브 칩(120)의 전극 패드(1910a)와 연결되는 범프(1912a)가 마스터 칩(110)의 제2 면(114)과 접촉하더라도 마스터 칩(110)의 분리막(1950)에 의해 절연된다. 이에 따라, 범프-투-웨이퍼 백 사이드 단락 현상(1902)이 방지된다.
도 20은 범프-투-웨이퍼 백 사이드 단락 현상을 방지하는 제2 실시예의 TSV-투-범프 공중 연결 방식을 보여준다. 도 20을 참조하면, 마스터 칩(110)의 제1 면(112)에 전극 패드(2010)와 관통 전극 패드(2011)가 형성된다. 전극 패드(2010)는 마스터 칩(110)의 제1 면(112)에 형성되는 회로 패턴들과 연결되고, 관통 전극 패드(2011)는 마스터 칩(110)을 관통하는 TSV(2014)와 연결된다. 전극 패드(2010)와 관통 전극 패드(2011)에는 범프들(2012, 2016)이 각각 접촉된다. TSV(2014)는 마스터 칩(110)의 제2 면(114) 바깥으로 돌출되어 형성된다. 전극 패드(2010)와 연결되는 범프(2012)는 PCB 기판(150)의 전극(152)과 접촉한다.
제1 슬레이브 칩(120)은 마스터 칩(110)과 동일하므로, 제1 슬레이브 칩(120)의 제1 면(122)에는 전극 패드(2010a)와 관통 전극 패드(2011a)와 접촉하는 범프들(2012a, 2016a)이 존재하고, 관통 전극 패드(2011a)와 연결되는 TSV(2014a)는 제2 면(124) 바깥으로 돌출되어 있다.
마스터 칩(110)과 제1 슬레이브 칩(120)의 관통 전극 패드(2011, 2011a)의 높이, 관통 전극 패드(2011, 2011a)와 연결되는 범프(2016, 2016a)의 두께 그리고 TSV(2014, 2014a)의 돌출 높이가 구체적으로 설정된다. 관통 전극 패드(2011, 2011a)의 높이와 TSV(2014, 2014a)의 돌출 높이는 서로 같도록, 예컨대 10um 정도 되게끔 형성되어 있다. 범프(2016, 2016a)의 두께는 관통 전극 패드(2011, 2011a)의 높이와 TSV(2014, 2014a)의 돌출 높이의 반보다 작은 높이, 예컨대 4um 정도 되게끔 형성되어 있다.
마스터 칩(110)과 제1 슬레이브 칩(120)이 적층됨에 따라, 제1 슬레이브 칩(120)의 관통 전극 패드(2011a)와 연결되는 범프(2016a)는 마스터 칩(110)의 TSV(2014) 돌출 부분과 접촉한다. 제1 슬레이브 칩(120)의 전극 패드(2010a)와 연결되는 범프(2012a)의 두께는 마스터 칩(110)의 TSV(2014)의 돌출 높이보다 작기 때문에, 제1 슬레이브 칩(120)의 범프(2012a)는 마스터 칩(110)의 제2 면(114)에 닿지 않는다. 이에 따라, 범프-투-웨이퍼 백 사이드 단락 현상이 방지된다.
도 21에 도시된 바와 같이, 동일한 칩을 사용하여 마스터 칩(110)과 슬레이브 칩들(120, 130, 140)을 구성하는 3D 디바이스에서, EDS 테스트는 웨이퍼 -> 프리-레이저 테스트 -> 셀 리페어 -> 포스트-레이저 테스트 -> 칩 식별 퓨즈 컷트 단계로 이루어진다. 웨이퍼 퓨즈 컷트 작업은 셀 리페어 단계에서 먼저 이루어진 후, 칩 식별 퓨즈 커트 단계에서 추가된다. 추가되는 퓨즈 컷트 작업에 의해 테스트 시간이 증가시키는 문제점이 발생된다. 셀 리페어 단계와 함께 칩 식별 퓨즈 컷트 단계를 진행하더라도 포스트-레이저 테스트가 가능하도록 하는 수단이 필요하다.
도 21을 참조하면, 스택된 칩들(110, 120, 130, 140)은 크게 DRAM 코어 블락(2210), 독출/기입 블락(2212), 입출력 버퍼 블락(2214) 그리고 패드 블락(2216)으로 구성되며 동일하다. EDS 테스트시, 칩(110, 120, 130, 140) 각각은, 패드 블락(2216)으로 입출력되는 제어 신호 및 데이터에 응답하여 DRAM 코어 블락(2210), 독출/기입 블락(2212) 그리고 입출력 버퍼 블락(2214)이 모두 테스트된다. 이 후, 칩들(110), 120, 130, 140)은 칩 식별 퓨즈 컷트 단계에 의해 고유의 칩 식별 신호(CID)를 가지는 마스터 칩(110)과 제1 내지 제3 슬레이브 칩들(120, 130, 140)로 구분된다.
패키지 테스트시, 칩 식별 신호(CID)에 의해 마스터 칩(110)으로 결정되면, 마스터 칩(110)의 DRAM 코어 블락(2210), 독출/기입 블락(2212), 입출력 버퍼 블락(2214) 그리고 패드 블락(2216)은 모두 테스트된다. 칩 식별 신호(CID)에 의해 제1 내지 제3 슬레이브 칩들(120, 130, 140)로 결정되면, 제1 내지 제3 슬레이브 칩들(120, 130, 140)은 전류 소모를 줄이기 위하여 패드 블락(2216)을 디세이블시킨다. 특히, 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 독출/기입 블락(2212), 입출력 버퍼 블락(2214) 그리고 패드 블락(2216)은 EDS 테스트시 사용되고 패키지 후 테스트에서는 디세이블된다. 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 DRAM 코어 블락(2210) 각각은 TSV(2200)를 통해 마스터 칩(110)과 연결되고, 마스터 칩(110)의 독출/기입 블락(2212), 입출력 버퍼 블락(2214) 그리고 패드 블락(2216)을 이용하여 테스트된다.
그런데, 셀 리페어 단계에서 칩 식별 퓨즈 컷트 작업이 진행되면, 제1 내지 제3 슬레이브 칩들(120, 130, 140)의 패드 블락(2216)이 차단되어, 제1 내지 제3 슬레이브 칩들(120, 130, 140)은 EDS 테스트 중 포스트-레이저 테스트를 진행할 수 없게 된다.
도 22는 EDS 테스트시 EDS 테스트 여부를 인식할 수 있는 회로 블락을 보여준다. 도 22를 참조하면, 회로 블락(2300)은 프로브 패드(2302)와 먹스부(2304)를 포함한다. 회로 블락(2300)은 도 21의 모든 칩들(110, 120, 130, 140)에 포함된다. 먹스부(2304)는 프로브 패드(2302)로 인가되는 EDS 인에이블 신호(EN_EDS)에 응답하여 제1 입력(I1)으로 수신되는 퓨즈 커팅 신호(F_Cut) 또는 제2 입력(I2)의 로직 "0" 신호를 출력 신호(O)로 출력한다. 먹스부(2304)의 출력 신호(O)는 칩 식별 신호(CID)로 발생된다. 퓨즈 커팅 신호(F_Cut)는 각 칩(110, 120, 130, 140)의 셀 리페어 단계에서 진행되는 칩 식별 퓨즈 컷트 작업에 의해 발생되는 신호이다. 예컨대, 마스터 칩(110)으로 설정되는 칩은 퓨즈 커팅 신호(F_Cut)가 "0"으로 발생되고, 제1 슬레이브 칩(120)으로 설정되는 칩은 퓨즈 커팅 신호(F_Cut)가 "1"로 설정된다. EDS 인에이블 신호(EN_EDS)는 디폴트로 로직 "0"으로 인가되고, EDS 테스트시 로직 "1"로 인가된다.
해당되는 칩(110, 120, 130, 140)의 EDS 인에이블 신호(EN_EDS)가 디폴트 로직 "0"으로 제공되면, 제1 먹스부(2304)는 제1 입력(I1)으로 수신되는 퓨즈 커팅 신호(F_Cut)를 칩 식별 신호(CID)로 출력한다. 이에 따라, 마스터 칩(110)으로 설정되는 칩은 "0"의 칩 식별 신호(CID)를 가지고, 제1 슬레이브 칩(120)으로 설정되는 칩은 "1"의 칩 식별 신호(CID)를 가진다.
EDS 테스트시, 먹스부(2304)는 로직 "1"의 EDS 인에이블 신호(EN_EDS)에 응답하여 제2 입력(I2)의 "0" 신호를 출력 신호(O)로 출력한다. 이에 따라, 해당 칩이 셀 리페어 단계에서 칩 식별 퓨즈가 컷트되었다 하더라도 해당 칩의 칩 식별 신호(CID)는 로직 "0"으로 인식되어, 해당 칩은 마스터 칩(110)인 것처럼 DRAM 코어 블락(2210), 독출/기입 블락(2212), 입출력 버퍼 블락(2214) 그리고 패드 블락(2216)이 모두 테스트된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100 : 반도체 장치 110, 120, 130, 140 : 반도체 칩
160a ~ 160j, 1914, 1914a, 2014, 2014a, 2200 : 관통 전극(TSV)
150 : 인쇄 회로 기판(PCB) 112, 122, 132, 142 : 반도체 칩의 제1 면
114, 124, 134, 144 : 반도체 칩의 제2 면
170a, 170b, 1912, 1912a, 1916, 1916a, 2012, 2012a, 2016, 2016a 범프
200 : 반도체 메모리 장치 205 : 메모리 셀 어레이 블락
237: 로우 디코더 238 : 칼럼 디코더
220: 데이터 입출력 구동부/센스 앰프부
210, 212, 226, 228, 230, 232, 240 : 입력/출력 버퍼들
216 : 기입 데이터 정렬부 222 : 독출 데이터 정렬부(독출 FiFo)
224 : 패러럴-투-시리얼 변환부 214 : 시리얼-투-패러럴 변환부
250 : 버퍼 제어 및 클럭 게이팅부 262 : 레이턴시 제어부
236 : 커맨드 버퍼 및 커맨드 디코더 260 : 지연 동기 회로
Case I ~Case V : TSV 위치 바운더리
710, 720 : 독출 FiFo 제어부 1000 : 글로벌 제어 회로
1110, 1120 : 글로벌 칩 선택 신호 발생 회로
1210. 1220 : 글로벌 커맨드 발생 회로
1300 : 로컬 독출 제어 경로 1350 : 글로벌 독출 제어 경로
1402, 1404 : TSV I/O 모듈 1500 :로직 회로
1710, 1730 : 드라이버 1720, 1740 : 입력 버퍼부
2110, 2120 : 분리막 2302 : 프로브 패드 2304 : 먹스부

Claims (50)

  1. 제1 반도체 칩; 및
    상기 제1 반도체 칩과 연결되는 적어도 하나 이상의 제2 반도체 칩을 구비하고,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은 관통 전극을 통하여 서로 연결되고, 상기 제1 반도체 칩은 상기 관통 전극과 연결되지 않는 전극 패드를 통하여 외부 채널과 연결되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 칩들은
    이종의 반도체 칩들인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 칩들은
    동종의 반도체 칩들인 것을 특징으로 하는 반도체 장치.
  4. 다수개의 반도체 칩들이 적층되는 반도체 장치에서, 상기 반도체 칩들을 관통하는 관통 전극을 통해 서로 연결되는 상기 반도체 칩들의 데이터 입력 경로 상의 상기 관통 전극의 배치는
    데이터 입출력 패드와 데이터 스트로브 패드 단에 설정되는 제1 바운더리;
    데이터 입력 버퍼와 데이터 스트로브 입력 버퍼 직후에 설정되는 제2 바운더리;
    플립플롭 직후에 설정되는 제3 바운더리;
    기입 데이터 정렬부 직후에 설정되는 제4 바운더리; 및
    데이터 입출력 구동부/센스 앰프부 직후에 설정되는 제5 바운더리를 구비하고,
    상기 제1 내지 제5 바운더리 중 적어도 하나의 바운더리에 상기 관통 전극을 배치시키는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 반도체 칩의 상기 데이터 입력 경로는
    상기 데이터 입출력 패드, 상기 데이터 스트로브 패드, 상기 데이터 입력 버퍼, 상기 데이터 스트로브 입력 버퍼, 상기 플립플롭, 상기 시리얼-투-패러럴 변환부, 상기 기입 데이터 정렬부, 상기 데이터 입출력 구동부/센스 앰프부, 그리고 메모리 셀 어레이 블락으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 반도체 칩들 중 외부 채널과 연결되는 상기 반도체 칩은 상기 관통 전극과 연결되지 않는 전극 패드를 통하여 상기 외부 채널과 연결되는 것을 특징으로 하는 반도체 장치.
  7. 다수개의 반도체 칩들이 적층되는 반도체 장치에서, 상기 반도체 칩들을 관통하는 관통 전극을 통해 서로 연결되는 상기 반도체 칩들의 커맨드/어드레스 경로 상의 상기 관통 전극의 배치는
    어드레스 패드와 커맨드 패드 단에 설정되는 제1 바운더리;
    어드레스 입력 버퍼와 커맨드 입력 버퍼 직후에 설정되는 제2 바운더리;
    플립플롭들 직후에 설정되는 제3 바운더리;
    어드레스 버퍼와 커맨드 버퍼 및 커맨드 디코더 직후에 설정되는 제4 바운더리; 및
    로우 디코더와 칼럼 디코더 직후에 설정되는 제5 바운더리를 구비하고,
    상기 제1 내지 제5 바운더리 중 적어도 하나의 바운더리에 상기 관통 전극을 배치시키는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 반도체 칩의 상기 커맨드/어드레스 경로는
    상기 어드레스 패드, 상기 커맨드 패드, 상기 어드레스 입력 버퍼, 상기 커맨드 입력 버퍼, 상기 플립플롭들, 상기 어드레스 버퍼, 상기 커맨드 버퍼 및 상기 커맨드 디코더, 상기 로우 디코더 그리고 상기 칼럼 디코더로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 반도체 칩들 중 외부 채널과 연결되는 상기 반도체 칩은 상기 관통 전극과 연결되지 않는 전극 패드를 통하여 상기 외부 채널과 연결되는 것을 특징으로 하는 반도체 장치.
  10. 다수개의 반도체 칩들이 적층되는 반도체 장치에서, 상기 반도체 칩들을 관통하는 관통 전극을 통해 서로 연결되는 상기 반도체 칩들의 클럭 경로 상의 상기 관통 전극의 배치는
    클럭 패드 단에 설정되는 제1 바운더리;
    클럭 입력 버퍼 직후에 설정되는 제2 바운더리; 및
    클럭 발생부 및 버퍼부 직후에 설정되는 제3 바운더리를 구비하고,
    상기 제1 내지 제3 바운더리 중 적어도 하나의 바운더리에 상기 관통 전극을 배치시키는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 반도체 칩의 상기 클럭 경로는
    상기 클럭 패드, 상기 클럭 입력 버퍼 그리고 상기 클럭 발생부 및 상기 버퍼부로 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 반도체 칩들 중 외부 채널과 연결되는 상기 반도체 칩은 상기 관통 전극과 연결되지 않는 전극 패드를 통하여 상기 외부 채널과 연결되는 것을 특징으로 하는 반도체 장치.
  13. 다수개의 반도체 칩들이 적층되는 반도체 장치에서, 상기 반도체 칩들을 관통하는 관통 전극을 통해 서로 연결되는 상기 반도체 칩들의 데이터 출력 경로 상의 상기 관통 전극의 배치는
    데이터 입출력 패드와 데이터 스트로브 패드 단에 설정되는 제1 바운더리;
    패러럴-투-시리얼 변환부 직후에 설정되는 제2 바운더리;
    독출 데이터 정렬부의 저장 노드들에 설정되는 제3 바운더리;
    데이터 입출력 구동부/센스 앰프부 직후 또는 독출 데이터 정렬부 직전에 설정되는 제4 바운더리; 및
    데이터 입출력 구동부/센스 앰프부 전단에 설정되는 제5 바운더리를 구비하고,
    상기 제1 내지 제5 바운더리 중 적어도 하나의 바운더리에 상기 관통 전극을 배치시키는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 반도체 칩의 상기 데이터 출력 경로는
    메모리 셀 어레이 블락, 상기 데이터 입출력 구동부/센스 앰프부, 상기 독출 데이터 정렬부, 상기 패러럴-투-시리얼 변환부, 상기 데이터 스트로브 출력 버퍼, 상기 데이터 출력 버퍼, 상기 데이터 스트로브 패드 그리고 상기 데이터 입출력 패드로 이루어지는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 반도체 칩들 중 외부 채널과 연결되는 제1 반도체 칩은 상기 관통 전극과 연결되지 않는 전극 패드를 통하여 상기 외부 채널과 연결되는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 데이터 출력 경로에서 상기 관통 전극의 배치가 제3, 제4 또는 제5 바운더리로 설정되는 경우, 상기 데이터 출력 경로를 제어하는 레이턴시 제어부와 지연 동기 회로에 상기 관통 전극이 배치되는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서
    상기 제1 반도체 칩에 위치하는 상기 레이턴시 제어부와 상기 지연 동기 회로만이 동작하는 것을 특징으로 하는 반도체 장치.
  18. 제13항에 있어서,
    상기 데이터 출력 경로에서 상기 관통 전극의 배치가 제1 또는 제2 바운더리로 설정되는 경우, 상기 반도체 칩들 각각에 위치하는 레이턴시 제어부와 지연 동기 회로가 동작하며, 상기 레이턴시 제어부와 상기 지연 동기 회로는 상기 반도체 칩들 각각의 상기 데이터 출력 경로를 제어하는 것을 특징으로 하는 반도체 장치.
  19. 제15항에 있어서,
    상기 데이터 출력 경로에서 상기 관통 전극의 배치가 제4 바운더리로 설정되는 경우, 상기 제1 반도체 칩의 상기 독출 데이터 정렬부를 제어하는 제어부는
    상기 데이터 입출력 구동부를 통하여 전달되는 독출 데이터를 입력하고, 칩 식별 신호에 응답하여 상기 독출 데이터를 제1 신호 라인으로 출력하는 제1 먹스부;
    상기 반도체 칩들 중 상기 제1 반도체 칩 이외의 제2 반도체 칩들의 독출 데이터가 전달되는 제1 관통 전극과 연결되는 상기 제2 신호 라인:
    상기 커맨드 디코더에 의해 구동되는 제1 정렬 신호를 입력하고, 상기 칩 식별 신호에 응답하여 상기 제1 정렬 신호를 제3 신호 라인으로 출력하는 제2 먹스부;
    상기 제2 반도체 칩들의 제1 정렬 신호가 전달되는 제2 관통 전극과 연결되는 상기 제4 신호 라인;
    상기 제3 신호 라인으로 전달되는 상기 제1 반도체 칩의 상기 제1 정렬 신호와 상기 제4 신호 라인으로 전달되는 상기 제2 반도체 칩들의 상기 제1 정렬 신호를 입력하여 제2 정렬 신호를 발생하는 오아 게이트; 및
    상기 제2 정렬 신호에 응답하여 상기 제1 신호 라인으로 전달되는 상기 제1 반도체 칩의 독출 데이터 또는 상기 제2 신호 라인으로 전달되는 상기 슬레이브 칩들의 독출 데이터를 상기 독출 데이터 정렬부로 전달하는 제3 먹스부를 구비하는 것을 특징으로 하는 반도체 장치.
  20. 관통 전극을 통해 서로 연결되는 제1 반도체 칩과 적어도 하나의 제2 반도체 칩이 적층되는 반도체 장치에서, 상기 제1 반도체 칩과 상기 제2 반도체 칩 각각의 글로벌 제어 회로를 동작시키는 글로벌 칩 선택 신호 발생 회로는
    상기 제1 반도체 칩이 선택되었음을 나타내는 자신 칩 선택 신호를 발생하고, 상기 제2 반도체 칩이 선택되었음을 나타내는 다른 칩 선택 신호를 발생하고, 상기 자신 칩 선택 신호와 상기 다른 칩 선택 신호에 응답하여 모든 칩 선택 신호를 발생하고, 상기 모든 칩 선택 신호는 상기 제1 반도체 칩 또는 상기 제2 반도체 칩이 동작될 때 상기 마스터 칩에서 상기 글로벌 제어 회로를 활성화시켜 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 제어하는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 글로벌 칩 선택 신호 발생 회로는
    상기 제1 반도체 칩의 칩 식별 퓨즈부로부터 발생되는 제1 반도체 칩 식별 신호의 반전 신호와 상기 제1 반도체 칩의 칩 선택 신호를 입력하는 제1 낸드 게이트;
    상기 제1 반도체 칩 식별 신호와 상기 제2 반도체 칩의 칩 선택 신호를 입력하는 제2 낸드 게이트;
    상기 제1 및 상기 제2 낸드 게이트들의 출력을 입력하여 상기 자신 칩 선택 신호를 발생하는 제1 오아 게이트;
    상기 제1 반도체 칩 식별 신호와 상기 제1 반도체 칩의 상기 칩 선택 신호를 입력하는 제3 낸드 게이트;
    상기 제1 반도체 칩 식별 신호의 반전 신호와 상기 제2 반도체 칩의 상기 칩 선택 신호를 입력하는 제4 낸드 게이트;
    상기 제3 및 상기 제4 낸드 게이트들의 출력을 입력하여 상기 다른 칩 선택 신호를 발생하는 제2 오아 게이트; 및
    상기 자신 칩 선택 신호와 상기 다른 칩 선택 신호를 입력하여 모든 칩 선택 신호를 발생하는 제3 오아 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  22. 제20항에 있어서,
    상기 제1 반도체 칩은 상기 관통 전극과 연결되지 않는 전극 패드를 통하여 외부 채널과 연결되는 것을 특징으로 하는 반도체 장치.
  23. 관통 전극을 통해 서로 연결되는 제1 반도체 칩과 적어도 하나의 제2 반도체 칩이 적층되는 반도체 장치에서, 상기 제1 반도체 칩과 상기 제2 반도체 칩 각각의 글로벌 커맨드 발생 회로는
    현재 입력되는 커맨드가 해당 칩의 커맨드임을 나타내는 자기 커맨드 신호를 발생하고, 상기 현재 입력되는 커맨드가 상기 제1 반도체 칩 또는 상기 제2 반도체 칩의 커맨드임을 나타내는 모든 커맨드 신호를 발생하는 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서, 상기 글로벌 커맨드 발생 회로는
    해당 칩의 칩 식별 신호에 응답하여 제1 패드로 입력되는 상기 제1 반도체 칩의 칩 선택 신호를 제1 신호 라인으로 전달하는 제1 버퍼;
    상기 해당 칩의 상기 칩 식별 신호에 응답하여 제2 패드로 입력되는 상기 제2 반도체 칩의 칩 선택 신호를 제2 신호 라인으로 전달하는 제2 버퍼;
    상기 해당 칩의 내부 클럭 신호에 응답하여 상기 제1 신호 라인으로 전달된 상기 제1 반도체 칩의 칩 선택 신호를 래치하여 커맨드 디코더로 전달하는 제1 래치부;
    상기 해당 칩의 상기 내부 클럭 신호에 응답하여 상기 제2 신호 라인으로 전달된 상기 제2 반도체 칩의 칩 선택 신호를 래치하여 상기 커맨드 디코더로 전달하는 제2 래치부; 및
    상기 해당 칩의 상기 칩 식별 신호 및 상기 해당 칩으로 인가되는 커맨드 신호에 응답하여 상기 자기 커맨드 신호 또는 상기 모든 커맨드 신호를 발생하는 상기 커맨드 디코더를 구비하는 것을 특징으로 하는 반도체 장치.
  25. 제23항에 있어서,
    상기 제1 반도체 칩은 상기 관통 전극과 연결되지 않는 전극 패드를 통하여 외부 채널과 연결되는 것을 특징으로 하는 반도체 장치.
  26. 관통 전극을 통해 서로 연결되는 제1 반도체 칩과 적어도 하나의 제2 반도체 칩이 적층되는 반도체 장치에서,
    상기 제1 반도체 칩에서는 커맨드, 어드레스, 데이터 입력 또는 데이터 출력과 관련되는 신호와 연결되는 상기 관통 전극을 바이패스시키고, 상기 제2 반도체 칩에서는 상기 커맨드, 상기 어드레스, 상기 데이터 입력 또는 상기 데이터 출력과 관련되는 신호와 연결되는 상기 관통 전극을 통과시키는 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각은,
    상기 커맨드, 상기 어드레스, 상기 데이터 입력 또는 상기 데이터 출력과 관련되는 신호를 전달하는 제1 경로와 제2 경로를 포함하고,
    상기 제1 경로는 해당 칩들의 칩 식별 신호에 응답하여 상기 커맨드, 상기 어드레스, 상기 데이터 입력 또는 상기 데이터 출력과 관련되는 신호를 수신하는 제1 인버터를 포함하고,
    상기 제2 경로는 상기 해당 칩들의 상기 칩 식별 신호에 응답하여 상기 커맨드, 상기 어드레스, 상기 데이터 입력 또는 상기 데이터 출력과 관련되는 신호를 수신하는 버퍼, 상기 버퍼 출력과 상기 관통 전극에 연결되는 래치부, 상기 래치부 출력을 입력하는 제2 인버터, 그리고 상기 칩 식별 신호에 응답하여 상기 제2 인버터 출력을 입력하는 제3 인버터를 포함하고,
    상기 제1 인버터의 출력과 상기 제3 인버터의 출력을 입력하는 제5 인버터를 구비하는 것을 특징으로 하는 반도체 장치.
  28. 제26항에 있어서,
    상기 제1 반도체 칩은 상기 관통 전극과 연결되지 않는 전극 패드를 통하여 외부 채널과 연결되는 것을 특징으로 하는 반도체 장치.
  29. 동종의 반도체 칩들이 적층되고, 상기 반도체 칩 별로 서로 다른 회로 구성을 갖는 반도체 장치에 있어서,
    상기 반도체 칩 별로 칩 식별 신호를 부여하는 수단; 및
    상기 칩 식별 신호를 수신하여 상기 반도체 칩 별로 구성 회로를 서로 다르게 구성하는 로직 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  30. 제29항에 있어서, 상기 반도체 장치는
    카운터를 채용하여 상기 반도체 칩 별로 상기 칩 식별 신호를 부여하는 것을 특징으로 하는 반도체 장치.
  31. 제29항에 있어서, 상기 반도체 칩들은
    상기 칩 식별 신호를 발생하는 칩 식별 퓨즈부를 구비하는 것을 특징으로 하는 반도체 장치.
  32. 제29항에 있어서, 상기 로직 회로는
    제1 회로;
    상기 제1 회로와는 다른 회로 구성을 갖는 제2 회로;
    입력 신호를 수신하고, 칩 식별 신호에 응답하여 상기 입력 신호를 상기 제1 회로 또는 상기 제2 회로로 선택적으로 전달하는 제1 먹스부;
    상기 칩 식별 신호에 응답하여 상기 제1 회로의 출력 또는 상기 제2 회로의 출력을 출력 신호로 선택적으로 출력하는 제2 먹스부를 구비하는 것을 특징으로 하는 반도체 장치.
  33. 제29항에 있어서, 상기 로직 회로는
    제1 반도체 칩의 제1 칩 식별 신호의 반전 신호와 상기 제1 반도체 칩의 제1 칩 선택 신호를 입력하는 제1 낸드 게이트;
    상기 제1 칩 식별 신호와 제1 반도체 칩의 제2 칩 선택 신호를 입력하는 제2 낸드 게이트;
    상기 제1 및 상기 제2 낸드 게이트들의 출력을 입력하여 상기 자신 칩 선택 신호를 발생하는 제1 오아 게이트;
    상기 제1 칩 식별 신호와 상기 제1 칩 선택 신호를 입력하는 제3 낸드 게이트;
    상기 제1 칩 식별 신호의 반전 신호와 상기 제2 칩 선택 신호를 입력하는 제4 낸드 게이트;
    상기 제3 및 상기 제4 낸드 게이트들의 출력을 입력하여 상기 다른 칩 선택 신호를 발생하는 제2 오아 게이트; 및
    상기 자신 칩 선택 신호와 상기 다른 칩 선택 신호를 입력하여 모든 칩 선택 신호를 발생하는 제3 오아 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  34. 제29항에 있어서, 상기 로직 회로는
    상기 반도체 칩 별로 웨이퍼 레벨 테스트에 사용되는 회로 블락과 패키지 레벨 테스트에 사용되는 회로 블락을 구분하는 것을 특징으로 하는 반도체 장치.
  35. 제34항에 있어서, 상기 웨이퍼 레벨 테스트에 사용되는 커맨드 경로 상의 회로 블락은,
    커맨드를 수신하는 커맨드 패드;
    상기 커맨드를 입력하는 입력 버퍼;
    상기 칩 식별 신호에 응답하여 상기 커맨드를 제1 신호 라인으로 전달하는 드라이버; 및
    제2 신호 라인의 클럭 신호에 응답하여 상기 제1 신호 라인의 상기 커맨드를 래치하는 래치부로 구성되고,
    상기 패키지 레벨 테스트에 사용되는 상기 커맨드 경로 상의 회로 블락은 상기 제1 신호 라인과 연결되는 관통 전극을 통하여 마스터 칩으로부터 전달되는 커맨드를 래치하는 상기 래치부로 구성되는 것을 특징으로 하는 반도체 장치.
  36. 제35항에 있어서, 상기 웨이퍼 레벨 테스트에 사용되는 클럭 경로 상의 회로 블락은,
    클럭 패드로 수신되는 클럭 신호를 입력하는 클럭 입력 버퍼;
    상기 칩 식별 신호에 응답하여 상기 클럭 신호를 상기 제2 신호 라인으로 전달하는 드라이버; 및
    상기 제2 신호 라인의 클럭 신호를 내부 회로로 전달하는 버퍼부로 구성되고,
    상기 패키지 레벨 테스트에 사용되는 상기 클럭 경로 상의 회로 블락은 상기 제2 신호 라인과 연결되는 관통 전극을 통하여 상기 마스터 칩으로부터 전달되는 클럭 신호를 상기 내부 회로로 전달하는 상기 버퍼부로 구성되는 것을 특징으로 하는 반도체 장치.
  37. 제35항에 있어서, 상기 웨이퍼 레벨 테스트에 사용되는 데이터 경로 상의 회로 블락은,
    데이터를 수신하는 데이터 패드;
    상기 데이터를 입력하는 데이터 입력 버퍼;
    상기 칩 식별 신호에 응답하여 상기 데이터를 제1 신호 라인으로 전달하는 드라이버; 및
    제2 신호 라인의 데이터 스트로브 신호에 응답하여 상기 제1 신호 라인의 데이터를 래치하는 래치부로 구성되고,
    상기 패키지 레벨 테스트에 사용되는 상기 데이터 경로 상의 회로 블락은 상기 제1 신호 라인과 연결되는 관통 전극을 통하여 마스터 칩으로부터 전달되는 데이터를 래치하는 상기 래치부로 구성되는 것을 특징으로 하는 반도체 장치.
  38. 제37항에 있어서, 웨이퍼 레벨 테스트에 사용되는 데이터 스트로브 신호 경로 상의 회로 블락은,
    데이터 스트로브 신호 패드로 수신되는 상기 데이터 스트로브 신호을 입력하는 입력 버퍼;
    상기 칩 식별 신호에 응답하여 데이터 스트로브 신호를 상기 제2 신호 라인으로 전달하는 드라이버; 및
    상기 제2 신호 라인의 상기 데이터 스트로브 신호를 내부 회로로 전달하는 버퍼부로 구성되고,
    상기 패키지 레벨 테스트에 사용되는 상기 데이터 스트로브 신호 경로 상의 회로 블락은 상기 제2 신호 라인과 연결되는 관통 전극을 통하여 상기 마스터 칩으로부터 전달되는 데이터 스트로브 신호를 상기 내부 회로로 전달하는 상기 버퍼부로 구성되는 것을 특징으로 하는 반도체 장치.
  39. 제29항에 있어서, 상기 로직 회로는
    상기 반도체 칩 별로 입출력 타입을 드라이버 또는 리시버로 구분하는 것을 특징으로 하는 반도체 장치.
  40. 제39항에 있어서, 상기 로직 회로는
    상기 칩 식별 신호에 응답하여 입력 신호를 구동하여 제1 신호 라인으로 전달하는 상기 드라이버; 및
    상기 칩 식별 신호에 응답하여 상기 제1 신호 라인의 상기 입력 신호를 입력하는 입력 버퍼를 구비하고,
    상기 입력 버퍼는 상기 제1 신호 라인과 연결되는 관통 전극을 통하여 마스터 칩으로부터 전달되는 입력 신호를 입력하는 상기 리시버로 동작하는 것을 특징으로 하는 반도체 장치.
  41. 제40항에 있어서, 상기 드라이버는
    상기 입력 신호와 상기 칩 식별 신호를 입력하는 노아 게이트;
    상기 칩 식별 신호를 입력하는 인버터;
    상기 입력 신호와 상기 인버터 출력을 입력하는 낸드 게이트;
    전원 전압에 그 소스가 연결되고, 상기 낸드 게이트의 출력에 그 게이트가 연결되고, 상기 제1 신호 라인에 그 드레인이 연결되는 피모스 트랜지스터; 및
    접지 전압에 그 소스가 연결되고, 상기 노아 게이트의 출력에 그 게이트가 연결되고, 상기 제1 신호 라인에 그 드레인이 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  42. 제40항에 있어서, 상기 입력 버퍼부는
    상기 제1 신호 라인으로 전달되는 상기 입력 신호와 상기 칩 식별 신호를 입력하는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 입력하는 인버터를 구비하는 것을 특징으로 하는 반도체 장치.
  43. 다수개의 반도체 칩들이 적층되는 반도체 장치에 있어서, 상기 반도체 칩 각각은
    상기 반도체 칩의 제1 면에 형성된 전극 패드와 관통 전극 패드;
    상기 관통 전극 패드와 연결되고, 상기 반도체 칩을 관통하여 상기 반도체 칩의 제2 면으로 돌출되어 형성된 관통 전극;
    상기 반도체 칩의 상기 제2 면에 도포된 분리막; 및
    상기 전극 패드와 상기 관통 전극 패드에 접촉하는 범프들을 구비하는 것을 특징으로 하는 반도체 장치.
  44. 제43항에 있어서, 상기 반도체 장치는
    상기 관통 전극 패드의 높이와 상기 관통 전극의 돌출 높이는 서로 같게 형성되고, 상기 범프의 두께는 상기 관통 전극 패드의 높이 또는 상기 관통 전극의 상기 돌출 높이 보다 작게 형성되는 것을 특징으로 하는 반도체 장치.
  45. 제43항에 있어서,
    상기 반도체 칩들은 동종의 반도체 칩들인 것을 특징으로 하는 반도체 장치.
  46. 다수개의 반도체 칩들이 적층되는 반도체 장치에 있어서, 상기 반도체 칩 각각은
    상기 반도체 칩의 제1 면에 형성된 전극 패드와 관통 전극 패드;
    상기 관통 전극 패드와 연결되고, 상기 반도체 칩을 관통하여 상기 반도체 칩의 제2 면으로 돌출되어 형성된 관통 전극; 및
    상기 전극 패드와 상기 관통 전극 패드에 접촉하는 범프들을 구비하고,
    상기 관통 전극 패드의 높이와 상기 관통 전극의 돌출 높이는 서로 같게 형성되고, 상기 범프의 두께는 상기 관통 전극 패드의 높이 또는 상기 관통 전극의 상기 돌출 높이 보다 작게 형성되는 것을 특징으로 하는 반도체 장치.
  47. 제46에 있어서,
    상기 반도체 칩들은 동종의 반도체 칩들인 것을 특징으로 하는 반도체 장치.
  48. 다수개의 반도체 칩들이 적층되는 반도체 장치에서,
    상기 반도체 칩의 웨이퍼 테스트 중 셀 리페어 단계에서 상기 반도체 칩의 칩 식별 퓨즈를 커트하여 칩 식별 신호를 발생하고, 상기 칩 식별 신호에 응답하여 패키지 테스트되는 상기 반도체 칩을 프로브 패드를 이용하여 상기 웨이퍼 테스트할 수 있는 로직 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  49. 제48항에 있어서, 상기 로직 회로는
    웨이퍼 테스트 인에이블 신호가 인가되는 상기 프로브 패드; 및
    상기 웨이퍼 테스트 인에이블 신호에 응답하여 상기 반도체 칩의 상기 칩 식별 퓨즈의 커팅 신호 또는 마스터 칩의 칩 식별 신호를 상기 반도체 칩의 칩 식별 신호로 출력하는 먹스부를 구비하는 것을 특징으로 하는 반도체 장치.
  50. 제48에 있어서,
    상기 반도체 칩들은 동종의 반도체 칩들인 것을 특징으로 하는 반도체 장치.
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