KR20190087893A - 클럭을 공유하는 반도체 패키지 및 전자 시스템 - Google Patents

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KR20190087893A
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memory device
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Abstract

저전력 소비 특성을 갖는 전자 시스템에 적합하도록 클럭을 공유하는 반도체 패키지가 제공된다. 반도체 패키지는 하부 패키지 기판 상에 실장되는 메모리 콘트롤러를 포함하는 하부 패키지, 하부 패키지에 적층되고 상부 패키지 기판 상에 실장되는 메모리 장치를 포함하는 상부 패키지, 그리고 하부 패키지와 상부 패키지를 전기적으로 연결하는 다수의 수직 상호 연결들을 포함한다. 메모리 콘트롤러와 메모리 장치 사이의 독립된 데이터 인터페이스인 채널에 이용되는 제1 데이터 클럭은 메모리 콘트롤러의 전송부에서 출력되고 하부 패키지 기판 또는 상부 패키지 기판에 형성된 신호 라인에서 분기된다. 메모리 장치의 수신부들은 분기된 제1 데이터 클럭을 공유적으로 수신한다.

Description

클럭을 공유하는 반도체 패키지 및 전자 시스템 {Semiconductor package and electronic system with clock sharing}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 저전력 소비 특성을 갖는 전자 시스템에 적합한 반도체 패키지에 관한 것이다.
저전력 더블 데이터 레이트(Low Power Double Data Rate: LPDDR) 동기 다이나믹 랜덤 억세스 메모리(Synchronous Dynamic Random Access Memory: SDRAM) 등과 같은 모바일향(mobile-oriented) 반도체 메모리 장치는 스마트폰(smart phone), 태블릿(tablet) PC, 울트라 북(ultra book) 등과 같은 모바일 전자기기에 주로 사용된다. 모바일 전자기기에서 수행되는 멀티 태스킹 지원을 위해 모바일 운영체제(OS)의 용량이 커짐에 따라, 보다 더 저전력 소모 특성을 가지면서 고속 동작 성능을 지닌 모바일 전자기기가 요망된다.
모바일 전자기기에 어플리케이션 프로세서(Application processor: AP)가 멀티 코어 중의 하나로 탑재되는 경우에 LPDDR SDRAM 등과 같은 반도체 메모리 장치는 AP의 작업용 메모리로서 활용될 수 있다. LPDDR SDRAM은 라이트 동작 모드 또는 리드 동작 모드에서 AP로부터 제공되는 시스템 클럭과 데이터 클럭들을 수신할 수 있다. 시스템 클럭은 데이터 입출력 동작을 수행하기 위해 인가되는 커맨드나 어드레스의 전송 레이트에 관련된 클럭이고, 데이터 클럭들은 복수의 데이터의 입출력 레이트에 관련된 클럭이다. 데이터 클럭들은 시스템 클럭보다 빠르다.
모바일 전자기기의 동작 속도에 아무런 지장을 주지 않는 범위에서, AP에서 출력되는 데이터 클럭들의 수를 줄일 수 있다면 출력되지 않는 데이터 클럭들은 클럭킹되지 않으므로, 그에 따라 모바일 전자기기의 전력 소모량을 줄일 수 있을 것이다.
본 발명의 목적은 저전력 소비 특성을 갖는 전자 시스템에 적합한 반도체 패키지를 제공하는 데 있다.
본 발명의 실시예들에 따른 반도체 패키지는, 하부 패키지 기판 상에 실장되는 메모리 콘트롤러를 포함하는 하부 패키지, 하부 패키지에 적층되고 상부 패키지 기판 상에 실장되는 메모리 장치를 포함하는 상부 패키지, 그리고 하부 패키지와 상부 패키지를 전기적으로 연결하는 다수의 수직 상호 연결들을 포함하고, 메모리 콘트롤러와 메모리 장치 사이의 독립된 데이터 인터페이스인 채널에 이용되는 제1 데이터 클럭은 메모리 콘트롤러에서 출력되어 분기되고, 분기된 제1 데이터 클럭은 메모리 장치로 제공된다.
본 발명의 실시예들에 따른 반도체 패키지는, 하부 패키지 기판 내에 매립되는 메모리 콘트롤러를 포함하는 하부 패키지, 상부 패키지 기판 상에 실장되는 메모리 장치를 포함하는 상부 패키지, 그리고 하부 패키지의 상부 표면에 인접하여 형성되고 메모리 콘트롤러의 연결 단자들과 메모리 장치의 연결 단자들을 전기적으로 연결하는 상부 재배선 인터포저를 포함하고, 메모리 콘트롤러와 메모리 장치 사이의 독립된 데이터 인터페이스인 채널에 이용되는 제1 데이터 클럭은 메모리 콘트롤러에서 출력되어 분기되고, 분기된 제1 데이터 클럭은 메모리 장치로 제공된다.
본 발명의 실시예들에 따른 반도체 패키지는, 인터포저, 인터포저 상에 실장되는 메모리 콘트롤러, 그리고 인터포저 상에 메모리 콘트롤러와 수평 방향으로 실장되는 메모리 장치를 포함하고, 메모리 콘트롤러와 메모리 장치 사이의 독립된 데이터 인터페이스인 채널에 이용되는 제1 데이터 클럭은 메모리 콘트롤러에서 출력되어 분기되고, 분기된 제1 데이터 클럭은 메모리 장치로 제공된다.
본 발명의 반도체 패키지들에 따르면, 메모리 콘트롤러와 메모리 장치 사이의 채널에 이용되는 데이터 클럭들 중 하나의 데이터 클럭이 메모리 콘트롤러에서 출력되어 분기되고 나머지 데이터 클럭들은 출력되지 않도록 넌-클럭킹 동작되므로 전력 소모가 최소화 또는 줄어든다. 또한, 분기된 데이터 클럭이 메모리 장치에 공유적으로 수신됨에 따라 나머지 데이터 클럭들에 할당 예정된 신호 배선 공간을 데이터 신호 배선에 이용할 수 있으므로 데이터 신호 배선 간의 이격 공간이 보다 넓어져서 데이터 신호 충실도가 향상될 수 있다.
도 1은 본 발명의 개념을 설명하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템의 일부를 보여주는 구체적인 블록도이다.
도 3은 본 발명의 실시예에 따른 메모리 시스템을 설명하는 블록도이다.
도 4는 도 3의 메모리 시스템의 일부를 보여주는 구체적인 블록도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 패키지-온-패키지(package-on-package: PoP) 반도체 패키지의 구성을 나타낸 블록도들이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 PoP 반도체 패키지의 구성을 나타낸 블록도들이다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 반도체 패키지들을 나타낸 개념도들이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 설명하는 블록도이다.
도 9는 도 8의 메모리 시스템의 일부를 보여주는 구체적인 블록도이다.
도 10 및 도 11은 본 발명의 실시예에 따른 메모리 시스템을 설명하는 블록도들이다.
도 12 및 도 13은 본 발명의 실시예에 따른 메모리 시스템을 설명하는 블록도들이다.
도 14는 모바일 전자기기에 적용된 본 발명의 응용예를 도시한 블록도이다.
도 1은 본 발명의 개념을 설명하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110)와 메모리 장치(120)를 포함할 수 있다. 메모리 시스템(100)은 개인용 컴퓨터(Personal Computor: PC) 또는 모바일 전자기기 내에 포함되도록 구현될 수 있다. 모바일 전자기기는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(Personal Digital Assistant), EDA(Enterprise Digital Assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(Portable Multimedia Player), PND(Personal Navigation Device 또는 Portable Navigation Device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(Mobile Internet Device(MID)), 웨어러블 컴퓨터, 사물 인터넷(Internet of Things(IoT)) 장치, 만물 인터넷(Internet of Everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다.
메모리 콘트롤러(110)는 집적 회로(IC), 시스템 온 칩(System on Chip: SoC), 어플리케이션 프로세서(Application Processor: AP), 모바일 AP, 칩셋(chipset), 또는 칩들의 집합으로 구현될 수 있다. 메모리 콘트롤러(110)는 램(RAM), 중앙 처리 유닛(Central Processing Unit: CPU), 그래픽 처리 유닛 (Graphics Processing Unit: GPU), 및/또는 모뎀(modem)을 포함할 수 있다. 일부 실시예들에 있어서, 메모리 콘트롤러(110)는 모뎀의 기능과 AP의 기능을 수행할 수 있다.
메모리 장치(120)는 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 RAM(Random Access Memory), DRAM(Dynamic RAM), 또는 SRAM (Static RAM)으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 메모리 장치(120)는 Wide I/O DRAM, LPDDR DRAM 등으로 구현될 수 있다.
휘발성 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다. 이와 대조적으로, 자기 랜덤 억세스 메모리(Magnetic RAM: MRAM)과 같은 불휘발성 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지할 수 있다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 메모리 장치가 선호적으로 사용될 수 있다. 특히, STT-MRAM(Spin Transfer Torque MRAM)이 메모리를 구성하는 경우에 DRAM이 갖는 빠른 응답 시간의 장점에 더하여 MRAM이 갖는 불휘발성 장점이 부가될 수 있다. STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. MTJ 소자는 2개의 자성층들(고정층(fixed layer), 자유층(free layer))과 자성층들 사이의 터널층을 기본적으로 포함할 수 있다. 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.
실시예에 따라, 메모리 장치(120)는 불휘발성 메모리 장치로 구현될 수 있다. 예시적으로, 메모리 장치(120)는 EEPROM(electrically erasable programmable read-only memory), 플래시(flash) 메모리, MRAM, STT-MRAM, FeRAM(ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM(RRAM)), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(Polymer RAM (PoRAM)), 나노 부유 게이트 메모리(Nano Floating Gate Memory(NFGM)), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(molecular electronics memory device), 또는 절연 저항 변화 메모리(insulator resistance change memory) 등으로 구현될 수 있다.
메모리 콘트롤러(110)는 메모리 장치(120)에 저장된 데이터를 독출하도록 또는 메모리 장치(120)에 데이터를 기입하도록 메모리 장치(120)를 제어할 수 있다. 메모리 콘트롤러(110)는 메모리 장치(120)에 커맨드와 어드레스를 제공함으로써, 메모리 장치(120)에 대한 기입 또는 독출 동작을 제어할 수 있다. 또한, 기입 동작을 위한 데이터와 독출된 데이터가 메모리 콘트롤러(110)와 메모리 장치(120) 사이에서 송수신될 수 있다.
메모리 콘트롤러(110)는 데이터 입출력을 제어하기 위하여, 다수의 데이터 클럭쌍들(WCK0, WCKB0, WCK1, WCKB1)을 생성하는 데이터 클럭 생성부(111)를 포함하고, 생성된 데이터 클럭쌍들(WCK0, WCKB0, WCK1, WCKB1)을 신호 라인들(131~134)을 통해 메모리 장치(120)로 인가할 수 있다. 제1 데이터 클럭쌍(WCK0, WCKB0)은 서로 상보적 위상을 갖는 차동 신호들의 형태로 구성되고, 제2 데이터 클럭쌍(WCK1, WCKB1)도 서로 상보적 위상을 갖는 차동 신호들의 형태로 구성될 수 있다.
메모리 콘트롤러(110)는 제1 및 제2 포트들(C1, C2)을 통해 제1 데이터 클럭쌍(WCK0, WCKB0)을 제1 및 제2 신호 라인들(131, 132)로 전송할 수 있다. 메모리 장치(120)는 제1 및 제2 신호 라인들(131, 132)로 전송되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 제1 및 제2 포트들(M1, M2)을 통해 수신할 수 있다. 메모리 장치(120)는 제1 데이터 버스(135)를 통해 메모리 콘트롤러(110)로부터 제1 데이터 클럭쌍(WCK0, WCKB0)에 동기되는 제1 데이터 그룹(DQ[0:7])을 수신할 수 있다. 메모리 장치(120)는 수신된 제1 데이터 그룹(DQ[0:7])을 메모리 셀 어레이(121)의 메모리 셀들에 제1 데이터 클럭쌍(WCK0, WCKB0)의 동작 속도로 저장할 수 있다.
메모리 콘트롤러(110)는 제3 및 제4 포트들(C3, C4)을 통해 제2 데이터 클럭쌍(WCK1, WCKB1)을 제3 및 제4 신호 라인들(133, 134)로 전송할 수 있다. 메모리 장치(120)는 제3 및 제4 신호 라인들(133, 134)로 전송되는 제2 데이터 클럭쌍(WCK1, WCKB1)을 제3 및 제4 포트들(M3, M4)을 통해 수신할 수 있다. 메모리 장치(120)는 제2 데이터 버스(136)를 통해 메모리 콘트롤러(110)로부터 제2 데이터 클럭쌍(WCK1, WCKB1)에 동기되는 제2 데이터 그룹(DQ[8:15])을 수신할 수 있다. 메모리 장치(120)는 수신된 제2 데이터 그룹(DQ[8:15])을 메모리 셀 어레이(121)의 메모리 셀들에 제2 데이터 클럭쌍(WCK1, WCKB1)의 동작 속도로 저장할 수 있다.
제1 데이터 클럭쌍(WCK0, WCKB0)과 제2 데이터 클럭쌍(WCK1, WCKB1) 각각은, 제1 데이터 그룹(DQ[0:7])과 제2 데이터 그룹(DQ[8:15])으로 구성된 바이트 단위의 데이터 입출력을 제어하는 것으로 설명되고 있으나, 이에 한정되는 것은 아니다. 제1 데이터 그룹(DQ[0:7])과 제2 데이터 그룹(DQ[8:15])은 메모리 콘트롤러(110)와 메모리 장치(120) 사이의 데이터 인터페이스 관점에서 하나의 채널을 구성할 수 있다. 채널은 독립된 데이터 인터페이스를 의미할 수 있다. 본 실시예에서는 하나의 채널에 제1 데이터 클럭쌍(WCK0, WCKB0)과 제2 데이터 클럭쌍(WCK1, WCKB1)이 제공되는 예에 대하여 설명되고 있으나, 이에 한정되는 것은 아니다.
도 2는 도 1의 메모리 시스템의 일부를 보여주는 구체적인 블록도이다.
도 1과 연계하여 도 2를 참조하면, 메모리 콘트롤러(110)는 제1 데이터 클럭쌍(WCK0, WCKB0)과 제2 데이터 클럭쌍(WCK1, WCKB1)을 전송하는 제1 전송부(212)와 제2 전송부(214)를 포함할 수 있다. 제1 전송부(212)는 데이터 클럭 생성부(111)에서 생성된 제1 데이터 클럭쌍(WCK0, WCKB0)을 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)로 출력할 수 있다. 제2 전송부(214)는 데이터 클럭 생성부(111)에서 생성된 제2 데이터 클럭쌍(WCK1, WCKB1)을 메모리 콘트롤러(110)의 제3 및 제4 포트들(C3, C4)로 출력할 수 있다.
메모리 콘트롤러(110)의 제1 내지 제4 포트들(C1~C4)과 메모리 장치(120)의 제1 내지 제4 포트들(M1~M4) 사이에는 제1 내지 제4 신호 라인들(131~134)이 라우트(route)되어 있다. 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)로 출력되는 제1 데이터 클럭쌍(WCK0, WCKB0)은 제1 및 제2 신호 라인들(131, 132)을 통해 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)로 입력되고, 메모리 콘트롤러(110)의 제3 및 제4 포트들(C3, C4)로 출력되는 제2 데이터 클럭쌍(WCK1, WCKB1)은 제3 및 제4 신호 라인들(133, 134)을 통해 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)로 입력될 수 있다.
메모리 장치(120)는 제1 데이터 클럭쌍(WCK0, WCKB0)과 제2 데이터 클럭쌍(WCK1, WCKB1)을 수신하는 제1 수신부(222)와 제2 수신부(224)를 포함할 수 있다. 제1 수신부(222)는 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 수신하고, 제2 수신부(224)는 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)로 입력되는 제2 데이터 클럭쌍(WCK1, WCKB1)을 수신할 수 있다.
메모리 장치(120)는 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)로 입력된 제1 데이터 클럭쌍(WCK0, WCKB0)에 동기되는 제1 데이터 그룹(DQ[0:7])을 제1 데이터 버스(135)를 통해 메모리 콘트롤러(110)로부터 수신할 수 있다. 메모리 장치(120)는 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)로 입력된 제2 데이터 클럭쌍(WCK1, WCKB1)에 동기되는 제2 데이터 그룹(DQ[8:15])을 제2 데이터 버스(136)를 통해 메모리 콘트롤러(110)로부터 수신할 수 있다.
메모리 장치(120)에서, 제1 데이터 그룹(DQ[0:7])은 제1 데이터 클럭쌍(WCK0, WCKB0)의 동작 속도로 메모리 셀 어레이(121)의 메모리 셀들에 저장되고, 제2 데이터 그룹(DQ[8:15])은 제2 데이터 클럭쌍(WCK1, WCKB1)의 동작 속도로 메모리 셀 어레이(121)의 메모리 셀들에 저장될 수 있다. 제1 데이터 그룹(DQ[0:7])과 제2 데이터 그룹(DQ[8:15])은 하나의 채널에 포함되므로, 제1 데이터 클럭쌍(WCK0, WCKB0)의 동작 속도와 제2 데이터 클럭쌍(WCK1, WCKB1)의 동작 속도는 동일할 수 있다. 예시적으로, 제1 데이터 클럭쌍(WCK0, WCKB0)과 제2 데이터 클럭쌍(WCK1, WCKB1)은 동일하게 1.6GHz, 3.2GHz, 6.4GHz 등의 클럭 주파수를 가질 수 있다.
제1 데이터 클럭쌍(WCK0, WCKB0)과 제2 데이터 클럭쌍(WCK1, WCKB1)의 클럭 주파수가 증가하면, 제1 데이터 클럭쌍(WCK0, WCKB0)과 제2 데이터 클럭쌍(WCK1, WCKB1)을 전송하는 제1 및 제2 전송부들(212, 214)에서 클럭킹에 따른 전류 소모량이 증가될 수 있다. 또한, 제1 데이터 클럭쌍(WCK0, WCKB0)과 제2 데이터 클럭쌍(WCK1, WCKB1)을 수신하는 제1 및 제2 수신부들(222, 224)에서 클럭킹에 따른 전류 소모량이 증가될 수 있다. 이러한 전류 소모량은 메모리 콘트롤러(110)와 메모리 장치(120)에서 소비되는 전력을 증가시키고, 결과적으로 메모리 시스템(100)의 소비 전력을 증가시킬 수 있다.
그런데, 메모리 장치(120)에서 제1 데이터 클럭쌍(WCK0, WCKB0)과 제2 데이터 클럭쌍(WCK1, WCKB1) 중 하나를 공유적으로 수신하여 제1 데이터 그룹(DQ[0:7])과 제2 데이터 그룹(DQ[8:15])의 데이터 기입 동작을 수행할 수 있다면, 메모리 콘트롤러(110)의 제1 및 제2 전송부들(212, 214) 중 어느 하나는 클럭킹할 필요가 없을 것이다. 예시적으로, 제2 전송부(214)가 클럭킹하지 않게 되면, 제2 전송부(214)의 넌-클럭킹 동작에 의해 메모리 콘트롤러(110)의 전류 소모량이 줄어들어 메모리 시스템(100)의 소비 전력을 줄일 수 있을 것이다. 다른 예로, 제1 전송부(212)가 클럭킹하지 않게 되면, 제1 전송부(212)의 넌-클럭킹 동작에 의해 메모리 콘트롤러(110)의 전류 소모량이 줄어들어 메모리 시스템(100)의 소비 전력을 줄일 수 있을 것이다. 또한, 제1 데이터 클럭쌍(WCK0, WCKB1)이 메모리 장치(120)에 공유적으로 수신되는 경우, 넌-클럭킹되는 제2 데이터 클럭쌍(WCK1, WCKB1)에 할당 예정된 반도체 패키지의 신호 배선 공간을 제1 데이터 그룹(DQ[0:7])과 제2 데이터 그룹(DQ[8:15])의 신호 배선에 이용할 수 있으므로 데이터 신호 배선 간의 공간이 보다 넓어질 수 있다. 이에 따라, 제1 데이터 그룹(DQ[0:7])과 제2 데이터 그룹(DQ[8:15])의 신호 충실도(signal integrity)가 향상될 수 있을 것이다.
도 3은 본 발명의 실시예에 따른 메모리 시스템을 설명하는 블록도이다. 도 3의 메모리 시스템(300)은 도 1의 메모리 시스템(100)과 비교하여, 메모리 콘트롤러(110)의 제1 내지 제4 포트들(C1~C4)과 메모리 장치(120)의 제1 내지 제4 포트들(M1~M4) 사이에 연결되는 신호 라인들(331, 332)의 라우팅이 다르고, 메모리 콘트롤러(110)에 제어 회로(310)가 추가된다는 점에서 차이가 있고, 나머지 구성 요소들은 거의 동일하다. 이하, 도 1와의 차이점을 중심으로 설명된다.
도 3을 참조하면, 메모리 콘트롤러(110)는 제1 및 제2 포트들(C1, C2)을 통해 제1 데이터 클럭쌍(WCK0, WCKB0)을 제1 및 제2 신호 라인들(331, 332)로 전송할 수 있다. 메모리 장치(120)는 제1 및 제2 신호 라인들(331, 332)로 전송되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 제1 내지 제4 포트들(M1~M4)을 통해 수신할 수 있다.
메모리 콘트롤러(110)에서, 데이터 클럭 생성부(111)는 데이터 입출력을 제어하기 위한 제1 및 제2 데이터 클럭쌍들(WCK0, WCKB1, WCK1, WCKB1)을 생성할 수 있다. 데이터 클럭 생성부(111)에서 생성된 제1 데이터 클럭쌍(WCK0, WCKB0)은 제1 및 제2 포트들(C1, C2)을 통해 제1 및 제2 신호 라인들(331, 332)로 출력되지만, 제2 데이터 클럭쌍(WCK1, WCKB1)은 제3 및 제4 포트들(C3, C4)로 출력되지 않는다. 메모리 콘트롤러(110)는 제어 회로(310)를 이용하여 제2 데이터 클럭쌍(WCK1, WCKB1)이 메모리 콘트롤러(110)의 제3 및 제4 포트들(C3, C4)로 출력되지 않도록 제어할 수 있다.
메모리 장치(120)는 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)에 동기되는 제1 데이터 그룹(DQ[0:7])을 제1 데이터 버스(135)를 통해 메모리 콘트롤러(110)로부터 수신할 수 있다. 메모리 장치(120)는 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)에 동기되는 제2 데이터 그룹(DQ[8:15])을 제2 데이터 버스(136)를 통해 메모리 콘트롤러(110)로부터 수신할 수 있다.
도 4는 도 3의 메모리 시스템의 일부를 보여주는 구체적인 블록도이다.
도 3과 연계하여 도 4를 참조하면, 메모리 콘트롤러(110)는 제1 전송부(212)와 제2 전송부(214)를 포함할 수 있다. 제1 전송부(212)는 데이터 클럭 생성부(111)에서 생성된 제1 데이터 클럭쌍(WCK0, WCKB0)을 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)로 출력할 수 있다. 제2 전송부(214)는 제어 회로(310)에서 제공되는 제어 신호(DISABLE)에 응답하여 디세이블될 수 있다. 이에 따라, 데이터 클럭 생성부(111)에서 생성된 제2 데이터 클럭쌍(WCK1, WCKB1)은 메모리 콘트롤러(110)의 제3 및 제4 포트들(C3, C4)로 출력되지 않는다.
메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)과 메모리 장치(120)의 제1 내지 제4 포트들(M1~M4) 사이에는 제1 및 제2 신호 라인들(331, 332)이 라우트(route)되어 있다. 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)로 출력되는 제1 데이터 클럭쌍(WCK0, WCKB0)은 제1 및 제2 신호 라인들(331, 332)을 통해 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)과 제3 및 제4 포트들(M3, M4)로 입력될 수 있다.
메모리 장치(120)는 제1 수신부(222)와 제2 수신부(224)를 포함할 수 있다. 제1 수신부(222)는 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 수신하고, 제2 수신부(224)는 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 수신할 수 있다. 제1 수신부(222)는 수신된 제1 데이터 클럭쌍(WCK0, WCKB0)을 제1 데이터 그룹(DQ[0:7])과 상관되는 제1 데이터 클럭쌍(WCK0, WCKB0)으로서 장치(120) 내부로 제공할 수 있다. 제2 수신부(224)는 수신된 제1 데이터 클럭쌍(WCK0, WCKB0)을 수신하여 메모리 장치(120) 내부로 제공하는데, 제2 수신부(224)에서 출력되는 데이터 클럭쌍은 제2 데이터 그룹(DQ[8:15])과 상관되는 제2 데이터 클럭쌍(WCK1, WCKB1)으로서 제공할 수 있다.
메모리 장치(120)는 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)에 동기되는 제1 데이터 그룹(DQ[0:7])을 제1 데이터 버스(135)를 통해 메모리 콘트롤러(110)로부터 수신할 수 있다. 메모리 장치(120)는 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)에 동기되는 제2 데이터 그룹(DQ[8:15])을 제2 데이터 버스(136)를 통해 메모리 콘트롤러(110)로부터 수신할 수 있다. 메모리 장치(120)로 수신된 제1 데이터 그룹(DQ[0:7])은 제1 데이터 클럭쌍(WCK0, WCKB0)의 동작 속도로 메모리 셀 어레이(121)의 메모리 셀들에 저장되고, 제2 데이터 그룹(DQ[8:15])은 제2 데이터 클럭쌍(WCK1, WCKB1)의 동작 속도로 메모리 셀 어레이(121)의 메모리 셀들에 저장될 수 있다.
메모리 장치(120)에서, 제1 데이터 그룹(DQ[0:7])은 제1 데이터 클럭쌍(WCK0, WCKB0)에 따라 수신된 후 제1 데이터 클럭쌍(WCK0, WCKB0)에 따라 메모리 셀 어레이(121)의 메모리 셀들에 저장되고, 제2 데이터 그룹(DQ[8:15])은 제1 데이터 클럭쌍(WCK0, WCKB0)에 따라 수신된 후 제2 데이터 클럭쌍(WCK1, WCKB1)에 따라 메모리 셀 어레이(121)의 메모리 셀들에 저장될 수 있다.
메모리 장치(120)의 동작 주파수가 높아짐에 따라 데이터와 데이터 스트로브 신호 간의 타이밍 마진(tDQSS)이 타이트해진다. 이와 아울러, PCB(Printed Circuit Board) 상에서 제1 데이터 클럭쌍(WCK0, WCKB0)이 전달되는 신호 라인들(331, 332)은 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)과 연결되는 길이와 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)과 연결되는 길이가 일치하지 않고, 입력 커패시턴스 값도 다르므로 항상 스큐를 가지게 된다. 이에 따라, 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)에 연결된 제1 수신부(222)에서 출력되는 제1 데이터 클럭쌍(WCK0, WCKB0)과 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)에 연결된 제2 수신부(224)에서 출력되는 제2 데이터 클럭쌍(WCK1, WCKB1)은 스큐를 가질 수 있다. 이러한 스큐로 인하여 제1 데이터 그룹(DQ[0:7]) 또는 제2 데이터 그룹(DQ[8:15])의 기입 동작시 타이밍 마진 부족으로 오동작이 유발될 수 있다.
메모리 콘트롤러(110)는 제1 데이터 클럭쌍(WCK0, WCKB0)이 전송되는 신호 라인들(331, 332)로 인한 스큐를 고려하여, 제1 데이터 버스(135)로 전송된 제1 데이터 그룹(DQ[0:7])과 제2 데이터 버스(136)로 전송되는 제2 데이터 그룹(DQ[8:15])이 제1 데이터 클럭쌍(WCK0, WCKB0)에 동기되도록 제1 데이터 그룹(DQ[0:7]) 및/또는 제2 데이터 그룹(DQ[8:15])의 전송을 제어할 수 있다.
예시적으로, 메모리 콘트롤러(110)는 제어 회로(310)를 이용하여 제1 데이터 그룹(DQ[0:7]) 및/또는 제2 데이터 그룹(DQ[8:15])의 전송 시점을 선택적으로 지연시킬 수 있다. 또한, 메모리 콘트롤러(110)의 제어 회로(310)는 제1 데이터 클럭쌍(WCK0, WCKB0)이 전송되는 신호 라인들(331, 332)로 인한 스큐가 존재하더라도 제1 데이터 그룹(DQ[0:7]) 및 제2 데이터 그룹(DQ[8:15])의 기입 동작시 타이밍 마진이 충분하다고 판단되면, 제1 데이터 그룹(DQ[0:7]) 및 제2 데이터 그룹(DQ[8:15])의 전송 시점이 같도록 제어할 수 있다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 패키지-온-패키지(package-on-package: PoP) 반도체 패키지의 구성을 나타낸 블록도들이다. 도 5a 및 도 5b의 PoP 반도체 패키지(500a, 500b)는 도 3의 메모리 시스템(300)을 포함할 수 있다.
도 5a를 참조하면, PoP 반도체 패키지(500a)는 하부 패키지(500B)와 상부 패키지(500T)를 포함할 수 있다. 하부 패키지(500B)는 하부 패키지 기판(510) 상에 실장된 메모리 콘트롤러(110)를 포함할 수 있다. 메모리 콘트롤러(110)는 도전성 범프(511)에 의하여 하부 패키지 기판(510) 상에 실장될 수 있다. 도전성 범프(511)는 예를 들면, 무연 주석계 솔더볼이 이용될 수 있다. 메모리 콘트롤러(110)는 봉지 물질(encapsulation material)(512)에 의하여 봉지될 수 있다. 봉지 물질(512)은, 예를 들면, 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)일 수 있다.
메모리 콘트롤러(110)의 주위에는 다수의 수직 상호 연결들(vertical interconnection)(540)들 배치될 수 있다. 다수의 수직 상호 연결들(540)은 봉지 물질(512)을 관통하여 연장될 수 있다. 수직 상호 연결(540)은 수직 방향으로 적층된 하부 패키지(500B)와 상부 패키지(500T)를 전기적으로 연결할 수 있는 임의의 도전체를 의미할 수 있다. 일부 실시예들에 있어서, 수직 상호 연결(540)은 솔더 범프 또는 도전 플러그일 수 있다.
상부 패키지(500T)는 상부 패키지 기판(520) 상에 실장된 메모리 장치(120)를 포함할 수 있다. 메모리 장치(120)는 본딩 와이어들(530a, 530b)에 의하여 상부 패키지 기판(520)에 전기적으로 연결될 수 있다. 메모리 장치(120)는 봉지 물질(522)에 의하여 봉지될 수 있다. 봉지 물질(522)은, 예를 들면, 에폭시 몰딩 컴파운드일 수 있다.
앞서, 도 3에서 설명된 바와 같이, 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)로 출력되는 제1 데이터 클럭쌍(WCK0, WCKB0)은 제1 및 제2 신호 라인들(331, 332)을 통해 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)과 제3 및 제4 포트들(M3, M4)로 입력될 수 있다. 제1 데이터 클럭(WCK0)와 제1 상보 데이터 클럭(WCKB0)은 서로 상보적 위상을 갖는 차동 신호들이므로, 설명의 편의를 위하여, 본 실시예에서는 제1 데이터 클럭(WCK0)가 전송되는 제1 신호 라인(331)에 대하여 설명한다. 제1 데이터 클럭(WCK0)가 전송되는 제1 신호 라인(331)에 대한 설명은 제1 상보 데이터 클럭(WCKB0)가 전송되는 제2 신호 라인(332)에 동일하게 적용될 수 있다.
하부 패키지(500B)의 메모리 콘트롤러(110)는 도전성 범프(511)를 통하여 제1 데이터 클럭(WCK0)를 출력할 수 있다. 도전성 범프(511)는 메모리 콘트롤러(110)의 제1 포트(C1, 도 3)에 대응할 수 있다. 도전성 범프(511)는 하부 패키지 기판(510)에 형성된 제1 배선(514)을 통하여 제1 및 제2 수직 상호 연결들(540a, 540b)과 전기적으로 연결될 수 있다. 제1 및 제2 수직 상호 연결들(540a, 540b) 각각은 상부 패키지 기판(520)에 형성된 제2 배선들(524a, 524b)을 통하여 제1 및 제2 본딩 와이어들(530a, 530b)과 전기적으로 연결될 수 있다. 제2 배선들(524a, 524b)은 상부 패키지 기판(520)의 내부 및/또는 표면에 형성될 수 있다. 제1 및 제2 본딩 와이어들(530a, 530b)은 메모리 장치(120)의 제1 및 제2 패드들(550a, 550b)에 전기적으로 연결될 수 있다. 메모리 장치(120)의 제1 패드(550a)는 제1 포트(M1, 도 3)에 대응하고, 메모리 장치(120)의 제2 패드(550b)는 제3 포트(M3, 도 3)에 대응할 수 있다.
도 3과 연계하여, PoP 반도체 패키지(500a)는 메모리 콘트롤러(110)의 제1 포트(C1)에서 출력된 제1 데이터 클럭(WCK0)가 하부 패키지 기판(510)에 형성된 제1 배선(514)에서 분기됨을 볼 수 있다. 제1 배선(514)에서 분기된 제1 데이터 클럭(WCK0)은 제1 수직 상호 연결(540a), 제2 배선(524a) 그리고 제1 본딩 와이어(530a)로 구성되는 신호 라인(331)을 통하여 메모리 장치(120)의 제1 포트(M1)로 제공되고, 제2 수직 상호 연결(540b), 제2 배선(524b) 그리고 제2 본딩 와이어(530b)로 구성되는 신호 라인(331)을 통하여 메모리 장치(120)의 제3 포트(M3)로 제공될 수 있다.
도 5b를 참조하면, PoP 반도체 패키지(500b)는 도 5a의 PoP 반도체 패키지(500a)와 비교하여, 메모리 콘트롤러(110)에서 출력되는 제1 데이터 클럭(WCK0)가 상부 패키지 기판(520)에 형성된 제2 배선(524)에서 분기되어 메모리 장치(120)로 제공된다는 점에서 차이가 있고, 나머지 구성 요소들은 거의 동일하다. 이하, 도 5a와의 차이점을 중심으로 설명된다.
하부 패키지(500B)의 메모리 콘트롤러(110)는 도전성 범프(511)를 통하여 제1 데이터 클럭(WCK0)를 출력할 수 있다. 도전성 범프(511)는 하부 패키지 기판(510)에 형성된 제1 배선(514)을 통하여 수직 상호 연결(540)과 전기적으로 연결될 수 있다. 수직 상호 연결(540)은 상부 패키지 기판(520)에 형성된 제2 배선(524)을 통하여 제1 및 제2 본딩 와이어들(530a, 530b)과 전기적으로 연결될 수 있다. 제1 및 제2 본딩 와이어들(530a, 530b)은 메모리 장치(120)의 제1 및 제2 패드들(550a, 550b)에 전기적으로 연결될 수 있다.
도 3과 연계하여, PoP 반도체 패키지(500b)는 메모리 콘트롤러(110)의 제1 포트(C1)에서 출력된 제1 데이터 클럭(WCK0)가 하부 패키지 기판(510)에 형성된 제1 배선(514)과 수직 상호 연결(540)을 통하여 상부 패키지 기판(520)에 형성된 제2 배선(524)으로 전달되고 제2 배선(524)에서 분기되어 메모리 장치(120)로 제공될 수 있다. 제2 배선(524)에서 분기된 제1 데이터 클럭(WCK0)은 제1 본딩 와이어(530a)을 통하여 메모리 장치(120)의 제1 포트(M1)로 제공되고, 제2 본딩 와이어(530b)을 통하여 메모리 장치(120)의 제3 포트(M3)로 제공될 수 있다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 PoP 반도체 패키지의 구성을 나타낸 블록도들이다. 도 6a 내지 도 6c의 PoP 반도체 패키지(600a, 600b, 600c)는 도 3의 메모리 시스템(300)을 포함할 수 있다.
도 6a를 참조하면, PoP 반도체 패키지(600a)는 상부 패키지(600T) 및 하부 패키지(600B)를 포함할 수 있다.
상부 패키지(600T)는 상부 패키지 기판(620) 상에 실장된 메모리 장치(120)를 포함할 수 있다. 메모리 장치(120)는 본딩 와이어들(630a, 630b)에 의하여 상부 패키지 기판(620)에 전기적으로 연결될 수 있다. 메모리 장치(120)는 봉지 물질(622)에 의하여 봉지될 수 있다.
하부 패키지(600B)는 하부 패키지 기판(610) 내에 매립된 메모리 콘트롤러(110)를 포함할 수 있다. 하부 패키지(600B)는 상부 표면 및 하부 표면에 인접하여 상부 재배선 인터포저(redistribution interposer)(614) 및 하부 재배선 인터포저(612)를 가질 수 있다. 상부 재배선 인터포저(614) 및 하부 재배선 인터포저(612)는 메모리 콘트롤러(110)의 연결 단자(611a, 611b)를 상부 패키지(600T) 및/또는 외부 장치와 전기적으로 연결하도록 구성될 수 있다.
도 6a에서 상부 재배선 인터포저(614)와 하부 재배선 인터포저(612)는 각각 1개 층으로 이루어진 것으로 도시되었지만, 복수의 층으로 이루어질 수도 있다. 상부 재배선 인터포저(614)는 상부 재배선층(redistribution layer)이라 칭하고, 하부 재배선 인터포저(612)는 상부 재배선층이라 칭할 수 있다. 반도체가 고집적화됨에 따라 인쇄 회로 기판으로는 그러한 집적도를 수용하지 못하는 경우가 빈번하게 발생하며, 이를 해결하기 위해 인터포저를 반도체 칩과 패키지 기판 사이에 개재시키는 패키지 구조물이 사용되고 있다. 실리콘 기판을 사용하는 인터포저는 미세 가공에 유리하지만 제조가 까다롭고 비용이 많이 들기 때문에 상대적으로 저렴한 재배선 인터포저가 사용될 수 있다. 상부 재배선 인터포저(614) 및 하부 재배선 인터포저(612)는 절연체인 패시베이션층을 증착에 의하여 형성하고, 도전체 배선을 패터닝 또는 도금을 통해 형성함으로써 얻어질 수 있다.
하부 패키지 기판(610) 내에는 상부 재배선 인터포저(614)의 단자들과 하부 재배선 인터포저(612)의 단자들을 연결하는 비아 구조물들이 수직 상호 연결들(640)로서 제공될 수 있다. 도 6a에서는 비아 구조물들의 수직 상호 연결들(640)이 필라 형태를 갖는 것으로 도시되었지만, 수직 상호 연결들(640)은 테이퍼진(tapered) 형태를 가질 수도 있고, 2단 이상의 다단이 결합된 형태를 가질 수도 있다. 상부 재배선 인터포저(614)의 단자들은 상부 패키지(600T)와의 연결 단자들(662)과 접속되고, 하부 재배선 인터포저(612)의 단자들은 외부 장치와의 연결 단자들(660)과 접속될 수 있다.
하부 패키지(600B)의 메모리 콘트롤러(110)는 연결 단자(611a)를 통하여 제1 데이터 클럭(WCK0)를 출력할 수 있다. 연결 단자(611a)는 메모리 콘트롤러(110)의 제1 포트(C1, 도 3)에 대응할 수 있다. 연결 단자(611a)는 하부 재배선 인터포저(612)에 형성된 제1 배선(616)을 통하여 제1 및 제2 수직 상호 연결들(640a, 640b)과 전기적으로 연결될 수 있다. 제1 및 제2 수직 상호 연결들(640a, 640b) 각각은 상부 재배선 인터포저(614)에 형성된 제2 배선들(618a, 618b)과 상부 패키지(200T)와의 연결 단자들(662)을 통하여 상부 패키지 기판(620)에 형성된 제3 배선들(624a, 624b)과 전기적으로 연결될 수 있다. 상부 패키지 기판(620)에 형성된 제3 배선들(624a, 624b)은 제1 및 제2 본딩 와이어들(630a, 630b)을 통하여 메모리 장치(120)의 제1 및 제2 패드들(650a, 650b)에 전기적으로 연결될 수 있다. 메모리 장치(120)의 제1 패드(650a)는 제1 포트(M1, 도 3)에 대응하고, 메모리 장치(120)의 제2 패드(650b)는 제3 포트(M3, 도 3)에 대응할 수 있다.
도 3과 연계하여, PoP 반도체 패키지(600a)는 메모리 콘트롤러(110)의 제1 포트(C1)에서 출력된 제1 데이터 클럭(WCK0)가 하부 재배선 인터포저(612)에 형성된 제1 배선(616)에서 분기되어, 메모리 장치(120)의 제1 포트(M1)와 제3 포트(M3)로 제공될 수 있다.
도 6b를 참조하면, PoP 반도체 패키지(600b)는 도 6a의 PoP 반도체 패키지(600a)와 비교하여, 메모리 콘트롤러(110)에서 출력되는 제1 데이터 클럭(WCK0)가 상부 재배선 인터포저(614)에 형성된 제2 배선(618)에서 분기되어 메모리 장치(120)로 제공된다는 점에서 차이가 있고, 나머지 구성 요소들은 거의 동일하다. 이하, 도 6a와의 차이점을 중심으로 설명된다.
하부 패키지(600B)의 메모리 콘트롤러(110)는 연결 단자(611b)를 통하여 제1 데이터 클럭(WCK0)를 출력할 수 있다. 연결 단자(611b)는 메모리 콘트롤러(110)의 제1 포트(C1, 도 3)에 대응할 수 있다. 연결 단자(611b)는 상부 재배선 인터포저(614)에 형성된 제2 배선(618)을 통하여 상부 패키지(200T)와의 연결 단자들(662a, 662b)과 전기적으로 연결되고, 상부 패키지(200T)와의 연결 단자들(662a, 662b)은 상부 패키지 기판(620)에 형성된 제3 배선들(624a, 624b)과 전기적으로 연결될 수 있다. 상부 패키지 기판(620)에 형성된 제3 배선들(624a, 624b)은 제1 및 제2 본딩 와이어들(630a, 630b)을 통하여 메모리 장치(120)의 제1 및 제2 패드들(650a, 650b)에 전기적으로 연결될 수 있다.
도 3과 연계하여, PoP 반도체 패키지(600b)는 메모리 콘트롤러(110)의 제1 포트(C1)에서 출력된 제1 데이터 클럭(WCK0)가 상부 재배선 인터포저(614)에 형성된 제2 배선(618)에서 분기되어, 메모리 장치(120)의 제1 포트(M1)와 제3 포트(M3)로 제공될 수 있다.
도 6c를 참조하면, PoP 반도체 패키지(600c)는 도 6a의 PoP 반도체 패키지(600a)와 비교하여, 메모리 콘트롤러(110)에서 출력되는 제1 데이터 클럭(WCK0)가 상부 패키지 기판(620)에 형성된 제3 배선(624)에서 분기되어 메모리 장치(120)로 제공된다는 점에서 차이가 있고, 나머지 구성 요소들은 거의 동일하다. 이하, 도 6a와의 차이점을 중심으로 설명된다.
하부 패키지(600B)의 메모리 콘트롤러(110)는 연결 단자(611b)를 통하여 제1 데이터 클럭(WCK0)를 출력할 수 있다. 연결 단자(611b)는 메모리 콘트롤러(110)의 제1 포트(C1, 도 3)에 대응할 수 있다. 연결 단자(611b)는 상부 재배선 인터포저(614)에 형성된 제2 배선(618)을 통하여 상부 패키지(200T)와의 연결 단자(662)와 전기적으로 연결되고, 상부 패키지(200T)와의 연결 단자(662)는 상부 패키지 기판(620)에 형성된 제3 배선(624)과 전기적으로 연결될 수 있다. 상부 패키지 기판(620)에 형성된 제3 배선(624)은 제1 및 제2 본딩 와이어들(630a, 630b)을 통하여 메모리 장치(120)의 제1 및 제2 패드들(650a, 650b)에 전기적으로 연결될 수 있다.
도 3과 연계하여, PoP 반도체 패키지(600c)는 메모리 콘트롤러(110)의 제1 포트(C1)에서 출력된 제1 데이터 클럭(WCK0)가 상부 패키지 기판(620)에 형성된 제3 배선(624)에서 분기되어, 메모리 장치(120)의 제1 포트(M1)와 제3 포트(M3)로 제공될 수 있다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 메모리 시스템을 포함하는 반도체 패키지들을 나타낸 개념도들이다. 도 7a 및 도 7b의 반도체 패키지(700a, 700b)는 도 3의 메모리 시스템(300)을 포함할 수 있다.
도 7a를 참조하면, 인터포저(710) 상에 메모리 콘트롤러(110)와 메모리 장치(120)가 수평 방향으로 실장될 수 있다. 메모리 콘트롤러(110) 및/또는 메모리 장치(120)는 마이크로 범프들(712)에 의하여 인터포저(710) 상에 직접 실장될 수 있다.
메모리 장치(120)는 서브-패키지 기판 상에 순차적으로 적층된 복수의 반도체 칩들을 포함할 수 있다. 복수의 반도체 칩들은 도 7a에서 수직 방향으로 적층될 수 있다. 복수의 반도체 칩들은 2개 내지 16개의 반도체 칩들을 포함할 수 있다. 복수의 반도체 칩들은 TSV(through silicon via) 구조를 포함할 수 있으며, TSV 구조를 통해 서로 전기적으로 연결될 수 있다. 또한, 복수의 반도체 칩들은 TSV 구조를 통해 서브-패키지 기판에 전기적으로 연결될 수 있다. 서브-패키지 기판은 예를 들면 인쇄 회로 기판, 세라믹 기판 또는 인터포저일 수 있다. 예를 들면, 메모리 장치(120)는 고대역폭 메모리(high bandwidth memory, HBM)를 포함할 수 있다.
메모리 콘트롤러(110)에서는 동작 시에 상당한 열이 발생할 수 있다. 메모리 콘트롤러(110)에서 발생하는 열을 원활하게 제거하기 위하여 메모리 콘트롤러(110)의 상부에 방열 부재(720)가 제공될 수 있다. 방열 부재(720)는 예를 들면 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다. 방열 부재(720)는 열전달 물질층에 의하여 메모리 콘트롤러(110)와 결합될 수 있다. 열전달 물질층은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다. 열전달 물질층은 예를 들면, 에폭시 수지를 포함할 수 있다. 열전달 물질층은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화 물질 패드(phase change material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다.
메모리 콘트롤러(110)와 메모리 장치(120)는 몰딩 부재(730)에 의하여 봉지될 수 있다. 몰딩 부재(730)는 방열 부재(720)와 메모리 장치(120)의 상부면들을 노출시킬 수 있다.
도 7a에 나타낸 실시예에서는 인터포저(710) 자체가 패키지 기판으로서 사용될 수 있다. 인터포저(710)가 적은 수의 단위 재배선 인터포저를 포함하면 유연성을 가질 수 있으며, 이러한 경우 유연성을 요하는 다양한 전자 제품에 응용될 수 있다. 인터포저(710)의 하면에는 외부 연결 단자들(740)이 부착될 수 있다.
도 3과 연계하여, 반도체 패키지(700a)는 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)에서 출력된 제1 데이터 클럭쌍(WCK0, WCKB0)이 인터포저(710)에 형성된 제1 및 제2 신호 라인들(331, 332)에서 분기되어, 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)과 제3 및 제4 포트들(M3, M4)로 제공될 수 있다.
도 7b를 참조하면, 패키지 기판(750) 상에 반도체 패키지(700a, 도 7a)가 실장됨으로써 반도체 패키지(700b)가 얻어질 수 있다. 패키지 기판(750)은 예를 들면, 인쇄회로기판, 세라믹 기판 또는 인터포저일 수 있다. 패키지 기판(750)이 인쇄회로기판인 경우, 패키지 기판(750)은 기판 베이스(754), 그리고 상면 및 하면에 각각 형성된 상면 패드(752) 및 하면 패드(756)를 포함할 수 있다. 상면 패드(752) 및 하면 패드(756)는 각각 기판 베이스(754)의 상면 및 하면을 덮는 솔더레지스트층에 의하여 노출될 수 있다. 기판 베이스(754)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
패키지 기판(750)의 하면에는 외부 연결 단자(760)가 부착될 수 있다. 외부 연결 단자(760)는 예를 들면, 하면 패드(756) 상에 부착될 수 있다. 외부 연결 단자(760)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(760)는 반도체 패키지(700b)와 외부 장치 사이를 전기적으로 연결할 수 있다.
기판 베이스(754) 내에는 상면 패드(752)와 하면 패드(756)를 전기적으로 연결되는 내부 배선이 형성될 수 있다. 상면 패드(752) 및 하면 패드(756)는 기판 베이스(754)의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 솔더레지스트층에 의하여 노출된 부분일 수 있다. 기판 베이스(754)의 상면, 하면 또는 내부에는 내부 배선이 형성될 수 있다. 또한, 기판 베이스(754)의 내부에는 상면 패드(752)와 하면 패드(756)를 전기적으로 연결하는 관통 비아가 형성될 수 있다.
도 3과 연계하여, 반도체 패키지(700b)는 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)에서 출력된 제1 데이터 클럭쌍(WCK0, WCKB0)이 기판 베이스(754)에 형성된 제1 및 제2 신호 라인들(331, 332)에서 분기되어, 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)과 제3 및 제4 포트들(M3, M4)로 제공될 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 설명하는 블록도이다. 도 8의 메모리 시스템(800)은 도 3의 메모리 시스템(300)과 비교하여, 메모리 콘트롤러(110)의 제1 내지 제4 포트들(C1~C4)과 메모리 장치(120)의 제1 내지 제4 포트들(M1~M4) 사이에 연결되는 신호 라인들(333, 334)의 라우팅이 다르다는 점에서 차이가 있고, 나머지 구성 요소들은 거의 동일하다. 이하, 도 3과의 차이점을 중심으로 설명된다.
도 8을 참조하면, 메모리 콘트롤러(110)는 제3 및 제4 포트들(C3, C4)을 통해 제2 데이터 클럭쌍(WCK1, WCKB1)을 제3 및 제4 신호 라인들(333, 334)로 전송할 수 있다. 메모리 장치(120)는 제3 및 제4 신호 라인들(333, 334)로 전송되는 제2 데이터 클럭쌍(WCK1, WCKB1)을 제1 내지 제4 포트들(M1~M4)을 통해 수신할 수 있다.
메모리 콘트롤러(110)에서, 데이터 클럭 생성부(111)는 데이터 입출력을 제어하기 위한 제1 및 제2 데이터 클럭쌍들(WCK0, WCKB1, WCK1, WCKB1)을 생성할 수 있다. 데이터 클럭 생성부(111)에서 생성된 제2 데이터 클럭쌍(WCK1, WCKB1)은 제3 및 제4 포트들(C3, C4)을 통해 제3 및 제4 신호 라인들(333, 334)로 출력되지만, 제1 데이터 클럭쌍(WCK0, WCKB0)은 제1 및 제2 포트들(C1, C2)로 출력되지 않는다. 메모리 콘트롤러(110)는 제어 회로(310)를 이용하여 제1 데이터 클럭쌍(WCK0, WCKB0)이 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)로 출력되지 않도록 제어할 수 있다.
메모리 장치(120)는 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)로 입력되는 제2 데이터 클럭쌍(WCK1, WCKB1)에 동기되는 제1 데이터 그룹(DQ[0:7])을 제1 데이터 버스(135)를 통해 메모리 콘트롤러(110)로부터 수신할 수 있다. 메모리 장치(120)는 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)로 입력되는 제2 데이터 클럭쌍(WCK1, WCKB1)에 동기되는 제2 데이터 그룹(DQ[8:15])을 제2 데이터 버스(136)를 통해 메모리 콘트롤러(110)로부터 수신할 수 있다.
도 9는 도 8의 메모리 시스템의 일부를 보여주는 구체적인 블록도이다.
도 8과 연계하여 도 9를 참조하면, 메모리 콘트롤러(110)는 제1 전송부(212)와 제2 전송부(214)를 포함할 수 있다. 제1 전송부(212)는 제어 회로(310)에서 제공되는 제어 신호(DISABLE)에 응답하여 디세이블될 수 있다. 이에 따라, 데이터 클럭 생성부(111)에서 생성된 제1 데이터 클럭쌍(WCK0, WCKB0)은 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)로 출력되지 않는다. 제2 전송부(214)는 데이터 클럭 생성부(111)에서 생성된 제2 데이터 클럭쌍(WCK1, WCKB1)을 메모리 콘트롤러(110)의 제3 및 제4 포트들(C3, C4)로 출력할 수 있다.
메모리 콘트롤러(110)의 제3 및 제4 포트들(C3, C4)과 메모리 장치(120)의 제1 내지 제4 포트들(M1~M4) 사이에는 제3 및 제4 신호 라인들(333, 334)이 라우트(route)되어 있다. 메모리 콘트롤러(110)의 제3 및 제4 포트들(C3, C4)로 출력되는 제2 데이터 클럭쌍(WCK1, WCKB1)은 제3 및 제4 신호 라인들(333, 334)을 통해 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)과 제3 및 제4 포트들(M3, M4)로 입력될 수 있다.
메모리 장치(120)는 제1 수신부(222)와 제2 수신부(224)를 포함할 수 있다. 제1 수신부(222)는 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)로 입력되는 제2 데이터 클럭쌍(WCK1, WCKB1)을 수신하고, 제2 수신부(224)는 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)로 입력되는 제2 데이터 클럭쌍(WCK1, WCKB1)을 수신할 수 있다. 제1 수신부(222)는 수신된 제2 데이터 클럭쌍(WCK1, WCKB1)을 제1 데이터 그룹(DQ[0:7])과 상관되는 제1 데이터 클럭쌍(WCK0, WCKB0)으로서 장치(120) 내부로 제공할 수 있다. 제2 수신부(224)는 수신된 제2 데이터 클럭쌍(WCK1, WCKB1)을 제2 데이터 그룹(DQ[8:15])과 상관되는 제2 데이터 클럭쌍(WCK1, WCKB1)으로서 제공할 수 있다.
메모리 장치(120)에서, 제1 데이터 그룹(DQ[0:7])은 제2 데이터 클럭쌍(WCK1, WCKB1)에 따라 수신된 후 제1 데이터 클럭쌍(WCK0, WCKB0)에 따라 메모리 셀 어레이(121)의 메모리 셀들에 저장되고, 제2 데이터 그룹(DQ[8:15])은 제2 데이터 클럭쌍(WCK1, WCKB1)에 따라 수신된 후 제2 데이터 클럭쌍(WCK1, WCKB1)에 따라 메모리 셀 어레이(121)의 메모리 셀들에 저장될 수 있다.
메모리 콘트롤러(110)는 제2 데이터 클럭쌍(WCK1, WCKB1)이 전송되는 신호 라인들(333, 334)로 인한 스큐를 고려하여, 제1 데이터 버스(135)로 전송되는 제1 데이터 그룹(DQ[0:7])과 제2 데이터 버스(136)로 전송되는 제2 데이터 그룹(DQ[8:15])이 제2 데이터 클럭쌍(WCK1, WCKB1)에 동기되도록 제1 데이터 그룹(DQ[0:7]) 및/또는 제2 데이터 그룹(DQ[8:15])의 전송을 제어할 수 있다. 메모리 콘트롤러(110)는 제어 회로(310)를 이용하여 제1 데이터 그룹(DQ[0:7]) 및/또는 제2 데이터 그룹(DQ[8:15])의 전송 시점을 선택적으로 지연시킬 수 있다. 또한, 메모리 콘트롤러(110)의 제어 회로(310)는 제2 데이터 클럭쌍(WCK1, WCKB1)이 전송되는 신호 라인들(333, 333)로 인한 스큐가 존재하더라도 제1 데이터 그룹(DQ[0:7]) 및 제2 데이터 그룹(DQ[8:15])의 기입 동작시 타이밍 마진이 충분하다고 판단되면, 제1 데이터 그룹(DQ[0:7]) 및 제2 데이터 그룹(DQ[8:15])의 전송 시점이 같도록 제어할 수 있다.
도 8 및 도 9의 메모리 시스템(800)은 도 5a 내지 도 7b를 참조하여 설명한 반도체 패키지들(500a, 500b, 600a, 600b, 600c, 700a, 700b) 중 어느 하나에 포함될 수 있다. 이에 따라, 메모리 콘트롤러(110)에서 메모리 장치(120)로 제공되는 제2 데이터 클럭쌍(WCK1, WCKB1)은, 도 5a의 PoP 반도체 패키지(500a)의 하부 패키지 기판(510)에 형성된 신호 라인에서 분기되거나, 도 5b의 PoP 반도체 패키지(500b)의 상부 패키지 기판(520)에 형성된 신호 라인에서 분기되거나, 도 6a의 PoP 반도체 패키지(600a)의 하부 재배선 인터포저(612)에 형성된 신호 라인에서 분기되거나, 도 6b의 PoP 반도체 패키지(600b)의 상부 재배선 인터포저(614)에 형성된 신호 라인에서 분기되거나, 도 6c의 PoP 반도체 패키지(600c)의 상부 패키지 기판(620)에 형성된 신호 라인에서 분기되거나, 도 7a의 반도체 패키지(700a)의 인터포저(710)에 형성된 신호 라인에서 분기되거나, 도 7b의 반도체 패키지(700b)의 기판 베이스(754)에 형성된 신호 라인에서 분기될 수 있다.
도 10 및 도 11은 본 발명의 실시예에 따른 메모리 시스템을 설명하는 블록도들이다.
도 10을 참조하면, 메모리 시스템(1000)은 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)에서 출력되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 제1 및 제2 신호 라인들(1031, 1032)을 통하여 메모리 장치(120)의 제1 내지 제8 포트들(M1~M8)로 제공할 수 있다. 메모리 콘트롤러(110)와 메모리 장치(120) 사이에는 제1 데이터 버스(1035)를 통해 제1 데이터 그룹(DQ[0:7])가 전송되고, 제2 데이터 버스(1036)를 통해 제2 데이터 그룹(DQ[8:15])가 전송되고, 제3 데이터 버스(1037)를 통해 제3 데이터 그룹(DQ[16:23])가 전송되고, 제4 데이터 버스(1038)를 통해 제4 데이터 그룹(DQ[24:31])가 전송될 수 있다
메모리 콘트롤러(110)에서, 데이터 클럭 생성부(111)는 데이터 입출력을 제어하기 위한 제1 내지 제4 데이터 클럭쌍들(WCK0, WCKB0, WCK1, WCKB1, WCK2, WCKB2, WCK3, WCKB3)을 생성할 수 있다. 데이터 클럭 생성부(111)에서 생성된 제1 데이터 클럭쌍(WCK0, WCKB0)은 제1 및 제2 포트들(C1, C2)을 통해 제1 및 제2 신호 라인들(1031, 1032)로 출력되지만, 제2 내지 제4 데이터 클럭쌍들(WCK1, WCKB1, WCK2, WCKB2, WCK3, WCKB3)은 제3 및 제8 포트들(C3~C8)로 출력되지 않는다. 메모리 콘트롤러(110)는 제어 회로(310)를 이용하여 제2 내지 제4 데이터 클럭쌍들(WCK1, WCKB1, WCK2, WCKB2, WCK3, WCKB3)이 메모리 콘트롤러(110)의 제3 및 제8 포트들(C3~C8)로 출력되지 않도록 제어할 수 있다.
도 11을 참조하면, 메모리 콘트롤러(110)는 제1 내지 제4 전송부들(1112, 1114, 1116, 1118)을 포함할 수 있다. 제1 전송부(1112)는 데이터 클럭 생성부(111)에서 생성된 제1 데이터 클럭쌍(WCK0, WCKB0)을 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)로 출력할 수 있다. 제2 내지 제4 전송부들(1114, 1116, 1118)은 제어 회로(310)에서 제공되는 제어 신호(DISABLE)에 응답하여 디세이블될 수 있다. 이에 따라, 데이터 클럭 생성부(111)에서 생성된 제2 내지 제4 데이터 클럭쌍들(WCK1, WCKB1, WCK2, WCKB2, WCK3, WCKB3)은 메모리 콘트롤러(110)의 제3 및 제8 포트들(C3~C8)로 출력되지 않는다.
메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)과 메모리 장치(120)의 제1 내지 제4 포트들(M1~M8) 사이에는 제1 및 제2 신호 라인들(1031, 1032)이 라우트(route)되어 있다. 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)로 출력되는 제1 데이터 클럭쌍(WCK0, WCKB0)은 제1 및 제2 신호 라인들(1031, 1032)을 통해 메모리 장치(120)의 제1 및 제2 포트들(M1, M2), 제3 및 제4 포트들(M3, M4), 제5 및 제6 포트들(M5, M6), 제7 및 제8 포트들(M7, M8)로 입력될 수 있다.
메모리 장치(120)는 제1 내지 제4 수신부들(1122, 1124, 1126, 1128)을 포함할 수 있다. 제1 수신부(1122)는 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 수신하여 제1 데이터 그룹(DQ[0:7])과 상관되는 제1 데이터 클럭쌍(WCK0, WCKB0)으로서 메모리 장치(120) 내부로 제공할 수 있다. 제2 수신부(1124)는 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 수신하여 제2 데이터 그룹(DQ[8:15])과 상관되는 제2 데이터 클럭쌍(WCK1, WCKB1)으로서 메모리 장치(120) 내부로 제공할 수 있다. 제3 수신부(1126)는 메모리 장치(120)의 제5 및 제6 포트들(M5, M6)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 수신하여 제3 데이터 그룹(DQ[16:23])과 상관되는 제3 데이터 클럭쌍(WCK2, WCKB2)으로서 메모리 장치(120) 내부로 제공할 수 있다. 제4 수신부(1128)는 메모리 장치(120)의 제7 및 제8 포트들(M7, M8)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 수신하여 제4 데이터 그룹(DQ[24:31])과 상관되는 제4 데이터 클럭쌍(WCK3, WCKB3)으로서 메모리 장치(120) 내부로 제공할 수 있다.
메모리 장치(120)에서, 제1 데이터 그룹(DQ[0:7])은 제1 데이터 클럭쌍(WCK0, WCKB0)에 따라 수신된 후 제1 데이터 클럭쌍(WCK0, WCKB0)에 따라 메모리 셀 어레이(121)의 메모리 셀들에 저장되고, 제2 데이터 그룹(DQ[8:15])은 제1 데이터 클럭쌍(WCK0, WCKB0)에 따라 수신된 후 제2 데이터 클럭쌍(WCK1, WCKB1)에 따라 메모리 셀 어레이(121)의 메모리 셀들에 저장되고, 제3 데이터 그룹(DQ[16:23])은 제1 데이터 클럭쌍(WCK0, WCKB0)에 따라 수신된 후 제3 데이터 클럭쌍(WCK2, WCKB2)에 따라 메모리 셀 어레이(121)의 메모리 셀들에 저장되고, 제4 데이터 그룹(DQ[16:31])은 제1 데이터 클럭쌍(WCK0, WCKB0)에 따라 수신된 후 제4 데이터 클럭쌍(WCK3, WCKB3)에 따라 메모리 셀 어레이(121)의 메모리 셀들에 저장될 수 있다.
메모리 콘트롤러(110)는 제1 데이터 클럭쌍(WCK0, WCKB0)이 전송되는 신호 라인들(1031, 1032)로 인한 스큐를 고려하여, 제1 데이터 버스(1035)로 전송되는 제1 데이터 그룹(DQ[0:7]), 제2 데이터 버스(1036)로 전송되는 제2 데이터 그룹(DQ[8:15]), 제3 데이터 버스(1037)로 전송되는 제3 데이터 그룹(DQ[16:23]), 그리고 제4 데이터 버스(1038)로 전송되는 제4 데이터 그룹(DQ[24:31])이 제1 데이터 클럭쌍(WCK0, WCKB0)에 동기되도록 제1 데이터 그룹(DQ[0:7]), 제2 데이터 그룹(DQ[8:15]), 제3 데이터 그룹(DQ[16:23]) 및/또는 제4 데이터 그룹(DQ[24:31])의 전송을 제어할 수 있다.
도 10 및 도 11의 메모리 시스템(1000)은 도 5a 내지 도 7b를 참조하여 설명한 반도체 패키지들(500a, 500b, 600a, 600b, 600c, 700a, 700b) 중 어느 하나에 포함될 수 있다. 이에 따라, 메모리 콘트롤러(110)에서 메모리 장치(120)로 제공되는 제1 데이터 클럭쌍(WCK0, WCKB0)은, 도 5a의 PoP 반도체 패키지(500a)의 하부 패키지 기판(510)에 형성된 신호 라인에서 분기되거나, 도 5b의 PoP 반도체 패키지(500b)의 상부 패키지 기판(520)에 형성된 신호 라인에서 분기되거나, 도 6a의 PoP 반도체 패키지(600a)의 하부 재배선 인터포저(612)에 형성된 신호 라인에서 분기되거나, 도 6b의 PoP 반도체 패키지(600b)의 상부 재배선 인터포저(614)에 형성된 신호 라인들에서 분기되거나, 도 6c의 PoP 반도체 패키지(600c)의 상부 패키지 기판(620)에 형성된 신호 라인에서 분기되거나, 도 7a의 반도체 패키지(700a)의 인터포저(710)에 형성된 신호 라인에서 분기되거나, 도 7b 반도체 패키지(700b)의 기판 베이스(754)에 형성된 신호 라인에서 분기될 수 있다.
도 12 및 도 13은 본 발명의 실시예에 따른 메모리 시스템을 설명하는 블록도들이다.
도 12 및 도 13의 메모리 시스템(1200)은, 도 10 및 도 11에서 설명된 메모리 시스템(1000)과 비교하여, 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)에서 출력되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 제1 및 제2 신호 라인들(1031, 1032)을 통하여 메모리 장치(120)의 제1 내지 제4 포트들(M1~M8)로 제공되고, 메모리 콘트롤러(110)의 제5 및 제6 포트들(C5, C6)에서 출력되는 제3 데이터 클럭쌍(WCK2, WCKB2)을 제3 및 제4 신호 라인들(1033, 1034)을 통하여 메모리 장치(120)의 제5 내지 제8 포트들(M5~M8)로 제공된다는 점에서 차이가 있고, 나머지 구성 요소들은 동일하다. 이하, 도 10 및 도 11과의 차이점을 중심으로 설명된다.
메모리 시스템(1200)에서, 데이터 클럭 생성부(111)에서 생성된 제1 데이터 클럭쌍(WCK0, WCKB0)은 제1 및 제2 포트들(C1, C2)을 통해 제1 및 제2 신호 라인들(1031, 1032)로 출력되고, 제3 데이터 클럭쌍(WCK2, WCKB2)은 제5 및 제6 포트들(C5, C6)을 통해 제3 및 제4 신호 라인들(1033, 1034)로 출력되지만, 제2 및 제4 데이터 클럭쌍들(WCK1, WCKB1, WCK3, WCKB3)은 제3 및 제4 포트들(C3, C4)과 제7 및 제8 포트들(C7, C8)로 출력되지 않는다. 메모리 콘트롤러(110)는 제어 회로(310)를 이용하여 제2 및 제4 데이터 클럭쌍들(WCK1, WCKB1, WCK3, WCKB3)이 메모리 콘트롤러(110)의 제3 및 제8 포트들(C3~C8)로 출력되지 않도록 제어할 수 있다.
메모리 콘트롤러(110)에서, 제1 전송부(1112)는 데이터 클럭 생성부(111)에서 생성된 제1 데이터 클럭쌍(WCK0, WCKB0)을 메모리 콘트롤러(110)의 제1 및 제2 포트들(C1, C2)로 출력하고, 제3 전송부(1116)는 데이터 클럭 생성부(111)에서 생성된 제3 데이터 클럭쌍(WCK2, WCKB2)을 메모리 콘트롤러(110)의 제5 및 제6 포트들(C5, C6)로 출력할 수 있다. 제2 및 제4 전송부들(1114, 1118)은 제어 회로(310)에서 제공되는 제어 신호(DISABLE)에 응답하여 디세이블될 수 있다. 이에 따라, 데이터 클럭 생성부(111)에서 생성된 제2 및 제4 데이터 클럭쌍들(WCK1, WCK3, WCKB3)은 메모리 콘트롤러(110)의 제3 및 제4 포트들(C3, C4)과 제7 및 제8 포트들(C7, C8)로 출력되지 않는다.
메모리 장치(120)에서, 제1 수신부(1122)는 메모리 장치(120)의 제1 및 제2 포트들(M1, M2)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 수신하여 제1 데이터 그룹(DQ[0:7])과 상관되는 제1 데이터 클럭쌍(WCK0, WCKB0)으로서 메모리 장치(120) 내부로 제공할 수 있다. 제2 수신부(1124)는 메모리 장치(120)의 제3 및 제4 포트들(M3, M4)로 입력되는 제1 데이터 클럭쌍(WCK0, WCKB0)을 수신하여 제2 데이터 그룹(DQ[8:15])과 상관되는 제2 데이터 클럭쌍(WCK1, WCKB1)으로서 메모리 장치(120) 내부로 제공할 수 있다. 제3 수신부(1126)는 메모리 장치(120)의 제5 및 제6 포트들(M5, M6)로 입력되는 제3 데이터 클럭쌍(WCK2, WCKB2)을 수신하여 제3 데이터 그룹(DQ[16:23])과 상관되는 제3 데이터 클럭쌍(WCK2, WCKB2)으로서 메모리 장치(120) 내부로 제공할 수 있다. 제4 수신부(1128)는 메모리 장치(120)의 제7 및 제8 포트들(M7, M8)로 입력되는 제3 데이터 클럭쌍(WCK2, WCKB2)을 수신하여 제4 데이터 그룹(DQ[24:31])과 상관되는 제4 데이터 클럭쌍(WCK3, WCKB3)으로서 메모리 장치(120) 내부로 제공할 수 있다.
도 12 도 13의 메모리 시스템(1200)은 도 5a 내지 도 7b를 참조하여 설명한 반도체 패키지들(500a, 500b, 600a, 600b, 600c, 700a, 700b) 중 어느 하나에 포함될 수 있다. 이에 따라, 메모리 콘트롤러(110)에서 메모리 장치(120)로 제공되는 제1 데이터 클럭쌍(WCK0, WCKB0)과 제3 데이터 클럭쌍(WCK2, WCKB2)은, 도 5a의 PoP 반도체 패키지(500a)의 하부 패키지 기판(510)에 형성된 신호 라인들에서 분기되거나, 도 5b의 PoP 반도체 패키지(500b)의 상부 패키지 기판(520)에 형성된 신호 라인들에서 분기되거나, 도 6a의 PoP 반도체 패키지(600a)의 하부 재배선 인터포저(612)에 형성된 신호 라인들에서 분기되거나, 도 6b의 PoP 반도체 패키지(600b)의 상부 재배선 인터포저(614)에 형성된 신호 라인들에서 분기되거나, 도 6c의 PoP 반도체 패키지(600c)의 상부 패키지 기판(620)에 형성된 신호 라인들에서 분기되거나, 도 7a의 반도체 패키지(700a)의 인터포저(710)에 형성된 신호 라인들에서 분기되거나, 도 7b의 반도체 패키지(700b)의 기판 베이스(754)에 형성된 신호 라인들에서 분기될 수 있다.
도 14는 모바일 전자기기에 적용된 본 발명의 응용예를 도시한 블록도이다.
도 14를 참조하면, 모바일 전자기기(1400)는 이동 전화기(cellular phone), 스마트폰 또는 태블릿 PC 등과 같은 무선 인터넷 기능을 갖는 장치일 수 있다. 모바일 전자기기(1400)는 시스템 온 칩(SoC, 1410)을 포함한다. SoC(1410)는 패키지 온 칩(PoP)의 형태로 제작될 수 있다. SoC(1410)는 어플리케이션 프로세서(AP)와 같은 메모리 콘트롤러(110)와 와이드 IO 메모리 또는 LPDDRx 메모리와 같은 메모리 장치(120)를 포함할 수 있다. LPDDRx 메모리는 저전력 더블 데이터 레이트(DDR) SDRAM을 의미하며, x는 3 이상의 자연수를 가리킨다. SoC(1410)는 도 1 내지 도 13에 도시된 실시예들을 이용하여 구현될 수 있다.
무선 송수신기(1420)는 안테나(1421)를 통하여 무선 신호들을 송수신할 수 있다. 예컨대, 무선 송수신기(1420)는 안테나(1421)를 통하여 수신된 무선 신호들을 SoC(1410)가 처리할 수 있는 신호들로 변환할 수 있다. SoC(1410)는 무선 송수신기(1420)로부터 수신된 신호들을 메모리 콘트롤러(110)에서 데이터 처리하고, 처리된 데이터를 메모리 장치(120)에 저장하거나, 디스플레이 장치(1430)를 통하여 디스플레이할 수 있다. 무선 송수신기(1420)는 SoC(1410)로부터 출력된 신호들을 무선 신호들로 변환하고, 변환된 무선 신호들을 안테나(1421)를 통하여 외부로 출력할 수 있다.
입력 장치(1440)는 SoC(1410)의 동작을 제어하기 위한 신호들 또는 SoC(1410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad), 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. SoC(1410)는 메모리 장치(120)로부터 출력된 데이터, 무선 송수신기(1420)로부터 출력된 무선 신호들, 입력 장치(1440)로부터 출력된 데이터가 디스플레이 장치(1430)를 통하여 디스플레이될 수 있도록 디스플레이 장치(1430)를 제어할 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 하부 패키지 기판 상에 실장되는 메모리 콘트롤러를 포함하는 하부 패키지;
    상기 하부 패키지에 적층되고, 상부 패키지 기판 상에 실장되는 메모리 장치를 포함하는 상부 패키지; 및
    상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 다수의 수직 상호 연결들을 포함하고,
    상기 메모리 콘트롤러와 상기 메모리 장치 사이의 독립된 데이터 인터페이스인 채널에 이용되는 제1 데이터 클럭은 상기 메모리 콘트롤러에서 출력되어 분기되고, 상기 분기된 제1 데이터 클럭은 상기 메모리 장치로 제공되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 메모리 콘트롤러에서 출력되는 제1 데이터 클럭은 상기 하부 패키지 기판에 형성된 배선에서 분기되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 메모리 콘트롤러에서 출력되는 제1 데이터 클럭은 상기 상부 패키지 기판에 형성된 배선에서 분기되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 데이터 클럭은 제1 상보 데이터 클럭과 함께 서로 상보적 위상을 갖는 차동 신호들의 형태로 구성되는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 분기된 제1 데이터 클럭은 상기 메모리 장치의 n (n은 2 이상의 자연수)개의 패드들로 전송되는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 메모리 장치는 상기 n개의 패드들 각각과 연결되는 수신부들을 포함하고,
    상기 수신부들은 상기 분기된 제1 데이터 클럭을 수신하여 상기 채널에 이용되는 n개의 데이터 클럭들을 상기 메모리 장치 내부로 제공하는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 메모리 콘트롤러는 상기 채널에 이용되는 상기 n개 데이터 클럭들을 생성하는 데이터 클럭 생성부와 상기 n개의 데이터 클럭들을 전송하는 전송부들을 포함하고,
    상기 전송부들 중 상기 제1 데이터 클럭을 전송하는 전송부 이외의 나머지 전송부들은 디세이블되는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 채널에 이용되는 제2 데이터 클럭이 상기 메모리 콘트롤러에서 출력되어 분기되고, 상기 분기된 제2 데이터 클럭은 상기 메모리 장치로 제공되는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 메모리 콘트롤러는 상기 채널에 이용되는 소정의 데이터 비트들로 구성되는 n (n은 2 이상의 자연수)개의 데이터 그룹들이 상기 분기된 제1 데이터 클럭에 동기되어 상기 메모리 장치로 제공되도록 상기 n개의 데이터 그룹들의 전송을 제어하는 것을 특징으로 하는 반도페 패키지.
  10. 하부 패키지 기판 내에 매립되는 메모리 콘트롤러를 포함하는 하부 패키지;
    상부 패키지 기판 상에 실장되는 메모리 장치를 포함하는 상부 패키지; 및
    상기 하부 패키지의 상부 표면에 인접하여 형성되고, 상기 메모리 콘트롤러의 연결 단자들과 상기 메모리 장치의 연결 단자들을 전기적으로 연결하는 상부 재배선 인터포저를 포함하고,
    상기 메모리 콘트롤러와 상기 메모리 장치 사이의 독립된 데이터 인터페이스인 채널에 이용되는 제1 데이터 클럭은 상기 메모리 콘트롤러에서 출력되어 분기되고, 상기 분기된 제1 데이터 클럭은 상기 메모리 장치로 제공되는 반도체 패키지.
  11. 제10항에 있어서,
    상기 메모리 콘트롤러에서 출력되는 제1 데이터 클럭은 상기 상부 재배선 인터포저에 형성된 배선에서 분기되는 것을 특징으로 하는 반도체 패키지.
  12. 제10항에 있어서,
    상기 메모리 콘트롤러에서 출력되는 제1 데이터 클럭은 상기 상부 패키지 기판에 형성된 배선에서 분기되는 것을 특징으로 하는 반도체 패키지.
  13. 제10항에 있어서, 상기 반도체 패키지는
    상기 하부 패키지의 하부 표면에 인접하여 형성되는 하부 재배선 인터포저를 더 포함하고,
    상기 하부 재배선 인터포저는 상기 상부 재배선 인터포저의 단자들과 상기 하부 재배선 인터포저의 단자들을 연결하는 비아 구조물들로 구성되는 수직 상호 연결들을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 메모리 콘트롤러에서 출력되는 제1 데이터 클럭은 상기 하부 재배선 인터포저에 형성된 배선에서 분기되는 것을 특징으로 하는 반도체 패키지.
  15. 제10항에 있어서,
    상기 메모리 콘트롤러에서 출력되는 제1 데이터 클럭은 상기 상부 패키지 기판에 형성된 배선에서 분기되는 것을 특징으로 하는 반도체 패키지.
  16. 제10항에 있어서,
    상기 제1 데이터 클럭은 제1 상보 데이터 클럭과 함께 서로 상보적 위상을 갖는 차동 신호들의 형태로 구성되는 것을 특징으로 하는 반도체 패키지.
  17. 인터포저;
    상기 인터포저 상에 실장되는 메모리 콘트롤러; 및
    상기 인터포저 상에 상기 메모리 콘트롤러와 수평 방향으로 실장되는 메모리 장치를 포함하고,
    상기 메모리 콘트롤러와 상기 메모리 장치 사이의 독립된 데이터 인터페이스인 채널에 이용되는 제1 데이터 클럭은 상기 메모리 콘트롤러에서 출력되어 분기되고, 상기 분기된 제1 데이터 클럭은 상기 메모리 장치로 제공되는 반도체 패키지.
  18. 제17항에 있어서,
    상기 메모리 콘트롤러에서 출력되는 제1 데이터 클럭은 상기 인터포저에 형성된 배선에서 분기되는 것을 특징으로 하는 반도체 패키지.
  19. 제17항에 있어서,
    상기 반도체 패키지는 패키지 기판 상에 실장되는 것을 특징으로 하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 메모리 콘트롤러에서 출력되는 제1 데이터 클럭은 상기 패키지 기판의 기판 베이스에 형성된 배선에서 분기되는 것을 특징으로 하는 반도체 패키지.
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