JP4068616B2

JP4068616B2 - 半導体装置

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Publication number: JP4068616B2
Application number: JP2004373097A
Authority: JP
Inventors: 行敏廣瀬
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2003-12-26
Filing date: 2004-12-24
Publication date: 2008-03-26
Anticipated expiration: 2024-12-24
Also published as: JP2005210106A

Description

本発明は、半導体装置に関し、更に詳しくは、積層された複数のチップを有する半導体装置に関する。

近年デジタル情報家電などの小型軽量化、高機能・高性能化などにより、半導体パッケージの小型化、薄型化、高密度化が進んでおり、また、積層された複数の半導体チップを１つのパッケージに搭載する技術が注目されている。積層された複数の半導体チップを搭載する半導体装置は、例えば、高機能・高性能が要求されると共に小型軽量化が要求される、携帯電話や、デジタルカメラ、ＰＤＡなどの機器に使用される。

図８（ａ）は、積層された複数のチップを有する従来の半導体装置を平面図で示し、同図（ｂ）は、同図（ａ）のＡ−Ａ断面を示している。この半導体装置２００は、チップサイズが相互に異なる３つの半導体チップ２０２を有する。同図（ｂ）に示すように、３つの半導体チップ２０２は、チップサイズが大きい半導体チップ２０２の上にチップサイズが小さい半導体チップ２０２が順次に搭載されて、ベース基板２０１上に積層される。

図８（ａ）に示すように、各半導体チップ２０２は、その周縁領域に電極パッド２０３が形成され、半導体チップ２０２の電極パッド２０３相互間が、また、ベース基板２０１の電極パッド２０３と半導体チップ２０２の電極パッド２０３との間が、ボンディングワイヤ２０４により接続されている。この半導体装置２００では、電極パッド２０３にボンディングワイヤ２０４を接続する空間が必要であるため、ある半導体チップ２０２の上層には、その半導体チップよりもチップサイズが小さい半導体チップ２０２しか積層することができない。

同じチップサイズを有する複数の半導体チップ２０２を積層できる技術としては、例えば特許文献１に記載された技術がある。図９は、特許文献１に記載された半導体装置３００を示している。この技術では、同じチップサイズの半導体チップ３０１を複数積層し、電極パッド３０２の形成位置に、複数の半導体チップ３０１を貫く貫通孔を形成し、その貫通孔に導電性の樹脂を注入して貫通電極３０３を形成し、貫通電極３０３によって半導体チップ３０１の電極パッド３０２間を接続している。この技術によれば、ボンディングワイヤのための空間を必要とせず、半導体チップ３０１をすべて同じサイズで形成することができる。
特開平１０−１６３４１１号公報

ところで、図８に示す従来の半導体装置２００では、ボンディングワイヤ２０４と電極パッド２０３との接続の信頼性を確保するために、電極パッド２０３のパッドサイズは１００μｍ程度の大きさが必要である。また、隣接する２つのボンディングワイヤ２０４が接近しすぎるとクロストークやショートが発生するおそれがあるため、隣接する２つの電極パッド２０３間の距離をあまり短くすることはできない。このため、半導体チップ２０２上に作ることができる電極パッド２０３の数は制限されている。

例えば、半導体チップ２０２がＤＲＡＭチップとして構成されるとき、電極パッド２０３には、電源端子やグランド端子に加えて、アドレス信号や、コマンド信号、コントロール信号、データ信号等の多数の信号端子が割り当てられる。上記のように、半導体チップ２０２では、形成できる電極パッド２０３の数が制限されている上に、電極パッド２０３には多数の信号端子を割り当てる必要があるため、半導体チップ２０２では、電源端子やグランド端子を割り当てることができる電極パッド２０３の数は更に制限されていた。

特許文献１に記載の半導体装置３００では、図８に示す従来の半導体装置２００に比して、チップ上に形成できる電極パッド数を増やすことができる。しかし、この半導体装置３００においても、電源端子及びグランド端子と信号端子とが近接して配置されていない場合には、以下に示すような問題が発生することとなる。

図１０は、信号端子に近接して電源端子及びグランド端子が配置されない比較例の半導体装置を斜視図で示している。この半導体装置４００は、ＩＦ（インターフェース）チップ４０１と、ＤＲＡＭとして構成される４つの半導体チップ４０２とを有する。ＩＦチップ４０１に外部から供給された電源は、電源貫通電極４０３及びグランド貫通電極４０４を介して、各半導体チップ４０２内のチップ内電源配線４０５及びチップ内グランド配線４０６にそれぞれ供給される。ドライバ４０７は、半導体チップ２０２の周辺部分に配置されており、チップ内電源配線４０５及びチップ内グランド配線４０６から電源の供給を受けて動作する。ドライバ４０７が出力する信号は、信号貫通電極４０８を介してＩＦチップ４０１に入力される。

半導体装置４００において、最上層の半導体チップ４０２（３）のドライバ４０７が出力をＬレベルからＨレベルに変化させる場合について考える。この場合、図１０中に矢印４０９で示すような経路を流れる電流によって信号貫通電極４０８が充電される。この充電電流は、高電位側の電源から、ＩＦチップ４０１、電源貫通電極４０３、チップ内電源配線４０５、信号貫通電極４０８、及び、ＩＦチップ４０１をたどって低電位側の電源に帰還し、その電流経路は、立体的なループ状の電流経路を構成している。

上記のようにして、最上層の半導体チップ４０２の出力がＬレベルからＨレベルに変化すると、半導体装置４００の外部では、上記のループの面積や、ループを流れる電流、その周波数成分に応じた電磁ノイズが発生する。比較例の半導体装置４００では、電源貫通電極４０３と信号貫通電極４０８とが離れているためループ面積が大きく、電磁ノイズが大きいという問題がある。また、半導体装置４００では、２つの信号貫通電極４０８が隣接して配置されていると、隣接する信号貫通電極４０８間でクロストークが発生することがあるという問題もある。

本発明は、積層された複数の半導体チップを有する半導体装置であって、発生する電磁ノイズを低減できる半導体装置を提供することを目的とする。また、本発明は、前記目的を達成した上で、隣接する信号線間のクロストークを抑制できる半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、それぞれがチップ外信号線を介してチップ外に信号を出力する、積層された複数の半導体チップと、それぞれが前記チップ外信号線、電源線、及び、グランド線を構成し前記複数の半導体チップを貫通して延びる複数の貫通電極とを備える半導体装置において、少なくとも１つの前記チップ外信号線を構成する貫通電極が、前記電源線を構成する貫通電極と前記グランド線を構成する貫通電極の双方に隣接して配置されることを特徴とする。

本発明の半導体装置では、上記構成を採用することにより、チップ外信号線が出力状態を変化させた際に、その信号線を構成する貫通電極と電源線を構成する貫通電極とを流れる電流の電流経路、又は、その信号線を構成する貫通電極とグランド線を構成する貫通電極とを流れる電流の電流経路のループ面積を小さくでき、半導体装置から発生する電磁ノイズを低減することができる。

本発明の半導体装置では、順次に配列された、電源線を構成する貫通電極、前記チップ外信号線を構成する貫通電極、及び、前記グランド線を構成する貫通電極を含む構成を採用することができる。この場合、チップ外信号線を構成する貫通電極が、その両側から電源線を構成する貫通電極とグランド線を構成する貫通電極とによって挟み込まれていることにより、チップ外信号線を構成する貫通電極と電源線を構成する貫通電極、又は、チップ外信号線を構成する貫通電極とグランド線を構成する貫通電極とによって構成される立体的な電流ループの面積を小さくすることができ、発生する電磁ノイズを低減できる。

本発明の半導体装置では、隣接する２つのチップ外信号線を構成する貫通電極の間に、前記電源線を構成する貫通電極及び前記グランド線を構成する貫通電極の少なくとも一方が配置される構成を採用することができる。この場合、隣接する２つのチップ外信号線を構成する貫通電極の間のクロストークを抑制できる。

本発明の半導体装置では、前記少なくとも１つのチップ外信号線を構成する貫通電極が、前記電源線を構成する貫通電極及び前記グランド線を構成する貫通電極の少なくとも一方を含む貫通電極によって囲まれる構成を採用することができる。この場合、チップ外信号線を構成する貫通電極に侵入するノイズ等を低減することができる。

本発明の半導体装置では、前記複数の半導体チップがＤＲＡＭを含む構成とすることができる。

本発明の半導体装置では、チップ外信号線を構成する貫通電極と、電源線又はグランド線を構成する貫通電極とにより構成される立体的な電流経路のループの面積を小さくできるため、発生する電磁ノイズを低減することができる。また、隣接する２つのチップ外信号線を構成する貫通電極の間に、電源線又はグランド線を構成する貫通電極の少なくとも一方を配置する場合には、チップ外信号線を構成する貫通電極間で発生するクロストークを低く抑えることができる。

以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の半導体装置を斜視図で示している。この半導体装置１００は、ＩＦチップ１０１と、その上に積層された３つの半導体チップ１１０（０）〜１１０（３）とを有し、各チップ間は、電源線を構成する電源貫通電極１２１と、グランド線を構成するグランド貫通電極１２２と、チップ外信号線を構成する信号貫通電極１２３とによって接続されている。電源貫通電極１２１、グランド貫通電極１２２、及び、信号貫通電極１２３は、それぞれ半導体チップ１１０の周縁部に形成される。

ＩＦチップ１０１は、ＩＦ内電源配線１０２と、ＩＦ内グランド配線１０３と、レシーバ１０４とを有する。各半導体チップ１１０は、ＤＲＡＭチップとして構成され、チップ内電源配線１１１と、チップ内グランド配線１１２と、ＤＲＡＭセル（内部回路）１１３と、ドライバ１１４とを有する。ＩＦチップ１０１に外部から供給された電源は、ＩＦ内電源配線１０２及びＩＦ内グランド配線１０３と、電源貫通電極１２１及びグランド貫通電極１２２とを介して、各半導体チップ１１０内のチップ内電源配線１１１及びチップ内グランド配線１１２に供給される。

図２は、図１の半導体装置１００の周縁部を断面図で示している。ＩＦチップ１０１及び各半導体チップ１１０には、それぞれチップ内を貫通するチップ内貫通電極が設けられており、ＩＦチップ１０１のチップ内貫通電極と半導体チップ１１０のチップ内貫通電極とをバンプ１２４によって接続することで、Ｚ方向に延びる貫通電極１２０が形成される。貫通電極１２０は、電源貫通電極１２１、グランド貫通電極１２２、又は、信号貫通電極１２３（図１）を含む。電源貫通電極１２１及びグランド貫通電極１２２は、信号が変化する際の電流経路のループ面積削減を目的として、或いは、信号貫通電極１２３間のクロストーク削減を目的として挿入されるものを含む。電源貫通電極１２１及びグランド貫通電極１２２と、信号貫通電極１２３との間隔は例えば５０μm程度であり、各貫通電極１２０の直径は例えば２０μm程度である。なお、貫通電極１２０間の間隔、貫通電極１２０の直径に関しては、貫通電極製造技術の進歩に従い、これらの値よりも小さくなることも考えられる。

図３は、半導体チップ１１０のドライバ１１４付近を平面図として示している。各電源貫通電極１２１は、それぞれチップ内電源配線１１１に接続され、各グランド貫通電極１２２は、それぞれチップ内グランド配線１１２に接続される。また、各信号貫通電極１２３は、ドライバ１１４の出力に接続される。電源貫通電極１２１及びグランド貫通電極１２２は、それぞれドライバ１１４及び信号貫通電極１２３に近接して配置されている。電源貫通電極１２１、グランド貫通電極１２２、及び、信号貫通電極１２３は、一列に並ぶように配置され、信号貫通電極１２３、Ｙ方向の両側から、電源貫通電極１２１及びグランド貫通電極１２２によって挟み込まれている。

信号貫通電極１２３と、電源貫通電極１２１及びグランド貫通電極１２２の比率は、それら貫通電極１２０の長さに応じて変更できる。例えば、積層されるチップ数が少ない場合には、貫通電極１２０の長さは短くなり、電流経路のループ面積は小さくなるため、信号貫通電極１２３間のクロストークの影響は小さい。このような場合には、信号貫通電極１２３と、電源貫通電極１２１及びグランド貫通電極１２２との比率を１：１とする必要はなく、複数の信号貫通電極１２３に対して、それぞれ１本の電源貫通電極１２１及びグランド貫通電極１２２を配置してもよい。

図４は、図１の半導体装置１００を、チップ内の回路図の一部と共に模式的に示している。同図では、ＩＦチップ１０１に形成されるレシーバ１０４の１つ、及び、半導体チップ１１０に形成されるドライバ１１４の１つの回路部分を示している。以下、図１及び図４を参照し、最上層の半導体チップ１１０（３）のドライバ１１４（１）が、出力する信号をＬレベルからＨレベルに変化させる際の動作、及び、出力する信号をＨレベルからＬレベルに変化させる際の動作について説明する。

ドライバ１１４（１）の出力がＨレベルであるとき、ドライバ１１４（１）を構成するｐＭＯＳトランジスタＭ１及びｎＭＯＳトランジスタＭ２のゲートにＬレベルの信号が入力されると、ｐＭＯＳトランジスタＭ１がオンに、ｎＭＯＳトランジスタがオフになって、ドライバ１１４（１）は、出力をＨレベルに変化させる。このとき、ドライバ１１４（１）には、外部電源から、ＩＦ内電源配線１０２、複数の電源貫通電極１２１のうち最もドライバ１１４に近接して配置される電源貫通電極１２１（１）、及び、チップ内電源配線１１１を介して、充電電流が供給される。この充電電流は、ｐＭＯＳトランジスタＭ１、信号貫通電極１２３（１）、レシーバ１０４の入力とＩＦ内グランド配線１０３との間の寄生容量Ｃ２、及び、ＩＦ内グランド配線１０３を介して、外部電源に帰還する。

上記とは逆に、ドライバ１１４（１）の出力がＬレベルであるときドライバ１１４（１）を構成するｐＭＯＳトランジスタＭ１及びｎＭＯＳトランジスタＭ２のゲートにＨレベルの信号が入力されると、ｐＭＯＳトランジスタＭ１がオフに、ｎＭＯＳトランジスタがオンになって、ドライバ１１４（１）は、出力をＬレベルに変化させる。このとき、ドライバ１１４（１）には、外部電源から、ＩＦ内電源配線１０２、レシーバ１０４の入力とＩＦ内電源配線１０２との間の寄生容量Ｃ１、及び、信号貫通電極１２３（１）を介して、放電電流が供給される。この放電電流は、ｎＭＯＳトランジスタＭ２、チップ内グランド配線１１２、複数のグランド貫通電極１２２のうち最もドライバ１１４に近接して配置されるグランド貫通電極１２２（１）、及び、ＩＦ内グランド配線１０３を介して、外部電源に帰還する。

ここで、本実施形態例の半導体装置１００におけるドライバ１１４の出力が変化した際に流れる電流の立体的な電流経路と、図１０に示した比較例の半導体装置４００における立体的な電流経路とを比較する。比較例の半導体装置４００では、電源貫通電極４０３及びグランド貫通電極４０４がドライバ４０７から離れた位置に形成されており、ドライバ４０７が出力を変化させた際に流れる充電電流又は放電電流の立体的な電流経路のループの面積が大きい。これに対して、本実施形態例の半導体装置１００では、充電電流又は放電電流は、それぞれ複数の電源貫通電極１２１及びグランド貫通電極１２２のうち、出力が変化するドライバ１１４に最も近い電源貫通電極１２１又はグランド貫通電極１２２によって供給されるため、比較例の半導体装置４００に比して、立体的な電流経路のループの面積を小さくできる。

本実施形態例では、貫通電極１２０（図２）を用いて上層側と下層側とを接続しており、半導体チップ１１０上に多数の電極パッドを形成できるため、信号電極パッドの近傍に、電源電極パッド及びグランド電極パッドを形成できる。このため、半導体装置１００では、信号貫通電極１２３の近傍に、電源貫通電極１２１及びグランド貫通電極１２２を配置する構成を採用することができ、この構成により、アドレスや、コマンド、データ等の信号が変化する際の電流経路のループ面積を小さくしている。一般に、面積Ｓの回路ループに周波数成分ｆを持つ電流ｉが流れた場合には、ループから距離ｒ離れた点における電界の大きさＥは、
Ｅ＝１．３１６×１０^-14×（ｉ・ｆ²・Ｓ/ｒ）（１）
で表すことができ、本実施形態例の半導体装置１００では、上記のようにループ面積Ｓを小さくできるため、半導体装置１００から発生する電磁ノイズを低減することができる。

図５は、本発明の第２実施形態例の半導体装置における半導体チップの一部を平面図として示している。本実施形態例の半導体装置１００ａは、図１に示す第１実施形態例の半導体装置１００と同様に、積層された複数の半導体チップ１１０ａを有する。なお、図５では、半導体チップ１１０ａを図３と同様に示し、電源貫通電極１２１、グランド貫通電極１２２、及び、信号貫通電極１２３以外については省略して図示している。本実施形態例では、電源貫通電極１２１及びグランド貫通電極１２２は、隣接する２つの信号貫通電極１２３の間に配置される。

第１実施形態例の半導体装置１００では、図３に示すように、隣接する２つの電源貫通電極１２１同士、グランド貫通電極１２２同士、及び、信号貫通電極１２３同士が、それぞれＸ方向に沿って一列に並んで配列されており、隣接する２つの信号貫通電極１２３間でクロストークが問題になる可能性があった。本実施形態例の半導体装置１００ａでは、隣接する２つの信号貫通電極１２３の間に、電源貫通電極１２１及びグランド貫通電極１２２が配置されるため、第１実施形態例と同様に、信号貫通電極１２３に電流が流れた際のループ面積を小さくして電磁ノイズ発生を低減できると共に、第１実施形態例に比して、隣接する２つの信号貫通電極１２３間でのクロストークを抑制できる。

なお、図５では、隣接する２つの信号貫通電極１２３の間に電源貫通電極１２１及びグランド貫通電極１２２を配置する例について示したが、これに加えて、図６に示すように、信号貫通電極１２３をＹ方向の両側から挟みこむ位置に、電源貫通電極１２１及びグランド貫通電極１２２を配置してもよい。この場合には、信号貫通電極１２３は、電源貫通電極１２１とグランド貫通電極１２２とによって、その周囲を囲まれることになる。

貫通電極を備える半導体装置では、貫通電極が、Ｎ行×Ｍ列（Ｎ、Ｍは２以上の整数）の格子状に配置されることが考えられる。このような場合、信号貫通電極１２３を配置する格子点に隣接する格子点の貫通電極を、電源貫通電極１２１又はグランド貫通電極１２２として構成し、信号貫通電極１２３を電源貫通電極１２１又はグランド貫通電極１２２で囲うことで、ループ面積を削減し、信号貫通電極１２３間のクロストークを低減することができる。

本発明の半導体装置では、全ての信号貫通電極１２３の近傍に電源貫通電極１２１及びグランド貫通電極１２２が配置されている必要はない。例えば、回路ブロックのレイアウトなどの都合によっては、すべての信号貫通電極１２３の近傍に電源貫通電極１２１及びグランド貫通電極１２２を配置できない場合もある。その場合には、複数の信号貫通電極１２３の近傍に、それぞれ１つの電源貫通電極１２１及びグランド貫通電極１２２が配置されていればよい。また、式（１）からわかるように、半導体装置１００から距離ｒ離れた点における電界の大きさは、電流の周波数成分ｆや電流値ｉによっても決まるため、信号貫通電極１２３を流れる電流によって発生するノイズが小さい場合には、その信号貫通電極１２３の近傍には、電源貫通電極１２１及びグランド貫通電極１２２を配置しなくてもよい。

図７（ａ）及び（ｂ）は、それぞれ、２つの信号貫通電極に対してそれぞれ２つの電源貫通電極及びグランド貫通電極が配置される半導体装置を示している。同図（ａ）では、４つの信号貫通電極１２３がＸ方向に沿って等間隔で１列に配列されており、２つの信号貫通電極１２３（１）及び１２３（２）の近傍には、電源貫通電極１２１（１）及びグランド貫通電極１２２（１）が配置され、別の２つの信号貫通電極１２３（３）及び１２３（４）の近傍には、電源貫通電極１２１（２）及びグランド貫通電極１２２（２）が配置されている。

図７（ａ）に示す構成では、隣接する２つの信号貫通電極１２３間のクロストークが問題になる場合がある。そのような場合には、同図（ｂ）に示すように、各信号貫通電極１２３のＹ方向の位置をずらして配置すればよい。このようにすることで、Ｘ方向での隣接する２つの信号貫通電極１２３の間隔を変えずに、信号貫通電極１２３間の距離を長くすることができ、クロストークの発生を抑制できる。

上記各実施形態例では、信号貫通電極１２３がドライバ１１４の出力に接続される例について示したが、信号貫通電極１２３が接続されるのは、ドライバ１１４の出力には限定されない。また、ドライバ１１４は、ｐＭＯＳトランジスタＭ１及びｎＭＯＳトランジスタＭ２によって構成されるプッシュ・プル型のドライバに限定されず、例えばｎＭＯＳトランジスタによって構成されるオープン・ドレイン型のドライバであってもよい。半導体チップ１１０は、ＤＲＡＭチップには限定されず、半導体装置１００の最下層はＩＦチップ１０１に限定されない。

以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の半導体装置を示す斜視図。半導体装置１００の周縁部を示す断面図。半導体チップ１１０のドライバ１１４付近を示す平面図。図１の半導体装置１００を、チップ内の回路図の一部と共に模式的に示す平面図。本発明の第２実施形態例の半導体装置における半導体チップの一部を示す平面図。本発明の第２実施形態例の変形の半導体装置における半導体チップの一部を示す平面図。（ａ）及び（ｂ）は、それぞれ、２つの信号貫通電極に対してそれぞれ２つの電源貫通電極及びグランド貫通電極が配置される半導体装置の一部を示す平面図。（ａ）は、積層された複数のチップを有する従来の一般的な半導体装置を示す平面図、同図（ｂ）は、同図（ａ）のＡ−Ａ断面を示す断面図。特許文献１に記載された半導体装置３００を示す断面図。信号端子に近接して電源端子及びグランド端子が配置されない比較例の半導体装置を示す斜視図。

符号の説明

１００：半導体装置
１０１：ＩＦチップ
１０２：ＩＦ内電源配線
１０３：ＩＦ内グランド配線
１０４：レシーバ
１１０：半導体チップ
１１１：チップ内電源配線
１１２：チップ内グランド配線
１１３：ＤＲＡＭセル（内部回路）
１１４：ドライバ
１２０：貫通電極
１２１：電源貫通電極
１２２：グランド貫通電極
１２３：信号貫通電極

Claims

それぞれがチップ外信号線を介してチップ外に信号を出力する、積層された複数の半導体チップと、それぞれが前記チップ外信号線、電源線、及び、グランド線を構成し前記複数の半導体チップを貫通して延びる複数の貫通電極とを備える半導体装置において、
少なくとも１つの前記チップ外信号線を構成する貫通電極が、前記電源線を構成する貫通電極と前記グランド線を構成する貫通電極の双方に隣接して配置され、前記電源線を構成する貫通電極と前記グランド線を構成する貫通電極は電流方向が互いに逆向きであることを特徴とする半導体装置。
順次に配列された、電源線を構成する貫通電極、前記チップ外信号線を構成する貫通電極、及び、前記グランド線を構成する貫通電極を含む、請求項１に記載の半導体装置。
隣接する２つのチップ外信号線を構成する貫通電極の間に、前記電源線を構成する貫通電極及び前記グランド線を構成する貫通電極の少なくとも一方が配置されている、請求項１又は２に記載の半導体装置。
前記少なくとも１つのチップ外信号線を構成する貫通電極が、前記電源線を構成する貫通電極及び前記グランド線を構成する貫通電極の少なくとも一方を含む貫通電極によって囲まれる、請求項３に記載の半導体装置。
前記複数の半導体チップがＤＲＡＭを含む、請求項１乃至４の何れか一項に記載の半導体装置。