KR101196483B1 - 스택형 반도체 장치 및 이 장치의 신호 분배 방법 - Google Patents

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Abstract

본 발명은 스택형 반도체 장치 및 이 장치의 신호 분배 방법을 공개한다. 본 발명의 스택형 반도체 장치는 각각 복수개의 소자를 구비하고 신호를 인가받아 미리 지정된 동작을 수행하며, 적층으로 배치되는 복수개의 칩, 상기 복수개의 칩을 관통하여 배치되어, 상기 신호를 인가받는 하나 또는 그 이상의 제1 래더 메인 신호 라인, 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인에 인접하고, 상기 복수개의 칩을 관통하여 배치되는 하나 또는 그 이상의 제2 래더 메인 신호 라인, 및 상기 복수개의 칩 상에 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인과 하나 또는 그 이상의 상기 제2 래더 메인 신호 라인 사이에 형성되어, 상기 제1 래더 메인 신호 라인을 통해 인가되는 상기 신호를 각각 버퍼링하여 인접한 상기 제2 래더 메인 신호 라인으로 출력하는 복수개의 래더 버퍼를 구비하는 것을 특징으로 한다. 따라서 칩의 개수에 상관없이 적층된 복수개의 칩에 래더형 회로망 기법을 이용하여 신호를 분배하므로, 복수개의 칩에 모두 동일한 신호가 인가된다.

Description

스택형 반도체 장치 및 이 장치의 신호 분배 방법{Stacked semiconductor device and signal distribution method}
본 발명은 스택형 반도체 장치 및 이 장치의 신호 분배 방법에 관한 것으로서, 특히 적층된 복수개의 칩에 공통으로 인가되는 신호의 스큐를 줄일 수 있는 스택형 반도체 장치 및 이 장치의 신호 분배 방법에 관한 것이다.
반도체 장치에는 많은 신호들이 사용된다. 반도체 장치에서 사용되는 신호들은 외부에서 인가되는 신호도 있으며, 내부에서 생성되는 신호도 있다. 그리고 외부에서 인가되거나 내부에서 생성되는 것과는 별도로, 반도체 장치의 일정 영역에서만 사용되는 신호가 있는 반면에 반도체 장치 전체에 분배되어 사용되는 신호도 있다.
반도체 장치 전체에 분배되어 사용되는 신호의 대표적인 예로서 클록 신호가 있다. 클록 신호는 반도체 장치의 내부에 구현되는 각종 회로에 인가된다. 클록 신호를 인가받은 회로들이 클록 신호에 동기(Synchronize)하여 동작함으로서, 클록 신호에 의해 반도체 장치가 적절한 속도로 동작하게 되고, 반도체 장치 내부의 회로들 상호간 또는 반도체 장치와 외부 장치가 적절한 타이밍에 각종 신호를 입출력 할 수 있게 된다. 즉 클록 신호는 반도체 장치 전체의 동작 속도와 입출력 타이밍을 조절하는 타이밍 기준 신호로서 이용된다.
클록 신호가 타이밍 기준 신호로서 이용되기 때문에 이상적인 클록 신호는 반도체 장치 전체에서 동일한 스루레이트(slewrate)와 듀티비(duty rate)를 가지며 스큐(skew)와 지연 시간(delay time)차가 없어야 한다. 그러나 클록 신호를 포함한 각종 신호들은 반도체 장치에서 메탈 라인과 같은 전송 라인을 통해 전송되며, 이러한 전송 과정에서 신호의 지연이나 왜곡이 발생하게 되어 반도체 장치 전체에 동일한 신호 동일한 타이밍에 인가되지 않는다. 클록 신호가 반도체 장치 전체에 균일하게 인가되지 않으면, 반도체 장치의 타이밍 마진이 줄어들게 되어 오동작이 발생할 수 있다. 특히 반도체 장치의 동작 속도가 빠를수록 타이밍 마진이 더욱 중요하게 되므로, 고주파수의 클록 신호를 사용하는 반도체 장치에서는 클록 신호가 반도체 장치 전체에 동일하게 분배되도록 설계 시에 미리 고려되어야 한다.
도1 은 H-트리 회로망 기법으로 전송 라인이 배치된 단일 칩 패키지 반도체 장치의 일예를 나타내는 도면으로, 외부에서 인가되는 클록 신호가 반도체 장치 전체에 동일하게 분배되도록 전송 라인을 배치한 도면이다.
단일 칩 패키지(Single chip package : SCP) 반도체 장치는 패키지 내에 단 하나의 칩(10)을 구비하는 반도체 장치이다. 따라서 클록 신호(CLK)는 단일 칩(10) 상의 모든 영역에서 동일하게 분배되어야 한다. 도1 에 도시된 전송 라인(HL) 배치는 H-트리(H-tree) 기법으로 잘 알려진 신호 분배 방법이다.
H-트리 회로망 기법은 먼저 칩(10)의 가운데 위치에 클록 신호(CLK)가 인가 되도록 기준 전송 라인(ML)을 배치한다. 그리고 기준 전송 라인(ML)과 연결되는 제1 H-전송 라인(HL1)은 H 트리 회로망 구조에서 최상위 계층 전송 라인으로서 칩(10)을 4 등분한 영역 각각의 가운데 위치까지 클록 신호(CLK)를 전송한다. 그리고 제2 H-전송 라인들(HL2)은 제1 H-전송 라인의 하위 계층 전송 라인으로서, 각각의 제2 H-전송 라인(HL2)의 가운데가 제1 H-전송 라인(HL1)의 각 종단과 연결되어 4 등분된 칩(10)의 각각의 영역을 다시 4 등분하는 각각의 영역 가운데 위치까지 클록 신호(CLK)를 전송한다. 제1 H-전송 라인(HL1), 제2 H-전송 라인(HL2)과 마찬가지 방법으로 하위 계층 전송 라인인 제3 H-전송 라인들(HL3)과 제4 H-전송 라인들(HL4)은 칩(10)에서 클록 신호(CLK)가 분배되는 영역을 더욱더 세분화한다.
입력 버퍼부(20)는 외부에서 인가되는 클록 신호(CLK)의 신호 레벨을 정확히 감지하고, H-트리의 마지막 전송 라인(HL4)까지 클록 신호(CLK)가 정확히 전송되도록 클록 신호(CLK)를 드라이빙한다. 입력 버퍼부(20)는 제1 버퍼(bf1)와 드라이빙 버퍼(drvbf)를 구비한다. 제1 버퍼(bf1)는 외부에서 클록 신호(CLK)를 인가받아 클록 신호(CLK)의 레벨을 감지하고, 구동 능력이 큰 드라이빙 버퍼(drvbf)는 제1 버퍼(bf1)에서 출력되는 클록 신호(CLK)의 스윙 폭을 증가시킨다.
도1 에서는 제4 H-전송 라인(HL4)이 칩(10)상에 구현된 각종 소자들(11)과 연결된다. 따라서 칩(10) 상의 어느 위치에서든 소자(11)에 인가되는 클럭 신호(CLK)는 H-전송 라인(HL1 ~ HL4)을 경유하여 인가되므로 모두 대칭을 이루는 경로를 거쳐서 인가된다. 결과적으로 각각의 소자(11)에 인가되는 클럭 신호(CLK)는 칩(10) 전체에서 동일한 타이밍에 동일한 위상으로 인가된다.
도1 에서는 H-전송 라인의 계층을 제1 계층 전송 라인인 제1 H-전송 라인(HL1)에서 제4 계층 전송 라인인 제4 H-전송 라인(HL4)까지 4계층으로 구분하였으나, 칩(10)의 크기나 제조 공정을 고려하여 설계 시에 H-전송 라인의 계층 수를 줄이거나 늘일 수 있다.
도2 는 단일 칩 패키지 반도체 장치에서 래더형 회로망 기법을 적용하여 반도체 장치 전체에 신호를 분해하는 방법을 나타내는 도면이다.
래더형 회로망 기법은 [문헌1] 한국 등록 특허 제0366629호 (최영돈) 2002. 12. 17.에 공지된 기법으로 위상 보간(phase interpolation)을 이용하는 방법이다. 알려진 바와 같이 위상 보간은 위상의 차이 작은 복수개의 신호가 각각의 전송 라인을 통해서 연결되면, 복수개의 신호가 합쳐져서 하나의 신호로 나타나는 현상을 이용하는 방법이다. 위상 보간법은 알려진 기술이므로 여기서는 상세한 설명을 생략한다.
도2 에서 입력 버퍼부(21)의 동작은 도1 의 입력 버퍼부(20)와 동일하므로 설명하지 않는다. 도2 에 도시된 래더형 회로망 기법은 나란히 진행하는 2개 이상의 래더 전송 라인(LL1, LL2)과 인접한 래더 전송 라인(LL1, LL2) 사이에 병렬로 연결되는 복수개의 버퍼(b11 ~ b2n)를 구비한다. 그리고 복수개의 버퍼(b11 ~ b2n)는 동일한 신호 지연 시간을 갖는다.
입력 버퍼부(21)를 통해 제1 래더 전송 라인(LL1)으로 인가되는 클록 신호(CLK)는 제1 래더 전송 라인(LL1)과 제2 래더 전송 라인(LL2)사이에 구비되는 복수개의 버퍼(b11 ~ b1n)를 통해 각각 제2 래더 전송 라인(LL2)으로 전송된다. 복수 개의 버퍼(b11 ~ b1n) 각각이 동일한 신호 지연 시간을 가지므로, 복수개의 버퍼(b11 ~ b1n)를 통해 각각 제2 래더 전송 라인(LL2)에 인가되는 복수개의 클록 신호(CLK)는 제1 및 제2 래더 전송 라인(LL1, LL2)을 통한 경유 거리에 의한 지연 시간 차이만 있다. 즉 버퍼(b11)를 통해 제2 래더 전송 라인(LL2)에 인가되는 클록 신호(CLK)와 버퍼(b1n)를 통해 제2 래더 전송 라인(LL2)에 인가되는 클록 신호(CLK)는 지연 시간 차이가 작다. 따라서 제2 래더 전송 라인(LL2)에 인가되는 복수개의 클록 신호(CLK)는 위상 보간되어 하나의 클록 신호(CLK)로 병합된다.
래더형 회로망 기법을 단일 칩 패키지 반도체 장치에 적용하는 경우 칩 상의 모든 영역에 복수개의 래더 전송 라인(LL1 ~ LLm)을 나란하게 칩 상에 배치하고, 인접한 래더 전송 라인(LL1 ~ LLm) 사이에 각각 복수개의 버퍼(b11 ~ bmn)를 구비하면 된다. 여기서 복수개의 래더 전송 라인(LL1 ~ LLm)은 지그재그 형태로 배치할 수도 있으며, 소용돌이 형태로 배치 될 수도 있다. 즉 특정한 형태로 한정되지 않고, 칩 전체에 복수개의 래더 전송 라인(LL1 ~ LLm)이 가능한 중복되지 않도록 배치한다.
도1 및 도2 에서는 단일 칩 패키지 반도체 장치에서 신호를 분배하기 위한 방법을 설명하였다. 그러나 전자 제품의 소형화, 다기능화에 의해 반도체 장치 또한 고집적화, 다기능화 되었으며, 이러한 요구에 의해 복수개의 칩이 하나의 반도체 장치에 패키징 되는 멀티 칩 패키지(multi chip package : MCP) 반도체 장치가 등장하였다. 멀티 칩 패키지 반도체 장치는 단층형 멀티 칩 패키지 반도체 장치와 다층형 멀티 칩 패키지 반도체 장치로 구분할 수 있다. 단층형 멀티 칩 패키지 반 도체 장치는 복수개의 칩을 서로 나란하게 배치하여 패키징하는 반도체 장치이다. 그리고 다층형 멀티 칩 패키지 반도체 장치는 통상 스택형 반도체 장치로 알려진 반도체 장치로서 복수개의 칩을 적층하여 패키징하는 반도체 장치이다.
도3 은 종래의 스택형 반도체 장치에서 신호 분배 경로를 나타내는 도면이다.
단일 칩 패키지 반도체 장치나 단층형 멀티 칩 패키지 반도체 장치와 달리 스택형 반도체 장치는 도3 에 도시된 바와 같이 복수개의 칩이 적층되므로 3차원 구조를 가진다. 멀티 칩 패키지 반도체 장치에서도 클록 신호와 같은 신호는 단일 칩 패키지 반도체 장치와 같이 반도체 장치 전체에 분배되어야 한다. 따라서 3차원 구조의 스택형 반도체 장치는 복수개의 칩(CP1 ~ CP5)을 관통하는 메인 신호 라인(MLM)을 구비하여 적층된 복수개의 칩(CP1 ~ CP5) 각각으로 신호가 분배되도록 한다. 호스트 칩(Host)은 스택형 반도체 장치의 내부 또는 외부 장치로서 기준 전송 라인(ML)과 입력 버퍼부(120)를 구비하여 스택형 반도체 장치로 클럭 신호(CLK)를 공급한다. 입력 버퍼부(120)는 도1 및 도2 의 입력 버퍼부(20, 21)와 동일하며, 복수개의 칩(CP1 ~ CP5)으로 클록 신호(CLK)가 원활히 분배되도록 클록 신호(CLK)를 드라이빙하여 출력한다. 도3 에서는 호스트 칩(Host)을 별도로 구비하는 것으로 도시하였으나, 적층된 복수개의 칩(CP1 ~ CP5) 중 하나가 기준 전송 라인(ML)과 입력 버퍼부(120)를 구비하여 외부에서 클록 신호(CLK)를 인가받도록 구성되면, 호스트 칩(Host)을 별도로 구비하지 않아도 된다.
복수개의 칩(CP1 ~ CP5)은 각각 H-트리 회로망 기법 또는 래더형 회로망 기 법을 이용하여 각 칩(CP1 ~ CP5) 상의 모든 영역에 클록 신호(CLK)를 동일하게 전송한다. 도3 에서는 복수개의 칩(CP1 ~ CP5) 각각이 H-트리 회로망 기법을 적용하므로, 도1 과 같이 복수개의 칩(CP1 ~ CP5)의 가운데에서부터 클록 신호(CLK)가 전송 될 수 있도록 메인 신호 라인(MLM)이 노드(NodeA)에 배치되어 있다.
적층된 복수개의 칩(CP1 ~ CP5)은 동일한 칩일 수도 있으며, 서로 다른 칩일 수도 있다. 적층된 복수개의 칩(CP1 ~ CP5)이 동일한 칩으로 구성되는 스택형 반도체 장치에서는 각각의 칩의 특성이 유사하기 때문에 각 칩 사이에 신호를 전송하기 위한 타이밍 마진이나, 신호의 레벨을 설정하기가 용이하다. 그러나 스택형 반도체 장치를 적층된 복수개의 칩(CP1 ~ CP5)이 서로 다른 칩이면, 각 칩의 구조나, 제조 공정 등의 차이로 인하여 특성이 서로 상이하므로 신호를 전송하기 위한 타이밍 마진과 신호의 레벨을 설정하기가 상대적으로 어렵다.
상기한 스택형 반도체 장치에서 반도체 장치 전체에 신호를 분배하기 위해서는 적층된 복수개의 칩(CP1 ~ CP5) 각각에서 도1 및 도2 와 같이 신호를 분배하는 것도 중요하지만, 클록 신호(CLK)를 적층된 복수개의 칩(CP1 ~ CP5)으로 동일하게 분배하는 것이 더욱 중요하다. 이는 복수개의 칩(CP1 ~ CP5) 각각에 인가되는 클록 신호(CLK)가 동일하게 분배되지 않으면, 각각의 칩(CP1 ~ CP5)에서 클록 신호(CLK)를 동일하게 분배하여도 각 칩(CP1 ~ CP5)간의 클록 신호(CLK)는 동일하지 않기 때문이다. 그러나 도3 에 도시된 바와 같이 종래의 스택형 반도체 장치는 적층된 복수개의 칩(CP1 ~ CP5) 각각의 내부 신호 분배는 H-트리 회로망 기법이나 래더형 회로망 기법을 적용하여 신호가 원활하게 분배되도록 하였으나, 더욱 중요한 적층된 복수개의 칩(CP1 ~ CP5) 사이의 신호 분배는 메인 신호 라인(MLM)을 통한 단순한 신호 전송 방식을 이용하고 있다. 따라서 적층된 복수개의 칩(CP1 ~ CP5) 중에서 호스트 칩(Host)에서 먼 거리에 위치한 칩이 가까운 거리에 위치한 칩 보다 지연되어 클록 신호를 인가 받게 되며, 인가되는 클록 신호가 왜곡될 가능성도 크다. 즉 적층된 복수개의 칩(CP1 ~ CP5)에 인가되는 신호에 스큐가 발생한다.
본 발명의 목적은 적층된 복수개의 칩에 공통으로 인가되는 신호의 스큐를 줄일 수 있는 스택형 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 스택형 반도체 장치의 신호 분배 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 스택형 반도체 장치는 각각 복수개의 소자를 구비하고 신호를 인가받아 미리 지정된 동작을 수행하며, 적층으로 배치되는 복수개의 칩, 상기 복수개의 칩을 관통하여 배치되어, 상기 신호를 인가받는 하나 또는 그 이상의 제1 래더 메인 신호 라인, 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인에 인접하고, 상기 복수개의 칩을 관통하여 배치되는 하나 또는 그 이상의 제2 래더 메인 신호 라인, 및 상기 복수개의 칩 상에 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인과 하나 또는 그 이상의 상기 제2 래더 메인 신호 라인 사이에 형성되어, 상기 제1 래더 메인 신호 라인을 통해 인가되는 상기 신호를 각각 버퍼링하여 인접한 상기 제2 래더 메인 신호 라인으로 출력하는 복수개의 래더 버퍼를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 스택형 반도체 장치는 상기 복수개의 칩과 함께 적층으로 배치되는 하나 또는 그 이상의 칩을 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 칩 각각은 상기 복수개의 소자 중 상기 신호를 인가받는 소자 각각에 상기 신호를 동일하게 전송하기 위하여 계층적으로 배치되는 복수개의 H 전송 라인을 가지는 H 트리 회로망을 구비하고, 상기 제2 래더 메인 신호 라인이 상기 H 트리 회로망을 구성하는 복수 계층의 H 전송 라인 중 최상위 계층의 H 전송 라인의 중앙에 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 칩 각각은 상기 복수개의 소자 중 상기 신호를 인가받는 소자 각각에 상기 신호를 동일하게 전송하기 위하여 복수개의 래더 전송 라인과 상기 복수개의 래더 전송 라인 사이에 병렬로 배치되는 복수개의 버퍼를 가지는 래더 회로망을 구비하고, 상기 제2 래더 메인 신호 라인이 상기 복수개의 래더 전송 라인 중 상기 신호를 인가받는 하나의 래더 전송 라인에 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 칩은 상기 복수개의 칩 중 어느 하나의 칩에 상위 계층의 H 전송 라인을 구비하여 상기 신호를 상기 상위 계층의 H 전송 라인 종단에 연결되는 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인으로 출력하는 제1 H 트리 회로망을 구비하고, 상기 복수개의 칩 각각은 상기 상위 계층의 H 전송 라인에 대응하는 하위 계층의 H 전송 라인을 구비하는 제1 H 트리 회로망을 구비하여, 상기 하나 또는 그 이상의 제2 래더 메인 신호 라인이 상기 하위 계층의 H 전송 라인 중 최상위 계층의 H 전송 라인의 중앙에서 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 칩은 상기 복수개의 칩 중 어느 하나의 칩에 하나 또는 그 이상의 계층의 H 전송 라인을 구비하여 상기 신호를 상기 하나 또는 그 이상의 계층의 H 전송 라인 종단에 연결되는 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인으로 출력하는 H 트리 회로망을 구비하고, 상기 H 트리 회로망에 대응하는 영역 각각에 배치되는 상기 복수개의 소자에 상기 신호를 동일하게 전송하기 위하여, 각각 복수개의 래더 전송 라인과 상기 복수개의 래더 전송 라인 사이에 병렬로 배치되는 복수개의 버퍼를 각각 가지는 복수개의 래더 회로망을 각각 구비하며, 상기 하나 또는 그 이상의 제2 래더 메인 신호 라인 각각은 상기 복수개의 래더 회로망 각각의 복수개의 래더 전송 라인 중 상기 신호를 인가받는 하나의 래더 전송 라인과 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 칩은 상기 복수개의 칩 중 어느 하나의 칩에 복수개의 래더 전송 라인과 상기 복수개의 래더 전송 라인 사이에 병렬로 배치되는 복수개의 버퍼를 구비하여 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인으로 출력하는 래더 회로망을 구비하고, 상기 복수개의 칩은 각각 일정 영역마다 복수 계층의 H 전송 라인을 구비하는 H 트리 회로망을 구비하여, 상기 하나 또는 그 이상의 제2 래더 메인 신호 라인이 상기 복수 계층의 H 전송 라인 중 최상위 계층의 H 전송 라인의 중앙에서 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 칩은 상기 복수개의 칩 중 어느 하나의 칩에 복수개의 1차 래더 전송 라인과 상기 복수개의 1차 래더 전송 라인 사이에 병렬로 배치되는 복수개의 1차 버퍼를 구비하여 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인으로 출력하는 1차 래더 회로망을 구비하고, 상기 복수개의 칩의 일정 영역 각각에 복수개의 2차 래더 전송 라인과 상기 복수개의 2차 래더 전송 라인 사이에 병렬로 배치되는 복수개의 2차 버퍼를 각각 가지는 복수개의 2차 래더 회로망을 각각 구비하며, 상기 하나 또는 그 이상의 제2 래더 메인 신호 라인 각각은 상기 복수개의 2차 래더 회로망 각각의 복수개의 2차 래더 전송 라인 중 상기 신호를 인가받는 하나의 래더 전송 라인과 연결되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 스택형 반도체 장치의 신호 분배 방법은 각각 복수개의 소자를 구비하고 신호를 인가받아 미리 지정된 동작을 수행하며, 적층으로 배치되는 복수개의 칩을 구비하는 스택형 반도체 장치에 있어서, 상기 신호를 인가받는 하나 또는 그 이상의 제1 래더 메인 신호 라인을 상기 복수개의 칩을 관통하여 배치하는 단계, 하나 또는 그 이상의 제2 래더 메인 신호 라인을 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인에 인접하고, 상기 복수개의 칩을 관통하여 배치하는 단계, 상기 복수개의 칩 상에 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인과 하나 또는 그 이상의 상기 제2 래더 메인 신호 라인 사이에, 상기 제1 래더 메인 신호 라인을 통해 인가되는 상기 신호를 각각 버퍼링하여 인접한 상기 제2 래더 메인 신호 라인으로 출력하는 복수개의 래더 버퍼 배치하 는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 스택형 반도체 장치의 신호 분배 방법은 상기 복수개의 소자 중 상기 신호를 인가받는 소자 각각에 상기 신호를 동일하게 전송하기 위하여 복수 계층의 H 전송 라인을 가지는 H 트리 회로망을 배치하는 단계, 및 상기 제2 래더 메인 신호 라인을 상기 복수 계층의 H 전송 라인 중 최상위 계층의 H 전송 라인의 중앙에 연결하는 단계를 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 스택형 반도체 장치의 신호 분배 방법은 상기 복수개의 소자 중 상기 신호를 인가받는 소자 각각에 상기 신호를 동일하게 전송하기 위하여 복수개의 래더 전송 라인과 상기 복수개의 래더 전송 라인 사이에 병렬로 배치되는 복수개의 버퍼를 가지는 래더 회로망을 배치하는 단계, 및 상기 제2 래더 메인 신호 라인이 상기 복수개의 래더 전송 라인 중 상기 신호를 인가받는 하나의 래더 전송 라인에 연결하는 단계를 추가로 더 구비하는 것을 특징으로 한다.
따라서, 본 발명의 스택형 반도체 장치 및 이 장치의 신호 분배 방법은 칩의 개수에 상관없이 적층된 복수개의 칩에 래더형 회로망 기법을 이용하여 신호를 분배하므로, 복수개의 칩에 모두 동일한 신호가 인가된다.
이하, 첨부한 도면을 참고로 하여 본 발명의 스택형 반도체 장치 및 이 장치 의 신호 분배 방법을 설명하면 다음과 같다.
도4 는 본 발명의 스택형 반도체 장치에서 신호 분배 경로를 나타내는 일 실시예이다. 도4 에서도 도1 내지 도3 과 마찬가지로 반도체 장치 전체에 분배되는 신호가 클록 신호(CLK)인 것으로 예를 들어 설명한다. 도3 에서는 하나의 메인 신호 라인(MLM)만을 구비하여 클록 신호(CLK)를 적층된 복수개의 칩(CP1 ~ CP5)로 전송하였으나, 도4 에 도시된 스택형 반도체 장치에서는 복수개의 적층된 칩(CP1 ~ CP5)으로 동일한 신호를 전송하기 위하여 복수개의 래더 메인 신호 라인(MLH1, MLH2)을 구비하여 래더형 회로망 기법을 적용하였다. 상기한 바와 같이 래더형 회로망 기법은 나란히 진행하는 2개 이상의 래더 전송 라인과 인접한 래더 전송 라인 사이에 병렬로 연결되는 복수개의 버퍼를 구비한다. 여기서 복수개의 버퍼는 동일한 신호 지연 시간을 갖는다.
도4 에서 복수개의 칩(CP1 ~ CP5)으로 클록 신호(CLK)를 동일하게 전송하기 위한 래더 전송 라인은 래더 메인 신호 라인(MLH1, MLH2)이며, 인접한 래더 전송 라인 사이에 연결되는 복수개의 버퍼는 래더 버퍼(bf0 ~ bf5)이다. 도4 에서는 래더 메인 신호 라인(MLH1, MLH2)을 2개만 구비하는 것으로 도시하였으나, 2개보다 많은 복수개의 래더 메인 신호 라인을 구비할 수 있음은 자명하다. 그리고 스택형 반도체 장치가 2개보다 많은 복수개의 래더 메인 신호 라인을 구비하는 경우에 인접한 래더 메인 신호 라인 사이에 각각 복수개의 래더 버퍼를 추가로 구비해야 한다. 그리고 복수개의 래더 버퍼(bf0 ~ bf5) 각각의 적어도 하나의 버퍼로 구성된다.
도2 에서 설명한 래더형 회로망 기법은 단일 칩 내의 신호를 분배하기 위한 기법이므로 2차원에 적용된다. 그러나 도4 는 적층된 복수개의 칩(CP1 ~ CP5)을 구비하는 스택형 반도체 장치의 모든 칩에 신호를 분배하기 위하여 래더형 회로망 기법을 3차원에 적용하였다. 단일 칩에서 래더형 회로망 기법을 적용하는 경우에는 래더 전송 라인(LL1 ~ LLm)이나 복수개의 버퍼(b11 ~ bmn)의 배치가 자유롭다. 그러나 스택형 반도체 장치에서 메인 신호 라인에 래더형 회로망 기법을 적용하게 되면 적층된 복수개의 칩(CP1 ~ CP5) 사이에는 절연체가 배치되므로 버퍼와 같은 소자가 배치될 수 없다. 따라서 복수개의 래더 버퍼(bf0 ~ bf5)는 복수개의 칩(CP1 ~ CP5)에 각각 분산되어 배치되어야 한다. 여기서 복수개의 칩(CP1 ~ CP5)에 분산 배치되는 복수개의 래더 버퍼(bf0 ~ bf5)는 각각의 신호 지연 시간 차가 작아야 한다. 복수개의 칩(CP1 ~ CP5)이 모두 동일한 칩이면 분산 배치되는 복수개의 래더 버퍼(bf0 ~ bf5)의 특성도 거의 유사하지만, 복수개의 칩(CP1 ~ CP5)이 서로 다른 칩인 경우에는 복수개의 래더 버퍼(bf0 ~ bf5) 각각의 특성에 의한 신호 지연 시간 차이가 발생할 수 있으며, 래더 버퍼(bf0 ~ bf5)의 신호 지연 시간 차이로 인해 복수개의 클록 신호(CLK)가 위상 보간 되지 않으면 제2 래더 메인 신호 라인(MLH2)에서 클록 신호(CLK)가 복수개로 발생하여 복수개의 칩(CP1 ~ CP5)에 각각 인가되므로 스택형 반도체 장치가 오동작을 하게 된다. 그러므로 복수개의 래더 버퍼(bf0 ~ bf5)의 특성을 가능한 유사하게 해야 한다. 그러나 복수개의 래더 버퍼(bf0 ~ bf5)간에 일정 수준의 신호 지연 시간 차이가 있거나, 공정 편차, 온도차이, 전압차이(PVT variation)로 인해 신호 지연 시간에 차이가 발생하더라도 위상 보간이 가 능한 정도이면 클록 신호(CLK)가 스큐가 작아지도록 합쳐지게 된다. 따라서 복수개의 래더 버퍼(bf0 ~ bf5)의 특성이 완전히 동일하지는 않아도 된다. 또한 도4 에서 제1 및 제2 래더 메인 신호 라인(MLH1, MLH2)은 나란하게 진행하므로, 제1 및 제2 래더 메인 신호 라인(MLH1, MLH2)은 복수개의 칩(CP1 ~ CP5) 각각에서 동일한 위치(Node01 ~ Node52)에서 교차되는 것이 바람직하다.
제1 래더 메인 신호 라인(MLH1)은 적층된 복수개의 칩(CP1 ~ CP5)과 각각 노드(Node01, Node11, ~ Node51)에서 연결된다. 제1 래더 메인 신호 라인(MLH1)과 나란하게 배치되는 제2 래더 메인 신호 라인(MLH2) 또한 적층된 복수개의 칩(CP1 ~ CP5)과 각각 노드(Node02, Node12, ~ Node52)에서 연결된다. 그리고 호스트 칩(Host)과 적층된 복수개의 칩(CP1 ~ CP5) 상에서 각각의 노드(Node01, Node11, ~ Node51)와 노드(Node02, Node12, ~ Node52) 사이에 각각 복수개의 래더 버퍼(bf0 ~ bf5)가 배치된다.
래더 신호 라인(MLH1, MLH2)과 복수개의 래더 버퍼(bf0 ~ bf5)를 제외한 나머지 구성은 도3 의 스택형 반도체 장치와 동일한 구성을 가진다. 즉 도4 의 스택형 반도체 장치는 각각 복수개의 소자(미도시)를 구비하여 미리 지정된 소정의 동작을 수행하는 적층된 복수개의 칩(CP1 ~ CP5)을 구비하고, 적층된 복수개의 칩(CP1 ~ CP5) 각각은 노드(Node12 ~ Node52)에서 인가되는 클록 신호(CLK)의 분배를 원활히 하기 위하여 H-트리 회로망 기법 또는 래더 회로망 기법을 이용한다. 호스트 칩(Host)은 스택형 반도체 장치의 내부 또는 외부 장치로서 입력 버퍼부(120)를 구비하여 반도체 장치로 클럭 신호(CLK)를 공급한다. 그러나 적층된 복수개의 칩(CP1 ~ CP5) 중 하나가 기준 전송 라인(ML)과 입력 버퍼부(120)를 구비하여 외부에서 클록 신호(CLK)를 인가받도록 구성되면, 호스트 칩(Host)을 별도로 구비하지 않아도 된다.
도4 를 참조하여 본 발명의 스택형 반도체 장치를 설명하면 먼저 호스트 칩(Host)으로 클록 신호(CLK)가 인가되면 입력 버퍼부(120)는 클록 신호(CLK)를 감지하고 스윙 폭을 증가시켜 기준 전송 라인(ML)으로 출력한다. 클록 신호(CLK)는 기준 전송 라인(ML)을 통해 제1 래더 메인 신호 라인(MLH1)으로 인가된다. 제1 래더 메인 신호 라인(MLH1)과 복수개의 칩(CP1 ~ CP5) 및 호스트 칩(Host)이 교차하는 노드(Node01 ~ Node51) 각각에서 클록 신호(CLK)는 제1 래더 메인 신호 라인(MLH1)의 길이에 따라 스큐가 발생하게 되어 동일하지 않다. 그러나 복수개의 래더 버퍼(bf0 ~ bf5)를 통해 제2 래더 메인 신호 라인(MLH2)인가되는 복수개의 클록 신호(CLK)는, 위상 보간되어 하나의 클록 신호(CLK)로 합쳐진다. 따라서 제2 래더 메인 신호 라인(MLH2)과 복수개의 칩(CP1 ~ CP5) 및 호스트 칩(Host)이 교차하는 노드(Node02 ~ Node52)에서 클록 신호(CLK)는 동일한 신호가 출력된다. 즉 복수개의 칩(CP1 ~ CP5)에 각각 인가되는 클록 신호(CLK)는 동일하다.
복수개의 칩(CP1 ~ CP5)에 동일한 클록 신호(CLK)가 인가되면 각각의 칩(CP1 ~ CP5)은 H-트리 회로망 기법 또는 래더 회로망 기법을 이용하여 클록 신호(CLK)를 칩 상의 각 영역에 분배한다.
도4 에서도 도3 에서와 같이 적층된 복수개의 칩(CP1 ~ CP5)이 H-트리 회로망 기법을 이용하는 것으로 예시하였다. 복수개의 칩(CP1 ~ CP5)에서 H-트리 회로 망 기법을 이용하기 위해서는 클록 신호가 각각의 칩(CP1 ~ CP5)의 가운데에서부터 분배되어야 한다. 따라서 제2 래더 메인 신호 라인(MLH2)은 복수개의 칩(CP1 ~ CP5) 각각의 가운데에서 제1 H-전송 라인과 교차하도록 배치되는 것이 바람직하다.
반면에 복수개의 칩(CP1 ~ CP5)이 각각 래더 회로망 기법을 이용하는 경우에는 각 칩에 클록 신호(CLK)가 분배되기 시작하는 위치가 제약되지 않으므로, 제2 래더 메인 신호 라인(MLH2)을 자유롭게 배치할 수 있다. 그러나 래더 회로망 기법을 적용되는 복수개의 칩(CP1 ~ CP5) 상에서 래더 전송 라인의 배치를 고려한다면 제2 래더 메인 신호 라인(MLH2)이 가급적 복수개의 칩(CP1 ~ CP5)의 모서리 부분에 배치되는 것이 바람직하다.
그리고 스택형 반도체 장치에서 호스트 칩(Host)을 구비하지 않고 적층된 복수개의 칩(CP1 ~ CP5) 중 하나가 기준 전송 라인(ML)과 입력 버퍼부(120)를 구비하여 외부에서 클록 신호(CLK)를 인가받도록 구성하는 경우, 복수개의 칩(CP1 ~ CP5) 중 어떤 칩이 클록 신호(CLK)를 인가받아도 되지만 최하단의 칩이 클록 신호(CLK)를 인가받는 것이 바람직하다.
도5 는 본 발명의 스택형 반도체 장치에서 신호 분배 경로를 나타내는 다른 실시예이다.
도4 에서는 클록 신호(CLK)는 제1 및 제2 래더 메인 신호 라인(MLH1, MLH2)으로 구성되는 하나의 래더 메인 신호 라인 쌍을 통해 복수개의 칩(CP1 ~ CP5)에 인가되었다. 그러나 복수개의 칩(CP1 ~ CP5)으로 클록 신호(CLK)를 인가하는 래더 메인 신호 라인 쌍이 반드시 하나이어야 하는 것은 아니다. 특히 복수개의 칩 (CP1 ~ CP5)의 면적이 넓은 경우에 복수개의 칩(CP1 ~ CP5) 각각에서 H-트리 회로망 기법을 이용하여 클록 신호(CLK)를 분배하면, 각 칩(CP1 ~ CP5) 상의 모든 소자(미도시)에 동일한 클록 신호(CLK)가 인가되겠지만, H-전송 라인을 경유하는 동안 신호 지연 및 왜곡이 발생한다. 즉 복수개의 칩(CP1 ~ CP5)의 모든 소자에 동일한 클록 신호(CLK)가 인가되지만 왜곡된 클록 신호(CLK)가 인가될 수 있다. 그러나 도1 과 같이 상위 계층 전송 라인인 제1 H-전송 라인(HL1)이 칩 전체에 클록 신호(CLK)를 분배하고, 하위 계층 전송 라인인 제2 , 제3 , 제4 H-전송 라인(HL2, HL3, HL4)이 계층적으로 클록 신호(CLK)를 분배하는 것 보다 제1 H-전송 라인(HL1) 없이 제2 H-전송 라인(HL2)으로 클록 신호(CLK)를 직접 인가하게 되면 신호 지연 및 왜곡을 줄일 수 있다.
마찬가지로 도2 에 도시된 래더형 회로망 기법을 이용하는 칩에서도 래더 전송 라인(LL1 ~ LLm)이 칩 전체에 클록 신호(CLK)를 분배하는 것보다, 일정 영역씩 분할하여 클록 신호(CLK)를 분배하도록 래더 전송 라인을 영역별로 구분하여 배치하는 것이 신호 지연 및 왜곡을 줄일 수 있다.
다만 클록 신호(CLK)를 칩의 일정 영역별로 구분하여 인가하는 경우에 각 영역에 인가되는 클록 신호(CLK)가 동일하지 않을 수 있다. 도5 는 적층된 복수개의 칩(CP1 ~ CP5) 각각을 일정 영역별로 구분하고 각 영역에 동일한 클록 신호(CLK)가 인가될 수 있도록 구성한 스택형 반도체 장치이다.
도3 및 도4 에서는 호스트 칩(Host)이 단순히 클록 신호(CLK)를 드라이빙 하여 출력하는 역할만을 수행하지만 도5 의 호스트 칩(Host)은 적층된 복수개의 칩(CP1 ~ CP5) 상의 일정 영역별로 동일한 클록 신호(CLK)를 인가할 수 있도록 구성된다. 도5 에서 호스트 칩(Host)은 클록 신호(CLK)를 인가받고 호스트 칩(Host)의 가운데 위치로 클록 신호(CLK)를 전송하기 위한 기준 전송 라인(ML)과 입력 버퍼부(220) 및 기준 전송 라인(ML)을 통해 인가되는 클록 신호(CLK)를 호스트 칩(Host)상의 복수개의 영역으로 전송하는 상위 계층 H 전송 라인인 제1 H-전송 라인(HHL1)을 구비한다. H-트리 회로망 기법에 의해 제1 H-전송 라인(HHL1)의 종단에 인가되는 4개의 클록 신호(CLK)는 모두 거의 동일한 신호이다.
입력 버퍼부(220)의 구성은 도4 의 입력 버퍼부(120)와 동일하여 클록 신호(CLK)를 감지하고, 스윙 폭을 증가시켜 출력한다. 그리고 제1 H-전송 라인(HHL1)은 기준 전송 라인(ML)을 통해 인가되는 H-전송 라인(HHL1)의 종단에 인가되는 클록 신호(CLK)를 호스트 칩(Host)을 4등분하는 각각의 영역에 동일하게 인가한다.
그리고 도5 의 스택형 반도체 장치는 제1 H-전송 라인(HHL1) 종단에 도4 의 래더 메인 신호 라인(MLH1, MLH2)과 같이 적층된 복수개의 칩(CP1 ~ CP5)과 교차하는 복수개의 H 래더 메인 신호 라인 쌍(HMLH11 ~ HMLH52)을 구비한다.
복수개의 H 래더 메인 신호 라인 쌍(HMLH11 ~ HMLH52) 각각은 도4 에서 설명한 바와 같이 적어도 2 개의 신호 라인을 구비한다. 또한 복수개의 칩(CP1 ~ CP5) 및 호스트 칩(Host) 상의 제1 H 래더 메인 신호 라인(HMLH11, HMLH21 ~ HMLH51)과 제2 H 래더 메인 신호 라인(HMLH12, HMLH22 ~ HMLH52) 사이에 각각 배치되는 래더 버퍼(hbf01 ~ hbf54)를 구비한다.
제1 H-전송 라인(HHL1)을 통해 클록 신호(CLK)가 제1 H 래더 메인 신호 라 인(HMLH11, HMLH21 ~ HMLH51)에 인가되면, 클록 신호(CLK)는 제1 H 래더 메인 신호 라인(HMLH11, HMLH21 ~ HMLH51)과 교차하는 복수개의 칩(CP1 ~ CP5)상에 구비되는 복수개의 래더 버퍼(hbf01 ~ hbf54)를 통해 하위 계층 H 전송 라인인 제2 H 래더 신호 라인(HMLH 12, HMLH22 ~ HMLH52)로 인가된다. 복수개의 래더 버퍼(hbf01 ~ hbf54)를 통해 제2 H 래더 신호 라인(HMLH 12, HMLH22 ~ HMLH52)에 인가되는 복수개의 클록 신호(CLK)는 위상 보간에 의해 하나의 클록 신호(CLK)로 합쳐지게 되므로, 복수개의 칩(CP1 ~ CP5)상에서 제2 H 래더 신호 라인(HMLH 12, HMLH22 ~ HMLH52)에 각각 대응하는 영역은 모두 동일한 클록 신호(CLK)를 인가받는다. 또한 복수개의 래더 버퍼(hbf01 ~ hbf54)가 동일한 버퍼로 구현되면, 각 영역의 클록 신호(CLK)는 동일한 신호이다.
결과적으로 복수개의 칩(CP1 ~ CP5)에 개별적으로 제1 H-전송 라인(HHL1)이 구비되지 않더라도, 호스트 칩(Host)이 제1 H-전송 라인(HHL1)을 구비하고, 제1 H-전송 라인(HHL1)의 종단에서 복수개의 H 래더 신호 라인(HMLH11 ~ HMLH52)을 통해 복수개의 칩(CP1 ~ CP5)의 각 영역에 클록 신호(CLK)를 전송하도록 하여 클록 신호(CLK)의 신호 지연 및 왜곡을 줄일 수 있다.
도5 에서는 호스트 칩(Host)에 상위 계층 H 전송 라인으로 제1 H-전송 라인(HHL1)만을 구비하여 클록 신호(CLK)를 전송하도록 하였으나, 호스트 칩(Host)에 더 많은 계층의 H-전송 라인이 구비될 수 있음은 자명하다. 다만 호스트 칩에 상위 계층 H 전송 라인으로 2계층 이상의 H-전송 라인이 구비되는 경우에 H 래더 신호 라인은 호스트 칩의 H 전송 라인 계층 중에서 최하위 계층의 H-전송 라인의 종단에 배치되어야 한다. 따라서 H 래더 신호 라인의 개수는 H-전송 라인의 계층이 1 계층 증가할 때마다 4배로 증가하게 되므로, 호스트 칩(Host)은 제1 H-전송 라인(HHL1)만을 구비하는 것이 바람직하다.
그리고 도4 에서 설명한 바와 같이, 도5 의 스택형 반도체 장치 또한 적층된 복수개의 칩(CP1 ~ CP5) 중 하나가 기준 전송 라인(ML)과 입력 버퍼부(120) 및 상위 계층 H 전송 라인을 구비하여 외부에서 클록 신호(CLK)를 인가받도록 구성되면, 호스트 칩(Host)을 별도로 구비하지 않아도 된다.
추가적으로 복수개의 칩(CP1 ~ CP5) 각각의 신호 분배 기법을 모두 동일한 기법으로 적용하는 것이 바람직하나, 경우에 따라서는 복수개의 칩(CP1 ~ CP5) 각각이 다른 신호 분배 기법을 이용할 수도 있다. 즉 칩(CP1 ~ CP3)은 H-트리 회로망 기법을 이용하고, 칩(CP4, CP5)은 래더형 회로망 기법을 이용할 수도 있다.
또한 본 발명에서는 스택형 반도체 장치 전체에 분배되는 신호로서 클록 신호(CLK)를 예를 들어 설명하였으나, 이외의 신호도 동일한 방법으로 분배될 수 있음은 자명하다. 뿐만 아니라 복수개의 칩(CP1 ~ CP5) 중 일부의 칩 사이에 분배되는 신호와 복수개의 칩(CP1 ~ CP5)의 일정 영역에 분배되는 신호에도 적용 할 수 있음은 자명하다.
그리고 본 발명에 도시된 바와 같이 래더 메인 신호 라인 및 래더 신호 라인은 복수개의 칩을 관통하여 배치되므로, 복수개의 칩 각각의 공정에 의한 변화에 둔감한 강건 회로 설계가 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
제1도는 H-트리 회로망 기법으로 전송 라인이 배치된 단일 칩 패키지 반도체 장치의 일예를 나타내는 도면
제2도는 래더형 회로망 기법을 나타내는 도면
제3도는 종래의 스택형 반도체 장치에서 신호 분배 경로를 나타내는 일 예
제4도는 본 발명의 스택형 반도체 장치에서 신호 분배 경로를 나타내는 일 실시예
제5도는 본 발명의 스택형 반도체 장치에서 신호 분배 경로를 나타내는 다른 실시예

Claims (15)

  1. 복수개의 소자를 구비하고 신호를 인가받아 미리 지정된 동작을 수행하며, 적층으로 배치되는 복수개의 칩;
    상기 복수개의 칩을 관통하여 배치되어, 상기 신호를 인가받는 하나 또는 그 이상의 제1 래더 메인 신호 라인;
    상기 하나 또는 그 이상의 제1 래더 메인 신호 라인에 인접하고, 상기 복수개의 칩을 관통하여 배치되는 하나 또는 그 이상의 제2 래더 메인 신호 라인; 및
    상기 복수개의 칩 상에 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인과 하나 또는 그 이상의 상기 제2 래더 메인 신호 라인 사이에 형성되어, 상기 제1 래더 메인 신호 라인을 통해 인가되는 상기 신호를 각각 버퍼링하여 인접한 상기 제2 래더 메인 신호 라인으로 출력하는 복수개의 래더 버퍼를 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 스택형 반도체 장치는
    상기 복수개의 칩과 함께 적층으로 배치되는 하나 또는 그 이상의 칩을 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 스택형 반도체 장치는
    상기 하나 또는 그 이상의 제1 및 제2 래더 메인 신호 라인과 인접하고, 상 기 복수개의 칩을 관통하여 배치되는 복수개의 제3 래더 메인 신호 라인; 및
    상기 복수개의 칩 상에, 상기 제1 래더 메인 신호 라인과 상기 제3 래더 메인 신호 라인 사이, 상기 제3 래더 메인 신호 라인들 사이, 및 상기 제3 래더 메인 신호 라인과 제2 래더 메인 신호 라인 사이에 배치되는 복수개의 래더 버퍼를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  4. 제1 항에 있어서, 상기 복수개의 칩 각각은
    상기 복수개의 소자 중 상기 신호를 인가받는 소자 각각에 상기 신호를 동일하게 전송하기 위하여 계층적으로 배치되는 복수개의 H 전송 라인을 가지는 H 트리 회로망을 구비하고, 상기 제2 래더 메인 신호 라인이 상기 H 트리 회로망을 구성하는 복수 계층의 H 전송 라인 중 최상위 계층의 H 전송 라인의 중앙에 연결되는 것을 특징으로 하는 스택형 반도체 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4 항에 있어서, 상기 스택형 반도체 장치는
    상기 복수개의 소자를 구비하고, 상기 신호를 인가받는 소자 각각에 상기 신호를 동일하게 전송하기 위하여 복수개의 래더 전송 라인과 상기 복수개의 래더 전송 라인 사이에 병렬로 배치되는 복수개의 버퍼를 가지는 래더 회로망을 구비하며, 상기 복수개의 칩과 함께 적층으로 배치되는 하나 또는 그 이상의 칩을 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  6. 제1 항에 있어서, 상기 복수개의 칩 각각은
    상기 복수개의 소자 중 상기 신호를 인가받는 소자 각각에 상기 신호를 동일하게 전송하기 위하여 복수개의 래더 전송 라인과 상기 복수개의 래더 전송 라인 사이에 병렬로 배치되는 복수개의 버퍼를 가지는 래더 회로망을 구비하고, 상기 제2 래더 메인 신호 라인이 상기 복수개의 래더 전송 라인 중 상기 신호를 인가받는 하나의 래더 전송 라인에 연결되는 것을 특징으로 하는 스택형 반도체 장치.
  7. 제1 항에 있어서, 상기 복수개의 칩 중 어느 하나의 칩은
    상기 신호를 인가받아 버퍼링 하는 입력 버퍼, 및 상기 입력 버퍼에서 출력되는 상기 신호를 드라이빙하여 상기 제1 래더 메인 신호 라인으로 출력하는 드라이빙 버퍼를 구비하는 입력 버퍼부를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  8. 제1 항에 있어서, 상기 스택형 반도체 장치는
    상기 복수개의 칩과 함께 적층되어 배치되며, 상기 신호를 인가받아 드라이빙하여 상기 제1 래더 메인 신호 라인으로 출력하는 입력 버퍼부를 구비하는 호스트 칩을 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 복수개의 칩은
    상기 복수개의 칩 중 어느 하나의 칩에 상위 계층의 H 전송 라인을 구비하여 상기 신호를 상기 상위 계층의 H 전송 라인 종단에 연결되는 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인으로 출력하는 제1 H 트리 회로망을 구비하고, 상기 복수개의 칩 각각은 상기 상위 계층의 H 전송 라인에 대응하는 하위 계층의 H 전송 라인을 구비하는 제1 H 트리 회로망을 구비하여, 상기 하나 또는 그 이상의 제2 래더 메인 신호 라인이 상기 하위 계층의 H 전송 라인 중 최상위 계층의 H 전송 라인의 중앙에서 연결되는 것을 특징으로 하는 스택형 반도체 장치.
  10. 제1 항에 있어서, 상기 복수개의 칩은
    상기 복수개의 칩 중 어느 하나의 칩에 하나 또는 그 이상의 계층의 H 전송 라인을 구비하여 상기 신호를 상기 하나 또는 그 이상의 계층의 H 전송 라인 종단에 연결되는 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인으로 출력하는 H 트리 회로망을 구비하고, 상기 H 트리 회로망에 대응하는 영역 각각에 배치되는 상기 복수개의 소자에 상기 신호를 동일하게 전송하기 위하여, 각각 복수개의 래더 전송 라인과 상기 복수개의 래더 전송 라인 사이에 병렬로 배치되는 복수개의 버퍼를 각각 가지는 복수개의 래더 회로망을 각각 구비하며, 상기 하나 또는 그 이상의 제2 래더 메인 신호 라인 각각은 상기 복수개의 래더 회로망 각각의 복수개의 래더 전송 라인 중 상기 신호를 인가받는 하나의 래더 전송 라인과 연결되는 것을 특징으로 하는 스택형 반도체 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 복수개의 칩은
  12. 제1 항에 있어서, 상기 복수개의 칩은
    상기 복수개의 칩 중 어느 하나의 칩에 복수개의 1차 래더 전송 라인과 상기 복수개의 1차 래더 전송 라인 사이에 병렬로 배치되는 복수개의 1차 버퍼를 구비하여 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인으로 출력하는 1차 래더 회로망을 구비하고, 상기 복수개의 칩의 일정 영역 각각에 복수개의 2차 래더 전송 라인과 상기 복수개의 2차 래더 전송 라인 사이에 병렬로 배치되는 복수개의 2차 버퍼를 각각 가지는 복수개의 2차 래더 회로망을 각각 구비하며, 상기 하나 또는 그 이상의 제2 래더 메인 신호 라인 각각은 상기 복수개의 2차 래더 회로망 각각의 복수개의 2차 래더 전송 라인 중 상기 신호를 인가받는 하나의 래더 전송 라인과 연결되는 것을 특징으로 하는 스택형 반도체 장치.
  13. 각각 복수개의 소자를 구비하고 신호를 인가받아 미리 지정된 동작을 수행하며, 적층으로 배치되는 복수개의 칩을 구비하는 스택형 반도체 장치의 신호 분배 방법에 있어서,
    상기 신호를 인가받는 하나 또는 그 이상의 제1 래더 메인 신호 라인을 상기 복수개의 칩을 관통하여 배치하는 단계;
    하나 또는 그 이상의 제2 래더 메인 신호 라인을 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인에 인접하고, 상기 복수개의 칩을 관통하여 배치하는 단계;
    상기 복수개의 칩 상에 상기 하나 또는 그 이상의 제1 래더 메인 신호 라인과 하나 또는 그 이상의 상기 제2 래더 메인 신호 라인 사이에, 상기 제1 래더 메인 신호 라인을 통해 인가되는 상기 신호를 각각 버퍼링하여 인접한 상기 제2 래더 메인 신호 라인으로 출력하는 복수개의 래더 버퍼 배치하는 단계를 구비하는 것을 특징으로 하는 스택형 반도체 장치의 신호 분배 방법.
  14. 제13 항에 있어서, 상기 스택형 반도체 장치의 신호 분배 방법은
    상기 복수개의 소자 중 상기 신호를 인가받는 소자 각각에 상기 신호를 동일하게 전송하기 위하여 복수 계층의 H 전송 라인을 가지는 H 트리 회로망을 배치하는 단계; 및
    상기 제2 래더 메인 신호 라인을 상기 복수 계층의 H 전송 라인 중 최상위 계층의 H 전송 라인의 중앙에 연결하는 단계를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치의 신호 분배 방법.
  15. 제13 항에 있어서, 상기 스택형 반도체 장치의 신호 분배 방법은
    상기 복수개의 소자 중 상기 신호를 인가받는 소자 각각에 상기 신호를 동일하게 전송하기 위하여 복수개의 래더 전송 라인과 상기 복수개의 래더 전송 라인 사이에 병렬로 배치되는 복수개의 버퍼를 가지는 래더 회로망을 배치하는 단계; 및
    상기 제2 래더 메인 신호 라인이 상기 복수개의 래더 전송 라인 중 상기 신호를 인가받는 하나의 래더 전송 라인에 연결하는 단계를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치의 신호 분배 방법.
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