JP6986127B1 - メモリシステムおよびその操作方法 - Google Patents

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Abstract

【課題】セットアップ／ホールド時間を動的に調整することにより、チップ製造及び在庫における制限を回避するメモリシステムを提供する。【解決手段】メモリシステム１００は、相互に接続された複数のメモリチップ１１０＿０〜１１０＿３を含む。各メモリチップは、メモリアレイ、読み出し／書き込みデータストローブピン、ルックアップテーブル記憶装置、チップ数識別回路及び制御論理回路を含む。ルックアップテーブル記憶装置１３０は、チップ接続数に関する複数のトリミングシフト値を予め保存する。チップ数識別回路は、状態情報に基づいて現在のチップ接続数を識別し、それに基づいて、ルックアップテーブル記憶装置から、選択されたトリミングシフト値を見つける。制御論理回路は、クロック信号に反応してデータ信号を伝送し、選択されたトリミングシフト値に基づいて、クロック信号とデータ信号の間のセットアップ／ホールド時間を調整する。【選択図】図２

Description

本発明は、メモリシステムに関するものであり、特に、複数の積層したメモリチップを含むメモリシステムおよびその操作方法に関するものである。
小型化の要求に応じて、周知のメモリシステムは、パッケージ構造内に複数の積層したメモリチップを含み、それによって記憶密度を増やす。ＨｙｐｅｒＲＡＭインターフェースのメモリシステムにおいて、複数のメモリチップの間には、各メモリチップのＣＳ＃ピン、ＣＫピン、ＤＱピン、ＲＷＤＳピン、ＲＥＳＥＴ＃ピンがその他のメモリチップの同様のピンと相互に接続され、ピン上の信号を共有している。各メモリチップは、異なるチップ識別信号ＤＩＥ＿ＳＴＫを受信して、相応の操作を行うことができる。
ＣＫピンの入力容量とＤＱピンの入力容量は異なるため、例えば、非揮発性のレーザーヒューズ（Laser fuse）または電気ヒューズ（Electrical fuse, E-fuse）構造により、ＣＫピン上のクロック信号とＤＱピン上のデータ信号の間に必要なセットアップ／ホールド時間（setup hold time, tIS/tIH）を保存して、クロック信号とデータ信号の入力タイミングスキュー（input timing skew）を補償することができる。
積層したメモリチップの数が多ければ多いほど、ＣＫピンとＤＱピンの間の入力容量の差が大きくなり、必要なセットアップ／ホールド時間も変化する。しかしながら、レーザーヒューズを用いる状況では、ダイ分離工程（DIE separating process）の前にセットアップ／ホールド時間を予めレーザーヒューズに保存しなければならず、ダイ分離工程後に無造作に調整することはできない。電気ヒューズを用いる状況では、プログラム回路の面積が増加し、別の工程を追加して電気ヒューズに対してプログラミングを行わなければ、出荷することができない。
本発明は、セットアップ／ホールド時間を動的に調整することにより、チップ製造および在庫における制限を回避することのできるメモリシステムを提供する。
本発明のメモリシステムは、相互に接続された複数のメモリチップを含む。各メモリチップは、メモリアレイ、読み出し／書き込みデータストローブピン、ルックアップテーブル記憶装置、チップ数識別回路、および制御論理回路を含む。メモリアレイは、データを保存する。読み出し／書き込みデータストローブピンは、その他のメモリチップの読み出し／書き込みデータストローブピンと相互に接続される。ルックアップテーブル記憶装置は、チップ接続数に関する複数のトリミングシフト値を予め保存する。チップ数識別回路は、状態情報に基づいて現在のチップ接続数を識別し、それに基づいて、ルックアップテーブル記憶装置から、選択されたトリミングシフト値を見つける。制御論理回路は、クロック信号に反応してデータ信号を伝送し、選択されたトリミングシフト値に基づいて、クロック信号とデータ信号の間のセットアップ／ホールド時間を調整する。
本発明のメモリシステムの操作方法は、相互に接続された複数のメモリチップを含むメモリシステムに適用される。各メモリチップの読み出し／書き込みデータストローブピンは、その他のメモリチップの読み出し／書き込みデータストローブピンと相互に接続される。操作方法は、チップ接続数に関する複数のトリミングシフト値を予め保存するステップと；状態情報に基づいて現在のチップ接続数を識別し、それに基づいて、保存したトリミングシフト値の中から、選択されたトリミングシフト値を見つけるステップと；選択されたトリミングシフト値に基づいて、クロック信号に反応してデータ信号を伝送した時に、クロック信号とデータ信号の間のセットアップ／ホールド時間を調整するステップを含む。
以上のように、複数のメモリチップを同じ１つのパッケージ構造内に積層する状況において、本発明のメモリシステムは、異なるメモリ接続数に対し、セットアップ／ホールド時間を適切な長さに自動調整することができるため、特定のヒューズを使う必要がない。これにより、メモリシステムは、セットアップ／ホールド時間の面でさらに大きな裕度および耐用性を有し、製造過程および輸送制御においてさらに容易になるため、チップ製造および在庫における制限を回避することができる。
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
本発明の１つの実施形態に係るクロック信号とデータ信号の波形概略図である。 本発明の１つの実施形態に係るメモリシステムの回路概略図である。 本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の回路概略図である。 本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の操作概略図である。 本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の回路概略図である。 本発明の１つの実施形態に係るＲＷＤＳピンの負荷回路概略図である。 本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の操作概略図である。 本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の回路概略図である。 本発明の１つの実施形態に係るＲＷＤＳピンの負荷回路概略図である。 本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の操作概略図である。 本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の回路概略図である。 本発明の１つの実施形態に係るＲＷＤＳピンの負荷回路概略図である。 本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の操作概略図である。 本発明の１つの実施形態に係るメモリシステムの操作方法のフロー図である。
図１は、本発明の１つの実施形態に係るクロック信号とデータ信号の波形概略図である。図１において、細い実線は、メモリシステムのパッケージ構造外部が受信した信号波形を示す。太い実線は、パッケージ構造内に１個のメモリチップしかない時のメモリチップが受信した信号波形を示す。破線は、パッケージ構造内に２個のメモリチップを積層した時のメモリチップが受信した信号波形を示す。
ピン上の入力容量の影響により、太い実線および破線の信号波形は、細い実線の信号波形と比較して、信号遅延を生成し、且つデータ信号ＤＱの遅延がクロック信号ＣＫの遅延よりも大きい。対応するセットアップ／ホールド時間（setup hold time, tIS/tIH）と積層したメモリチップの数の関係を観察すると、パッケージ構造内に２個のメモリチップを積層した時の設定時間ｔＩＳ２は、パッケージ構造内に１個のメモリチップしかない時の設定時間ｔＩＳ２よりも小さく、パッケージ構造内に２個のメモリチップを積層した時の保持時間ｔＩＨ２は、パッケージ構造内に１個のメモリチップしかない時の保持時間ｔＩＨ２よりも大きいことがわかる。このように、積層したメモリチップの数が異なると、必要なセットアップ／ホールド時間も異なる。これを踏まえ、本発明のメモリシステムは、パッケージ構造内のメモリチップの数に基づいて、セットアップ／ホールド時間を動的に調整することができる。
以下、図２を参照すると、図２は、本発明の１つの実施形態に係るメモリシステムの回路概略図である。メモリシステム１００は、複数のメモリチップ１１０＿０〜１１０＿３を含む。各メモリチップ１１０＿０〜１１０＿３は、メモリアレイ１２０、ルックアップテーブル記憶装置１３０、チップ数識別回路１４０、および制御論理回路１５０を含む。各メモリチップ１１０＿０〜１１０＿３は、いずれもＣＳ＃ピン１６０、クロック信号ピン（以下、ＣＫピンと称す）１６２、読み出し／書き込みデータストローブピン（以下、ＲＷＤＳピンと称す）１６４、ＤＱピン１６６、およびリセット信号ピン（以下、ＲＥＳＥＴ＃ピンと称す）１６８を含み、それぞれ制御信号ＣＳ＃、クロック信号ＣＫ、読み出し／書き込みデータストローブ信号ＲＷＤＳ、データ信号ＤＱ、およびリセット信号ＲＥＳＥＴ＃を伝送するために使用され、その他のメモリチップの同様のピンと相互に接続される。本実施形態において、４個のメモリチップ１１０＿０〜１１０＿３を例に挙げて説明するが、メモリチップの数は、本発明を限定するためのものではない。
メモリアレイ１２０は、データを保存するために使用される。ルックアップテーブル記憶装置１３０は、チップ接続数に関する複数のトリミングシフト値ＳＬ１〜ＳＬ４を予め保存する。例を挙げて説明すると、トリミングシフト値ＳＬ１は、パッケージ構造内に１個のメモリチップしかない時のセットアップ／ホールド時間のトリミングシフト値に適用され、トリミングシフト値ＳＬ２は、パッケージ構造内に２個のメモリチップを積層した時のセットアップ／ホールド時間のトリミングシフト値に適用され、以下、同様に適用される。ルックアップテーブル記憶装置１３０は、ルックアップテーブル（look up table）の方法を実現することによりトリミングシフト値ＳＬ１〜ＳＬ４を保存することができ、現在のチップ接続数に基づいて適切なトリミングシフト値を迅速に探し出すのに役立つ。メモリアレイ１２０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ素子であってもよく、ルックアップテーブル記憶装置１３０は、例えば、レーザーヒューズ等の不揮発性素子に保存された値を読み出して格納するレジスタ等であってもよいが、本発明はこれに限定されない。
図チップ数識別回路１４０は、ルックアップテーブル記憶装置１３０に接続される。チップ数識別回路１４０は、状態情報ＳＩに基づいて現在のチップ接続数を識別し、それに基づいて、ルックアップテーブル記憶装置１３０から、選択されたトリミングシフト値ＳＬを見つけることができる。
図制御論理回路１５０は、メモリアレイ１２０、各ピン（ＣＳ＃ピン１６０、ＣＫピン１６２、ＲＷＤＳピン１６４、ＤＱピン１６６、およびＲＥＳＥＴ＃ピン１６８）、ルックアップテーブル記憶装置１３０、およびチップ数識別回路１４０に接続される。制御論理回路１５０は、ＣＫピン１６２により受信したクロック信号ＣＫに反応して、ＤＱピン１６６によりデータ信号ＤＱを伝送し、選択されたトリミングシフト値ＳＬに基づいて、クロック信号ＣＫとデータ信号ＤＱの間のセットアップ／ホールド時間を調整することができる。
本実施形態において、制御論理回路１５０は、例えば、チップ数レジスタを含むことができる。チップ数レジスタは、現在のチップ接続数を保存し、状態情報ＳＩとしてチップ数識別回路１４０に提供するために使用することができる。現在のチップ接続数は、予め任意の方法でチップ数レジスタに保存されたものであってもよく、本発明はこれに限定されない。
下記の表（１）は、ルックアップテーブル記憶装置１３０が実現したルックアップテーブルの範例を説明したものである。
Figure 0006986127
図パッケージ構造内に複数のメモリチップを堆積したメモリシステム１００に対し、設計段階（design stage）において、セットアップ／ホールド時間を予め標準のチップ接続数と一致するように設定することができる。さらに、その後の段階（例えば、試作段階（trial production stage））において、チップ数識別回路１４０は、受信した状態情報ＳＩに基づいて現在のチップ接続数を識別し、それに基づいて、ルックアップテーブル記憶装置１３０から、選択されたトリミングシフト値ＳＬを識別することができる。本実施形態において、表（１）に示すように、標準のチップ接続数は、例えば、２であり、最初に設計段階においてチップ接続数が２の状況に基づいてセットアップ／ホールド時間を配置することを示す。したがって、標準のチップ接続数が２の時は、セットアップ／ホールド時間を調整する必要がなく、選択されるトリミングシフト値ＳＬは、０である。表（１）のトリミングシフト値の単位は、例えば、０．１５ｎｓである。つまり、標準のチップ接続数が１の時に選択されるトリミングシフト値ＳＬは、-０．１５ｎｓであり、標準のチップ接続数が３の時に選択されるトリミングシフト値ＳＬは、＋０．１５ｎｓであり、標準のチップ接続数が３の時に選択されるトリミングシフト値ＳＬは、＋０．３ｎｓである。
チップ数識別回路１４０は、選択されたトリミングシフト値ＳＬを制御論理回路１５０に出力することができる。制御論理回路１５０は、選択されたトリミングシフト値ＳＬに基づいて、クロック信号ＣＫとデータ信号ＤＱの間のセットアップ／ホールド時間を再度微調整することができ、これにより、セットアップ／ホールド時間の機能を動的に調整して、チップ製造および在庫における制限を回避することができる。
上述した実施形態において、現在のチップ接続数は、既に予め確定されており、且つ制御論理回路１５０のチップ数レジスタに保存されている。しかしながら、本発明のその他の実施形態において、現在のチップ接続数をリアルタイムで検出して、対応する状態情報ＳＩを生成してもよい。
図３を参照すると、図３は、本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の回路概略図である。制御論理回路２００は、制御信号生成回路２０２、発振器２０４、デコーダ回路２０６、およびピン駆動回路２０８を含む。チップ数識別回路２１０は、発振器イネーブル回路２１２、ピンクランプ回路２１４、シーケンサー２１６、およびカウンタ回路２１８を含む。
デコーダ回路２０６は、チップ識別信号ＤＩＥ＿ＳＴＫを受信し、チップ識別信号ＤＩＥ＿ＳＴＫに基づいて、属するメモリチップが何個目のチップであるのかを判断し、それに基づいて、チップデコード信号ＮＤＩＥを提供することができる。
ピン駆動回路２０８は、対応するＲＷＤＳピン１６４に接続される。ピン駆動回路２０８は、チップ数識別回路２１０の制御信号ＳＣＴＲにおいて制御され、ＲＷＤＳピン１６４の電圧レベルを調整する。さらに、ピン駆動回路２０８は、ＲＷＤＳピン１６４上の読み出し／書き込みデータストローブ信号ＲＷＤＳを入力信号ＲＷＤＳ＿ＩＮとしてカウンタ回路２１８に入力することができる。
図４は、本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の操作概略図である。図４に示すように、メモリセルが起動された時、パワーオン（power on）手順の期間において、制御信号生成回路２０２は、第１順序信号Ｓ１Ｔ、第２順序信号Ｓ２Ｔ、第３順序信号Ｓ３Ｔ、および終了信号ＳＦ（第１制御信号）を順番に提供して、チップ数識別回路２１０を制御し、チップ接続数の識別手順を実行することができる。
図２および図４を同時に参照しながら、本発明の実施形態の制御論理回路２００およびチップ数識別回路２１０の操作方法について説明する。本実施形態において、第１順序信号Ｓ１Ｔは、初期状態ＩＮＴに入ったことを表示することができる。発振器イネーブル回路２１２が第１順序信号Ｓ１Ｔを受信した時、発振器イネーブル回路２１２は、発振イネーブル信号ＳＲＯＳＣＥＮを発振器２０４に出力するため、発振器２０４は、発振信号ＳＲＯＳＣを提供することができる。
ピンクランプ回路２１４は、対応するＲＷＤＳピン１６４に接続される。ピンクランプ回路２１４が第１順序信号Ｓ１Ｔを受信した時、ピンクランプ回路２１４は、チップデコード信号ＮＤＩＥに基づいて、対応する読み出し／書き込みデータストローブ信号ＲＷＤＳを生成することができる。具体的に説明すると、ピンクランプ回路２１４が、チップデコード信号ＮＤＩＥに基づいて、属するメモリチップが１個目のメモリチップ１１０＿０であると判断した時、ピンクランプ回路２１４は、対応するＲＷＤＳピン１６４を高インピーダンス状態Ｈｉ−Ｚから規定の電圧ＶＳＳ（例えば、０Ｖ）までクランプすることができる。ピンクランプ回路２１４が、チップデコード信号ＮＤＩＥに基づいて、属するメモリチップが２個目〜４個目のメモリチップ１１０＿１〜１１０＿３であると判断した時、ピンクランプ回路２１４は、動作を行わない。
第２順序信号Ｓ２Ｔは、準備状態ＲＤＹに入ったことを表示することができる。シーケンサー２０６が第２順序信号Ｓ２Ｔを受信した時、制御信号ＳＣＴＲ（第２制御信号）をピン駆動回路２０８に提供して、制御信号ＳＣＴＲによりピン駆動回路２０８をイネーブルにすることができる。
カウンタ回路２１８は、シーケンサー２１６に接続される。第２順序信号Ｓ２Ｔを受信した時、カウンタ回路２１８がイネーブルにされる。このように、カウンタ回路２１８は、入力信号ＲＷＤＳ＿ＩＮに基づいて、ＲＷＤＳピン１６４の電圧レベルの切り換え回数のカウントを開始することができる。
第３順序信号Ｓ３Ｔは、カウント状態ＳＴＡＲＴに入ったことを表示することができる。シーケンサー２１６が第３順序信号Ｓ３Ｔを受信した時、シーケンサー２１６は、発振信号ＳＲＯＳＣに反応して、チップデコード信号ＮＤＩＥに基づいて、対応する期間において対応するピン駆動回路２０８をトリガーするため、各メモリチップのピン駆動回路２０８は、読み出し／書き込みデータストローブ信号ＲＷＤＳをそれぞれのＲＷＤＳピン１６４に所定の順序で出力することができる。図４に示すように、まず、メモリチップ１１０＿０に対応する期間において、メモリチップ１１０＿０のシーケンサー２１６は、チップデコード信号ＮＤＩＥに基づいて、メモリチップ１１０＿０のピン駆動回路２０８をトリガーし、読み出し／書き込みデータストローブ信号ＲＷＤＳをＲＷＤＳピン１６４に出力して、ＲＷＤＳピン１６４の電圧レベルを切り換える（高論理レベルＨと低論理レベルＬの間で切り換える）ことができる。また、メモリチップ１１０＿０〜１１０＿３内のカウンタ回路２０８は、対応するＲＷＤＳピン１６４の電圧レベルの切り換え回数を同時にカウントして、カウント結果ＣＲを対応するシーケンサー２１６に伝送することができる。
続いて、メモリチップ１１０＿１に対応する期間において、メモリチップ１１０＿１のシーケンサー２１６は、チップデコード信号ＮＤＩＥに基づいて、メモリチップ１１０＿１のピン駆動回路２０８をトリガーし、読み出し／書き込みデータストローブ信号ＲＷＤＳをＲＷＤＳピン１６４に出力して、ＲＷＤＳピン１６４の電圧レベルを切り換えることができ、以下、シーケンサー２１６が、チップデコード信号ＮＤＩＥおよびカウント結果ＣＲに基づいて、全てのメモリチップがＲＷＤＳピン１６４の電圧レベルを切り換えたと判断するまで、同様に行う。
終了信号ＳＦは、終了状態ＦＩＮに入ったことを表示する。ピン駆動回路２０８が終了信号ＳＦを受信した時、ピン駆動回路２０８は、内部のレジスタに保存された最終カウント結果ＣＲに基づいて、対応する状態情報ＳＩを生成するため、チップ数識別回路２１０は、状態情報ＳＩに基づいて現在のチップ接続数を識別し、それに基づいて、ルックアップテーブル記憶装置１３０から、選択されたトリミングシフト値ＳＬを見つけることができる。終了信号ＳＦは、チップ数識別回路２１０内の各素子にチップ接続数の識別手順を終了させることもできる。
図５を参照すると、図５は、本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の回路概略図である。制御論理回路３００は、制御信号生成回路３０２、デコーダ回路３０４、およびピン駆動回路３０６を含む。チップ数識別回路３１０は、シーケンス３１２およびレベル検出器回路３１４を含む。
デコーダ回路３０４は、チップ識別信号ＤＩＥ＿ＳＴＫを受信し、チップ識別信号ＤＩＥ＿ＳＴＫに基づいて、属するメモリチップが何個目のチップであるのかを判断し、それに基づいて、チップデコード信号ＮＤＩＥを提供することができる。
ピン駆動回路３０６は、対応するＲＷＤＳピン１６４に接続される。ピン駆動回路３０６は、チップ数識別回路３１０の制御信号ＳＣＴＲにおいて制御され、ＲＷＤＳピン１６４の電圧レベルを調整する。
図６は、本発明の１つの実施形態に係るＲＷＤＳピンの負荷回路概略図である。メモリチップ１１０＿０のピン駆動回路３０８は、Ｐ型電界効果トランジスタＰ０およびＮ型電界効果トランジスタＮ０を含む。Ｐ型電界効果トランジスタＰ０の第１端子は、動作電圧ＶＤＤを受信する。Ｐ型電界効果トランジスタＰ０の第２端子は、対応するＲＷＤＳピンに接続される。Ｐ型電界効果トランジスタＰ０の制御端子は、第１導通信号ＴＮ０を受信する。Ｎ型電界効果トランジスタＮ０の第１端子は、対応するＲＷＤＳピンに接続される。Ｎ型電界効果トランジスタＮ０の第２端子は、接地電圧ＧＮＤを受信する。Ｎ型電界効果トランジスタＮ０の制御端子は、第２導通信号ＴＰ０を受信する。
同様に、メモリチップ１１０＿１のピン駆動回路３０８は、Ｐ型電界効果トランジスタＰ１およびＮ型電界効果トランジスタＮ１を含む。メモリチップ１１０＿２のピン駆動回路３０８は、Ｐ型電界効果トランジスタＰ２およびＮ型電界効果トランジスタＮ２を含む。メモリチップ１１０＿３のピン駆動回路３０８は、Ｐ型電界効果トランジスタＰ３およびＮ型電界効果トランジスタＮ３を含む。上述したトランジスタの接続方法は、いずれもＰ型電界効果トランジスタＰ０およびＮ型電界効果トランジスタＮ０の接続方法と同じである。また、各メモリチップ１１０＿０〜１１０＿３のＲＷＤＳピンは、相互に接続されるため、図６に示した接続方法を形成する。
図７は、本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の操作概略図である。図７に示すように、メモリセルが起動された時、パワーオン（power on）手順の期間において、制御信号生成回路３０２は、第１順序信号Ｓ１Ｔ、第２順序信号Ｓ２Ｔ、および終了信号ＳＦ（第１制御信号）を順番に提供して、チップ数識別回路３１０を制御し、チップ接続数の識別手順を実行することができる。
図２および図５〜図７を同時に参照しながら、本発明の実施形態の制御論理回路３００およびチップ数識別回路３１０の操作方法について説明する。本実施形態において、第１順序信号Ｓ１Ｔは、準備状態ＲＤＹに入ったことを表示することができる。シーケンサー３１２が第１順序信号Ｓ１Ｔを受信した時、シーケンサー３１２は、チップデコード信号ＮＤＩＥを第２制御信号ＳＣＴＲに提供することができる。具体的に説明すると、メモリチップ１１０＿０のシーケンサー３１２が提供する第２制御信号ＳＣＴＲは、第１導通信号ＴＮ０および第２導通信号ＴＰ０を含む。メモリチップ１１０＿１のシーケンサー３１２が提供する第２制御信号ＳＣＴＲは、第１導通信号ＴＮ１および第２導通信号ＴＰ１を含む。メモリチップ１１０＿２のシーケンサー３１２が提供する第２制御信号ＳＣＴＲは、第１導通信号ＴＮ２および第２導通信号ＴＰ０２を含む。メモリチップ１１０＿３のシーケンサー３１２が提供する第２制御信号ＳＣＴＲは、第１導通信号ＴＮ３および第２導通信号ＴＰ３を含む。
さらに、各メモリチップ１１０＿０〜１１０＿３のシーケンサー３１２は、第２制御信号ＳＣＴＲによりピン駆動回路３０６をイネーブルにして、対応するピン駆動回路３０６の導通程度を調整するため、各メモリチップ１１０＿０〜１１０＿３のピン駆動回路３０６は、異なる導通抵抗値を有することができる。例を挙げて説明すると、図６および図７に示すように、メモリチップ１１０＿０において、対応するシーケンス３１２は、第１導通信号ＴＮ０および第２導通信号ＴＰ０により、ピン駆動回路３０６に含まれるＰ型電界効果トランジスタＰ０およびＮ型電界効果トランジスタＮ０を調整し、それに基づいて、Ｐ型電界効果トランジスタＰ０を切断して、Ｎ型電界効果トランジスタＮ０が１００オーム（ohm）の導通抵抗値ＤＳを有するように配置することができる。メモリチップ１１０＿１において、対応するシーケンス３１２は、第１導通信号ＴＮ１および第２導通信号ＴＰ１により、ピン駆動回路３０６に含まれるＰ型電界効果トランジスタＰ１およびＮ型電界効果トランジスタＮ１を調整し、それに基づいて、Ｐ型電界効果トランジスタＰ１が２００オームの導通抵抗値ＤＳを有するように配置し、Ｎ型電界効果トランジスタＮ１を切断することができる。メモリチップ１１０＿２において、対応するシーケンス３１２は、第１導通信号ＴＮ２および第２導通信号ＴＰ２により、ピン駆動回路３０６に含まれるＰ型電界効果トランジスタＰ２およびＮ型電界効果トランジスタＮ２を調整し、それに基づいて、Ｐ型電界効果トランジスタＰ２が６７オームの導通抵抗値ＤＳを有するように配置し、Ｎ型電界効果トランジスタＮ２を切断することができる。メモリチップ１１０＿３において、対応するシーケンス３１２は、第１導通信号ＴＮ３および第２導通信号ＴＰ３により、ピン駆動回路３０６に含まれるＰ型電界効果トランジスタＰ３およびＮ型電界効果トランジスタＮ３を調整し、それに基づいて、Ｐ型電界効果トランジスタＰ３が１９オームの導通抵抗値ＤＳを有するように配置し、Ｎ型電界効果トランジスタＮ３を切断することができる。
下記の表（２）は、上述した導通抵抗値を配置した後のチップ接続数とＲＷＤＳピン１６４上の電圧の関係を説明したものである。
Figure 0006986127
第２順序信号Ｓ２Ｔは、監視状態Ｍｏｎｉｔｏｒに入ったことを表示することができる。レベル検出器回路３１４が第２順序信号Ｓ２Ｔを受信した時、ＲＷＤＳピン１６４上の電圧の範囲を判断することができる。例を挙げて説明すると、レベル検出器回路３１４が、ＲＷＤＳピン１６４上の電圧の範囲が０〜０．１６５＊ＶＤＤの間にあると判断した時、チップ接続数＝１を判断結果として、レベル検出器回路３１４内部のレジスタに保存することができる。レベル検出器回路３１４が、ＲＷＤＳピン１６４上の電圧の範囲が０．１６５＊ＶＤＤ〜０．５＊ＶＤＤの間にあると判断した時、チップ接続数＝２を判断結果として、レベル検出器回路３１４内部のレジスタに保存することができる。レベル検出器回路３１４が、ＲＷＤＳピン１６４上の電圧の範囲が０．５＊ＶＤＤ〜０．７７５＊ＶＤＤの間にあると判断した時、チップ接続数＝３を判断結果として、レベル検出器回路３１４内部のレジスタに保存することができる。レベル検出器回路３１４が、ＲＷＤＳピン１６４上の電圧の範囲が０．７７５＊ＶＤＤよりも大きいと判断した時、チップ接続数＝４を判断結果として、レベル検出器回路３１４内部のレジスタに保存することができる。図７の実施形態において、ＲＷＤＳピン１６４上の電圧は、０．８８＊ＶＤＤであるため、レベル検出器回路３１４は、電圧が０．７７５＊ＶＤＤよりも大きい範囲にあると検出し、それにより、チップ接続数が４であると判断することができる。
終了信号ＳＦは、終了状態ＦＩＮに入ったことを表示する。レベル検出器回路３１４が終了信号ＳＦを受信した時、レベル検出器回路３１４は、内部のレジスタに保存された判断結果に基づいて、対応する状態情報ＳＩを生成するため、チップ数識別回路３１０は、状態情報ＳＩに基づいて現在のチップ接続数を識別し、それに基づいて、ルックアップテーブル記憶装置１３０から、選択されたトリミングシフト値ＳＬを見つけることができる。終了信号ＳＦは、チップ数識別回路３１０内の各素子にチップ接続数の識別手順を終了させることもできる。
図８を参照すると、図８は、本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の回路概略図である。制御論理回路４００は、制御信号生成回路４０２、デコーダ回路４０４、およびピン駆動回路４０６を含む。チップ数識別回路４１０は、シーケンス４１２およびレベル検出器回路４１４を含む。
デコーダ回路４０４は、チップ識別信号ＤＩＥ＿ＳＴＫを受信し、チップ識別信号ＤＩＥ＿ＳＴＫに基づいて、属するメモリチップが何個目のチップであるのかを判断し、それに基づいて、チップデコード信号ＮＤＩＥを提供することができる。
ピン駆動回路４０６は、対応するＲＷＤＳピン１６４およびＲＥＳＥＴ＃ピン１６８に接続される。ピン駆動回路４０６は、チップ数識別回路４１０の制御信号ＳＣＴＲにおいて制御され、ＲＷＤＳピン１６４の電圧レベルを調整する。
図９は、本発明の１つの実施形態に係るＲＷＤＳピンの負荷回路概略図である。メモリチップ１１０＿０のピン駆動回路４０６は、プルアップ抵抗スイッチ回路４２０＿０を含む。プルアップ抵抗スイッチ回路４２０＿０は、対応するＲＷＤＳピン１６４およびＲＥＳＥＴ＃ピン１６８に接続される。図９に示すように、プルアップ抵抗スイッチ回路４２０＿０は、抵抗Ｒ０およびプルアップスイッチトランジスタＰＵ０を含む。抵抗Ｒ０の第１端子は、動作電圧ＶＤＤに接続される。抵抗Ｒ０の第２端子は、ＲＥＳＥＴ＃ピン１６８およびプルアップスイッチトランジスタＰＵ０の第１端子に接続される。プルアップスイッチトランジスタＰＵ０の第２端子は、ＲＷＤＳピン１６４に接続される。
メモリチップ１１０＿０のレベル検出器回路４１４は、プルダウン抵抗スイッチ回路４２２＿０およびコンパレータ４２４＿０を含む。プルダウン抵抗スイッチ回路４２２＿０は、対応するＲＷＤＳピン１６４およびコンパレータ４２４＿０に接続される。図９に示すように、プルダウン抵抗スイッチ回路４２２＿０は、抵抗Ｒ１、プルダウンスイッチトランジスタＰＤ０、スイッチＳＷ０を含む。スイッチＳＷ０の第１端子は、ＲＷＤＳピン１６４に接続される。スイッチＳＷ０の第２端子は、プルダウンスイッチトランジスタＰＤ０の第１端子およびコンパレータ４２４＿０の第１入力端子に接続される。コンパレータ４２４＿０の第２入力端子は、基準電圧ＶＲＥＦを受信する。プルダウンスイッチトランジスタＰＤ０の第２端子は、抵抗Ｒ１の第１端子に接続される。抵抗Ｒ１の第２端子は、接地電圧ＧＮＤを受信する。
同様に、メモリチップ１１０＿１のピン駆動回路４０６は、プルアップ抵抗スイッチ回路４２０＿１を含む。プルアップ抵抗スイッチ回路４２０＿１は、抵抗Ｒ２およびプルアップスイッチトランジスタＰＵ１を含む。メモリチップ１１０＿１のレベル検出器回路４１４は、プルダウン抵抗スイッチ回路４２２＿１およびコンパレータ４２４＿１を含む。プルダウン抵抗スイッチ回路４２２＿１は、抵抗Ｒ３、プルダウンスイッチトランジスタＰＤ１、スイッチＳＷ１を含む。メモリチップ１１０＿２のピン駆動回路４０６は、プルアップ抵抗スイッチ回路４２０＿２を含む。プルアップ抵抗スイッチ回路４２０＿２は、抵抗Ｒ４およびプルアップスイッチトランジスタＰＵ２を含む。メモリチップ１１０＿２のレベル検出器回路４１４は、プルダウン抵抗スイッチ回路４２２＿２およびコンパレータ４２４＿２を含む。プルダウン抵抗スイッチ回路４２２＿２は、抵抗Ｒ５、プルダウンスイッチトランジスタＰＤ２、スイッチＳＷ２を含む。メモリチップ１１０＿３のピン駆動回路４０６は、プルアップ抵抗スイッチ回路４２０＿３を含む。プルアップ抵抗スイッチ回路４２０＿３は、抵抗Ｒ６およびプルアップスイッチトランジスタＰＵ３を含む。メモリチップ１１０＿３のレベル検出器回路４１４は、プルダウン抵抗スイッチ回路４２２＿３およびコンパレータ４２４＿３を含む。プルダウン抵抗スイッチ回路４２２＿３は、抵抗Ｒ７、プルダウンスイッチトランジスタＰＤ３、スイッチＳＷ３を含む。上述した素子の接続方法は、いずれもメモリチップ１１０＿０内の対応する素子の接続方法と同じである。また、各メモリチップ１１０＿０〜１１０＿３のＲＷＤＳピンは、相互に接続されるため、図９に示した接続方法を形成する。抵抗Ｒ０、Ｒ２、Ｒ４、Ｒ６は、例えば、１００ｋオームであり、抵抗Ｒ１、Ｒ３、Ｒ５、Ｒ７は、例えば、５０ｋオームである。
図１０は、本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の操作概略図である。図１０に示すように、メモリセルが起動された時、パワーオン（power on）手順の期間において、制御信号生成回路４０２は、第１順序信号Ｓ１Ｔ、第２順序信号Ｓ２Ｔ、および終了信号ＳＦ（第１制御信号）を順番に提供して、チップ数識別回路４１０を制御し、チップ接続数の識別手順を実行することができる。
図２および図８〜図１０を同時に参照しながら、本発明の実施形態の制御論理回路４００およびチップ数識別回路４１０の操作方法について説明する。本実施形態において、第１順序信号Ｓ１Ｔは、準備状態ＲＤＹに入ったことを表示することができる。シーケンサー４１２が第１順序信号Ｓ１Ｔを受信した時、シーケンサー４１２は、チップデコード信号ＮＤＩＥに基づいて、第２制御信号ＳＣＴＲをレベル検出器回路４１４内のプルダウン抵抗スイッチ回路およびピン駆動回路４０６に提供することができる。具体的に説明すると、メモリチップ１１０＿０のシーケンサー４１２が提供する第２制御信号ＳＣＴＲは、スイッチ信号Ｔ０、Ｓ０、およびＥＮ０を含む。図９に示すように、メモリチップ１１０＿０のプルダウンスイッチトランジスタＰＤ０は、スイッチ信号Ｔ０において制御され、導通または切断される。プルアップスイッチトランジスタＰＵ０は、スイッチ信号Ｓ０において制御され、導通または切断される。スイッチＳＷ０は、スイッチ信号ＥＮ０おいて制御され、導通または切断される。同様に、メモリチップ１１０＿１〜１１０＿３のシーケンサー４１２が提供する第２制御信号ＳＣＴＲも、それぞれスイッチ信号Ｔ１〜Ｔ３、スイッチ信号Ｓ１〜Ｓ３、およびスイッチ信号ＥＮ１〜ＥＮ３を含み、各メモリチップ１１０＿１〜１１０＿３のプルダウン抵抗スイッチ回路およびプルアップ抵抗スイッチ回路を制御するために使用することができる。
さらに、各メモリチップ１１０＿０〜１１０＿３のシーケンサー４１２は、第２制御信号ＳＣＴＲによりピン駆動回路３０６をイネーブルにして、対応するプルアップ抵抗スイッチ回路およびプルダウン抵抗スイッチ回路を導通することができる。例を挙げて説明すると、図９および図１０を同時に参照されたい。メモリチップ１１０＿０のシーケンサー４１２が第１順序信号Ｓ１Ｔを受信した時、スイッチ信号Ｔ０によりプルダウンスイッチトランジスタＰＤ０を導通（on）し、スイッチ信号Ｓ０およびスイッチ信号ＥＮ０によりプルアップスイッチトランジスタＰＵ０およびスイッチＳＷ０を導通（on）する。各メモリチップ１１０＿１〜１１０＿３のシーケンサー４１２が第１順序信号Ｓ１Ｔを受信した時、それぞれスイッチ信号Ｔ１〜Ｔ３によりプルダウンスイッチトランジスタＰＤ１〜ＰＤ３を切断（off）したままにし、スイッチ信号Ｓ１〜Ｓ３およびスイッチ信号ＥＮ１〜ＥＮ３によりプルアップスイッチトランジスタＰＵ１〜ＰＵ３およびスイッチＳＷ１〜ＳＷ３を導通する。
下記の表（３）は、上述したプルアップ抵抗スイッチ回路およびプルダウン抵抗スイッチ回路の導通を配置した後のチップ接続数とＲＷＤＳピン１６４上の電圧の関係を説明したものである。
Figure 0006986127
第２順序信号Ｓ２Ｔは、監視状態Ｍｏｎｉｔｏｒに入ったことを表示することができる。レベル検出器回路４１４が第２順序信号Ｓ２Ｔを受信した時、コンパレータによりＲＷＤＳピン１６４上の電圧の範囲を判断することができる。例を挙げて説明すると、各メモリチップ１１０＿０〜１１０＿３内のコンパレータ４２４＿０〜４２４＿３が、基準電圧ＶＲＥＦと比較して、ＲＷＤＳピン１６４上の電圧の範囲が０〜０．４１５＊ＶＤＤの間にあると判断した時、チップ接続数＝１を判断結果として、レベル検出器回路４１４内部のレジスタに保存することができる。各メモリチップ１１０＿０〜１１０＿３内のコンパレータ４２４＿０〜４２４＿３が、基準電圧ＶＲＥＦと比較して、ＲＷＤＳピン上の電圧の範囲が０．４１５＊ＶＤＤ〜０．５５＊ＶＤＤの間にあると判断した時、チップ接続数＝２を判断結果として、レベル検出器回路４１４内部のレジスタに保存することができる。各メモリチップ１１０＿０〜１１０＿３内のコンパレータ４２４＿０〜４２４＿３が、基準電圧ＶＲＥＦと比較して、ＲＷＤＳピン上の電圧の範囲が０．５５＊ＶＤＤ〜０．６３５＊ＶＤＤの間にあると判断した時、チップ接続数＝３を判断結果として、レベル検出器回路４１４内部のレジスタに保存することができる。各メモリチップ１１０＿０〜１１０＿３内のコンパレータ４２４＿０〜４２４＿３が、基準電圧ＶＲＥＦと比較してＲＷＤＳピン上の電圧の範囲が０．６３５＊ＶＤＤよりも大きいと判断した時、チップ接続数＝４を判断結果として、レベル検出器回路４１４内部のレジスタに保存することができる。図１０の実施形態において、ＲＷＤＳピン上の電圧は、０．６７＊ＶＤＤであるため、レベル検出器回路４１４は、電圧が０．６３５＊ＶＤＤよりも大きい範囲にあると検出し、それにより、チップ接続数が４であると判断することができる。
終了信号ＳＦは、終了状態ＦＩＮに入ったことを表示する。レベル検出器回路４１４が終了信号ＳＦを受信した時、レベル検出器回路４１４は、内部のレジスタに保存された判断結果に基づいて、対応する状態情報ＳＩを生成するため、チップ数識別回路４１０は、状態情報ＳＩに基づいて現在のチップ接続数を識別し、それに基づいて、ルックアップテーブル記憶装置１３０から、選択されたトリミングシフト値ＳＬを見つけることができる。終了信号ＳＦは、チップ数識別回路４１０内の各素子にチップ接続数の識別手順を終了させることもできる。
図１１を参照すると、図１１は、本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の回路概略図である。制御論理回路５００は、制御信号生成回路５０２、発振器５０４、デコーダ回路５０６、およびピン駆動回路５０８を含む。チップ数識別回路５１０は、発振器イネーブル回路５１２、シーケンサー５１４、およびレベル検出器回路５１６を含む。
デコーダ回路５０６は、チップ識別信号ＤＩＥ＿ＳＴＫを受信し、チップ識別信号ＤＩＥ＿ＳＴＫに基づいて、属するメモリチップが何個目のチップであるのかを判断し、それに基づいて、チップデコード信号ＮＤＩＥを提供することができる。
ピン駆動回路５０８は、対応するＲＷＤＳピン１６４およびＲＥＳＥＴ＃ピン１６８に接続される。ピン駆動回路５０８は、チップ数識別回路５１０の制御信号ＳＣＴＲにおいて制御され、ＲＷＤＳピン１６４の電圧レベルを調整する。さらに、ピン駆動回路５０８は、ＲＷＤＳピン１６４上の読み出し／書き込みデータストローブ信号ＲＷＤＳを入力信号ＲＷＤＳ＿ＩＮとしてレベル検出器回路５１６に入力することができる。
図１２は、本発明の１つの実施形態に係るＲＷＤＳピンの負荷回路概略図である。メモリチップ１１０＿０のピン駆動回路５０８は、プルアップ抵抗スイッチ回路５２０＿０を含む。プルアップ抵抗スイッチ回路５２０＿０は、対応するＲＷＤＳピン１６４およびＲＥＳＥＴ＃ピン１６８に接続される。図１２に示すように、プルアップ抵抗スイッチ回路５２０＿０は、抵抗Ｒ１０およびプルアップスイッチトランジスタＰＵ１０を含む。抵抗Ｒ１０の第１端子は、動作電圧ＶＤＤに接続される。抵抗Ｒ１０の第２端子は、ＲＥＳＥＴ＃ピン１６８およびプルアップスイッチトランジスタＰＵ１０の第１端子に接続される。プルアップスイッチトランジスタＰＵ１０の第２端子は、ＲＷＤＳピン１６４に接続される。
同様に、メモリチップ１１０＿１〜１１０＿３のピン駆動回路５０８は、プルアップ抵抗スイッチ回路５２０＿１〜５２０＿３を含む。プルアップ抵抗スイッチ回路５２０＿１〜５２０＿３は、それぞれ、抵抗Ｒ１１〜Ｒ１３およびプルアップスイッチトランジスタＰＵ１１〜ＰＵ１３を含む。その回路構造は、プルアップ抵抗スイッチ回路５２０＿０と同じである。抵抗Ｒ１１〜Ｒ１３は、例えば、１００ｋオームである。
メモリチップ１１０＿０のレベル検出器回路５１６は、基準電圧回路５２２＿０およびコンパレータ５２４＿０を含む。基準電圧回路５２２＿０は、対応するＲＷＤＳピン１６４およびコンパレータ５２４＿０に接続される。図１２に示すように、基準電圧回路５２２＿０は、スイッチＳＷ１０、トランジスタＱ１０〜Ｑ１４、および抵抗Ｒ２０〜Ｒ２２を含む。図１２に示すように、トランジスタＱ１０〜Ｑ１２は、それぞれ、抵抗Ｒ２０〜Ｒ２２と直列接続した後、コンパレータ５２４＿０の第１入力端子に接続される。スイッチＳＷ１０の一端は、ＲＷＤＳピン１６４に接続され、スイッチＳＷ１０の他端は、コンパレータ５２４＿０の第２入力端子に接続される。トランジスタＱ１３およびＱ１４は、それぞれ、コンパレータ５２４＿０の第１および第２入力端子と接地電圧ＧＮＤの間に接続され、スイッチ信号ＥＮ０において制御されて、導通または切断される。
同様に、メモリチップ１１０＿１〜１１０＿３のレベル検出器回路５１６も、基準電圧回路５２２＿１〜５２２＿３およびコンパレータ５２４＿０を含むことができ、且つ回路構造は、基準電圧回路５２２＿０およびコンパレータ５２４＿０と同じである。また。各メモリチップ１１０＿０〜１１０＿３のＲＷＤＳピン１６４は、相互に接続されるため、図１２に示した接続方法を形成する。
図１３は、本発明の１つの実施形態に係るチップ数識別回路および制御論理回路の操作概略図である。図１３に示すように、メモリセルが起動された時、パワーオン（power on）手順の期間において、制御信号生成回路５０２は、第１順序信号Ｓ１Ｔ、第２順序信号Ｓ２Ｔ、第３順序信号Ｓ３Ｔ、第４順序信号Ｓ４Ｔ、および終了信号ＳＦ（第１制御信号）を順番に提供して、チップ数識別回路５１０を制御し、チップ接続数の識別手順を実行することができる。
図２および図１１〜図１３を同時に参照しながら、本発明の実施形態の制御論理回路５００およびチップ数識別回路５１０の操作方法について説明する。本実施形態において、第１順序信号Ｓ１Ｔは、初期状態ＩＮＴに入ったことを表示することができる。発振器イネーブル回路５１２が第１順序信号Ｓ１Ｔを受信した時、発振器イネーブル回路５１２は、発振イネーブル信号ＳＲＯＳＣＥＮを発振器５０４に出力するため、発振器５０４は、発振信号ＳＲＯＳＣを提供することができる。
シーケンサー５１４が第１順序信号Ｓ１Ｔを受信した時、シーケンサー５１４は、チップデコード信号ＮＤＩＥに基づいて、第２制御信号ＳＣＴＲを提供し、第２制御信号ＳＣＴＲによりピン駆動回路５０８をイネーブルにすることができる。また、メモリチップ１１０＿０のシーケンサー５１４が提供する第２制御信号ＳＣＴＲは、スイッチ信号Ｓ０およびＥＮ０を含む。図１２に示すように、プルアップスイッチトランジスタＰＵ１０は、スイッチ信号Ｓ０において制御され、導通または切断される。スイッチＳＷ１０は、スイッチ信号ＥＮ０おいて制御され、導通または切断される。メモリチップ１１０＿０のシーケンス５１４が第１順序信号Ｓ１Ｔを受信した時、メモリチップ１１０＿０のシーケンス５１４は、スイッチ信号Ｓ０およびＥＮ０を介してプルアップスイッチトランジスタＰＵ１０、スイッチ信号ＳW１０、トランジスタＱ１３、およびトランジスタＱ１４を導通する。
同様に、メモリチップ１１０＿１〜１１０＿３のシーケンサー５１４が提供する第２制御信号ＳＣＴＲも、それぞれ、スイッチ信号Ｓ１〜Ｓ３およびスイッチ信号ＥＮ１〜ＥＮ３を含む。メモリチップ１１０＿０の操作と異なるのは、メモリチップ１１０＿１〜１１０＿３のシーケンサー５１４が第１順序信号Ｓ１Ｔを受信した時、メモリチップ１１０＿１〜１１０＿３のシーケンサー５１４は、スイッチ信号Ｓ１〜Ｓ３によりプルアップスイッチトランジスタＰＵ１１〜ＰＵ１３を導通するが、スイッチ信号ＥＮ１〜ＥＮ３によりそれぞれ基準電圧回路５２２＿１〜５２２＿３内のスイッチＳW１１〜ＳW１３を切断することである。
第２順序信号Ｓ２Ｔは、監視状態Ｍｏｎｉｔｏｒに入ったことを表示することができる。第２順序信号Ｓ２Ｔを受信した時、シーケンサー５１４は、発振信号ＳＲＯＳＣに反応し、チップデコード信号ＮＤＩＥに基づいて、スイッチ信号Ｔ００〜Ｔ０２を順番に生成することができる。具体的に説明すると、シーケンサー５１４は、チップデコード信号ＮＤＩＥに基づいて、属するメモリチップが何個目のチップであるのかを判断することができる。本実施形態において、メモリチップ１１０＿０のシーケンサー５１４のみが、スイッチ信号Ｔ００〜Ｔ０２を順番に生成する。この時、メモリチップ１１０＿０内の基準電圧回路５２２＿０は、スイッチ信号Ｔ００〜Ｔ０２に基づいて、異なる電圧を所定の順序でコンパレータ５２４＿０に提供することができる。例を挙げて説明すると、抵抗Ｒ２０は、例えば、７５ｋオームであり、抵抗Ｒ２１は、例えば、４１．５ｋオームであり、抵抗Ｒ２２は、例えば、２９ｋオームである。トランジスタＱ１０〜Ｑ１２は、それぞれ、スイッチ信号Ｔ００〜Ｔ０２に基づいて順番に導通し、対応する基準電圧をコンパレータ５２４＿０に提供する。
メモリチップ１１０＿０のレベル検出器回路５１６が第２順序信号Ｓ２Ｔを受信した時、コンパレータ５２４＿０は、基準電圧回路５２２＿０が提供する基準電圧とＲＷＤＳピン１６４上の電圧を順番に比較して、ＲＷＤＳピン１６４上の電圧の範囲を判断し、それにより判断結果を生成することができる。
第３順序信号Ｓ３Ｔは、第１放送状態Ｂｒｏａｄｃａｓｔ１に入ったことを表示することができる。第３順序信号Ｓ３Ｔを受信した時、メモリチップ１１０＿０のレベル検出器回路５１６は、判断結果をシーケンサー５１４に伝送することができ、且つシーケンサー５１４は、開始コード（start code）をＲＷＤＳピン１６４によりその他のメモリチップ１１０＿１〜１１０＿３に伝送することができる。
第４順序信号Ｓ４Ｔは、第２放送状態Ｂｒｏａｄｃａｓｔ２に入ったことを表示することができる。第４順序信号Ｓ４Ｔを受信した時、メモリチップ１１０＿０のシーケンサー５１４は、ＲＷＤＳピン１６４を介して判断結果をその他のメモリチップ１１０＿１〜１１０＿３に通知し、レベル検出器回路５１６内部のレジスタに保存することができる。
終了信号ＳＦは、終了状態ＦＩＮに入ったことを表示する。レベル検出器回路５１６が終了信号ＳＦを受信した時、レベル検出器回路５１６は、内部のレジスタに保存された判断結果に基づいて、対応する状態情報ＳＩを生成するため、チップ数識別回路５１０は、状態情報ＳＩに基づいて現在のチップ接続数を識別し、それに基づいて、ルックアップテーブル記憶装置１３０から、選択されたトリミングシフト値ＳＬを見つけることができる。終了信号ＳＦは、チップ数識別回路５１０内の各素子にチップ接続数の識別手順を終了させることもできる。
図１４は、本発明の１つの実施形態に係るメモリシステムの操作方法のフロー図である。図１４を参照すると、本実施形態におけるメモリシステムの操作方法は、下記のステップを含む。チップ接続数に関する複数のトリミングシフト値を予め保存する（ステップＳ１１０）。続いて、状態情報に基づいて現在のチップ接続数を識別し、それに基づいて、保存したトリミングシフトの中から、選択されたトリミングシフト値を見つける（ステップＳ１２０）。最後に、選択されたトリミングシフト値に基づいて、クロック信号に反応してデータ信号を伝送した時に、クロック信号とデータ信号の間のセットアップ／ホールド時間を調整する（ステップＳ１３０）。上述したステップの詳細については、図１〜図１３の実施形態を参照することができるため、ここでは説明を省略する。
以上のように、複数のメモリチップを同じ１つのパッケージ構造内に積層する状況において、本発明のメモリシステムは、メモリチップの接続数を自動的に識別し、それにより、セットアップ／ホールド時間を適切な長さに調整することができるため、特定のヒューズを使う必要がない。これにより、メモリシステムは、セットアップ／ホールド時間の面でさらに大きな裕度および耐用性を有することができ、システムに別の負担がかからないため、チップ製造および在庫における制限を回避することができる。
１００ メモリシステム
１１０＿０〜１１０＿３ メモリチップ
１２０ メモリアレイ
１３０ ルックアップテーブル記憶装置
１４０、２１０、３１０、４１０、５１０ チップ数識別回路
１５０、２００、３００、４００、５００ 制御論理回路
１６０ ＣＳ＃ピン
１６２ クロック信号ピン
１６４ 読み出し／書き込みデータストローブピン
１６６ ＤＱピン
１６８ リセット信号ピン
２０２、３０２、４０２、５０２ 制御信号生成回路
２０４、５０４ 発振器
２０６、３０４、４０４、５０６ デコーダ回路
２０８、３０６、４０６、５０８ ピン駆動回路
２１２、５１２ 発振器イネーブル回路
２１４ ピンクランプ回路
２１６、３１２、４１２、５１４ シーケンサー
２１８ カウンタ回路
３１４、４１４、５１６ レベル検出器回路
４２０＿０〜４２０＿３、５２０＿０〜５２０＿３ プルアップ抵抗スイッチ回路
４２２＿０〜４２２＿３ プルダウン抵抗スイッチ回路
４２４＿０〜４２４＿３、５２４＿０ コンパレータ
５２２＿０〜５２２＿３ 基準電圧回路
Ｂｒｏａｄｃａｓｔ１ 第１放送状態
Ｂｒｏａｄｃａｓｔ２ 第２放送状態
ＣＲ カウント結果
ＣＫ クロック信号
ＣＳ＃ 制御信号
ＤＩＥ＿ＳＴＫ チップ識別信号
ＤＱ データ信号
ＦＩＮ 終了状態
ＧＮＤ 接地電圧
ＩＮＴ 初期状態
Ｍｏｎｉｔｏｒ 監視状態
Ｎ０〜Ｎ３ Ｎ型電界効果トランジスタ
ＮＤＩＥ チップデコード信号
Ｐ０〜Ｐ３ Ｐ型電界効果トランジスタ
ＰＤ０〜ＰＤ３ プルダウンスイッチトランジスタ
ＰＵ０〜ＰＵ３ プルアップスイッチトランジスタ
Ｑ１０〜Ｑ１４ トランジスタ
Ｒ０〜Ｒ７、Ｒ１０〜Ｒ１３、Ｒ２０〜Ｒ２２ 抵抗
ＲＤＹ 準備状態
ＲＥＳＥＴ＃ リセット信号
ＲＷＤＳ 読み出し／書き込みデータプローブ信号
ＲＷＤＳ＿ＩＮ 入力信号
Ｓ０〜Ｓ３、Ｔ０〜Ｔ３、Ｔ００〜Ｔ０２、ＥＮ０〜ＥＮ３ スイッチ信号
Ｓ１Ｔ〜Ｓ４Ｔ 第１〜第４順序信号
ＳＣＴＲ 制御信号
ＳＦ 終了信号
ＳＩ 状態情報
ＳＬ１〜ＳＬ４ トリミングシフト値
ＳＲＯＳＣ 発振信号
ＳＲＯＳＣＥＮ 発振イネーブル信号
ＳＴＡＲＴ カウント状態
ＳＷ０〜ＳＷ３、ＳＷ１１〜ＳＷ１３ スイッチ
ｔＩＳ１、ｔＩＳ２ セットアップ時間
ｔＩＨ１、ｔＩＨ１ ホールド時間
ＴＮ０〜ＴＮ３ 第１導通信号
ＴＰ０ 〜ＴＰ３ 第２導通信号
ＶＤＤ 動作電圧
ＶＲＥＦ 基準電圧
Ｓ１１０〜Ｓ１３０ ステップ

Claims (18)

  1. 相互に接続された複数のメモリチップを含むメモリシステムであって、各前記メモリチップが、
    データを保存するメモリアレイと、
    その他のメモリチップの読み出し／書き込みデータストローブピンと相互に接続された読み出し／書き込みデータストローブピンと、
    チップ接続数に関する複数のトリミングシフト値を予め保存するルックアップテーブル記憶装置と、
    前記ルックアップテーブル記憶装置に接続され、状態情報に基づいて現在のチップ接続数を識別し、それに基づいて、前記ルックアップテーブル記憶装置から、選択されたトリミングシフト値を見つけるチップ数識別回路と、
    前記メモリアレイ、前記読み出し／書き込みデータストローブピン、前記ルックアップテーブル記憶装置、および前記チップ数識別回路に接続され、クロック信号に反応してデータ信号を伝送し、選択されたトリミングシフト値に基づいて、前記クロック信号と前記データ信号の間のセットアップ／ホールド時間を調整する制御論理回路と、
    を含むメモリシステム。
  2. 各前記メモリチップが、さらに、
    その他のメモリチップのクロック信号ピンと相互に接続され、前記クロック信号を受信するために使用されるクロック信号ピンを含む請求項１に記載のメモリシステム。
  3. 前記制御論理回路が、
    現在のチップ接続数を保存し、前記状態情報として前記チップ数識別回路に提供するチップ数レジスタを含む請求項１に記載のメモリシステム。
  4. 前記制御論理回路が、
    第１制御信号を提供して、チップ接続数の識別手順を実行する制御信号生成回路と、
    チップ識別信号を受信し、前記チップ識別信号に基づいて、属する前記メモリチップが何個目のチップであるのかを判断し、それに基づいて、チップデコード信号を提供するデコーダ回路と、
    対応する前記読み出し／書き込みデータストローブピンに接続され、前記チップ数識別回路において制御され、前記読み出し／書き込みデータストローブピンの電圧レベルを調整するピン駆動回路と、
    を含む請求項１に記載のメモリシステム。
  5. 前記第１制御信号が、第１順序信号、第２順序信号、第３順序信号、および終了信号を含み、前記制御信号生成回路により順番に提供し、
    前記制御論理回路が、さらに、
    発振信号を提供する発振器を含み、
    前記チップ数識別回路が、
    前記第２順序信号を受信した時に、第２制御信号を提供して、前記第２制御信号により前記ピン駆動回路をイネーブルにし、前記第３順序信号を受信した時に、前記発振信号に反応して、前記チップデコード信号に基づいて、対応する期間において対応する前記ピン駆動回路をトリガーし、各メモリチップの前記ピン駆動回路が読み出し／書き込みデータストローブ信号をそれぞれの前記読み出し／書き込みデータストローブピンに所定の順序で出力できるようにし、前記読み出し／書き込みデータストローブピンの電圧レベルを切り換えるシーケンサーと、
    前記シーケンサーに接続され、前記第２順序信号を受信した時にイネーブルにされて、前記読み出し／書き込みデータストローブピンの電圧レベルの切り換え回数をカウントするカウンタ回路と、
    を含み、前記メモリチップ内の前記カウンタ回路が、対応する前記読み出し／書き込みデータストローブピンの電圧レベルの切り換え回数を同時にカウントして、それに基づいて、前記終了信号を受信した時に、対応する前記状態情報を生成する請求項４に記載のメモリシステム。
  6. 前記チップ数識別回路が、さらに、
    前記第１順序信号を受信した時に、前記チップデコード信号に基づいて、対応する前記読み出し／書き込みデータストローブピンを規定の電圧までクランプするピンクランプ回路を含む請求項５に記載のメモリシステム。
  7. 前記第１制御信号が、第１順序信号、第２順序信号、および終了信号を含み、前記制御信号生成回路により順番に提供し、
    前記チップ数識別回路が、
    前記第１順序信号を受信した時に、前記チップデコード信号に基づいて第２制御信号を提供し、前記第２制御信号により前記ピン駆動回路をイネーブルにして、対応する前記ピン駆動回路の導通程度を調整し、各前記メモリチップの前記ピン駆動回路が異なる導通抵抗値を有するようにするシーケンサーと、
    前記第２順序信号を受信した時に、前記読み出し／書き込みデータストローブピン上の電圧の範囲を判断し、それに基づいて、前記終了信号を受信した時に、対応する前記状態情報を生成するレベル検出器回路と、
    を含む請求項４に記載のメモリシステム。
  8. 前記第２制御信号が、第１導通信号および第２導通信号を含み、
    前記ピン駆動回路が、
    第１端子が動作電圧を受信し、第２端子が対応する前記読み出し／書き込みデータストローブピンに接続され、制御端子が前記第１導通信号を受信するＰ型電界効果トランジスタと、
    第１端子が対応する前記読み出し／書き込みデータストローブピンに接続され、第２端子が接地電圧を受信し、制御端子が前記第２導通信号を受信するＮ型電界効果トランジスタと、
    を含む請求項７に記載のメモリシステム。
  9. 前記第１制御信号が、第１順序信号、第２順序信号、および終了信号を含み、前記制御信号生成回路により順番に提供し、
    各前記メモリチップが、さらに、
    その他のメモリチップのリセット信号ピンと相互に接続され、リセット信号を受信するために使用されるリセット信号ピンを含み、
    前記ピン駆動回路が、
    対応する前記読み出し／書き込みデータストローブピンおよび前記リセット信号ピンに接続されたプルアップ抵抗スイッチ回路を含み、
    前記チップ数識別回路が、
    プルダウン抵抗スイッチ回路およびコンパレータを含み、前記プルダウン抵抗スイッチ回路が対応する前記読み出し／書き込みデータストローブピンおよび前記コンパレータに接続されたレベル検出器回路と、
    前記第１順序信号を受信した時に、前記チップデコード信号に基づいて第２制御信号を提供し、前記第２制御信号により前記ピン駆動回路をイネーブルにして、対応する前記プルアップ抵抗スイッチ回路および前記プルダウン抵抗スイッチ回路を導通するシーケンサーと、
    を含み、前記第２順序信号を受信した時に、前記レベル検出器回路が、前記コンパレータにより前記読み出し／書き込みデータストローブピン上の電圧の範囲を判断し、それに基づいて、前記終了信号を受信した時に、対応する前記状態情報を生成する請求項４に記載のメモリシステム。
  10. 前記第１制御信号が、第１順序信号、第２順序信号、第３順序信号、第４順序信号、および終了信号を含み、前記制御信号生成回路により順番に提供し、
    各前記メモリチップが、さらに、
    その他のメモリチップのリセット信号ピンと相互に接続され、リセット信号を受信するために使用されるリセット信号ピンを含み、
    前記制御信号生成回路が、さらに、
    発振信号を提供する発振器を含み、
    前記ピン駆動回路が、
    対応する前記読み出し／書き込みデータストローブピンおよび前記リセット信号ピンに接続されたプルアップ抵抗スイッチ回路を含み、
    前記チップ数識別回路が、
    前記第１順序信号を受信した時に、前記チップデコード信号に基づいて第２制御信号を提供し、前記第２制御信号により前記ピン駆動回路をイネーブルにし、前記第２順序信号を受信した時に、前記発振信号に反応して、前記チップデコード信号に基づいて、複数のスイッチ信号を順番に生成するシーケンサーと、
    基準電圧回路およびコンパレータを含み、前記基準電圧回路が、前記スイッチ信号に基づいて、異なる基準電圧を所定の順序で提供し、前記コンパレータが、前記基準電圧回路に接続されたレベル検出回路と、
    を含み、前記第２順序信号を受信した時に、１個目の前記メモリチップの前記レベル検出回路が、前記コンパレータにより前記基準電圧回路が提供した前記基準電圧を前記読み出し／書き込みデータストローブピン上の電圧と順番に比較して、前記読み出し／書き込みデータストローブピン上の電圧の範囲を判断し、それにより、判断結果を生成し、
    前記第３順序信号および前記第４順序信号を受信した時に、１個目の前記メモリチップが、前記読み出し／書き込みデータストローブピンにより前記判断結果をその他の前記メモリチップに通知し、前記終了信号を受信した時に、前記レベル検出回路が、対応する前記状態情報を生成する請求項４に記載のメモリシステム。
  11. 相互に接続された複数のメモリチップを含むメモリシステムの操作方法であって、各前記メモリチップの読み出し／書き込みデータストローブピンが、その他のメモリチップの読み出し／書き込みデータストローブピンと相互に接続され、前記操作方法が、
    チップ接続数に関する複数のトリミングシフト値を予め保存するステップと、
    状態情報に基づいて現在のチップ接続数を識別し、それに基づいて、保存した前記トリミングシフト値の中から、選択されたトリミングシフト値を見つけるステップと、
    選択されたトリミングシフト値に基づいて、クロック信号に反応してデータ信号を伝送した時に、前記クロック信号と前記データ信号の間のセットアップ／ホールド時間を調整するステップと、
    を含むメモリシステムの操作方法。
  12. 各前記メモリチップのクロック信号ピンが、その他のメモリチップのクロック信号ピンと相互に接続され、前記クロック信号を受信するために使用される請求項１１に記載のメモリシステムの操作方法。
  13. 状態情報に基づいて現在のチップ接続数を識別するステップの前に、さらに、
    現在のチップ接続数を保存し、前記状態情報として提供するステップを含む請求項１１に記載のメモリシステムの操作方法。
  14. 状態情報に基づいて現在のチップ接続数を識別するステップの前に、さらに、
    チップ識別信号を受信し、前記チップ識別信号に基づいて、属する前記メモリチップが何個目のチップであるのかを判断し、それに基づいて、チップデコード信号を提供するステップと、
    第１制御信号を提供して、チップ接続数の識別手順を実行するステップと、
    を含む請求項１１に記載のメモリシステムの操作方法。
  15. 各前記メモリチップが、前記読み出し／書き込みデータストローブピンに接続されたピン駆動回路およびカウンタ回路を含み、第１制御信号が、第１順序信号、第２順序信号、第３順序信号、および終了信号を含み、
    チップ接続数の識別手順を実行するステップが、
    前記第１順序信号を受信した時に、前記チップデコード信号に基づいて、対応する前記読み出し／書き込みデータストローブピンを規定の電圧までクランプし、発振信号の提供を開始するステップと、
    前記第２順序信号を受信した時に、第２制御信号を提供して、前記第２制御信号により前記ピン駆動回路および前記カウンタ回路をイネーブルにするステップと、
    前記第３順序信号を受信した時に、前記発振信号に反応して、前記チップデコード信号に基づいて、対応する期間において対応する前記ピン駆動回路をトリガーし、各メモリチップの前記ピン駆動回路が読み出し／書き込みデータストローブ信号をそれぞれの前記読み出し／書き込みデータストローブピンに所定の順序で出力できるようにして、前記読み出し／書き込みデータストローブピンの電圧レベルを切り換えるステップと、
    前記メモリチップ内の前記カウンタ回路により対応する前記読み出し／書き込みデータストローブピンの電圧レベルの切り換え回数を同時にカウントし、それに基づいて、前記終了信号を受信した時に、対応する前記状態情報を生成するステップと、
    を含む請求項１４に記載のメモリシステムの操作方法。
  16. 各前記メモリチップが、前記読み出し／書き込みデータストローブピンに接続されたピン駆動回路を含み、第１制御信号が、第１順序信号、第２順序信号、および終了信号を含み、
    チップ接続数の識別手順を実行するステップが、
    前記第１順序信号を受信した時に、前記チップデコード信号に基づいて第２制御信号を提供し、前記第２制御信号により前記ピン駆動回路をイネーブルにして、対応する前記ピン駆動回路の導通程度を調整し、各前記メモリチップの前記ピン駆動回路が異なる導通抵抗値を有するようにするステップと、
    前記第２順序信号を受信した時に、前記読み出し／書き込みデータストローブピン上の電圧の範囲を判断し、それに基づいて、前記終了信号を受信した時に、対応する前記状態情報を生成するステップと、
    を含む請求項１４に記載のメモリシステムの操作方法。
  17. 各前記メモリチップが、前記読み出し／書き込みデータストローブピンに接続されたプルアップ抵抗スイッチ回路およびプルダウン抵抗スイッチ回路を含み、第１制御信号が、第１順序信号、第２順序信号、および終了信号を含み、
    チップ接続数の識別手順を実行するステップが、
    前記第１順序信号を受信した時に、前記チップデコード信号に基づいて第２制御信号を提供し、前記第２制御信号により対応する前記プルアップ抵抗スイッチ回路および前記プルダウン抵抗スイッチ回路を導通するステップと、
    前記第２順序信号を受信した時に、前記読み出し／書き込みデータストローブピン上の電圧の範囲を判断し、それに基づいて、前記終了信号を受信した時に、対応する前記状態情報を生成するステップと、
    を含む請求項１４に記載のメモリシステムの操作方法。
  18. 各前記メモリチップが、前記読み出し／書き込みデータストローブピンに接続されたプルアップ抵抗スイッチ回路を含み、第１制御信号が、第１順序信号、第２順序信号、第３順序信号、第４順序信号、および終了信号を含み、
    チップ接続数の識別手順を実行するステップが、
    前記第１順序信号を受信した時に、発振信号の提供を開始するステップと、
    前記第２順序信号を受信した時に、前記発振信号に反応して、前記チップデコード信号に基づいて、複数のスイッチ信号を順番に生成するステップと、
    前記スイッチ信号に基づいて、異なる基準電圧を所定の順序で提供し、前記基準電圧回路が提供した前記基準電圧を１個目の前記メモリチップの前記読み出し／書き込みデータストローブピン上の電圧と順番に比較して、前記読み出し／書き込みデータストローブピン上の電圧の範囲を判断し、それにより、判断結果を生成するステップと、
    前記第３順序信号および前記第４順序信号を受信した時に、１個目の前記メモリチップの前記読み出し／書き込みデータストローブピンにより前記判断結果をその他の前記メモリチップに通知し、それに基づいて、前記終了信号を受信した時に、対応する前記状態情報を生成するステップと、
    を含む請求項１４に記載のメモリシステムの操作方法。
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