KR20170133043A - 3차원 인덕터 구조물 및 이를 포함하는 적층형 반도체 장치 - Google Patents

3차원 인덕터 구조물 및 이를 포함하는 적층형 반도체 장치 Download PDF

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KR20170133043A
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conductive pattern
pattern
semiconductor die
tsv
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윤원주
강석용
신상훈
유혜승
이현의
정재훈
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Abstract

3차원 인덕터 구조물은 제1 반도체 다이, 제2 반도체 다이 및 제1 도전성 연결 패턴을 포함한다. 제1 반도체 다이는 서로 이격되는 제1 및 제2 도전성 패턴들을 포함한다. 제2 반도체 다이는 제1 반도체 다이 상에 적층되고, 서로 이격되는 제3 및 제4 도전성 패턴들, 제2 반도체 다이를 관통하여 제1 및 제3 도전성 패턴들을 전기적으로 연결하는 제1 TSV, 및 제2 반도체 다이를 관통하여 제2 및 제4 도전성 패턴들을 전기적으로 연결하는 제2 TSV를 포함한다. 제1 도전성 연결 패턴은 제1 반도체 다이에 포함되어 제1 및 제2 도전성 패턴들을 전기적으로 연결하거나, 제2 반도체 다이에 포함되어 제3 및 제4 도전성 패턴들을 전기적으로 연결한다.

Description

3차원 인덕터 구조물 및 이를 포함하는 적층형 반도체 장치{THREE-DIMENSIONAL INDUCTOR STRUCTURE AND STACKED SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 3차원 인덕터 구조물 및 상기 3차원 인덕터 구조물을 포함하는 적층형 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 향상시키기 위해 다양한 기술들이 개발되고 있다. 예를 들어, 반도체 장치는 트랜지스터, 다이오드, 저항, 커패시터, 인덕터 등과 같은 회로 소자들을 복수 개 포함할 수 있으며, 더 많은 회로 소자들을 하나의 칩에 집적시킴으로써, 반도체 장치의 집적도가 향상될 수 있다. 또한, 회로 소자들을 포함하는 반도체 다이(die)들을 적층하여 적층형 메모리 장치를 형성함으로써, 반도체 장치의 집적도가 향상될 수 있다.
본 발명의 일 목적은 크기가 작고 간단하게 제조될 수 있는 3차원 인덕터 구조물을 제공하는 것이다.
본 발명의 다른 목적은 상기 3차원 인덕터 구조물을 포함하는 적층형 반도체 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 3차원 인덕터 구조물은 제1 반도체 다이, 제2 반도체 다이 및 제1 도전성 연결 패턴을 포함한다. 상기 제1 반도체 다이는 제1 도전성 패턴, 및 상기 제1 도전성 패턴과 이격되는 제2 도전성 패턴을 포함한다. 상기 제2 반도체 다이는 상기 제1 반도체 다이 상에 적층되고, 제3 도전성 패턴, 상기 제3 도전성 패턴과 이격되는 제4 도전성 패턴, 상기 제1 도전성 패턴과 상기 제3 도전성 패턴을 전기적으로 연결하는 제1 TSV(through silicon via), 및 상기 제2 도전성 패턴과 상기 제4 도전성 패턴을 전기적으로 연결하는 제2 TSV를 포함한다. 상기 제1 도전성 연결 패턴은 상기 제1 반도체 다이에 포함되어 상기 제1 도전성 패턴의 일 단과 상기 제2 도전성 패턴의 일 단을 전기적으로 연결하거나, 상기 제2 반도체 다이에 포함되어 상기 제3 도전성 패턴의 일 단과 상기 제4 도전성 패턴의 일 단을 전기적으로 연결한다. 상기 제1 및 제2 TSV들은 상기 제2 반도체 다이를 관통한다.
일 실시예에서, 상기 제1 내지 제4 도전성 패턴들, 상기 제1 및 제2 TSV들, 및 상기 제1 도전성 연결 패턴은 코일을 형성할 수 있다. 상기 제1 및 제2 반도체 다이들을 평면에서 보았을 때, 상기 코일은 폐곡선의 일부가 개방된 형상을 가지도록 형성될 수 있다.
일 실시예에서, 상기 제1 및 제2 반도체 다이들을 단면에서 보았을 때, 상기 제1 및 제3 도전성 패턴들과 상기 제1 TSV는 계단 형상을 가지도록 형성될 수 있다.
일 실시예에서, 상기 제1 도전성 연결 패턴이 상기 제2 반도체 다이에 포함되어 상기 제3 도전성 패턴의 일 단과 상기 제4 도전성 패턴의 일 단을 전기적으로 연결하는 경우에, 상기 제1 반도체 다이는 인덕티브 커플링(inductive coupling)용 입출력부를 더 포함할 수 있다. 상기 인덕티브 커플링용 입출력부는 상기 제1 도전성 패턴의 일 단 및 상기 제2 도전성 패턴의 일 단과 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 도전성 연결 패턴이 상기 제1 반도체 다이에 포함되어 상기 제1 도전성 패턴의 일 단과 상기 제2 도전성 패턴의 일 단을 전기적으로 연결하는 경우에, 상기 제2 반도체 다이는 인덕티브 커플링용 입출력부를 더 포함할 수 있다. 상기 인덕티브 커플링용 입출력부는 상기 제3 도전성 패턴의 일 단 및 상기 제4 도전성 패턴의 일 단과 전기적으로 연결될 수 있다.
일 실시예에서, 상기 3차원 인덕터 구조물은 제3 반도체 다이를 더 포함할 수 있다. 상기 제3 반도체 다이는 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되고, 제5 도전성 패턴, 상기 제5 도전성 패턴과 이격되는 제6 도전성 패턴, 제3 TSV, 및 제4 TSV를 포함할 수 있다. 상기 제1 TSV는 상기 제3 도전성 패턴의 타 단과 상기 제5 도전성 패턴의 일 단을 전기적으로 연결하고, 상기 제3 TSV는 상기 제3 반도체 다이를 관통하여 상기 제1 도전성 패턴의 타 단과 상기 제5 도전성 패턴의 타 단을 전기적으로 연결할 수 있다. 상기 제2 TSV는 상기 제4 도전성 패턴의 타 단과 상기 제6 도전성 패턴의 일 단을 전기적으로 연결하고, 상기 제4 TSV는 상기 제3 반도체 다이를 관통하여 상기 제2 도전성 패턴의 타 단과 상기 제6 도전성 패턴의 타 단을 전기적으로 연결할 수 있다.
일 실시예에서, 상기 제1 반도체 다이는, 상기 제1 및 제2 도전성 패턴들과 이격되는 제5 도전성 패턴, 및 상기 제1, 제2 및 제5 도전성 패턴들과 이격되는 제6 도전성 패턴을 더 포함할 수 있다. 상기 제2 반도체 다이는, 상기 제3 및 제4 도전성 패턴들과 이격되는 제7 도전성 패턴, 상기 제3, 제4 및 제7 도전성 패턴들과 이격되는 제8 도전성 패턴, 상기 제2 반도체 다이를 관통하여 상기 제5 도전성 패턴과 상기 제7 도전성 패턴을 전기적으로 연결하는 제3 TSV, 및 상기 제2 반도체 다이를 관통하여 상기 제6 도전성 패턴과 상기 제8 도전성 패턴을 전기적으로 연결하는 제4 TSV를 더 포함할 수 있다. 상기 3차원 인덕터 구조물은 제2 도전성 연결 패턴 및 제3 도전성 연결 패턴을 더 포함할 수 있다. 상기 제2 도전성 연결 패턴은 상기 제1 반도체 다이에 포함되어 상기 제5 도전성 패턴의 일 단과 상기 제6 도전성 패턴의 일 단을 전기적으로 연결하거나, 상기 제2 반도체 다이에 포함되어 상기 제7 도전성 패턴의 일 단과 상기 제8 도전성 패턴의 일 단을 전기적으로 연결할 수 있다. 상기 제3 도전성 연결 패턴은 상기 제1 반도체 다이에 포함되어 상기 제1 및 제2 도전성 패턴들 중 하나의 일 단과 상기 제5 및 제6 도전성 패턴들 중 하나의 일 단을 전기적으로 연결하거나, 상기 제2 반도체 다이에 포함되어 상기 제3 및 제4 도전성 패턴들 중 하나의 일 단과 상기 제7 및 제8 도전성 패턴들 중 하나의 일 단을 전기적으로 연결할 수 있다.
일 실시예에서, 상기 제1 도전성 연결 패턴이 상기 제2 반도체 다이에 포함되어 상기 제3 도전성 패턴의 일 단과 상기 제4 도전성 패턴의 일 단을 전기적으로 연결하는 경우에, 상기 제2 도전성 연결 패턴은 상기 제2 반도체 다이에 포함되어 상기 제7 도전성 패턴의 일 단과 상기 제8 도전성 패턴의 일 단을 전기적으로 연결하고, 상기 제3 도전성 연결 패턴은 상기 제1 반도체 다이에 포함되어 상기 제1 및 제2 도전성 패턴들 중 하나의 일 단과 상기 제5 및 제6 도전성 패턴들 중 하나의 일 단을 전기적으로 연결할 수 있다.
일 실시예에서, 상기 제3 도전성 연결 패턴이 상기 제1 도전성 패턴의 일 단과 상기 제6 도전성 패턴의 일 단을 전기적으로 연결하는 경우에, 상기 제1 반도체 다이는 인덕티브 커플링용 입출력부를 더 포함할 수 있다. 상기 인덕티브 커플링용 입출력부는 상기 제2 도전성 패턴의 일 단 및 상기 제5 도전성 패턴의 일 단과 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제5 내지 제8 도전성 패턴들, 상기 제3 및 제4 TSV들, 및 상기 제2 도전성 연결 패턴은 내부 코일(inner coil)을 형성할 수 있다. 상기 제1 내지 제4 도전성 패턴들, 상기 제1 및 제2 TSV들, 및 상기 제1 도전성 연결 패턴은 상기 내부 코일을 둘러싸는 외부 코일(outer coil)을 형성할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 반도체 장치는 제1 반도체 다이 및 복수의 제2 반도체 다이들을 포함할 수 있다. 상기 제1 반도체 다이는 제1 도전성 패턴, 상기 제1 도전성 패턴과 이격되는 제2 도전성 패턴, 상기 제1 도전성 패턴의 일 단과 상기 제2 도전성 패턴의 일 단을 전기적으로 연결하는 제1 도전성 연결 패턴, 및 제1 기능 회로를 포함한다. 상기 복수의 제2 반도체 다이들은 상기 제1 반도체 다이 상에 적층되고, 각각이 복수의 제3 도전성 패턴들, 상기 복수의 제3 도전성 패턴들과 이격되는 복수의 제4 도전성 패턴들, 제1 TSV(through silicon via), 제2 TSV, 및 제2 기능 회로를 포함한다. 상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 제1 및 제2 TSV들은 상기 복수의 제2 반도체 다이들 각각을 관통한다. 상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 복수의 제3 도전성 패턴들 중 제1 선택 패턴은, 상기 제1 TSV를 통해 상기 제1 도전성 패턴과 전기적으로 연결된다. 상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 복수의 제4 도전성 패턴들 중 제2 선택 패턴은, 상기 제2 TSV를 통해 상기 제2 도전성 패턴과 전기적으로 연결된다.
일 실시예에서, 상기 제1 및 제2 도전성 패턴들 및 상기 제1 도전성 연결 패턴과, 상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 제1 및 제2 선택 패턴들 및 상기 제1 및 제2 TSV들은 코일을 형성할 수 있다. 상기 제1 반도체 다이 및 상기 복수의 제2 반도체 다이들을 평면에서 보았을 때, 상기 코일은 폐곡선의 일부가 개방된 형상을 가지도록 형성될 수 있다.
일 실시예에서, 상기 제1 반도체 다이 및 상기 복수의 제2 반도체 다이들을 단면에서 보았을 때, 상기 제1 도전성 패턴과 상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 제1 선택 패턴 및 상기 제1 TSV는 계단 형상을 가지도록 형성될 수 있다.
일 실시예에서, 상기 복수의 제2 반도체 다이들 각각은 퓨즈부 및 인덕티브 커플링(inductive coupling)용 입출력부를 더 포함할 수 있다. 상기 퓨즈부는 상기 복수의 제3 도전성 패턴들 중 제1 입출력 패턴의 일 단 및 상기 복수의 제4 도전성 패턴들 중 제2 입출력 패턴의 일 단과 연결될 수 있다. 상기 인덕티브 커플링용 입출력부는 상기 퓨즈부와 연결될 수 있다.
일 실시예에서, 상기 복수의 제2 반도체 다이들 중 최상층의 반도체 다이에 포함되는 상기 인덕티브 커플링용 입출력부는, 상기 퓨즈부에 의해 활성화되어 상기 제1 입출력 패턴의 일 단 및 상기 제2 입출력 패턴의 일 단과 전기적으로 연결될 수 있다. 상기 복수의 제2 반도체 다이들 중 상기 최상층의 반도체 다이를 제외한 나머지 반도체 다이들 각각에 포함되는 상기 인덕티브 커플링용 입출력부는, 상기 퓨즈부에 의해 비활성화되어 상기 제1 입출력 패턴의 일 단 및 상기 제2 입출력 패턴의 일 단과 전기적으로 연결되지 않을 수 있다.
일 실시예에서, 상기 최상층의 반도체 다이에서, 상기 제1 선택 패턴과 상기 제1 입출력 패턴은 동일하고, 상기 제2 선택 패턴과 상기 제2 입출력 패턴은 동일할 수 있다.
일 실시예에서, 상기 복수의 제2 반도체 다이들 각각은 적어도 하나의 제1 배선 및 적어도 하나의 제1 콘택과, 적어도 하나의 제2 배선 및 적어도 하나의 제2 콘택을 더 포함할 수 있다. 상기 적어도 하나의 제1 배선 및 상기 적어도 하나의 제1 콘택은 상기 제1 TSV와 상기 제1 선택 패턴을 전기적으로 연결할 수 있다. 상기 적어도 하나의 제2 배선 및 상기 적어도 하나의 제2 콘택은 상기 제2 TSV와 상기 제2 선택 패턴을 전기적으로 연결할 수 있다.
일 실시예에서, 상기 제1 및 제2 도전성 패턴들 및 상기 제1 도전성 연결 패턴과, 상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 제1 및 제2 선택 패턴들 및 상기 제1 및 제2 TSV들은 코일을 형성할 수 있다. 상기 코일은 상기 제1 및 제2 기능 회로들 중 적어도 하나로부터 제공되는 데이터를 외부로 송신하거나, 상기 외부로부터 제공되는 데이터를 수신하여 상기 제1 및 제2 기능 회로들 중 적어도 하나로 전달하는 데이터 송수신기로서 동작할 수 있다.
일 실시예에서, 상기 제1 및 제2 도전성 패턴들 및 상기 제1 도전성 연결 패턴과, 상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 제1 및 제2 선택 패턴들 및 상기 제1 및 제2 TSV들은 코일을 형성할 수 있다. 상기 코일은 전자기 유도 방식에 기초하여 외부로부터 공급되는 전력을 상기 제1 및 제2 기능 회로들 중 적어도 하나로 전달하는 전력 수신기로서 동작하거나, 상기 전자기 유도 방식에 기초하여 상기 외부로 전력을 공급하는 전력 송신기로서 동작할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 반도체 장치는 제1 반도체 다이 및 복수의 제2 반도체 다이들을 포함할 수 있다. 상기 제1 반도체 다이는 제1 도전성 패턴, 상기 제1 도전성 패턴과 이격되는 제2 도전성 패턴, 상기 제1 도전성 패턴의 일 단 및 상기 제2 도전성 패턴의 일 단과 전기적으로 연결되는 인덕티브 커플링(inductive coupling)용 입출력부, 및 제1 기능 회로를 포함한다. 상기 복수의 제2 반도체 다이들은 상기 제1 반도체 다이 상에 적층되고, 각각이 복수의 제3 도전성 패턴들, 상기 복수의 제3 도전성 패턴들과 이격되는 복수의 제4 도전성 패턴들, 제1 TSV(through silicon via), 제2 TSV, 및 제2 기능 회로를 포함한다. 상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 제1 및 제2 TSV들은 상기 복수의 제2 반도체 다이들 각각을 관통한다. 상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 복수의 제3 도전성 패턴들 중 제1 선택 패턴은, 상기 제1 TSV를 통해 상기 제1 도전성 패턴과 전기적으로 연결된다. 상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 복수의 제4 도전성 패턴들 중 제2 선택 패턴은, 상기 제2 TSV를 통해 상기 제2 도전성 패턴과 전기적으로 연결된다. 상기 복수의 제2 반도체 다이들 중 최상층의 반도체 다이는, 상기 제1 선택 패턴의 일 단과 상기 제2 선택 패턴의 일 단을 전기적으로 연결하는 제1 도전성 연결 패턴을 더 포함한다.
상기와 같은 본 발명의 실시예들에 따른 3차원 인덕터 구조물은, 서로 적층되는 복수의 반도체 다이들에 포함되는 도전성 패턴들 및 TSV들을 이용하여 3차원 구조를 가지도록 형성됨으로써, 인덕터 구성에 필요한 면적이 감소되어 크기가 작고 간단하게 제조될 수 있다.
또한, 본 발명의 실시예들에 따른 적층형 반도체 장치는, 상기와 같은 3차원 구조의 코일을 포함함으로써, 크기가 작고 간단하게 제조될 수 있으며, 상기 코일을 이용하여 데이터 및/또는 전력을 빠르고 효율적으로 송수신할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 인덕터 구조물을 나타내는 사시도이다.
도 2a 및 2b는 도 1의 3차원 인덕터 구조물을 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예들에 따른 3차원 인덕터 구조물을 나타내는 사시도이다.
도 4는 도 3의 3차원 인덕터 구조물을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예들에 따른 3차원 인덕터 구조물을 나타내는 사시도이다.
도 6a 및 6b는 도 5의 3차원 인덕터 구조물을 설명하기 위한 도면들이다.
도 7은 본 발명의 실시예들에 따른 3차원 인덕터 구조물을 나타내는 사시도이다.
도 8은 도 7의 3차원 인덕터 구조물을 설명하기 위한 도면이다.
도 9a는 본 발명의 실시예들에 따른 적층형 반도체 장치를 나타내는 평면도이다.
도 9b는 도 9a의 III-III' 라인을 따라 절단한 단면도이다.
도 10a는 본 발명의 실시예들에 따른 적층형 반도체 장치를 나타내는 평면도이다.
도 10b는 도 10a의 IV-IV' 라인을 따라 절단한 단면도이다.
도 11은 본 발명의 실시예들에 따른 데이터 송수신 시스템을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 무선 전력 송수신 시스템을 나타내는 블록도이다.
도 14는 도 13의 무선 전력 송수신 시스템이 스마트 폰을 포함하여 구현된 일 예를 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 모바일 시스템을 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 3차원 인덕터 구조물을 나타내는 사시도이다.
본 명세서에서, 반도체 다이의 제1 면(예를 들어, 상면)에 실질적으로 수직한 방향을 제1 방향(D1), 상기 반도체 다이의 제1 면에 실질적으로 평행하면서 서로 교차하는 두 방향들을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 도면 상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1을 참조하면, 3차원 인덕터 구조물(100a)은 제1 반도체 다이(semiconductor die)(110a), 제2 반도체 다이(120a) 및 제1 도전성 연결 패턴(CP11)을 포함한다. 3차원 인덕터 구조물(100a)은 입출력부(IO1)를 더 포함할 수 있다.
제1 반도체 다이(110a)는 제1 도전성 패턴(P11) 및 제2 도전성 패턴(P12)을 포함한다. 제2 도전성 패턴(P12)은 제1 도전성 패턴(P11)과 이격된다. 제1 반도체 다이(110a)는 하부 다이(lower die 또는 bottom die)로 부를 수 있다.
일 실시예에서, 제1 기판 상에 제1 도전막을 형성한 후 이를 식각하여 도전성 패턴들(P11, P12)을 형성함으로써, 제1 반도체 다이(110a)가 제조될 수 있다. 상기 제1 기판으로서 단결정 실리콘 혹은 단결정 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판을 사용할 수 있다. 예를 들어, 상기 제1 기판은 실리콘 웨이퍼로부터 제조될 수 있다. 상기 제1 도전막은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여, 원자층 증착(ALD: atomic layer deposition) 공정, 스퍼터링(sputtering) 공정 등을 통해 형성될 수 있다. 도시하지는 않았지만, 실리콘 산화물 혹은 금속 산화물을 사용하여 화학 기상 증착(CVD: chemical vapor deposition) 공정, 플라즈마 강화 화학 기상 증착(PECVD: plasma enhanced CVD) 공정, 스핀 코팅 공정, ALD 공정 등을 수행하거나, 상기 제1 기판 상면에 대해 열 산화 공정을 수행하여, 도전성 패턴들(P11, P12)이 형성된 상기 기판 상에 절연막이 형성될 수 있다.
제2 반도체 다이(120a)는 제1 반도체 다이(110a) 상에 적층된다. 제2 반도체 다이(120a)는 제3 도전성 패턴(P13), 제4 도전성 패턴(P14), 제1 TSV(through silicon via)(TSV11) 및 제2 TSV(TSV12)를 포함한다. 제4 도전성 패턴(P14)은 제3 도전성 패턴(P13)과 이격된다. 제1 TSV(TSV11)는 제2 반도체 다이(120a)를 관통하여, 제1 도전성 패턴(P11)과 제3 도전성 패턴(P13)을 전기적으로 연결한다. 제2 TSV(TSV12)는 제2 반도체 다이(120a)를 관통하여, 제2 도전성 패턴(P12)과 제4 도전성 패턴(P14)을 전기적으로 연결한다. 제2 반도체 다이(120a)는 상부 다이(upper die 또는 top die)로 부를 수 있다.
제1 도전성 연결 패턴(CP11)은 제2 반도체 다이(120a)에 포함되어, 제3 도전성 패턴(P13)의 일 단(121a)과 제4 도전성 패턴(P14)의 일 단(125a)을 전기적으로 직접 연결한다.
일 실시예에서, 제1 반도체 다이(110a)와 유사하게, 제2 기판 상에 제2 도전막을 형성한 후 이를 식각하여 도전성 패턴들(P13, P14, CP11)을 형성할 수 있다. 또한, 상기 제2 기판을 관통하는 트렌치들을 형성하고 상기 트렌치들의 내부를 충분히 채우도록 제3 도전막들을 형성하여 TSV들(TSV11, TSV12)을 형성함으로써, 제2 반도체 다이(120a)가 제조될 수 있다. 예를 들어, 상기 제3 도전막들은 구리, 알루미늄, 텅스텐 등과 같은 금속 혹은 도핑된 폴리실리콘을 사용하여 형성할 수 있다. 실시예에 따라서, TSV들(TSV11, TSV12)은 도전성 패턴들(P13, P14, CP11)보다 먼저 형성될 수도 있고, 나중에 형성될 수도 있다.
입출력부(IO1)는 제1 반도체 다이(110a)에 포함될 수 있고, 제1 도전성 패턴(P11)의 일 단(111a) 및 제2 도전성 패턴(P12)의 일 단(115a)과 전기적으로 연결될 수 있다. 도전성 패턴들(P11, P12, P13, P14, CP11) 및 TSV들(TSV11, TSV12)은 코일을 형성할 수 있으며, 도 11 내지 14를 참조하여 후술하는 것처럼, 상기 코일은 데이터 송수신 또는 전력 송수신에 이용될 수 있다. 입출력부(IO1)는 상기 데이터 송수신 또는 상기 전력 송수신을 위해 상기 코일에 전기적인 신호를 제공할 수 있다. 예를 들어, 입출력부(IO1)는 인덕티브 커플링(inductive coupling)용 입출력부일 수 있다.
일 실시예에서, 제1 TSV(TSV11)는 제1 도전성 패턴(P11)의 타 단(113a) 및 제3 도전성 패턴(P13)의 타 단(123a)과 직접 연결될 수 있고, 제2 TSV(TSV12)는 제2 도전성 패턴(P12)의 타 단(117a) 및 제4 도전성 패턴(P14)의 타 단(127a)과 직접 연결될 수 있다.
한편, 실시예에 따라서, 제3 및 제4 도전성 패턴들(P13, P14)과 제1 도전성 연결 패턴(CP11)은 물리적으로 구분되지 않을 수 있으며, 실질적으로 연결된 하나의 도전성 패턴으로 구현될 수도 있다.
도 2a 및 2b는 도 1의 3차원 인덕터 구조물을 설명하기 위한 도면들이다. 도 2a는 도 1의 3차원 인덕터 구조물(100a)을 제1 방향(D1)에서 바라본 평면도이다. 도 2b는 도 2a의 I-I' 라인을 따라 절단한 단면도이다.
도 1 및 2a를 참조하면, 제1 및 제2 반도체 다이들(110a, 120a)을 평면에서 보았을 때(예를 들어, 제1 방향(D1)으로 보았을 때), 도전성 패턴들(P11, P12, P13, P14, CP11) 및 TSV들(TSV11, TSV12)에 의해 형성되는 상기 코일은 폐곡선의 일부(예를 들어, 제1 도전성 패턴(P11)의 일 단(111a)과 제2 도전성 패턴(P12)의 일 단(115a) 사이의 부분)가 개방된 형상을 가지도록 형성될 수 있다.
일 실시예에서, 도 1 및 2a에 도시된 것처럼, 제1 및 제2 도전성 패턴들(P11, P12)은 제2 및 제3 방향들(D2, D3)을 따라 연장되는 L자 형상일 수 있다. 제3 및 제4 도전성 패턴들(P13, P14)은 제2 방향(D2)을 따라 연장되는 일자 형상일 수 있고, 제1 도전성 연결 패턴(CP11)은 제3 방향(D3)을 따라 연장되는 일자 형상일 수 있다.
다른 실시예에서, 도시하지는 않았으나, 상기 도전성 패턴들은 평면 상에서 상기 도전성 패턴들에 의해 형성되는 상기 코일이 폐곡선의 일부가 개방된 형상을 가지도록 임의의 형상일 수 있다.
도 1 및 2b를 참조하면, 제1 및 제2 반도체 다이들(110a, 120a)을 단면에서 보았을 때(예를 들어, 제3 방향(D3)으로 보았을 때), 제1 및 제3 도전성 패턴들(P11, P13)과 제1 TSV(TSV11)는 계단 형상을 가지도록 형성될 수 있다. 또한, 제1 및 제2 반도체 다이들(110a, 120a)을 단면에서 보았을 때, 제2 및 제4 도전성 패턴들(P12, P14)과 제2 TSV(TSV12) 역시 계단 형상을 가지도록 형성될 수 있다.
일 실시예에서, 도 1 및 2b에 도시된 것처럼, 제1 도전성 패턴(P11)과 제3 도전성 패턴(P13)은 부분적으로 중첩할 수 있고, 제1 TSV(TSV11)는 제1 도전성 패턴(P11)과 제3 도전성 패턴(P13)을 직접적으로 연결할 수 있다. 예를 들어, 제1 도전성 패턴(P11)의 타 단(113a)과 제3 도전성 패턴(P13)의 타 단(123a)이 중첩할 수 있고, 제1 TSV(TSV11)는 제1 도전성 패턴(P11)의 타 단(113a)과 제3 도전성 패턴(P13)의 타 단(123a)을 직접적으로 연결할 수 있다. 이와 유사하게, 제2 도전성 패턴(P12)과 제4 도전성 패턴(P14) 또한 부분적으로 중첩할 수 있고, 제2 TSV(TSV12)는 제2 도전성 패턴(P12)과 제4 도전성 패턴(P14)을 직접적으로 연결할 수 있다.
다른 실시예에서, 도시하지는 않았으나, 상기 제1 도전성 패턴과 상기 제3 도전성 패턴은 중첩하지 않을 수 있다. 이 경우, 도 9b 및 10b를 참조하여 후술하는 것처럼, 제2 반도체 다이(120a)는 적어도 하나의 배선 및 적어도 하나의 콘택(또는 플러그)을 더 포함할 수 있고, 상기 제1 도전성 패턴과 상기 제3 도전성 패턴은 제1 TSV(TSV11), 상기 적어도 하나의 배선 및 상기 적어도 하나의 콘택을 통해 연결될 수 있다.
일 실시예에서, 도 1 및 2b에 도시된 것처럼, 도전성 패턴들(P11, P12, P13, P14, CP11)의 두께는 일정할 수 있다. TSV들(TSV11, TSV12)은 원통 형상일 수 있고, 이 때 상기 원통의 상면과 하면의 면적은 실질적으로 동일할 수 있다.
다른 실시예에서, 도시하지는 않았으나, 상기 도전성 패턴들의 두께는 일정하지 않을 수 있다. 상기 TSV들은 임의의 기둥 형상일 수 있고, 상기 기둥의 상면과 하면의 면적은 서로 상이할 수 있다.
본 발명의 실시예들에 따른 3차원 인덕터 구조물(100a)은, 적층되는 반도체 다이들(110a, 120a)에 포함되는 도전성 패턴들(P11, P12, P13, P14, CP11) 및 TSV들(TSV11, TSV12)을 이용하여 3차원 구조를 가지도록 형성됨으로써, 인덕터 구성에 필요한 면적이 감소되어 크기가 작고 간단하게 제조될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 인덕터 구조물을 나타내는 사시도이다. 도 4는 도 3의 3차원 인덕터 구조물을 설명하기 위한 도면이다.
도 3 및 4를 참조하면, 3차원 인덕터 구조물(100b)은 제1 반도체 다이(110b), 제2 반도체 다이(120b) 및 제1 도전성 연결 패턴(CP21)을 포함하며, 입출력부(IO2)를 더 포함할 수 있다.
제1 도전성 연결 패턴(CP12) 및 입출력부(IO2)의 배치 및 연결이 변경되는 것을 제외하면, 도 3의 3차원 인덕터 구조물(100b)은 도 1의 3차원 인덕터 구조물(100a)과 실질적으로 동일할 수 있다.
제1 반도체 다이(110b)는 제1 도전성 패턴(P21), 및 제1 도전성 패턴(P21)과 이격되는 제2 도전성 패턴(P22)을 포함한다.
제2 반도체 다이(120b)는 제1 반도체 다이(110b) 상에 적층되며, 제3 도전성 패턴(P23), 제3 도전성 패턴(P23)과 이격되는 제4 도전성 패턴(P24), 제2 반도체 다이(120b)를 관통하여 제1 도전성 패턴(P21)과 제3 도전성 패턴(P23)을 전기적으로 연결하는 제1 TSV(TSV21), 및 제2 반도체 다이(120b)를 관통하여 제2 도전성 패턴(P22)과 제4 도전성 패턴(P24)을 전기적으로 연결하는 제2 TSV(TSV22)를 포함한다.
제1 도전성 연결 패턴(CP21)은 제1 반도체 다이(110b)에 포함되어 제1 도전성 패턴(P21)의 일 단(111b)과 제2 도전성 패턴(P22)의 일 단(115b)을 전기적으로 직접 연결한다.
입출력부(IO2)는 제2 반도체 다이(120b)에 포함될 수 있고, 제3 도전성 패턴(P23)의 일 단(121b) 및 제4 도전성 패턴(P24)의 일 단(125b)과 전기적으로 연결될 수 있다. 제1 TSV(TSV21)는 제1 도전성 패턴(P21)의 타 단(113b)과 제3 도전성 패턴(P23)의 타 단(123b)을 직접 연결할 수 있고, 제2 TSV(TSV22)는 제2 도전성 패턴(P22)의 타 단(117b)과 제4 도전성 패턴(P24)의 타 단(127b)을 직접 연결할 수 있다.
일 실시예에서, 반도체 다이들(110b, 120b)을 평면에서 보았을 때, 도전성 패턴들(P21, P22, P23, P24, CP21) 및 TSV들(TSV21, TSV22)에 의해 형성되는 코일은 폐곡선의 일부가 개방된 형상을 가지도록 형성될 수 있다. 일 실시예에서, 반도체 다이들(110b, 120b)을 단면에서 보았을 때, 도전성 패턴들(P21, P23)과 TSV(TSV21)는 계단 형상을 가지도록 형성될 수 있고, 도전성 패턴들(P22, P24)과 TSV(TSV22)는 계단 형상을 가지도록 형성될 수 있다.
실시예에 따라서, 도전성 패턴들(P21, P22, CP21)은 물리적으로 구분되지 않고 실질적으로 연결된 하나의 도전성 패턴으로 구현될 수도 있다.
도 5는 본 발명의 실시예들에 따른 3차원 인덕터 구조물을 나타내는 사시도이다. 도 6a 및 6b는 도 5의 3차원 인덕터 구조물을 설명하기 위한 도면들이다. 도 6a는 도 5의 3차원 인덕터 구조물(100c)을 제1 방향(D1)에서 바라본 평면도이다. 도 6b는 도 6a의 II-II' 라인을 따라 절단한 단면도이다.
도 5, 6a 및 6b를 참조하면, 3차원 인덕터 구조물(100c)은 제1 반도체 다이(110c), 제2 반도체 다이(120c) 및 제1 도전성 연결 패턴(CP31)을 포함하며, 제3 반도체 다이(130c) 및 입출력부(IO3)를 더 포함할 수 있다.
제3 반도체 다이(130c)를 더 포함하는 것을 제외하면, 도 5의 3차원 인덕터 구조물(100c)은 도 1의 3차원 인덕터 구조물(100a)과 실질적으로 동일할 수 있다.
제1 반도체 다이(110c)는 제1 도전성 패턴(P31), 및 제1 도전성 패턴(P31)과 이격되는 제2 도전성 패턴(P32)을 포함한다. 제2 반도체 다이(120c)는 제1 반도체 다이(110c) 상에 적층되며, 제3 도전성 패턴(P33), 제3 도전성 패턴(P33)과 이격되는 제4 도전성 패턴(P34), 제2 반도체 다이(120c)를 관통하는 제1 TSV(TSV31), 및 제2 반도체 다이(120c)를 관통하는 제2 TSV(TSV32)를 포함한다. 제1 도전성 연결 패턴(CP31)은 제2 반도체 다이(120c)에 포함되어 제3 도전성 패턴(P33)의 일 단(121c)과 제4 도전성 패턴(P34)의 일 단(125c)을 전기적으로 직접 연결한다. 입출력부(IO3)는 제1 반도체 다이(110c)에 포함될 수 있고, 제1 도전성 패턴(P31)의 일 단(111c) 및 제2 도전성 패턴(P32)의 일 단(115c)과 전기적으로 연결될 수 있다.
제3 반도체 다이(130c)는 제1 반도체 다이(110c)와 제2 반도체 다이(120c) 사이에 배치될 수 있다. 제3 반도체 다이(130c)는 제5 도전성 패턴(P35), 제6 도전성 패턴(P36), 제3 TSV(TSV33) 및 제4 TSV(TSV34)를 포함할 수 있다. 제6 도전성 패턴(P36)은 제5 도전성 패턴(P35)과 이격될 수 있다. 제3 및 제4 TSV들(TSV33, TSV34)은 제3 반도체 다이(130c)를 관통할 수 있다. 제3 반도체 다이(130c)는 중간 다이(middle die)로 부를 수 있다.
제1 TSV(TSV31)는 제3 도전성 패턴(P33)의 타 단(123c)과 제5 도전성 패턴(P35)의 일 단(131c)을 직접 연결할 수 있고, 제3 TSV(TSV33)는 제1 도전성 패턴(P31)의 타 단(113c)과 제5 도전성 패턴(P35)의 타 단(133c)을 직접 연결할 수 있다. 제2 TSV(TSV32)는 제4 도전성 패턴(P34)의 타 단(127c)과 제6 도전성 패턴(P36)의 일 단(135c)을 직접 연결할 수 있고, 제4 TSV(TSV34)는 제2 도전성 패턴(P32)의 타 단(117c)과 제6 도전성 패턴(P36)의 타 단(137c)을 직접 연결할 수 있다. TSV들(TSV31, TSV32, TSV33, TSV34)에 의해 도전성 패턴들(P31, P32, P33, P34, P36, P36, CP31)이 전기적으로 연결될 수 있다.
일 실시예에서, 반도체 다이들(110c, 120c, 130c)을 평면에서 보았을 때, 도전성 패턴들(P31, P32, P33, P34, P35, P36, CP31) 및 TSV들(TSV31, TSV32, TSV33, TSV34)에 의해 형성되는 코일은 폐곡선의 일부가 개방된 형상을 가지도록 형성될 수 있다. 일 실시예에서, 반도체 다이들(110c, 120c, 130c)을 단면에서 보았을 때, 도전성 패턴들(P31, P33, P35)과 TSV들(TSV31, TSV33)은 계단 형상을 가지도록 형성될 수 있고, 도전성 패턴들(P32, P34, P36)과 TSV들(TSV32, TSV34)은 계단 형상을 가지도록 형성될 수 있다.
실시예에 따라서, 도전성 패턴들(P33, P34, CP31)은 물리적으로 구분되지 않고 실질적으로 연결된 하나의 도전성 패턴으로 구현될 수도 있다.
도 5에서는 제1 및 제2 반도체 다이들(110c, 120c) 사이에 하나의 제3 반도체 다이(130c)가 배치되는 것으로 도시하였으나, 실시예에 따라서 상기 3차원 인덕터 구조물은 제1 반도체 다이(110c)(예를 들어, 하부 반도체 다이) 및 제2 반도체 다이(120c)(예를 들어, 상부 반도체 다이)들 사이에 배치되는 두 개 이상의 복수 개의 중간 반도체 다이들을 포함하여 구현될 수 있다. 이 때, 상기 반도체 다이들에 포함되는 도전성 패턴들 및 TSV들은, 상술한 것처럼 평면 상에서 폐곡선의 일부가 개방된 형상을 가지고 단면 상에서 계단 형상을 가지는 코일을 형성하도록 배치될 수 있다.
또한, 도 5에서는 제1 도전성 연결 패턴(CP31)이 제2 반도체 다이(120c)에 포함되고 입출력부(IO3)가 제1 반도체 다이(110c)에 포함되는 것으로 도시하였으나, 도 3을 참조하여 상술한 것처럼, 실시예에 따라서 상기 제1 도전성 연결 패턴이 제1 반도체 다이(110c)(예를 들어, 하부 반도체 다이)에 포함되고 상기 입출력부가 제2 반도체 다이(120c)(예를 들어, 상부 반도체 다이)에 포함될 수도 있다.
도 7은 본 발명의 실시예들에 따른 3차원 인덕터 구조물을 나타내는 사시도이다. 도 8은 도 7의 3차원 인덕터 구조물을 설명하기 위한 도면이다.
도 7 및 8을 참조하면, 3차원 인덕터 구조물(100d)은 제1 반도체 다이(110d), 제2 반도체 다이(120d) 및 제1 도전성 연결 패턴(CP11)을 포함하며, 제2 및 제3 도전성 연결 패턴들(CP12, CP13) 및 입출력부(IO4)를 더 포함할 수 있다.
도전성 패턴들(P15, P16, P17, P18, CP12, CP13) 및 TSV들(TSV13, TSV14)을 더 포함하는 것을 제외하면, 도 7의 3차원 인덕터 구조물(100d)은 도 1의 3차원 인덕터 구조물(100a)과 실질적으로 동일할 수 있다.
제1 반도체 다이(110d)는 제1 도전성 패턴(P11) 및 제2 도전성 패턴(P12)을 포함한다. 제2 반도체 다이(120d)는 제1 반도체 다이(110d) 상에 적층되며, 제3 도전성 패턴(P13), 제4 도전성 패턴(P14), 제1 TSV(TSV11) 및 제2 TSV(TSV12)를 포함한다. 제1 도전성 연결 패턴(CP11)은 제2 반도체 다이(120d)에 포함된다. 도전성 패턴들(P11, P12, P13, P14, CP11) 및 TSV들(TSV11, TSV12)의 연결 구조는 도 1, 2a 및 2b를 참조하여 상술한 것과 실질적으로 동일할 수 있다.
제1 반도체 다이(110d)는 제5 도전성 패턴(P15) 및 제6 도전성 패턴(P16)을 더 포함할 수 있다. 제5 도전성 패턴(P15)은 제1 및 제2 도전성 패턴들(P11, P12)과 이격될 수 있다. 제6 도전성 패턴(P16)은 제1, 제2 및 제5 도전성 패턴들(P11, P12, P15)과 이격될 수 있다.
제2 반도체 다이(120d)는 제7 도전성 패턴(P17), 제8 도전성 패턴(P18), 제3 TSV(TSV13) 및 제4 TSV(TSV14)를 더 포함할 수 있다. 제7 도전성 패턴(P17)은 제3 및 제4 도전성 패턴들(P13, P14)과 이격될 수 있다. 제8 도전성 패턴(P18)은 제3, 제4 및 제7 도전성 패턴들(P13, P14, P17)과 이격될 수 있다. 제3 TSV(TSV13)는 제2 반도체 다이(120d)를 관통하여 제5 도전성 패턴(P15)과 제7 도전성 패턴(P17)을 전기적으로 연결할 수 있다. 제4 TSV(TSV14)는 제2 반도체 다이(120d)를 관통하여 제6 도전성 패턴(P16)과 제8 도전성 패턴(P18)을 전기적으로 연결할 수 있다.
제1 도전성 연결 패턴(CP11)과 유사하게, 제2 도전성 연결 패턴(CP12)은 제2 반도체 다이(120d)에 포함되어 제7 도전성 패턴(P17)의 일 단(121d)과 제8 도전성 패턴(P18)의 일 단(125d)을 전기적으로 직접 연결할 수 있다. 제3 도전성 연결 패턴(CP13)은 제1 반도체 다이(110d)에 포함되어 제1 도전성 패턴(P11)의 일 단(111a)과 제6 도전성 패턴(P16)의 일 단(115d)을 전기적으로 직접 연결할 수 있다. 입출력부(IO4)는 제1 반도체 다이(110d)에 포함될 수 있고, 제2 도전성 패턴(P12)의 일 단(115a) 및 제5 도전성 패턴(P15)의 일 단(111d)과 전기적으로 연결될 수 있다. 제3 TSV(TSV13)는 제5 도전성 패턴(P15)의 타 단(113d)과 제7 도전성 패턴(P17)의 타 단(123d)을 직접 연결할 수 있고, 제4 TSV(TSV14)는 제6 도전성 패턴(P16)의 타 단(117d)과 제8 도전성 패턴(P18)의 타 단(127d)을 직접 연결할 수 있다.
일 실시예에서, 반도체 다이들(110d, 120d)을 평면에서 보았을 때, 도전성 패턴들(P11, P12, P13, P14, CP11) 및 TSV들(TSV11, TSV12)에 의해 형성되는 제1 코일 및 도전성 패턴들(P15, P16, P17, P18, CP12) 및 TSV들(TSV13, TSV14)에 의해 형성되는 제2 코일 각각은 폐곡선의 일부가 개방된 형상을 가지도록 형성될 수 있다. 이 때, 상기 제2 코일은 내부 코일(inner coil)을 형성할 수 있고, 상기 제1 코일은 상기 내부 코일을 둘러싸는 외부 코일(outer coil)을 형성할 수 있다. 제3 도전성 연결 패턴(CP13)은 상기 제1 코일과 상기 제2 코일을 전기적으로 연결할 수 있다.
일 실시예에서, 반도체 다이들(110d, 120d)을 단면에서 보았을 때, 도전성 패턴들(P11, P13)과 TSV(TSV11)는 계단 형상을 가지도록 형성될 수 있고, 도전성 패턴들(P12, P14)과 TSV(TSV12)는 계단 형상을 가지도록 형성될 수 있고, 도전성 패턴들(P15, P17)과 TSV(TSV13)는 계단 형상을 가지도록 형성될 수 있으며, 도전성 패턴들(P16, P18)과 TSV(TSV14)는 계단 형상을 가지도록 형성될 수 있다.
실시예에 따라서, 도전성 패턴들(P13, P14, CP11) 및 도전성 패턴들(P11, P16, CP13) 각각은 물리적으로 구분되지 않고 실질적으로 연결된 하나의 도전성 패턴으로 구현될 수도 있다.
도시하지는 않았지만, 실시예에 따라서 상기 제3 도전성 연결 패턴이 제2 도전성 패턴(P12)의 일 단(115a)과 제5 도전성 패턴(P15)의 일 단(111d)을 전기적으로 연결하고, 상기 입출력부가 제1 도전성 패턴(P11)의 일 단(111a) 및 제6 도전성 패턴(P16)의 일 단(115d)과 전기적으로 연결되도록 구현될 수도 있다.
도시하지는 않았지만, 실시예에 따라서 상기 제1 및 제2 도전성 연결 패턴이 상기 제1 반도체 다이에 포함되고 상기 제1 도전성 연결 패턴이 제1 도전성 패턴(P11)의 일 단(111a)과 제2 도전성 패턴(P12)의 일 단(115a)을 전기적으로 연결하며, 상기 제2 도전성 연결 패턴이 제5 도전성 패턴(P15)의 일 단(111d)과 제6 도전성 패턴(P16)의 일 단(115d)을 전기적으로 연결하도록 구현될 수도 있다. 이 경우, 상기 제3 도전성 연결 패턴은 제2 반도체 다이에 포함되어 제3 도전성 패턴(P13)의 일 단(121a) 및 제4 도전성 패턴(P14)의 일 단(125a) 중 하나와 제7 도전성 패턴(P17)의 일 단(121d) 및 제8 도전성 패턴(P18)의 일 단(125d) 중 하나를 전기적으로 연결하도록 구현될 수 있다.
도시하지는 않았지만, 실시예에 따라서 제1 및 제2 반도체 다이들(110d, 120d)은 상기 제2 코일에 의해 둘러싸이거나 상기 제1 코일을 둘러싸는 적어도 하나의 코일을 형성하는 도전성 패턴들 및 TSV들을 더 포함하여 구현될 수도 있다. 또한, 도 5를 참조하여 상술한 것처럼, 실시예에 따라서 상기 3차원 인덕터 구조물은 제1 및 제2 반도체 다이들(110d, 120d) 사이에 배치되고 도전성 패턴들 및 TSV들을 포함하여, 평면 상에서 폐곡선의 일부가 개방된 형상을 가지고 단면 상에서 계단 형상을 가지는 코일을 형성하기 위한 적어도 하나의 반도체 다이들을 더 포함하여 구현될 수도 있다.
도 9a는 본 발명의 실시예들에 따른 적층형 반도체 장치를 나타내는 평면도이다. 도 9b는 도 9a의 III-III' 라인을 따라 절단한 단면도이다.
도 9a 및 9b를 참조하면, 적층형 반도체 장치(200)는 제1 반도체 다이(210) 및 복수의 제2 반도체 다이들(220, 230, 240)을 포함한다.
제1 반도체 다이(210)는 제1 도전성 패턴(211), 제2 도전성 패턴(213), 제1 도전성 연결 패턴(215) 및 제1 기능 회로(201)를 포함한다.
제2 도전성 패턴(213)은 제1 도전성 패턴(211)과 이격된다. 제1 도전성 연결 패턴(215)은 제1 도전성 패턴(211)의 일 단과 제2 도전성 패턴(213)의 일 단을 전기적으로 직접 연결한다. 제1 기능 회로(201)는 메모리, 인터페이스(interface), 디지털 신호 처리 회로 및 아날로그 신호 처리 회로 등과 같은 다양한 기능을 수행하는 회로들(또는 블록들) 중 하나일 수 있다.
복수의 제2 반도체 다이들(220, 230, 240)은 제1 반도체 다이(210) 상에 적층된다. 복수의 제2 반도체 다이들(220, 230, 240) 각각은 복수의 제3 도전성 패턴들, 복수의 제4 도전성 패턴들, 제1 TSV, 제2 TSV 및 제2 기능 회로를 포함한다.
예를 들어, 최상층의 반도체 다이(240)는 복수의 제3 도전성 패턴들(241a, 241b, 241c), 복수의 제3 도전성 패턴들(241a, 241b, 241c)과 이격되는 복수의 제4 도전성 패턴들(243a, 243b, 243c), 반도체 다이(240)를 관통하는 제1 TSV(242a) 및 제2 TSV(244a), 및 제2 기능 회로(202c)를 포함한다. 이와 유사하게, 반도체 다이(220)는 복수의 제3 도전성 패턴들(221a, 221b, 221c) 및 이와 이격되는 복수의 제4 도전성 패턴들, 반도체 다이(220)를 관통하는 제1 및 제2 TSV들(222a, 224a), 및 제2 기능 회로(202a)를 포함하고, 반도체 다이(230)는 복수의 제3 도전성 패턴들(231a, 231b, 231c) 및 이와 이격되는 복수의 제4 도전성 패턴들, 반도체 다이(230)를 관통하는 제1 및 제2 TSV들(232a, 234a), 및 제2 기능 회로(202b)를 포함한다. 제1 기능 회로(201)와 유사하게, 제2 기능 회로들(202a, 202b, 202c)은 다양한 기능을 수행하는 회로들 중 하나일 수 있다.
일 실시예에서, 복수의 제2 반도체 다이들(220, 230, 240)은 실질적으로 동일한 구조를 가지는 동종의 반도체 다이들일 수 있다. 제1 반도체 다이(210)는 복수의 제2 반도체 다이들(220, 230, 240)과 다른 구조를 가지는 이종의 반도체 다이일 수 있다.
복수의 제2 반도체 다이들(220, 230, 240) 각각에 포함되는 상기 복수의 제3 도전성 패턴들 중 제1 선택 패턴은, 상기 제1 TSV를 통해 제1 도전성 패턴(211)과 전기적으로 연결된다.
예를 들어, 반도체 다이(220)의 제1 선택 패턴(221c)은 제1 TSV(222a)를 통해 제1 도전성 패턴(211)과 전기적으로 연결될 수 있고, 반도체 다이(230)의 제1 선택 패턴(231b)은 제1 TSV(232a)를 통해 제1 도전성 패턴(211)과 전기적으로 연결될 수 있으며, 반도체 다이(240)의 제1 선택 패턴(241a)은 제1 TSV(242a)를 통해 제1 도전성 패턴(211)과 전기적으로 연결될 수 있다. 도 9b에서, 제1 선택 패턴들(221c, 231b, 241a) 및 제1 TSV들(222a, 232a, 242a)을 빗금으로 표시하였다.
일 실시예에서, 복수의 제2 반도체 다이들(220, 230, 240) 각각은 상기 제1 TSV와 상기 제1 선택 패턴을 전기적으로 연결하는 적어도 하나의 제1 배선 및 적어도 하나의 제1 콘택을 더 포함할 수 있다.
예를 들어, 반도체 다이(220)는 제1 TSV(222a)와 제1 선택 패턴(221c)을 전기적으로 연결하는 제1 배선(225a) 및 제1 콘택(226a)을 더 포함할 수 있고, 반도체 다이(230)는 제1 TSV(232a)와 제1 선택 패턴(231b)을 전기적으로 연결하는 제1 배선(235a) 및 제1 콘택(236a)을 더 포함할 수 있으며, 반도체 다이(240)는 제1 TSV(242a)와 제1 선택 패턴(241a)을 전기적으로 연결하는 제1 배선(245a) 및 제1 콘택(246a)을 더 포함할 수 있다. 제1 선택 패턴들(221c, 231b, 241a)이 서로 중첩하지 않더라도, 제1 TSV들(222a, 232a, 242a), 제1 배선들(225a, 235a, 245a), 제1 콘택들(226a, 236as, 246a)에 의해 제1 선택 패턴들(221c, 231b, 241a)과 제1 도전성 패턴(211)이 전기적으로 연결될 수 있다.
상술한 제1 선택 패턴들(221c, 231b, 241a) 및 제1 TSV들(222a, 232a, 242a)의 연결과 유사하게, 복수의 제2 반도체 다이들(220, 230, 240) 각각에 포함되는 상기 복수의 제4 도전성 패턴들 중 제2 선택 패턴은, 상기 제2 TSV를 통해 제2 도전성 패턴(213)과 전기적으로 연결된다. 이 때, 복수의 제2 반도체 다이들(220, 230, 240)의 상기 제2 선택 패턴들 및 제2 TSV들(224a, 234a, 244a)은 제1 선택 패턴들(221c, 231b, 241a) 및 제1 TSV들(222a, 232a, 242a)과 실질적으로 동일하게 배치될 수 있다. 또한, 일 실시예에서, 복수의 제2 반도체 다이들(220, 230, 240) 각각은 상기 제2 TSV와 상기 제2 선택 패턴을 전기적으로 연결하는 적어도 하나의 제2 배선 및 적어도 하나의 제2 콘택을 더 포함할 수 있다.
일 실시예에서, 제1 반도체 다이(210)에 포함되는 제1 및 제2 도전성 패턴들(211, 213) 및 제1 도전성 연결 패턴(215)과, 제2 반도체 다이들(220, 230, 240)에 포함되는 제1 선택 패턴들(221c, 231b, 241a), 상기 제2 선택 패턴들, 제1 TSV들(222a, 232a, 242a) 및 제2 TSV들(224a, 234a, 244a)은 코일을 형성할 수 있다. 상기 코일은 제1 배선들(225a, 235a, 245a), 제1 콘택들(226a, 236as, 246a), 상기 제2 배선들 및 상기 제2 콘택들을 더 포함할 수 있다. 도 9a 및 9b의 코일은 도 3의 코일과 유사한 구조를 가질 수 있다.
일 실시예에서, 반도체 다이들(210, 220, 230, 240)을 평면에서 보았을 때, 상기 코일은 폐곡선의 일부가 개방된 형상을 가지도록 형성될 수 있다. 일 실시예에서, 반도체 다이들(210, 220, 230, 240)을 단면에서 보았을 때, 제1 도전성 패턴(211), 제1 선택 패턴들(221c, 231b, 241a) 및 제1 TSV들(222a, 232a, 242a)은 계단 형상을 가지도록 형성될 수 있고, 상기 계단 형상은 제1 배선들(225a, 235a, 245a) 및 제1 콘택들(226a, 236a, 246a)을 더 포함할 수 있다.
일 실시예에서, 복수의 제2 반도체 다이들(220, 230, 240) 각각은 퓨즈부 및 입출력부를 더 포함할 수 있다. 상기 퓨즈부는 상기 복수의 제3 도전성 패턴들 중 제1 입출력 패턴의 일 단 및 상기 복수의 제4 도전성 패턴들 중 제2 입출력 패턴의 일 단과 연결될 수 있다. 상기 입출력부는 상기 퓨즈부와 연결될 수 있다. 상기 퓨즈부는 적어도 하나의 퓨즈(예를 들어, 안티 퓨즈)를 포함할 수 있으며, 인에이블 신호(EN)에 기초하여 상기 입출력부와 상기 제1 및 제2 입출력 패턴들의 전기적인 연결을 제어할 수 있다. 예를 들어, 상기 제1 및 제2 입출력 패턴들은 상기 복수의 제3 및 제4 도전성 패턴들 중 제1 및 제2 도전성 패턴들(211, 213)과 가장 멀리 떨어진 도전성 패턴들일 수 있다.
예를 들어, 반도체 다이(240)는 제1 입출력 패턴(241a)의 일 단 및 제2 입출력 패턴(243a)의 일 단과 연결되는 퓨즈부(250c) 및 퓨즈부(250c)와 연결되는 입출력부(260c)를 더 포함할 수 있다. 이와 유사하게, 반도체 다이(220)는 제1 입출력 패턴(221a)의 일 단 및 제2 입출력 패턴의 일 단과 연결되는 퓨즈부(250a) 및 퓨즈부(250a)와 연결되는 입출력부(260a)를 더 포함할 수 있고, 반도체 다이(230)는 제1 입출력 패턴(231a)의 일 단 및 제2 입출력 패턴의 일 단과 연결되는 퓨즈부(250b) 및 퓨즈부(250b)와 연결되는 입출력부(260b)를 더 포함할 수 있다.
일 실시예에서, 최상층의 반도체 다이(240)에 포함되는 입출력부(260c)는 퓨즈부(250c)에 의해 활성화되어 상기 제1 입출력 패턴(241a)의 일 단 및 상기 제2 입출력 패턴(243a)의 일 단과 전기적으로 연결될 수 있다. 최상층의 반도체 다이(240)를 제외한 나머지 반도체 다이들(220, 230)에 포함되는 입출력부들(260a, 260b)은 퓨즈부(250a, 260b)에 의해 비활성화되어 제1 입출력 패턴들(221a, 231a) 및 상기 제2 입출력 패턴들과 전기적으로 연결되지 않을 수 있다. 다시 말하면, 입출력부들(260a, 260b, 260c) 중에서 상기 코일과 직접적으로 연결 가능한 입출력부(260c)만이 퓨즈부(250c)에 의해 활성화될 수 있고, 상기 코일과 연결이 불가능한 입출력부들(260a, 260b)은 퓨즈부(250a, 260b)에 의해 비활성화될 수 있다. 도 9b에서, 활성화된 퓨즈부(250c) 및 입출력부(260c)를 빗금으로 표시하였다. 도 9a 및 9b의 코일 및 입출력부(260c)는 도 3의 코일 및 입출력부(IO2)와 유사한 구조를 가질 수 있다.
일 실시예에서, 최상층의 반도체 다이(240)에서, 제1 선택 패턴(241a)과 제1 입출력 패턴(241a)은 실질적으로 동일할 수 있고, 제2 선택 패턴(243a)과 제2 입출력 패턴(243a)은 실질적으로 동일할 수 있다. 나머지 반도체 다이들(220, 230)에서, 제1 선택 패턴들(221c, 231b)과 제1 입출력 패턴들(221a, 231a)은 서로 상이할 수 있고, 상기 제2 선택 패턴들과 상기 제2 입출력 패턴들은 서로 상이할 수 있다. 다시 말하면, 상기 선택 패턴들과 상기 입출력 패턴들이 실질적으로 동일한 반도체 다이(240)에 포함되는 입출력부(260c)만이 퓨즈부(250c)에 의해 활성화될 수 있고, 상기 선택 패턴들과 상기 입출력 패턴들이 서로 다른 반도체 다이들(220, 230)에 포함되는 입출력부들(260a, 260b)은 퓨즈부들(250a, 260b)에 의해 비활성화될 수 있다.
일 실시예에서, 적층형 반도체 장치(200)는 메모리 장치일 수 있다. 예를 들어, 상기 기능 회로들은 메모리 영역에 형성되는 메모리 셀 어레이일 수 있고, 상기 도전성 패턴들 및 상기 TSV들은 상기 메모리 영역을 둘러싸는 주변 영역에 형성될 수 있다. 다른 실시예에서, 적층형 반도체 장치(200)는 임의의 반도체 장치일 수 있다. 예를 들어, 상기 도전성 패턴들 및 상기 TSV들은 상기 기능 회로들을 둘러싸는 주변 영역에 형성될 수 있다.
일 실시예에서, 도 11 및 12를 참조하여 후술하는 것처럼, 상기 코일은 제1 및 제2 기능 회로들(201, 202a, 202b, 202c) 중 적어도 하나로부터 제공되는 데이터를 외부로 송신하거나, 상기 외부로부터 제공되는 데이터를 수신하여 제1 및 제2 기능 회로들(201, 202a, 202b, 202c) 중 적어도 하나로 전달하는 데이터 송수신기로서 동작할 수 있다. 다른 실시예에서, 도 13 및 14를 참조하여 후술하는 것처럼, 상기 코일은 전자기 유도 방식에 기초하여 외부로부터 공급되는 전력을 제1 및 제2 기능 회로들(201, 202a, 202b, 202c) 중 적어도 하나로 전달하는 전력 수신기로서 동작하거나, 상기 전자기 유도 방식에 기초하여 상기 외부로 전력을 공급하는 전력 송신기로서 동작할 수 있다.
도 9b에서는 동종의 제2 반도체 다이들(220, 230, 240)이 이종의 제1 반도체 다이(210) 상에 적층되는 것으로 도시하였으나, 실시예에 따라서 적층된 모든 반도체 다이들이 동종일 수도 있고, 상기 제2 반도체 다이들 중 일부가 이종일 수도 있다. 또한, 도 9b에서는 제2 반도체 다이들(220, 230, 240) 각각이 하나의 제1 배선(예를 들어, 225a) 및 하나의 제1 콘택(예를 들어, 226a) 포함하는 것으로 도시하였으나, 실시예에 따라서 상기 배선들 및 상기 콘택들의 개수는 다양하게 변경될 수 있다.
한편, 실시예에 따라서, 제1 반도체 다이(210) 상에 적층되는 상기 제2 반도체 다이들의 개수, 상기 도전성 패턴들의 형상, 개수 및 배치, 상기 TSV들의 형상, 개수 및 배치 등은 실시예에 따라서 다양하게 변경될 수 있으며, 이 때 상기 반도체 다이들에 포함되는 도전성 패턴들 및 TSV들이 평면 상에서 폐곡선의 일부가 개방된 형상을 가지고 단면 상에서 계단 형상을 가지는 코일을 형성할 수 있다. 실시예에 따라서, 도 7을 참조하여 상술한 것처럼, 상기 코일은 적어도 하나의 내부 코일 및/또는 외부 코일을 더 포함할 수 있다.
본 발명의 실시예들에 따른 적층형 반도체 장치(200)는 도전성 패턴들(211, 213, 215, 221c, 231b, 241a, 241b) 및 TSV들(222a, 224a, 232a, 234a, 242a, 244a)을 이용하여 형성되는 3차원 구조의 코일을 포함함으로써, 인덕터 구성에 필요한 면적이 감소되어 크기가 작고 간단하게 제조될 수 있다. 또한, 상기 코일을 이용하여 데이터 및/또는 전력을 빠르고 효율적으로 송수신할 수 있다.
도 10a는 본 발명의 실시예들에 따른 적층형 반도체 장치를 나타내는 평면도이다. 도 10b는 도 10a의 IV-IV' 라인을 따라 절단한 단면도이다.
도 10a 및 10b를 참조하면, 적층형 반도체 장치(300)는 제1 반도체 다이(310) 및 복수의 제2 반도체 다이들(320, 330, 340)을 포함한다.
제1 도전성 연결 패턴(349)의 배치 및 연결이 변경되며, 이에 따라 입출력부(360)가 제1 반도체 다이(310)에 포함되고 제2 반도체 다이들(320, 330, 340) 각각에서 퓨즈부 및 입출력부가 생략되는 것을 제외하면, 도 10a 및 10b의 적층형 반도체 장치(300)는 도 9a 및 9b의 적층형 반도체 장치(200)와 실질적으로 동일할 수 있다.
제1 반도체 다이(310)는 제1 도전성 패턴(311), 제2 도전성 패턴(313), 입출력부(360) 및 제1 기능 회로(301)를 포함한다. 제2 도전성 패턴(313)은 제1 도전성 패턴(311)과 이격된다. 입출력부(360)는 제1 도전성 패턴(311)의 일 단 및 제2 도전성 패턴(313)의 일 단과 전기적으로 연결된다.
복수의 제2 반도체 다이들(320, 330, 340)은 제1 반도체 다이(310) 상에 적층되고, 각각이 복수의 제3 도전성 패턴들, 복수의 제4 도전성 패턴들, 제1 TSV, 제2 TSV 및 제2 기능 회로를 포함한다. 예를 들어, 반도체 다이(240)는 복수의 제3 도전성 패턴들(341a, 341b, 341c), 복수의 제4 도전성 패턴들(343a, 343b, 343c), 반도체 다이(340)를 관통하는 제1 및 제2 TSV들(342a, 344a), 및 제2 기능 회로(302c)를 포함한다. 이와 유사하게, 반도체 다이(320)는 복수의 제3 도전성 패턴들(321a, 321b, 321c), 복수의 제4 도전성 패턴들, 반도체 다이(320)를 관통하는 제1 및 제2 TSV들(322a, 324a), 및 제2 기능 회로(302a)를 포함하고, 반도체 다이(330)는 복수의 제3 도전성 패턴들(331a, 331b, 331c), 복수의 제4 도전성 패턴들, 반도체 다이(330)를 관통하는 제1 및 제2 TSV들(332a, 334a), 및 제2 기능 회로(302b)를 포함한다.
복수의 제2 반도체 다이들(320, 330, 340)에 포함되는 제1 선택 패턴들(321c, 331b, 341a)은 제1 TSV들(322a, 332a, 342a)을 통해 제1 도전성 패턴(311)과 전기적으로 연결될 수 있고, 제2 선택 패턴들은 제2 TSV들(324a, 334a, 344a)을 통해 제2 도전성 패턴(313)과 전기적으로 연결될 수 있다. 일 실시예에서, 복수의 제2 반도체 다이들(320, 330, 340) 각각은 상기 제1 TSV와 상기 제1 선택 패턴을 전기적으로 연결하는 적어도 하나의 제1 배선(325a, 335a, 345a) 및 적어도 하나의 제1 콘택(326a, 336as, 346a)을 더 포함할 수 있고, 상기 제2 TSV와 상기 제2 선택 패턴을 전기적으로 연결하는 적어도 하나의 제2 배선 및 적어도 하나의 제2 콘택을 더 포함할 수 있다.
복수의 제2 반도체 다이들(320, 330, 340) 중 최상층의 반도체 다이(340)는 제1 도전성 연결 패턴(349)을 더 포함한다. 제1 도전성 연결 패턴(349)은 제1 선택 패턴(341a)의 일 단과 제2 선택 패턴(343a)의 일 단을 전기적으로 연결한다.
일 실시예에서, 제1 반도체 다이(310)에 포함되는 제1 및 제2 도전성 패턴들(311, 313)과, 제2 반도체 다이들(320, 330, 340)에 포함되는 제1 선택 패턴들(321c, 331b, 341a), 상기 제2 선택 패턴들, 제1 TSV들(322a, 332a, 342a) 및 제2 TSV들(324a, 334a, 344a)은 코일을 형성할 수 있다. 상기 코일은 제1 배선들(325a, 335a, 345a), 제1 콘택들(326a, 336a, 346a), 상기 제2 배선들 및 상기 제2 콘택들을 더 포함할 수 있다. 도 10a 및 10b의 코일은 도 1 및 5의 코일과 유사한 구조를 가질 수 있다.
일 실시예에서, 평면 상에서 상기 코일은 폐곡선의 일부가 개방된 형상을 가지도록 형성될 수 있다. 일 실시예에서, 단면 상에서 제1 도전성 패턴(311), 제1 선택 패턴들(321c, 331b, 341a) 및 제1 TSV들(322a, 332a, 342a)은 계단 형상을 가지도록 형성될 수 있고, 상기 계단 형상은 제1 배선들(325a, 335a, 345a) 및 제1 콘택들(326a, 336a, 346a)을 더 포함할 수 있다.
도 10a 및 10b의 코일 및 입출력부(360)는 도 1의 코일 및 입출력부(IO1), 또는 도 5의 코일 및 입출력부(IO3)와 유사한 구조를 가질 수 있다.
도 11은 본 발명의 실시예들에 따른 데이터 송수신 시스템을 나타내는 블록도이다.
도 11을 참조하면, 데이터 송수신 시스템(500)은 제1 데이터 송수신 장치(510) 및 제2 데이터 송수신 장치(520)를 포함할 수 있다.
제1 데이터 송수신 장치(510)는 제1 코일(512)을 포함할 수 있고, 제2 데이터 송수신 장치(520)는 제2 코일(522)을 포함할 수 있다.
제1 데이터 송수신 장치(510)의 제1 코일(512)에 송신 데이터(DIN)가 제공되는 경우에, 제1 코일(512)과 제2 코일(522)의 자기적 결합에 의해 제1 코일(512)의 전압 변화가 제2 코일(522)에 전기적 신호로서 전달될 수 있다. 제2 코일(522)에 전달된 상기 전기적 신호는 제2 코일(522)과 연결된 출력 단자를 통해 수신 데이터(DOUT)로서 출력될 수 있다. 상기와 같은 방법을 통해 수행되는 근거리 비접촉 통신 방식을 인덕티브 커플링 통신으로 부를 수 있다.
일 실시예에서, 제1 데이터 송수신 장치(510)는 본 발명의 실시예들에 따른 적층형 반도체 장치를 포함할 수 있고, 제1 코일(512)은 본 발명의 실시예들에 따른 3차원 인덕터 구조물에 의해 구현될 수 있다. 따라서, 제1 코일(512)은 크기가 작고 간단하게 제조될 수 있으며, 제1 코일(512)을 이용하여 데이터를 빠르고 효율적으로 송수신할 수 있다.
도 11에서는 제1 코일(512)이 데이터 송신기로서 동작하고 제2 코일(522)이 데이터 수신기로서 동작하는 것으로 도시하였으나, 실시예에 따라서 제2 코일(522)이 데이터 송신기로서 동작하고 제1 코일(512)이 데이터 수신기로서 동작할 수도 있다. 또한, 도시하지는 않았으나, 제2 코일(522) 역시 본 발명의 실시예들에 따른 3차원 인덕터 구조물에 의해 구현될 수도 있다.
도 12는 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
도 12를 참조하면, 테스트 시스템(600)은 피검사 장치(610) 및 검사용 수단(620)을 포함할 수 있다.
피검사 장치(610)는 복수의 코일들(612a, 612b, 612c, 612d)을 포함할 수 있고, 검사용 수단(620)은 코일(622)을 포함할 수 있다. 예를 들어, 검사용 수단(620)은 검사용 장비와 연결되는 프로브(probe)일 수 있다.
검사용 수단(620)을 피검사 장치(610)의 복수의 코일들(612a, 612b, 612c, 612d) 중 하나의 코일(예를 들어, 612a)에 근접하도록 배치시킨 이후에, 검사용 수단(620)의 코일(622)에 테스트 데이터가 제공되는 경우에, 코일(612a)은 상기 인덕티브 커플링 방식에 의해 상기 테스트 데이터를 수신할 수 있다. 상기 테스트 데이터에 기초하여 테스트 동작이 수행될 수 있고, 코일(612a)은 테스트 결과 데이터를 제공할 수 있으며, 코일(622)은 상기 인덕티브 커플링 방식에 의해 상기 테스트 결과 데이터를 수신하여 상기 테스트 동작의 성공/실패 여부를 판단할 수 있다. 상기와 같은 테스트 동작은 검사용 수단(620)에 포함되는 모든 코일들(612a, 612b, 612c, 612d)에 대해 수행될 수 있다.
일 실시예에서, 피검사 장치(610)는 본 발명의 실시예들에 따른 적층형 반도체 장치를 포함할 수 있고, 코일들(612a, 612b, 612c, 612d) 각각은 본 발명의 실시예들에 따른 3차원 인덕터 구조물에 의해 구현될 수 있다. 따라서, 코일들(612a, 612b, 612c, 612d) 및 이를 포함하는 피검사 장치(610)는 크기가 작고 간단하게 제조될 수 있다. 또한, 코일들(612a, 612b, 612c, 612d)을 이용하여 테스트 데이터 및 테스트 결과 데이터를 빠르고 효율적으로 송수신할 수 있으므로, 피검사 장치(610)를 비접촉 방식으로 빠르고 효과적으로 테스트할 수 있다.
도 12에서는 검사용 수단(620)이 하나의 코일(622)을 포함하는 것으로 도시하였으나, 실시예에 따라서 상기 검사용 수단은 복수의 코일들을 포함하여 구현될 수도 있다. 예를 들어, 피검사 장치(610)에 포함되는 코일들의 개수와 상기 검사용 수단에 포함되는 코일들의 개수는 실질적으로 동일할 수 있으며, 이 경우 피검사 장치(610)의 테스트 시간이 더욱 단축될 수 있다. 또한, 도시하지는 않았으나, 검사용 수단(620)의 코일(622) 역시 본 발명의 실시예들에 따른 3차원 인덕터 구조물에 의해 구현될 수도 있다.
도 13은 본 발명의 실시예들에 따른 무선 전력 송수신 시스템을 나타내는 블록도이다. 도 14는 도 13의 무선 전력 송수신 시스템이 스마트 폰을 포함하여 구현된 일 예를 나타내는 도면이다.
도 13 및 14를 참조하면, 무선 전력 송수신 시스템(700)은 무선 전력 전송 장치(710) 및 무선 전력 수신 장치(720)를 포함할 수 있다.
일 실시예에서, 무선 전력 수신 장치(720)는 도 14에 도시된 것처럼 스마트 폰(Smart Phone)으로 구현될 수 있다. 다른 실시예에서, 무선 전력 수신 장치(720)는 휴대폰(Mobile Phone), 태블릿(Tablet) PC(Personal Computer), 노트북(Laptop Computer), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 기기로 구현될 수도 있다. 상기 모바일 기기는 웨어러블(wearable) 기기, 사물 인터넷(Internet of Things: IoT) 기기, 만물 인터넷(Internet of Everything: IoE) 기기, e-북(e-book) 등을 더 포함할 수 있다.
무선 전력 전송 장치(710)는 무선 전력 수신 장치(720)에 비접촉식으로 전력(PWR)을 전송할 수 있다.
일 실시예에서, 무선 전력 전송 장치(710)는, 소스 전압으로부터 전력(PWR)을 공급받고 외부에 전자기 유도(electromagnetic induction) 방식으로 전력(PWR)을 전송하는 소스 코일을 포함할 수 있다. 무선 전력 전송 장치(710)는, 상기 소스 코일과 서로 인덕티브 커플링되고 상기 외부에 자기 공명(magnetic resonance) 방식으로 전력(PWR)을 전송하는 공진 코일을 더 포함할 수 있다. 상기 인덕티브 커플링이란, 복수의 코일들이 상호 인덕턴스(mutual inductance)에 의해 결합되어, 제1 코일에서 흐르는 전류에 의해 발생된 자속의 적어도 일부가 제2 코일과 쇄교하게 되고, 이에 따라 제2 코일에 전류가 유도되는 것을 나타낼 수 있다.
일 실시예에서, 무선 전력 수신 장치(720)는 상기 외부로부터 상기 전자기 유도 방식으로 전력을 전송받는 부하 코일을 포함할 수 있다. 무선 전력 수신 장치(720)는 상기 외부로부터 상기 자기 공명 방식으로 전력을 전송받는 공진 코일을 더 포함할 수 있다.
일 실시예에서, 무선 전력 전송 장치(710) 및 무선 전력 수신 장치(720) 중 적어도 하나는, 본 발명의 실시예들에 따른 3차원 인덕터 구조물에 의해 형성되는 코일을 포함할 수 있다. 따라서, 크기가 작고 간단하게 제조될 수 있으며, 상기 코일을 이용하여 전력을 빠르고 효율적으로 송수신할 수 있다.
도 15는 본 발명의 실시예들에 따른 모바일 시스템을 나타내는 블록도이다.
도 15를 참조하면, 모바일 시스템(1100)은 어플리케이션 프로세서(application processor: AP)(1110), 통신(connectivity)부(1120), 제1 메모리 장치(1130), 제2 메모리 장치(1140), 사용자 인터페이스(1150) 및 파워 서플라이(1160)를 포함할 수 있다.
어플리케이션 프로세서(1110)는 모바일 시스템(1100)을 구동하기 위한 운영 체제(Operating System; OS)를 실행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 다양한 어플리케이션들을 실행할 수 있다.
실시예에 따라서, 어플리케이션 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 또한, 실시예에 따라서, 어플리케이션 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1120)는 외부 장치와 통신을 수행할 수 있다. 예를 들어, 통신부(1120)는 범용 직렬 버스(universal serial bus: USB) 통신, 이더넷(ethernet) 통신, 근거리 무선 통신(near field communication; NFC), 무선 식별(radio frequency identification; RFID) 통신, 이동 통신(mobile telecommunication), 메모리 카드 통신 등을 수행할 수 있다. 예를 들어, 통신부(1120)는 베이스밴드 칩 셋(baseband chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
제1 및 제2 메모리 장치들(1130, 1140)은 어플리케이션 프로세서(1110)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 또한, 제1 및 제2 메모리 장치들(1130, 1140)은 모바일 시스템(1100)을 부팅하기 위한 부트 이미지(boot image), 모바일 시스템(1100)을 구동하기 위한 상기 운영 체제와 관련된 파일 시스템(file system), 모바일 시스템(1100)과 연결되는 외부 장치와 관련된 장치 드라이버(device driver), 모바일 시스템(1100)에서 실행되는 상기 어플리케이션 등을 저장할 수 있다.
일 실시예에서, 제1 메모리 장치(1130)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 휘발성 메모리를 포함할 수 있고, 제2 메모리 장치(1140)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리를 포함할 수 있다.
일 실시예에서, 제1 및 제2 메모리 장치들(1130, 1140)은 본 발명의 실시예들에 따른 적층형 반도체 장치를 포함할 수 있고, 본 발명의 실시예들에 따른 3차원 인덕터 구조물에 의해 형성되는 코일을 포함할 수 있다. 따라서, 크기가 작고 간단하게 제조될 수 있으며, 상기 코일을 이용하여 데이터를 빠르고 효율적으로 송수신할 수 있다.
사용자 인터페이스(1150)는 키패드, 버튼, 마이크, 터치 스크린 등과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치 등과 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1160)는 모바일 시스템(1100)의 동작 전압을 공급할 수 있다.
일 실시예에서, 파워 서플라이(1160)는 본 발명의 실시예들에 따른 3차원 인덕터 구조물에 의해 형성되는 코일을 포함할 수 있다. 따라서, 크기가 작고 간단하게 제조될 수 있으며, 상기 코일을 이용하여 전력을 빠르고 효율적으로 수신할 수 있다.
일 실시예에서, 모바일 시스템(1100)은 휴대폰, 스마트 폰, 태블릿 PC, 노트북, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 웨어러블 기기, IoT 기기, IoE 기기, e-북 등과 같은 임의의 모바일 기기일 수 있다.
도 16은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(1200)은 프로세서(1210), 입출력 허브(1220), 입출력 컨트롤러 허브(1230), 메모리 모듈(1240) 및 그래픽 카드(1250)를 포함할 수 있다.
프로세서(1210)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1210)는 마이크로프로세서 또는 중앙 처리 장치(central processing unit: CPU)일 수 있다.
도 15의 어플리케이션 프로세서(1110)와 유사하게, 프로세서(1210)는 하나의 프로세서 코어를 포함하거나 복수의 프로세서 코어들을 포함할 수도 있고, 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리를 더 포함할 수도 있다. 실시예에 따라서, 컴퓨팅 시스템(1200)은 복수의 프로세서들을 포함할 수도 있다.
프로세서(1210)는 메모리 모듈(1240)의 동작을 제어하는 메모리 컨트롤러(1211)를 포함할 수 있다. 메모리 컨트롤러(1211)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1211)와 메모리 모듈(1240) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현될 수 있다. 실시예에 따라서, 메모리 컨트롤러(1211)는 입출력 허브(1220) 내에 위치할 수 있다. 메모리 컨트롤러(1211)를 포함하는 입출력 허브(1220)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다. 메모리 모듈(1240)은 메모리 컨트롤러(1211)로부터 제공된 데이터를 저장할 수 있다.
일 실시예에서, 메모리 모듈(1240)은 본 발명의 실시예들에 따른 적층형 반도체 장치를 포함할 수 있고, 본 발명의 실시예들에 따른 3차원 인덕터 구조물에 의해 형성되는 코일을 포함할 수 있다. 따라서, 크기가 작고 간단하게 제조될 수 있으며, 상기 코일을 이용하여 데이터를 빠르고 효율적으로 송수신할 수 있다.
입출력 허브(1220)는 그래픽 카드(1250)와 같은 장치들과 프로세서(1210) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1220)는 다양한 방식의 인터페이스를 통하여 프로세서(1210)에 연결될 수 있다. 예를 들어, 입출력 허브(1220)와 프로세서(1210)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 실시예에 따라서, 컴퓨팅 시스템(1200)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1220)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1220)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1250)는 AGP 또는 PCIe를 통하여 입출력 허브(1220)와 연결될 수 있다. 그래픽 카드(1250)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1250)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라서, 입출력 허브(1220)는, 입출력 허브(1220)의 외부에 위치한 그래픽 카드(1250)와 함께, 또는 그래픽 카드(1250) 대신에 입출력 허브(1220)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1220)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1220)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1230)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1230)는 내부 버스를 통하여 입출력 허브(1220)와 연결될 수 있다. 예를 들어, 입출력 허브(1220)와 입출력 컨트롤러 허브(1230)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1230)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1230)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
일 실시예에서, 프로세서(1210), 입출력 허브(1220) 및 입출력 컨트롤러 허브(1230)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1210), 입출력 허브(1220) 또는 입출력 컨트롤러 허브(1230) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
일 실시예에서, 컴퓨팅 시스템(1200)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더(Camcoder), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템 등과 같은 임의의 컴퓨팅 기기일 수 있다.
본 발명의 실시예들에 따른 적층형 반도체 장치(200, 300), 모바일 시스템(1100), 컴퓨팅 시스템(1200) 또는 그 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 실시예들에 따른 3차원 인덕터 구조물 및 적층형 반도체 장치는 다양한 장치 및 시스템에 유용하게 적용될 수 있다. 특히 고성능 및 고속 동작이 요구되는 컴퓨터, 노트북, 핸드폰, 스마트폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔 등과 같은 전자 기기에 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 도전성 패턴, 및 상기 제1 도전성 패턴과 이격되는 제2 도전성 패턴을 포함하는 제1 반도체 다이; 및
    상기 제1 반도체 다이 상에 적층되고, 제3 도전성 패턴, 상기 제3 도전성 패턴과 이격되는 제4 도전성 패턴, 상기 제1 도전성 패턴과 상기 제3 도전성 패턴을 전기적으로 연결하는 제1 TSV(through silicon via), 및 상기 제2 도전성 패턴과 상기 제4 도전성 패턴을 전기적으로 연결하는 제2 TSV를 포함하는 제2 반도체 다이; 및
    상기 제1 반도체 다이에 포함되어 상기 제1 도전성 패턴의 일 단과 상기 제2 도전성 패턴의 일 단을 전기적으로 연결하거나, 상기 제2 반도체 다이에 포함되어 상기 제3 도전성 패턴의 일 단과 상기 제4 도전성 패턴의 일 단을 전기적으로 연결하는 제1 도전성 연결 패턴을 포함하고,
    상기 제1 및 제2 TSV들은 상기 제2 반도체 다이를 관통하는 3차원 인덕터 구조물.
  2. 제 1 항에 있어서,
    상기 제1 내지 제4 도전성 패턴들, 상기 제1 및 제2 TSV들, 및 상기 제1 도전성 연결 패턴은 코일을 형성하고,
    상기 제1 및 제2 반도체 다이들을 평면에서 보았을 때, 상기 코일은 폐곡선의 일부가 개방된 형상을 가지도록 형성되는 것을 특징으로 하는 3차원 인덕터 구조물.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 반도체 다이들을 단면에서 보았을 때, 상기 제1 및 제3 도전성 패턴들과 상기 제1 TSV는 계단 형상을 가지도록 형성되는 것을 특징으로 하는 3차원 인덕터 구조물.
  4. 제 1 항에 있어서,
    상기 제1 도전성 연결 패턴이 상기 제2 반도체 다이에 포함되어 상기 제3 도전성 패턴의 일 단과 상기 제4 도전성 패턴의 일 단을 전기적으로 연결하는 경우에, 상기 제1 반도체 다이는,
    상기 제1 도전성 패턴의 일 단 및 상기 제2 도전성 패턴의 일 단과 전기적으로 연결되는 인덕티브 커플링(inductive coupling)용 입출력부를 더 포함하는 것을 특징으로 하는 3차원 인덕터 구조물.
  5. 제 1 항에 있어서,
    상기 제1 도전성 연결 패턴이 상기 제1 반도체 다이에 포함되어 상기 제1 도전성 패턴의 일 단과 상기 제2 도전성 패턴의 일 단을 전기적으로 연결하는 경우에, 상기 제2 반도체 다이는,
    상기 제3 도전성 패턴의 일 단 및 상기 제4 도전성 패턴의 일 단과 전기적으로 연결되는 인덕티브 커플링용 입출력부를 더 포함하는 것을 특징으로 하는 3차원 인덕터 구조물.
  6. 제 1 항에 있어서,
    상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되고, 제5 도전성 패턴, 상기 제5 도전성 패턴과 이격되는 제6 도전성 패턴, 제3 TSV, 및 제4 TSV를 포함하는 제3 반도체 다이를 더 포함하고,
    상기 제1 TSV는 상기 제3 도전성 패턴의 타 단과 상기 제5 도전성 패턴의 일 단을 전기적으로 연결하고, 상기 제3 TSV는 상기 제3 반도체 다이를 관통하여 상기 제1 도전성 패턴의 타 단과 상기 제5 도전성 패턴의 타 단을 전기적으로 연결하며,
    상기 제2 TSV는 상기 제4 도전성 패턴의 타 단과 상기 제6 도전성 패턴의 일 단을 전기적으로 연결하고, 상기 제4 TSV는 상기 제3 반도체 다이를 관통하여 상기 제2 도전성 패턴의 타 단과 상기 제6 도전성 패턴의 타 단을 전기적으로 연결하는 것을 특징으로 하는 3차원 인덕터 구조물.
  7. 제 1 항에 있어서,
    상기 제1 반도체 다이는, 상기 제1 및 제2 도전성 패턴들과 이격되는 제5 도전성 패턴, 및 상기 제1, 제2 및 제5 도전성 패턴들과 이격되는 제6 도전성 패턴을 더 포함하고,
    상기 제2 반도체 다이는, 상기 제3 및 제4 도전성 패턴들과 이격되는 제7 도전성 패턴, 상기 제3, 제4 및 제7 도전성 패턴들과 이격되는 제8 도전성 패턴, 상기 제2 반도체 다이를 관통하여 상기 제5 도전성 패턴과 상기 제7 도전성 패턴을 전기적으로 연결하는 제3 TSV, 및 상기 제2 반도체 다이를 관통하여 상기 제6 도전성 패턴과 상기 제8 도전성 패턴을 전기적으로 연결하는 제4 TSV를 더 포함하며,
    상기 제1 반도체 다이에 포함되어 상기 제5 도전성 패턴의 일 단과 상기 제6 도전성 패턴의 일 단을 전기적으로 연결하거나, 상기 제2 반도체 다이에 포함되어 상기 제7 도전성 패턴의 일 단과 상기 제8 도전성 패턴의 일 단을 전기적으로 연결하는 제2 도전성 연결 패턴; 및
    상기 제1 반도체 다이에 포함되어 상기 제1 및 제2 도전성 패턴들 중 하나의 일 단과 상기 제5 및 제6 도전성 패턴들 중 하나의 일 단을 전기적으로 연결하거나, 상기 제2 반도체 다이에 포함되어 상기 제3 및 제4 도전성 패턴들 중 하나의 일 단과 상기 제7 및 제8 도전성 패턴들 중 하나의 일 단을 전기적으로 연결하는 제3 도전성 연결 패턴을 더 포함하는 것을 특징으로 하는 3차원 인덕터 구조물.
  8. 제 7 항에 있어서,
    상기 제1 도전성 연결 패턴이 상기 제2 반도체 다이에 포함되어 상기 제3 도전성 패턴의 일 단과 상기 제4 도전성 패턴의 일 단을 전기적으로 연결하는 경우에,
    상기 제2 도전성 연결 패턴은 상기 제2 반도체 다이에 포함되어 상기 제7 도전성 패턴의 일 단과 상기 제8 도전성 패턴의 일 단을 전기적으로 연결하고, 상기 제3 도전성 연결 패턴은 상기 제1 반도체 다이에 포함되어 상기 제1 및 제2 도전성 패턴들 중 하나의 일 단과 상기 제5 및 제6 도전성 패턴들 중 하나의 일 단을 전기적으로 연결하는 것을 특징으로 하는 3차원 인덕터 구조물.
  9. 제 8 항에 있어서,
    상기 제3 도전성 연결 패턴이 상기 제1 도전성 패턴의 일 단과 상기 제6 도전성 패턴의 일 단을 전기적으로 연결하는 경우에, 상기 제1 반도체 다이는,
    상기 제2 도전성 패턴의 일 단 및 상기 제5 도전성 패턴의 일 단과 전기적으로 연결되는 인덕티브 커플링용 입출력부를 더 포함하는 것을 특징으로 하는 3차원 인덕터 구조물.
  10. 제1 도전성 패턴, 상기 제1 도전성 패턴과 이격되는 제2 도전성 패턴, 상기 제1 도전성 패턴의 일 단과 상기 제2 도전성 패턴의 일 단을 전기적으로 연결하는 제1 도전성 연결 패턴, 및 제1 기능 회로를 포함하는 제1 반도체 다이; 및
    상기 제1 반도체 다이 상에 적층되고, 각각이 복수의 제3 도전성 패턴들, 상기 복수의 제3 도전성 패턴들과 이격되는 복수의 제4 도전성 패턴들, 제1 TSV(through silicon via), 제2 TSV, 및 제2 기능 회로를 포함하는 복수의 제2 반도체 다이들을 포함하고,
    상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 제1 및 제2 TSV들은 상기 복수의 제2 반도체 다이들 각각을 관통하며,
    상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 복수의 제3 도전성 패턴들 중 제1 선택 패턴은, 상기 제1 TSV를 통해 상기 제1 도전성 패턴과 전기적으로 연결되고,
    상기 복수의 제2 반도체 다이들 각각에 포함되는 상기 복수의 제4 도전성 패턴들 중 제2 선택 패턴은, 상기 제2 TSV를 통해 상기 제2 도전성 패턴과 전기적으로 연결되는 적층형 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3713493B1 (en) * 2018-02-14 2021-03-24 St. Jude Medical International Holding S.à r.l. Localized magnetic field transmitter
CN112019991B (zh) * 2019-05-31 2022-04-01 鹏鼎控股(深圳)股份有限公司 音圈、音圈的制作方法及扬声器
US11410927B2 (en) * 2020-11-24 2022-08-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming thereof
US11943939B2 (en) * 2021-01-04 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
CN117810209A (zh) * 2022-09-22 2024-04-02 长鑫存储技术有限公司 半导体封装结构

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011108043A1 (ja) * 2010-03-04 2011-09-09 パナソニック株式会社 画像表示装置及び画像表示方法
KR101751045B1 (ko) * 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
WO2012125237A2 (en) * 2011-03-15 2012-09-20 Rambus Inc. Area and power efficient clock generation
US8687399B2 (en) * 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
JP2014032393A (ja) * 2012-07-13 2014-02-20 Sumitomo Electric Ind Ltd 光学デバイス、光学デバイスを製造する方法、及び光学デバイス組立方法
US10058872B2 (en) * 2014-07-03 2018-08-28 STT Enviro Corp. Vertical ball mill with internal materials flow conduit
US9368271B2 (en) * 2014-07-09 2016-06-14 Industrial Technology Research Institute Three-dimension symmetrical vertical transformer
TWI572007B (zh) * 2014-10-06 2017-02-21 瑞昱半導體股份有限公司 積體電感結構

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