KR102103865B1 - 반도체 시스템 - Google Patents

반도체 시스템 Download PDF

Info

Publication number
KR102103865B1
KR102103865B1 KR1020130133532A KR20130133532A KR102103865B1 KR 102103865 B1 KR102103865 B1 KR 102103865B1 KR 1020130133532 A KR1020130133532 A KR 1020130133532A KR 20130133532 A KR20130133532 A KR 20130133532A KR 102103865 B1 KR102103865 B1 KR 102103865B1
Authority
KR
South Korea
Prior art keywords
pad
data
output
input
test
Prior art date
Application number
KR1020130133532A
Other languages
English (en)
Other versions
KR20150051705A (ko
Inventor
윤영준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130133532A priority Critical patent/KR102103865B1/ko
Priority to US14/199,632 priority patent/US9324452B2/en
Priority to TW103113276A priority patent/TWI622145B/zh
Priority to CN201410306680.XA priority patent/CN104617083B/zh
Publication of KR20150051705A publication Critical patent/KR20150051705A/ko
Priority to US14/983,285 priority patent/US9524952B2/en
Application granted granted Critical
Publication of KR102103865B1 publication Critical patent/KR102103865B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

반도체 시스템은 제1패드, 제2패드 및 제1테스트 입력 패드를 포함하고, 상기 제1테스트 입력 패드를 통해 직렬로 입력된 데이터를 저장하고, 저장된 데이터를 상기 제1패드 및 상기 제2패드를 통해 병렬로 출력하는 제1반도체 장치; 제3패드, 제4패드 및 제2테스트 출력 패드를 포함하고, 상기 제2패드 및 상기 제4패드를 통해 병렬로 입력된 데이터를 저장하는 제2반도체 장치; 상기 제1패드 및 상기 제3패드를 연결하는 제1관통 비아; 및 상기 제2패드 및 상기 제4패드를 연결하는 제2관통 비아를 포함할 수 있다.

Description

반도체 시스템{SEMICONDUCTOR SYSTEM}
본 특허문서는 반도체 시스템에 관한 것이다.
반도체 장치가 고성능 및 고집적화되면서 외부와 데이터를 교환하기 위한 인터페이스 패드(Pad)의 수가 증가하게 되었다. 일반적으로 반도체 장치는 바운더리 스캔 테스트(Boundary Scan Test)를 통해서 외부 입력채널과 인터페이스 패드 사이의 접합상태에 불량이 있는지 확인한다. 바운더리 스캔 테스트란 다수의 입력 채널을 통해서 대응하는 인터페이스 패드에 테스트 데이터를 전달하고, 인터페이스 패드를 통해서 전달된 테스트 데이터를 반도체 장치 내부에서 버퍼링한 후 래칭하여 바운더리 스캔 경로를 통해서 다시 외부로 출력하고, 출력된 데이터를 확인하여 접합상태에 불량이 있는지 확인하는 방식을 나타낸다.
한편, DRAM등을 비롯한 반도체 장치는 여러 가지 다양한 요구를 만족하기 위한 방향으로 변화하고 있다. 이러한 변화 중에는 구조적인 측면에서의 변화가 있을 수 있으며, 멀티 칩 패키지(Multi Chip Package, MCP)가 바로 그것이다. 멀티 칩 패키지(MCP: Multi Chip Package)는 다수의 칩들로 구성되는 패키지 칩이다. 반도체 소자의 패키징 기술은 소형화 및 고용량화에 대한 요구 등에 따라 지속적으로 발전되어 왔다. 최근에는 소형화 및 고용량화와 더불어 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지에 대한 다양한 기술들이 개발되고 있다.
적층 반도체 패키지는 개별 반도체 장치들을 적층한 후에, 한번에 적층된 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 패키지들을 적층하는 방법으로 제조할 수 있다. 최근에는 관통 실리콘 비아(TSV)를 이용한 적층 반도체 패키지가 널리 이용되고 있다. 이러한 반도체 장치는 내부에 반도체 장치을 관통하는 비아 홀(Via hole)을 형성하고, 관통된 비아 홀 내에 전도성 물질을 채워 관통 실리콘 비아라는 관통 전극을 형성하며, 관통 전극을 매개로 적층된 반도체 장치들을 전기적으로 연결하는 방식으로 구현하고 있다.
이때 관통 실리콘 비아가 제대로 형성되어야만 적층 반도체 패키지가 정상적으로 동작하게 된다. 따라서 반도체 패키지의 제조과정에서 다양한 방법으로 관통 실리콘 비아가 제대로 형성되었는지 테스트하고 있다.
본 발명의 일 실시예는 반도체 시스템에 포함된 반도체 장치들을 연결하는 관통 비아들이 정상적으로 형성되었는지 테스트할 수 있는 반도체 시스템을 제공한다.
또한 본 발명의 일 실시예는 반도체 장치에 포함되어 있던 회로를 이용해 테스트를 수행함으로써 관통 비아를 테스트하는데 필요한 회로의 면적을 최소화할 수 있는 반도체 시스템을 제공한다.
본 발명의 일 실시예에 따른 반도체 시스템은 제1패드, 제2패드 및 제1테스트 입력 패드를 포함하고, 상기 제1테스트 입력 패드를 통해 직렬로 입력된 데이터를 저장하고, 저장된 데이터를 상기 제1패드 및 상기 제2패드를 통해 병렬로 출력하는 제1반도체 장치; 제3패드, 제4패드 및 제2테스트 출력 패드를 포함하고, 상기 제2패드 및 상기 제4패드를 통해 병렬로 입력된 데이터를 저장하는 제2반도체 장치; 상기 제1패드 및 상기 제3패드를 연결하는 제1관통 비아; 및 상기 제2패드 및 상기 제4패드를 연결하는 제2관통 비아를 포함할 수 있다.
상기 제1반도체 장치는 제1테스트 출력 패드; 상기 제1테스트 입력 패드로 입력된 데이터 및 상기 제1패드로 입력된 데이터 중 하나를 선택하는 제1선택부; 상기 제1선택부에서 선택된 데이터를 저장하고, 출력하는 제1저장부; 상기 제1저장부에서 출력된 데이터 및 제1내부회로에서 출력된 데이터 중 하나를 선택하는 제2선택부; 상기 제1저장부에서 출력된 데이터 및 상기 제2패드로 입력된 데이터 중 하나를 선택하는 제3선택부; 상기 제3선택부에서 선택된 데이터를 저장하고, 출력하는 제2저장부; 및 상기 제2저장부에서 출력된 데이터 및 상기 제1내부회로에서 출력된 데이터 중 하나를 선택하는 제4선택부를 포함할 수 있다.
상기 제2반도체 장치는 제2테스트 입력 패드; 상기 제2테스트 입력 패드로 입력된 데이터 및 상기 제3패드로 입력된 데이터 중 하나를 선택하는 제5선택부; 상기 제5선택부에서 선택된 데이터를 저장하고, 출력하는 제3저장부; 상기 제3저장부에서 출력된 데이터 및 제2내부회로에서 출력된 데이터 중 하나를 선택하는 제6선택부; 상기 제3저장부에서 출력된 데이터 및 상기 제4패드로 입력된 데이터 중 하나를 선택하는 제7선택부; 상기 제7선택부에서 선택된 데이터를 저장하고, 출력하는 제4저장부; 및 상기 제4저장부에서 출력된 데이터 및 상기 제2내부회로에서 출력된 데이터 중 하나를 선택하는 제8선택부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템은 각각 다수의 패드를 포함하는 제1 내지 제N반도체 장치를 포함하고, 상기 제1 내지 제N반도체 장치는 적층되어 서로 인접한 반도체 장치들의 다수의 패드는 관통 비아를 통해 연결되는 반도체 시스템에 있어서, 상기 제1반도체 장치는 테스트 입력 패드를 포함하고, 상기 테스트 입력 패드를 통해 직렬로 입력된 데이터를 저장하고, 저장된 데이터를 대응하는 다수의 패드를 통해 병렬로 출력하고, 상기 제N반도체 장치는 테스트 출력 패드를 포함하고, 대응하는 다수의 패드를 통해 병렬로 입력된 데이터를 저장하고, 저장된 데이터를 상기 테스트 출력 패드를 통해 직렬로 출력할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템은 제1패드, 제2패드, 제1테스트 입력 패드 및 제1저항값을 갖고 출력 값에 대응하는 전압으로 상기 제1패드를 구동하는 제1출력 버퍼 및 상기 제1저항값을 갖고 출력 값에 대응하는 전압으로 상기 제2패드를 구동하는 제2출력 버퍼를 포함하고, 상기 제1테스트 입력 패드를 통해 직렬로 입력된 데이터를 저장하고, 저장된 데이터를 상기 제1패드 및 상기 제2패드를 통해 병렬로 출력하는 제1반도체 장치; 제3패드, 제4패드, 제2테스트 입력 패드, 제2테스트 출력 패드 및 상기 제1저항값보다 큰 제2저항값을 갖고 출력 값에 대응하는 전압으로 상기 제3패드를 구동하는 제3출력 버퍼 및 상기 제2저항값을 갖고 출력 값에 대응하는 전압으로 상기 제4패드를 구동하는 제4출력 버퍼를 포함하고, 상기 제1테스트 입력 패드를 통해 입력된 데이터와 다른 데이터를 상기 제2입력 패드를 통해 직렬로 입력받아 저장하고, 저장된 데이터를 상기 제3패드 및 상기 제4패드를 통해 병렬로 출력하는 제2반도체 장치; 상기 제1패드 및 상기 제3패드를 연결하는 제1관통 비아; 및 상기 제2패드 및 상기 제4패드를 연결하는 제2관통 비아를 포함할 수 있다.
상기 제1반도체 장치는 제1테스트 출력 패드; 상기 제1테스트 입력 패드로 입력된 데이터 및 상기 제1패드로 입력된 데이터 중 하나를 선택하는 제1선택부; 상기 제1선택부에서 선택된 데이터를 저장하고, 출력하는 제1저장부; 상기 제1저장부에서 출력된 데이터 및 제1내부회로에서 출력된 데이터 중 하나를 선택하는 제2선택부; 상기 제1저장부에서 출력된 데이터 및 상기 제2패드로 입력된 데이터 중 하나를 선택하는 제3선택부; 상기 제3선택부에서 선택된 데이터를 저장하고, 출력하는 제2저장부; 및 상기 제2저장부에서 출력된 데이터 및 상기 제1내부회로에서 출력된 데이터 중 하나를 선택하는 제4선택부를 포함할 수 있다.
상기 제2반도체 장치는 상기 제2테스트 입력 패드로 입력된 데이터 및 상기 제3패드로 입력된 데이터 중 하나를 선택하는 제5선택부; 상기 제5선택부에서 선택된 데이터를 저장하고, 출력하는 제3저장부; 상기 제3저장부에서 출력된 데이터 및 제2내부회로에서 출력된 데이터 중 하나를 선택하는 제6선택부; 상기 제3저장부에서 출력된 데이터 및 상기 제4패드로 입력된 데이터 중 하나를 선택하는 제7선택부; 상기 제7선택부에서 선택된 데이터를 저장하고, 출력하는 제4저장부; 및 상기 제4저장부에서 출력된 데이터 및 상기 제2내부회로에서 출력된 데이터 중 하나를 선택하는 제8선택부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템은 각각 다수의 패드를 포함하는 제1 내지 제N반도체 장치를 포함하고, 상기 제1 내지 제N반도체 장치는 적층되어 서로 인접한 반도체 장치들의 다수의 패드는 관통 비아를 통해 연결되는 반도체 시스템에 있어서, 상기 제1반도체 장치는 제1테스트 입력 패드 및 제1저항값을 갖고 출력 값에 대응하는 전압으로 대응하는 다수의 패드를 구동하는 다수의 제1출력 버퍼를 포함하고, 상기 제1테스트 입력 패드를 통해 직렬로 입력된 데이터를 저장하고, 저장된 데이터를 상기 다수의 패드를 통해 병렬로 출력하고, 상기 제N반도체 장치는 제N테스트 입력 패드, 제N테스트 출력 패드 및 상기 제1저항값보다 큰 제2저항값을 갖고 출력 값에 대응하는 전압으로 대응하는 다수의 패드를 구동하는 다수의 제N출력 버퍼를 포함하고, 상기 제1테스트 입력 패드를 통해 입력된 데이터와 다른 데이터를 상기 제N테스트 입력 패드로 입력받아 저장하고, 저장된 데이터를 상기 다수의 패드를 통해 병렬로 출력할 수 있다.
본 기술은 반도체 시스템에 포함된 반도체 장치들을 연결하는 관통 비아들이 정상적으로 형성되었는지 테스트할 수 있다.
또한 본 기술은 반도체 장치에 포함된 회로를 이용해 테스트를 수행하므로 관통 비아 테스트에 필요한 회로의 면적을 최소화하여, 효율적인 테스트를 수행할 수 있다.
도 1은 일 실시예에 따른 반도체 시스템의 구성도,
도 2는 다른 일 실시예에 따른 반도체 시스템의 구성도,
도 3은 도 2의 제1반도체 장치(210)의 구성도,
도 4는 다른 일 실시예에 따른 반도체 시스템의 구성도,
도 5는 도 4의 반도체 시스템의 비아 테스트 동작 원리를 설명하기 위한 도면,
도 6은 다른 일 실시예에 따른 반도체 시스템의 구성도,
도 7은 도 6의 제1반도체 장치(610)의 구성도,
도 8은 출력버퍼(OB)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 일 실시예에 따른 반도체 시스템의 구성도이다.
도 1에 도시된 바와 같이, 반도체 시스템은 관통 비아들(TSV1, TSV2), 제1반도체 장치(110) 및 제2반도체 장치(120)를 포함할 수 있다. 제1반도체 장치(110)는 패드들(PAD1, PAD2), 제1테스트 입력 패드(TI_PAD1), 제1테스트 출력 패드(TO_PAD1), 입력 버퍼들(111_1, 111_2), 출력 버퍼들(112_1, 112_2), 제1테스트 입력 버퍼(113), 제1테스트 출력 버퍼(114), 저장부들(115_1, 115_2), 선택부들(116_1 - 116_4), 제1테스트 제어부(117) 및 제1내부회로(118)를 포함할 수 있다. 제2반도체 장치(120)는 패드들(PAD3, PAD4), 제2테스트 입력 패드(TI_PAD2), 제2테스트 출력 패드(TO_PAD2), 입력 버퍼들(121_1, 121_2), 출력 버퍼들(122_1, 122_2), 제2테스트 입력 버퍼(123), 제2테스트 출력 버퍼(124), 저장부들(125_1, 125_2), 선택부들(126_1 - 126_4), 제2테스트 제어부(127) 및 제2내부회로(128)를 포함할 수 있다. 제1패드(PAD1) 및 제3패드(PAD3)는 제1관통 비아(TSV1)를 통해 연결되고, 제2패드(PAD2) 및 제4패드(PAD4)는 제2관통 비아(TSV2)를 통해 연결될 수 있다. 참고로 제2반도체 장치(120)는 외부와 통신을 수행하는 마스터 칩(master chip)일 수 있고, 제1반도체 장치(110)는 슬레이브 칩(slave chip)일 수 있다.
도 1을 참조하여 반도체 시스템에 대해 설명한다.
제1반도체 장치(110)는 제1패드(PAD1) 및 제2패드(PAD2)를 통해 데이터를 입출력할 수 있다. 제1반도체 장치(110)는 메모리 장치(memory device)일 수 있다. 제1반도체 장치(110)가 메모리 장치인 경우 제1패드(PAD1) 및 제2패드(PAD2)는 커맨드(command) 또는 어드레스(address)를 입력받기 위한 패드이거나, 데이터(data)를 입출력하기 위한 패드일 수 있다. 제1입력 버퍼(111_1) 및 제2입력 버퍼(111_2)는 각각 제1패드(PAD1) 및 제2패드(PAD2)에 대응하고, 대응하는 패드로 입력된 데이터를 버퍼링할 수 있다. 제1출력 버퍼(112_1) 및 제2출력 버퍼(112_2)는 각각 제1패드(PAD1) 및 제2패드(PAD2)에 대응하고, 대응하는 패드로 출력될 데이터를 버퍼링할 수 있다.
제1반도체 장치(110)는 테스트 동작시 제1테스트 입력 패드(TI_PAD1)로 데이터를 입력받고, 저장된 데이터를 제1테스트 출력 패드(TO_PAD1)로 출력할 수 있다. 제1테스트 입력 버퍼(113)는 제1테스트 입력 패드(TI_PAD1)로 입력된 데이터를 버퍼링하고, 제1테스트 출력 버퍼(114)는 제1테스트 출력 패드(TO_PAD1)로 출력할 데이터를 버퍼링할 수 있다.
제1선택부(116_1)는 제1테스트 입력 패드(TI_PAD1)로 입력된 데이터 및 제1패드(PAD1)로 입력된 데이터 중 하나를 선택할 수 있다. 제1저장부(115_1)는 제1선택부(116_1)에서 선택된 데이터를 저장하고, 출력할 수 있다. 제2선택부(116_2)는 제1저장부(115_1)에서 출력된 데이터 및 제1내부회로(118)에서 출력된 데이터 중 하나를 선택할 수 있다. 제3선택부(116_3)는 제1저장부(115_1)에서 출력된 데이터 및 제2패드(PAD2)로 입력된 데이터 중 하나를 선택할 수 있다. 제2저장부(115_2)는 제3선택부(116_3)에서 선택된 데이터를 저장하고, 출력할 수 있다. 제2저장부(115_2)에서 출력된 데이터는 제1테스트 출력 패드(TO_PAD1)로 전달될 수 있다. 제4선택부(116_4)는 제2저장부(115_2)에서 출력된 데이터 및 제1내부회로(118)에서 출력된 데이터 중 하나를 선택할 수 있다. 제1저장부(115_1) 및 제2저장부(115_2)는 클럭(ICK1)에 동기하여 동작하는 디-플립플롭(D-Flip Flop)일 수 있다.
제1테스트 제어부(117)는 제1반도체 장치(110) 외부로부터 전달된 다수의 외부 신호들(CMDs, TCK)에 응답하여 다수의 제어신호(SEL1, SEL2, OUT1, T_OUT1, ICK1)를 생성할 수 있다. 'CMDs'는 제1반도체 장치(110)의 동작을 설정하기 위한 커맨드 신호들이고, 'TCK'는 테스트에 이용되는 클럭(ICK1)의 소스 신호일 수 있다. 커맨드 신호들(CMDs)에는 제1반도체 장치(110)에만 인가되는 커맨드 신호 및 제1반도체 장치(110) 및 제2반도체 장치(120)에 함께 인가되는 커맨드 신호가 포함될 수 있다. 제1반도체 장치(110)는 커맨드 신호들(CMDs) 중 제1반도체 장치(110)에만 인가되는 커맨드 신호에 의해 제2반도체 장치(120)와 다른 동작을 수행하도록 제어될 수 있다. 참고로 제1반도체 장치(110)는 다수의 커맨드 신호들(CMDs, TCK)을 인가받기 위한 패드 및 관통 비아를 포함할 수 있으며, 도시의 편의를 위해 이를 생략한다.
제1선택신호(SEL1)는 제1선택부(116_1) 및 제3선택부(116_3)를 제어하기 위한 신호이고, 제2선택신호(SEL2)는 제2선택부(116_2) 및 제4선택부(116_4)를 제어하기 위한 신호이고, 제1출력신호(OUT1)는 제1출력 버퍼(112_1) 및 제2출력 버퍼(112_2)를 제어하기 위한 신호이고, 제1테스트 출력 신호(T_OUT1)는 제1테스트 출력 버퍼(114)를 제어하기 위한 신호이다.
내부회로(118)는 제1패드(PAD1) 및 제2패드(PAD2)로 입력된 신호들에 응답하여 소정의 동작을 수행하고, 소정의 동작을 수행한 결과를 다수의 제1패드(PAD1) 및 제2패드(PAD2)로 출력할 수 있다. 제1반도체 장치(110)가 메모리 장치인 경우 내부회로(118)는 제1패드(PAD1) 및 제2패드(PAD2)를 통해 입력된 데이터를 저장하거나(라이트 동작), 저장된 데이터를 제1패드(PAD1) 및 제2패드(PAD2)를 통해 출력할 수 있다(리드 동작).
제2반도체 장치(120)의 패드들(PAD3, PAD4), 제2테스트 입력 패드(TI_PAD2), 제2테스트 출력 패드(TO_PAD2), 입력 버퍼들(121_1, 121_2), 출력 버퍼들(122_1, 122_2), 제2테스트 입력 버퍼(123), 제2테스트 출력 버퍼(124), 저장부들(125_1, 125_2), 선택부들(126_1 - 126_4), 제2테스트 제어부(127) 및 제2내부회로(128)에 대한 설명은 각각 제1반도체 장치(110)의 패드들(PAD1, PAD2), 제1테스트 입력 패드(TI_PAD1), 제1테스트 출력 패드(TO_PAD1), 입력 버퍼들(111_1, 111_2), 출력 버퍼들(112_1, 112_2), 제1테스트 입력 버퍼(113), 제1테스트 출력 버퍼(114), 저장부들(115_1, 115_2), 선택부들(116_1 - 116_4), 제1테스트 제어부(117) 및 제1내부회로(118)에 대한 설명과 동일하다.
제2반도체 장치(120)의 제2테스트 제어부(118)는 다수의 외부 신호들(CMDs, TCK)에 응답하여 다수의 제어신호(SEL3, SEL4, OUT2, T_OUT2 , ICK2)를 생성할 수 있다. 커맨드 신호들(CMDs)에는 제2반도체 장치(120)에만 인가되는 커맨드 신호가 포함될 수 있다.
반도체 장치들(110, 120)은 비아 테스트 동작시 크게 4가지 동작(직렬 입력 동작, 직렬 출력 동작, 병렬 입력 동작, 병렬 출력 동작)을 수행할 수 있으며, 먼저 제1반도체 장치(110)를 기준으로 위 네가지 동작에 대해 설명한다. 테스트 동작시 내부클럭(ICK1, ICK2)은 활성화될 수 있다.
(1) 직렬 입력 동작
커맨드 신호(CMDs)의 조합이 직렬 입력 동작에 대응하면, 제1테스트 제어부(117)는 제1선택부(116_1)가 제1테스트 입력 패드(TI_PAD1)를 통해 입력된 데이터를 선택하고, 제3선택부(116_3)가 제1저장부(115_1)에서 출력된 데이터를 선택하도록 제1선택신호(SEL1)를 생성할 수 있다. 제1저장부(115_1) 및 제2저장부(115_2)는 내부클럭(ICK1)에 응답하여 쉬프팅 동작을 수행할 수 있다. 따라서 제1테스트 입력 패드(TI_PAD1)로 2비트 이상의 데이터가 직렬로 입력되면, 입력된 데이터는 제1저장부(115_1)를 거쳐 제2저장부(115_2)에 저장될 수 있다. 예를 들어 2비트의 데이터를 저장하는 경우, 먼저 입력된 비트가 '1'이고 나중에 입력된 비트가 '0'이면, 먼저 입력된 비트는 제1저장부(115_1)를 거쳐 제2저장부(115_2)로 쉬프팅되어 제2저장부(115_2)로 저장되고, 나중에 입력된 비트는 제1저장부(115_1)에 저장될 수 있다. 즉 제1저장부(115_1)에는 '0'이 저장되고, 제2저장부(115_2)에는 '1'이 저장될 수 있다.
(2) 직렬 출력 동작
커맨드 신호(CMDs)의 조합이 직렬 출력 동작에 대응하면 제1테스트 제어부(117)는 제3선택부가 제1저장부(115_1)에서 출력된 데이터를 선택하도록 제1선택신호(SEL1)를 생성하고, 제1테스트 출력 버퍼(114)가 활성화되도록 제1테스트 출력 신호(T_OUT1)를 생성할 수 있다. 제1저장부(115_1) 및 제2저장부(115_2)는 내부클럭(ICK1)에 응답하여 쉬프팅 동작을 수행할 수 있다. 따라서 제1테스트 출력 패드(TO_PAD1)로 제2저장부(115_2)에 저장된 데이터 및 제1저장부(115_1)에 저장된 데이터가 순차로 출력될 수 있다. 예를 들어 제1저장부(115_1)에는 '0'이 저장되고, 제2저장부(115_2)에는 '1'이 저장된 경우 먼저 제2저장부(115_2)에 저장되었던 '1'이 출력되고, 다음으로 제1저장부(115_1)에 저장되었던 '0'이 제2저장부(115_2)를 거쳐 출력될 수 있다.
(3) 병렬 입력 동작
커맨드 신호(CMDs)의 조합이 병렬 입력 동작에 대응하면 제1테스트 제어부(117)는 제1선택부(116_1)가 제1패드(PAD1)로 입력된 데이터를 선택하고, 제3선택부(116_3)가 제2패드(PAD2)로 입력된 데이터를 선택하도록 제1선택신호(SEL1)를 생성할 수 있다. 제1저장부(115_1)은 내부 클럭(ICK1)에 응답하여 제1패드(PAD1)로 입력된 데이터를 저장하고, 제2저장부(115_2)은 내부 클럭(ICK1)에 응답하여 제2패드(PAD2)로 입력된 데이터를 저장할 수 있다.
(4) 병렬 출력 동작
커맨드 신호(CMDs)의 조합이 병렬 출력 동작에 대응하면 제1테스트 제어부(117)는 제2선택부(116_2)가 제1저장부(115_1)에 저장된 데이터를 선택하고, 제4선택부(116_4)가 제2저장부(115_2)에서 출력된 데이터를 선택하도록 제2선택신호(SEL2)를 생성할 수 있다. 제1저장부(115_1) 및 제2저장부(115_2)는 내부 클럭(ICK1)에 응답하여 저장된 데이터를 출력하고, 제1저장부(115_1)에서 출력된 데이터는 제1패드(PAD1)로 출력되고 제2저장부(115_1)에서 출력된 데이터는 제2패드(PAD2)로 출력될 수 있다.
이하에서는 상술한 내용을 바탕으로 반도체 시스템의 비아 테스트 동작에 대해 설명한다.
먼저 제1반도체 장치(110)가 직렬 입력 동작을 수행하여 제1테스트 입력 패드(TI_PAD1)를 통해 직렬로 입력된 데이터의 각 비트가 제1저장부(115_1) 및 제2저장부(115_2)에 저장될 수 있다. 예를 들어 '0', '1'이 순차로 입력된 경우 '0'은 제2저장부(115_2)에 저장되고, '1'은 제1저장부(115_1)에 저장될 수 있다. 참고로 제1테스트 입력 패드(TI_PAD1)를 통해 입력된 데이터는 설정된 패턴을 가지는 데이터일 수 있다.
다음으로 제1반도체 장치(110)가 병렬 출력 동작을 수행하고, 동시에 제2반도체 장치(120)가 병렬 입력 동작을 수행할 수 있다. 제1저장부(115_1)에 저장된 '1'은 제1패드(PAD1)로 출력되고, 제1관통 비아(TSV1)를 통해 제3패드(PAD3)로 입력될 수 있다. 마찬가지로, 제2저장부(115_2)에 저장된 '0'은 제2패드(PAD2)로 출력되고, 제2관통 비아(TSV2)를 통해 제4패드(PAD4)로 입력될 수 있다. 제3패드(PAD3)로 입력된 '1'은 제3저장부(125_1)에 저장되고, 제4패드(PAD4)를 통해 입력된 '0'는 제4저장부(125_2)에 저장될 수 있다. 이때 관통 비아(TSV1, TSV2)가 정상적으로 형성되었다면 제1저장부(115_1) 및 제2저장부(115_2)에 저장된 데이터는 제3저장부(125_1) 및 제4저장부(125_2)에 동일하게 저장되고, 그렇지 않은 경우 제3저장부(125_1) 및 제4저장부(125_2)에 저장된 데이터는 제1저장부(115_1) 및 제2저장부(115_2)에 저장된 데이터와 달라질 수 있다.
마지막으로 제2반도체 장치(120)가 직렬 출력 동작을 수행하여, 제4저장부(125_2)에 저장된 데이터 및 제3저장부(125_1)에 저장된 데이터가 순차로 출력될 수 있다. 상술한 예의 경우 '0'과 '1'이 순차로 출력될 수 있다.
관통 비아(TSV1, TSV2)가 정상적으로 형성된 경우 제1반도체 장치(110)에 저장된 데이터가 제2반도체 장치(120)에 정상적으로 전달되므로, 제1테스트 입력 패드(TI_PAD1)를 통해 순차로 입력된 데이터와 제2테스트 출력 패드(TO_PAD2)를 통해 순차로 출력되는 데이터가 동일한 패턴을 가져야 한다. 따라서 제1테스트 입력 패드(TI_PAD1)를 통해 순차로 입력된 데이터와 제2테스트 출력 패드(TO_PAD2)를 통해 순차로 출력되는 데이터를 비교하여 관통 비아가 정상적으로 형성되었는지 알 수 있다. 위 두 데이터를 비교하기 위해 반도체 시스템은 반도체 장치 내부에 별도의 저장부(도 1에 미도시 됨)를 포함하거나, 반도체 장치들(110, 120)과 연결된 테스트 장치(도 1에 미도시 됨)를 포함할 수 있다.
제1반도체 장치(110)가 일반적인 데이터 입력 동작(라이트 동작)을 수행하는 경우 패드들(PAD1, PAD2)로 입력된 데이터가 제1내부회로(118)로 전달되고, 일반적인 데이터 출력 동작(리드 동작)을 수행하는 경우 제1내부회로(118)에서 전달된 데이터가 선택부들(116_2, 116_4)를 거쳐 패드들(PAD1, PAD2)로 출력될 수 있다. 제2반도체 장치(120)의 동작도 상술한 바와 유사하다.
반도체 시스템은 상술한 소정의 동작을 수행하는 회로를 이용하여 관통 비아가 정상적으로 형성되었는지 테스트할 수 있다. 반도체 시스템은 다른 테스트(예를 들면 바운더리 스캔 테스트)를 위해 포함된 회로를 이용해 비아 테스트 동작을 수행하여 보다 효율적으로 비아 테스트를 수행할 수 있다.
도 2는 다른 일 실시예에 따른 반도체 시스템의 구성도이다.
도 2의 반도체 시스템은 제1 내지 제N반도체 장치(210, CHIPs, 220)를 포함하고, 제1 내지 제N반도체 장치(210, CHIPs, 220)는 적층될 수 있다. 반도체 시스템에서 제1반도체 장치(210)는 가장 위에 적층된 반도체 장치이고, 제N반도체 장치(220)는 가장 아래에 적층된 반도체 장치이고, 나머지 반도체 장치(CHIPs)는 제1반도체 장치(210)와 제2반도체 장치(220) 사이에 적층된 반도체 장치일 수 있다. 제1 내지 제N반도체 장치(210, CHIPs, 220)는 각각 다수의 패드(P)를 포함하고, 서로 인접하게 적층된 반도체 장치들의 다수의 패드(P)는 관통 비아(TSV)를 통해 연결될 수 있다. 도 2에는 제1반도체 장치(210)의 각 패드들(P, TI, TO)과 관통 비아(TSV) 및 나머지 반도체 장치(CHIPs, 220)가 적층된 모양만을 도시하였다.
도 3은 도 2의 제1반도체 장치(210)의 구성도이다. 도 3에 도시된 바와 같이, 제1반도체 장치(210)는 패드들(P), 테스트 입력 패드(TI), 테스트 출력 패드(TO), 입력 버퍼들(IB), 출력 버퍼들(OB), 테스트 입력 버퍼(TIB), 테스트 출력 버퍼(TOB), 저장부들(DFF), 선택부들(MUX1, MUX2), 테스트 제어부(TCON) 및 내부회로(ICIR)를 포함할 수 있다.
제1반도체 장치(210)는 패드들(P)을 통해 데이터를 입출력할 수 있다. 패드들(P) 중 일부는 커맨드, 일부는 어드레스 패드, 일부는 데이터 패드에 대응할 수 있다. 입력 버퍼들(IB)은 패드들(P)로 입력된 데이터를 버퍼링하고, 출력 버퍼들(OB)은 패드들(P)로 출력될 데이터를 버퍼링할 수 있다.
테스트 입력 패드(TI)는 직렬 입력 동작시 제1반도체 장치(210)에 저장될 데이터가 직렬로 입력될 수 있고, 테스트 출력 패드(TO)는 직렬 출력 동작시 제1반도체 장치(210)에 저장된 데이터가 직렬로 출력될 수 있다. 테스트 입력 버퍼(TIB)는 테스트 입력 패드(TI)로 입력된 데이터를 버퍼링하고, 테스트 출력 버퍼(TOB)는 테스트 출력 패드(TO)로 출력될 데이터를 버퍼링할 수 있다.
저장부(DFF)의 입력단(D)에 연결된 선택부(MUX1)는 대응하는 전단의 저장부(DFF)의 출력단(Q)으로 출력된 데이터(또는 테스트 입력 패드(TI)) 및 대응하는 패드(P)로 입력된 데이터 중 하나를 선택할 수 있다. 저장부(DFF)의 출력단(Q)에 연결된 선택부(MUX2)는 대응하는 저장부(DFF)에서 출력된 데이터 및 내부회로(ICIR)에서 출력된 데이터 중 하나를 선택할 수 있다.
테스트 제어부(TCON)는 외부 신호들(CMDs, TCK)에 응답하여 제어신호들(SEL1, SEL2, OUT, T_OUT, ICK)를 생성할 수 있다. 참고로 제1반도체 장치(210)는 다수의 커맨드 신호들(CMDs, TCK)을 인가받기 위한 패드 및 관통 비아를 포함할 수 있으며, 도시의 편의를 위해 이를 생략한다.
(1) 직렬 입력 동작
커맨드 신호(CMDs)의 조합이 직렬 입력 동작에 대응하면, 테스트 제어부(TCON)는 'MUX1'들이 전단의 저장부(DFF)에서 출력된 데이터(또는 테스트 입력 패드(TI)를 통해 입력된 데이터)를 선택하도록 제1선택신호(SEL1)를 생성할 수 있다. 저장부(DFF)는 내부클럭(ICK)에 응답하여 쉬프팅 동작을 수행할 수 있다. 따라서 테스트 입력 패드(TI)로 입력된 데이터가 테스트 출력 패드(TO)에서 가까운 저장부(DFF)부터 순서대로 저장될 수 있다.
(2) 직렬 출력 동작
커맨드 신호(CMDs)의 조합이 직렬 입력 동작에 대응하면, 테스트 제어부(TCON)는 'MUX1'들은 전단의 저장부(DFF)에서 출력된 데이터를 선택하도록 제1선택신호(SEL1)를 생성하고, 테스트 출력 버퍼(TIB)가 활성화되도록 테스트 출력 신호(T_OUT)를 활성화될 수 있다. 저장부(DFF)는 내부클럭(ICK)에 응답하여 쉬프팅 동작을 수행할 수 있다. 따라서 테스트 출력 패드(TO)에서 가까운 저장부(DFF)에 저장된 비트부터 순서대로 출력될 수 있다.
(3) 병렬 입력 동작
커맨드 신호(CMDs)의 조합이 병렬 입력 동작에 대응하면, 테스트 제어부(TOCN)는 'MUX1'들이 대응하는 패드(P)로 입력된 데이터를 선택하도록 제1선택신호(SEL1)를 생성할 수 있다. 내부 클럭(ICK)에 응답하여 대응하는 패드(P)로 입력된 데이터를 저장할 수 있다.
(4) 병렬 출력 동작
커맨드 신호(CMDs)의 조합이 병렬 출력 동작에 대응하면, 테스트 제어부(TOCN)는 'MUX2'들이 대응하는 저장부(DFF)에서 출력된 데이터를 선택하도록 제2선택신호(SEL2)를 생성할 수 있다. 저장부(DFF)는 내부 클럭(ICK)에 응답하여 저장된 데이터를 출력하고, 출력된 데이터는 대응하는 패드(P)로 출력될 수 있다.
나머지 반도체 장치(CHIPs, 220)는 제1반도체 장치(210)와 동일한 구성을 가지며, 각 구성들의 동작은 상술한 바와 동일하다. 이하에서는 상술한 내용을 바탕으로 반도체 시스템의 비아 테스트 동작에 대해 설명한다.
먼저 제1반도체 장치(210)가 직렬 입력 동작을 수행하여 테스트 입력 패드(TI)를 통해 직렬로 입력된 데이터가 다수의 저장부(DFF)에 저장될 수 있다. 참고로 테스트 입력 패드(TI)를 통해 입력된 데이터는 설정된 패턴을 가지는 데이터일 수 있다.
다음으로 제1반도체 장치(210)가 병렬 출력 동작을 수행하고, 동시에 제N반도체 장치(220)가 병렬 입력 동작을 수행할 수 있다. 이때 나머지 반도체 장치들(CHIPs)은 제2반도체 장치(220)와 마찬가지로 병렬 입력 동작을 수행할 수 있다. 이때 관통 비아(TSV)들이 정상적으로 형성된 경우 제1반도체 장치(210)의 다수의 패드(P)로 출력된 데이터가 제N반도체 장치(210)의 다수의 패드(P)로 입력되고, 다수의 저장부(DFF)에 저장될 수 있다. 그렇지 않은 경우 제1반도체 장치(210)에서 출력된 데이터와 다른 데이터가 제2반도체 장치(220)에 저장될 수 있다.
마지막으로 제N반도체 장치(220)가 직렬 출력 동작을 수행하여, 저장된 데이터가 테스트 출력 패드(TO)를 통해 순차로 출력될 수 있다. 제1반도체 장치(210)의 테스트 입력 패드(TI)로 입력된 데이터와 제2반도체 장치(220)의 테스트 출력 패드(TO)로 출력된 데이터를 비교하여 비아 테스트를 수행할 수 있다.
3이상의 반도체 장치가 적층된 경우 가장 위에 적층된 반도체 장치에 데이터를 직렬로 저장하고, 병렬 입출력 동작을 통해 저장된 데이터를 가장 아래 적층된 반도체 장치에 저장함으로써 비아 테스트를 수행할 수 있다.
도 4는 다른 일 실시예에 따른 반도체 시스템의 구성도이다.
도 4에 도시된 바와 같이, 반도체 시스템은 관통 비아들(TSV1, TSV2), 제1반도체 장치(410) 및 제2반도체 장치(420)를 포함할 수 있다. 제1반도체 장치(410)는 패드들(PAD1, PAD2), 제1테스트 입력 패드(TI_PAD1), 제1테스트 출력 패드(TO_PAD1), 입력 버퍼들(411_1, 411_2), 출력 버퍼들(412_1, 412_2), 제1테스트 입력 버퍼(413), 제1테스트 출력 버퍼(414), 저장부들(415_1, 415_2), 선택부들(416_1 - 416_4), 제1테스트 제어부(417) 및 제1내부회로(418)를 포함할 수 있다. 제2반도체 장치(420)는 패드들(PAD3, PAD4), 제2테스트 입력 패드(TI_PAD2), 제2테스트 출력 패드(TO_PAD2), 입력 버퍼들(421_1, 421_2), 출력 버퍼들(422_1, 422_2), 제2테스트 입력 버퍼(423), 제2테스트 출력 버퍼(424), 저장부들(425_1, 425_2), 선택부들(426_1 - 426_4), 제2테스트 제어부(427) 및 제2내부회로(428)를 포함할 수 있다. 제1패드(PAD1) 및 제3패드(PAD3)는 제1관통 비아(TSV1)를 통해 연결되고, 제2패드(PAD2) 및 제4패드(PAD4)는 제2관통 비아(TSV2)를 통해 연결될 수 있다. 참고로 제2반도체 장치(120)는 외부와 통신을 수행하는 마스터 칩(master chip)일 수 있고, 제1반도체 장치(110)는 슬레이브 칩(slave chip)일 수 있다.
도 4의 반도체 시스템에서 출력 버퍼(412_1, 412_2, 422_1, 422_2)의 저항값은 조절될 수 있으며, 비아 테스트 동작시 제1반도체 장치(410)의 출력 버퍼들(412_1, 412_2)과 제2반도체 장치(420)의 출력 버퍼들(422_1, 422_2)의 저항값은 다르게 설정될 수 있다.
도 4를 참조하여 반도체 시스템에 대해 설명한다.
도 4의 반도체 장치(410, 420)는 도 1의 제1반도체 장치(110)와 구성 및 동작이 유사하다. 도 4의 반도체 장치(410, 420)는 그 제어에 따라 도 1의 제1반도체 장치(110)와 같이 (1) 직렬 입력 동작, (2) 직렬 출력 동작, (3) 병렬 입력 동작, (4) 병렬 출력 동작을 수행할 수 있다. 이하에서는 도 4의 출력 버퍼들(411_1, 411_2, 421_1, 421_2) 및 비아 테스트 동작을 중심으로 설명한다.
제1출력 버퍼(412_1) 및 제2출력 버퍼(412_2)는 각각 제1패드(PAD1) 및 제2패드(PAD2)에 대응하며, 제1저항 정보(R_INF1)에 대응하는 저항값을 가지고, 출력 값에 대응하는 전압으로 대응하는 패드를 구동한다. 제1출력 버퍼(412_1) 및 제2출력 버퍼(412_2)는 제1저항 정보(R_INF1)에 응답하여 제1저항값 또는 제1저항값보다 큰 제2저항값을 가질 수 있다. 제1출력 버퍼(412_1) 및 제2출력 버퍼(412_2)는 출력 값이 '하이'인 경우 제1패드(PAD1) 및 제2패드(PAD2)를 '하이'에 대응하는 전원전압(VDD)으로 구동하고, 출력 값이 '로우'인 경우 제1패드(PAD1) 및 제2패드(PAD2)를 '로우'에 대응하는 기저전압(VSS)으로 구동할 수 있다. 제3출력 버퍼(422_1) 및 제4출력 버퍼(422_2)는 제2저항 정보(R_INF2)에 의해 저항값이 조절되고, 제1출력 버퍼(412_1) 및 제2출력 버퍼(412_2)와 유사한 방법으로 제3패드(PAD1) 및 제4패드(PAD4)를 구동할 수 있다. 참고로 제1반도체 장치(410)는 제1저항 정보(R_INF1)를 인가받기 위한 패드 및 관통 비아를 포함하고, 제2반도체 장치(420)는 제2저항 정보(R_INF2)를 인가받기 위한 패드 및 관통 비아를 포함할 수 있으며, 도시의 편의를 위해 이를 생략한다.
비아 테스트 동작시 먼저 제1반도체 장치(410)의 출력 버퍼들(412_1, 412_2)의 저항값은 제1저항값으로 설정되고, 제2반도체 장치(410)의 출력 버퍼들(422_1, 422_2)의 저항값은 제2저항값으로 설정될 수 있다.
다음으로 제1반도체 장치(410)가 직렬 입력 동작을 수행하여 제1테스트 입력 패드(TI_PAD1)를 통해 직렬로 입력된 데이터의 각 비트가 제1저장부(415_1) 및 제2저장부(415_2)에 저장될 수 있다. 예를 들어 '0', '1'이 순차로 입력된 경우 '0'은 제2저장부(415_2)에 저장되고, '1'은 제1저장부(415_1)에 저장될 수 있다. 참고로 제1테스트 입력 패드(TI_PAD1)를 통해 입력된 데이터는 설정된 패턴을 가지는 데이터일 수 있다. 이와 함께 제2반도체 장치(420)가 직렬 입력 동작을 수행하여 제2테스트 입력 패드(TI_PAD2)를 통해 직렬로 입력된 데이터의 각 비트가 제3저장부(425_1) 및 제4저장부(425_2)에 저장될 수 있다. 여기서 제2반도체 장치(420)에 저장되는 데이터는 제1반도체 장치(410)에 저장되는 데이터와 서로 다른 패턴을 가질 수 있으며, 특히 서로 반대 패턴을 가질 수 있다. 예를 들어, 제2테스트 입력 패드(TI_PAD2)에는 '1', '0'이 순차로 입력되어 '1'은 제2저장부(415_2)에 저장되고, '0'은 제1저장부(415_1)에 저장될 수 있다.
다음으로 제1반도체 장치(410)와 제2반도체 장치(420)는 동시에 병렬 출력 동작을 수행할 수 있다. 이때 제1패드(PAD1) 및 제2패드(PAD2)는 각각 제1저항값을 가지는 제1출력 버퍼(412_1) 및 제2출력 버퍼(412_2)로 구동되고, 제3패드(PAD3) 및 제4패드(PAD4)는 각각 제2저항값을 가지는 제3출력 버퍼(422_1) 및 제4출력 버퍼(422_2)로 구동될 수 있다.
위와 같이 패드들(PAD1 - PAD4)이 출력 버퍼들(412_1, 412_2, 422_1, 422_2)에 의해 특정 전압으로 구동되면, 제2반도체 장치(420)는 병렬 입력 동작을 수행하여 제3저장부(425_1) 및 제4저장부(425_2)에 저장된 데이터를 제3패드(PAD1) 및 제4패드(PAD2)의 전압에 대응하는 값으로 갱신할 수 있다.
마지막으로 제2반도체 장치(420)가 직렬 출력 동작을 수행하여, 제4저장부(425_2)에 저장된 데이터 및 제3저장부(425_1)에 저장된 데이터가 순차로 출력될 수 있다. 제1테스트 입력 패드(TI_PAD1)를 통해 순차로 입력된 데이터와 제2테스트 출력 패드(TO_PAD2)를 통해 순차로 출력되는 데이터를 비교하여 동일한 경우 관통 비아들(TSV1, TSV2)이 정상적으로 형성된 것일 수 있다. 제2테스트 입력 패드(TI_PAD2)를 통해 순차로 입력된 데이터와 제2테스트 출력 패드(TI_PAD2)를 통해 순차로 출력되는 데이터를 비교하여 서로 반전된 패턴을 가지는 경우 관통 비아들(TSV1, TSV2)이 정상적으로 형성된 것일 수 있다. 위 두 데이터를 비교하기 위해 반도체 시스템은 반도체 장치 내부에 별도의 저장부(도 4에 미도시 됨)를 포함하거나, 반도체 장치들(410, 420)과 연결된 테스트 장치(도 4에 미도시 됨)를 포함할 수 있다. 데이터의 비교 결과가 위와 다른 경우 관통비아들(TSV1, TSV2)이 정상적으로 형성되지 않은 것일 수 있다.
도 4의 반도체 시스템은 관통 비아가 정상적으로 형성되지 않은 경우 제2반도체 장치(420)에 저장된 데이터가 제1반도체 장치(410)로부터 출력된 데이터가 아닌, 원래 자신에게 저장된 값을 가진다. 따라서 관통 비아의 정상 형성 여부에 관계 없이 정확한 테스트 결과를 얻을 수 있다.
반도체 시스템은 상술한 소정의 동작을 수행하는 회로를 이용하여 관통 비아가 정상적으로 형성되었는지 테스트할 수 있다. 또한 위 회로들은 바운더리 스캔 테스트를 수행하는 회로로 반도체 시스템은 다른 테스트를 위해 포함된 회로를 이용해 비아 테스트 동작을 수행하여 보다 효율적으로 비아 테스트를 수행할 수 있다.
도 5는 도 4의 반도체 시스템의 비아 테스트 동작 원리를 설명하기 위한 도면이다.
도 5에는 제1패드(PAD1), 제1출력 퍼버(412_1), 제1저장부(415_1), 제1관통비아(TSV1), 제3패드(PAD3), 제3출력퍼버(422_1), 제3저장부(425_1)를 각각 1개씩 도시하였다. 비아 테스트 동작시 제1출력 버퍼(412_1)는 제1저항값을 가지고, 제2출력 버퍼(422_1)는 제2저항값을 가진다. 따라서 도 5에서는 제1출력 버퍼(412_1)가 제1저항값을 갖는 2개의 저항(R1, R2) 및 스위칭 소자(S1, S2)를 포함하고, 제3출력버퍼(422_1)가 제2저항값을 갖는 2개의 저항(R3, R4) 및 스위칭 소자(S1, S2)를 포함하도록 등가회로로 도시하였다.
도 5를 참조하여 비아 테스트 동작시 제3저장부(425_1)에 저장된 값을 갱신하는 동작에 대해 보다 자세히 설명한다.
먼저 제1저장부(415_1)에 '하이'가 저장되고, 제3저장부(425_1)에 '로우'가 저장되었다고 가정하자. 병렬 출력 동작시 제1저장부(415_1) 및 제3저장부(425_1)는 출력단(Q)으로 저장된 값을 출력할 수 있다. 제1출력 버퍼(412_1)는 제1저장부(415_1)에서 출력된 '하이'에 응답하여 제1패드(PAD1)를 전원전압(VDD)로 구동할 수 있다(S1 턴온, S2 턴오프). 제3출력 버퍼(422_1)는 제3저장부(425_1)에서 출력된 '로우'에 응답하여 제2패드(PAD)를 기저전압(VSS)로 구동할 수 있다(S3 턴오프, S4 턴온).
이때 제1출력 버퍼(412_1)의 전원전압단(VDD)으로부터 제3출력 버퍼(422_1)의 기저전압단(VSS)까지 전기적으로 연결될 수 있다. 제1출력 버퍼(412_1)의 전원전압단(VDD)과 제3출력 버퍼(422_1)의 기저전압단(VSS) 사이에는 'R1', 제1관통비아(TSV1), 'R4'가 직렬로 연결될 수 있다. 제1저항값을 'RVAL1'이라 하고, 제2저항값을 'RVAL2'이라 하고, 제1관통비아(TSV1)의 저항값을 'RTSV'이라 하자. 'RTSV'는 제1관통비아(TSV1)가 제대로 형성된 경우 'RVAL1' 및 'RVAL2'에 비해 무시할 만큼 작고, 제1관통비아(TSV1)가 제대로 형성되지 않은 경우 'RVAL1' 및 'RVAL2'에 비해 매우 커질 수 있다. 이때 제3패드(PAD3)의 전압(VPAD3)은 하기의 [수학식 1]과 같다. 참고로 '하이'에 대응하는 전압은 전원전압(VDD)이고, '로우'에 대응하는 전압은 기저전압(VSS)이다.
Figure 112019124181090-pat00010
[수학식 1]에서 제1관통비아(TSV1)가 제대로 형성된 경우 'RTSV'는 'RVAL1' 및 'RVAL2'에 비해 무시할 만큼 작고, 'RVAL1' < 'RVAL2'이므로, 제3패드(PAD3)의 전압(VPAD3)은 제1저장부(415_1)에 저장된 '하이'에 가까운 전압을 가지게 된다. 따라서 제3저장부(425_1)에 저장된 값은 '로우'에서 '하이'로 갱신될 수 있다. 제1관통비아(TSV1)가 제대로 형성되지 않은 경우 'RTSV'는 'RVAL1' 및 'RVAL2'에 비해 매우 크기 때문에 제3패드(PAD3)의 전압(VPAD3)은 제3저장부(425_1)에 저장된 '로우'에 가까운 전압을 가지게 된다. 제3패드(PAD3)의 전압에 대응하는 데이터는 제3입력 버퍼(421_1, 도 5에 미도시 됨)에 의해 버퍼링되어, 제3저장부(425_1)의 입력단(D)으로 입력되고, 따라서 제3저장부(425_1)에 저장된 값은 '로우'에서 '로우'로 갱신될 수 있다.
반대로 직렬 입력 동작의 결과 제1저장부(415_1)에 '로우'가 저장되고, 제3저장부(425_1)에 '하이'저장된 경우에도 위와 비슷한 연산 과정을 통해 제1관통비아(TSV1)가 제대로 형성된 경우 제3패드(PAD3)의 전압(VPAD3)은 제1저장부(415_1)에 저장된 '로우'에 가까운 전압을 가지고, 제1관통비아(TSV1)가 제대로 형성되지 않은 경우 제3패드(PAD3)의 전압(VPAD3)은 제3저장부(425_1)에 저장된 '하이'에 가까운 전압을 가지게 됨을 도출할 수 있다.
즉, 서로 대응하는 제1저장부(415_1) 및 제3저장부(425_1)에 다른 논리값을 저장한 뒤, 병렬 출력 동작을 수행하면 제3패드(PAD3)의 전압(VPAD3)은 제1관통비아(TSV)가 제대로 형성된 경우 제1저장부(415_1)에서 출력된 값에 대응하는 전압을 가지고, 제1관통비아(TSV1)가 제대로 형성되지 않은 경우 제3저장부(425_1)에서 출력된 값에 대응하는 전압을 가진다. 따라서 직렬 입력 동작시 제3저장부(425_1)에 저장된 값과 병렬 입력 동작을 통해 갱신된 값이 같으면 제1관통비아(TSV1)가 제대로 형성되지 않은 것이고, 다르면 제1관통비아(TSV1)가 제대로 형성된 것이다. 도 4의 반도체 시스템의 경우 제1관통비아(TSV1)가 제대로 형성되지 않아 제3패드(PAD3)가 플로팅되더라도 안정적으로 비아 테스트 동작을 수행할 수 있다.
도 6은 다른 일 실시예에 따른 반도체 시스템의 구성도이다.
도 6에 도시된 바와 같이, 반도체 시스템은 제1 내지 제N반도체 장치(610, CHIPs, 620)를 포함하고, 제1 내지 제N반도체 장치(610, CHIPs, 620)는 적층될 수 있다. 반도체 시스템에서 제1반도체 장치(610)는 가장 위에 적층된 반도체 장치이고, 제N반도체 장치(620)는 가장 아래에 적층된 반도체 장치이고, 나머지 반도체 장치(CHIPs)는 제1반도체 장치(610)와 제2반도체 장치(620) 사이에 적층된 반도체 장치일 수 있다. 제1 내지 제N반도체 장치(610, CHIPs, 620)는 각각 다수의 패드(P)를 포함하고, 서로 인접하게 적층된 반도체 장치들의 다수의 패드(P)는 관통 비아(TSV)를 통해 연결될 수 있다. 도 6에는 제1반도체 장치(610)의 각 패드들(P, TI, TO)과 관통 비아(TSV) 및 나머지 반도체 장치(CHIPs, 620)가 적층된 모양만을 도시하였다.
도 7은 도 6의 제1반도체 장치(610)의 구성도이다. 도 7에 도시된 바와 같이, 제1반도체 장치(610)는 패드들(P), 테스트 입력 패드(TI), 테스트 출력 패드(TO), 입력 버퍼들(IB), 출력 버퍼들(OB), 테스트 입력 버퍼(TIB), 테스트 출력 버퍼(TOB), 저장부들(DFF), 선택부들(MUX1, MUX2), 테스트 제어부(TCON) 및 내부회로(ICIR)를 포함할 수 있다.
도 7의 제1반도체 장치(610)에서 출력 버퍼(OB)의 저항값은 조절될 수 있으며, 나머지 반도체 장치(CHIPs, 620)에서도 출력 버퍼(OB)의 저항값은 조절될 수 있다. 제1반도체 장치(610)의 출력 버퍼(OB)의 저항값은 저항 정보(R_INF)에 응답하여 결정될 수 있고, 제1저항값 또는 제1저항값 보다 큰 제2저항값을 가질 수 있다. 비아 테스트 동작시 제1반도체 장치(610)의 출력 버퍼들(OB)과 제N반도체 장치(620)의 출력 버퍼들(OB)의 저항값은 다르게 설정될 수 있다.
도 7의 제1반도체 장치(610)의 구성 및 동작은 도 3의 제1반도체 장치(210)의 구성 및 동작과 유사하며, 도 6의 나머지 반도체 장치들(CHIPs, 620)의 구성 및 동작은 도 7의 제1반도체 장치(610)의 구성 및 동작과 동일할 수 있다. 도 6의 반도체 장치들(610, CHIPs, 620)은 그 제어에 따라 도 3의 제1반도체 장치(210)와 같이 (1) 직렬 입력 동작, (2) 직렬 출력 동작, (3) 병렬 입력 동작, (4) 병렬 출력 동작을 수행할 수 있다. 이하에서는 도 6의 제1반도체 장치(610) 및 제N반도체 장치(620)의 출력 버퍼들(OB)과 비아 테스트 동작을 중심으로 설명한다.
비아 테스트 동작시 먼저 제1반도체 장치(610)의 출력 버퍼들(OB)의 저항값은 제1저항값으로 설정되고, 제N반도체 장치(610)의 출력 버퍼들(OB)의 저항값은 제2저항값으로 설정될 수 있다.
다음으로 제1반도체 장치(610)가 직렬 입력 동작을 수행하여 테스트 입력 패드(TI)를 통해 직렬로 입력된 데이터가 다수의 저장부(DFF)에 저장될 수 있다. 마찬가지로 제N반도체 장치(620)가 직렬 입력 동작을 수행하여 테스트 입력 패드(TI)를 통해 직렬로 입력된 데이터가 다수의 저장부(DFF)에 저장될 수 있다. 참고로 테스트 입력 패드(TI)를 통해 입력된 데이터는 설정된 패턴을 가지는 데이터일 수 있으며, 제1반도체 장치(610)에 입력 및 저장된 데이터의 패턴과 제N반도체 장치(620)에 입력 및 저장된 데이터의 패턴은 서로 반대일 수 있다.
다음으로 제1반도체 장치(610)가 병렬 출력 동작을 수행하고, 동시에 제N반도체 장치(620)가 병렬 출력 동작을 수행할 수 있다. 이때 나머지 반도체 장치들(CHIPs)은 병렬 입력 동작을 수행할 수 있다. 이 상태에서 제N반도체 장치(620)가 병렬 입력 동작을 수행하여 다수의 패드(P)의 전압에 대응하는 데이터를 다수의 저장부(DFF)에 저장하여, 다수의 저장부(DFF)에 저장된 값을 갱신할 수 있다. 여기서 다수의 저장부(DFF)에 저장되는 데이터의 값은 도 5의 설명에서 상술한 바와 유사하게 결정된다. 이때 제1반도체 장치(610)의 패드(P)는 제1패드(PAD1)에 대응하고, 제N반도체 장치(620)의 패드(P)는 제3패드(PAD3)에 대응하고, 특히 [수학식1]에서 'RTSV'를 관통비아 1개가 아닌 제1반도체 장치(610)의 패드(P)와 제N반도체 장치(620)의 패드(P) 사이에 연결된 관통비아(TSV)들 전체의 저항값에 대응할 수 있다.
마지막으로 제N반도체 장치(620)가 직렬 출력 동작을 수행하여, 제N반도체 장치(620)의 다수의 저장부(DFF)에 저장된 데이터가 직렬로 출력될 수 있다. 제1반도체 장치(610)의 테스트 입력 패드(TI)를 통해 직렬로 입력된 데이터와 제N반도체 장치(620)의 테스트 출력 패드(TI)를 통해 직렬로 출력된 데이터가 동일한 패턴을 가지는 경우 관통 비아들(TSV)는 정상적으로 형성된 것일 수 있다. 또는 제N반도체 장치(620)의 테스트 입력 패드(TI)를 통해 직렬로 입력된 데이터와 제N반도체 장치(620)의 테스트 출력 패드(TI)를 통해 직렬로 출력된 데이터가 동일한 패턴을 가지는 경우 관통 비아들(TSV)는 정상적으로 형성된 것일 수 있다. 데이터 패턴 중 일부가 어긋난 경우 패턴이 어긋난 비트를 저장했던 저장부(DFF)에 대응하는 관통 비아가 정상적으로 형성되지 않은 것일 수 있다.
반도체 시스템은 상술한 소정의 동작을 수행하는 회로를 이용하여 관통 비아가 정상적으로 형성되었는지 테스트할 수 있다. 또한 위 회로들은 바운더리 스캔 테스트를 수행하는 회로로 반도체 시스템은 다른 테스트를 위해 포함된 회로를 이용해 비아 테스트 동작을 수행하여 보다 효율적으로 비아 테스트를 수행할 수 있다.
도 8은 출력버퍼(OB)의 구성도이다.
도 8에 도시된 바와 같이, 제1출력버퍼(412_1)는 다수의 저항소자(RA - RD) 및 다수의 스위칭부(810 - 840)를 포함할 수 있다. 다수의 저항소자(RA - RD) 중 'RA', 'RB'는 제1저항값을 가지고, 'RC', 'RD'는 제2저항값을 가질 수 있다. 다수의 저항소자(RA - RD) 중 'RA', 'RC'는 전원전압단(VDD)에 접속되고, 'RB', 'RD'는 기저전압단(VSS)에 접속될 수 있다.
출력신호(OUT)가 비활성화된 경우 출력버퍼(OB)는 비활성화될 수 있다. 출력신호(OUT)가 활성화된 경우 출력버퍼(OB)는 입력노드(I)로 입력되는 데이터에 응답하여 출력노드(O)를 구동할 수 있다.
출력신호(OUT)가 활성화되고, 저항정보(R_INF)에 의해 제1출력버퍼(412_1)의 저항값이 제1저항값으로 설정되는 경우 제1스위칭부(810) 및 제2스위칭부(820)가 활성화되고, 제3스위칭부(810) 및 제4스위칭부(820)는 비활성화될 수 있다. 출력노드(O)로 '하이'를 출력하는 경우 제1스위칭부(810)가 턴온되고, 출력노드(O)는 전원전압(VDD)으로 풀업 구동되고, 출력노드(O)로 '로우'를 출력하는 경우 제2스위칭부(820)가 턴온되고, 출력노드(O)는 기저전압(VSS)으로 풀다운 구동될 수 있다.
출력신호(OUT)가 활성화되고, 저항정보(R_INF)에 의해 제1출력버퍼(412_1)의 저항값이 제2저항값으로 설정되는 경우 제3스위칭부(830) 및 제4스위칭부(840)가 활성화되고, 제1스위칭부(810) 및 제2스위칭부(820)는 비활성화될 수 있다. 출력노드(O)로 '하이'를 출력하는 경우 제3스위칭부(830)가 턴온되고, 출력노드(O)는 전원전압(VDD)으로 풀업 구동되고, 출력노드(O)로 '로우'를 출력하는 경우 제4스위칭부(840)가 턴온되고, 출력노드(O)는 기저전압(VSS)으로 풀다운 구동될 수 있다.
출력버퍼(OB) 이외의 출력 버퍼들(412_1, 412_2, 422_1, 422_2)도 도 8에 도시된 바와 동일하게 구성되고, 도 8의 설명에서 상술한 바와 같이 동작할 수 이있다. 출력 버퍼의 구성 및 동작은 설정하고자 하는 목표 저항값에 따라 다르게 설계될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (25)

  1. 제1패드, 제2패드 및 제1테스트 입력 패드를 포함하고, 상기 제1테스트 입력 패드를 통해 직렬로 입력된 데이터를 저장하고, 저장된 데이터를 상기 제1패드 및 상기 제2패드를 통해 병렬로 출력하는 제1반도체 장치;
    제3패드, 제4패드 및 제2테스트 출력 패드를 포함하고, 상기 제3패드 및 상기 제4패드를 통해 병렬로 입력된 데이터를 저장하는 제2반도체 장치;
    상기 제1패드 및 상기 제3패드를 연결하는 제1관통 비아; 및
    상기 제2패드 및 상기 제4패드를 연결하는 제2관통 비아
    를 포함하는 반도체 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제2반도체 장치는
    저장된 데이터를 상기 제2테스트 출력 패드를 통해 직렬로 출력하는 반도체 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 제1테스트 입력 패드를 통해 상기 제1반도체 장치로 입력된 데이터와 상기 제2테스트 출력 패드를 통해 상기 제2반도체 장치로부터 출력된 데이터를 비교하는 반도체 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1반도체 장치는
    제1테스트 출력 패드;
    상기 제1테스트 입력 패드로 입력된 데이터 및 상기 제1패드로 입력된 데이터 중 하나를 선택하는 제1선택부;
    상기 제1선택부에서 선택된 데이터를 저장하고, 출력하는 제1저장부;
    상기 제1저장부에서 출력된 데이터 및 제1내부회로에서 출력된 데이터 중 하나를 선택하는 제2선택부;
    상기 제1저장부에서 출력된 데이터 및 상기 제2패드로 입력된 데이터 중 하나를 선택하는 제3선택부;
    상기 제3선택부에서 선택된 데이터를 저장하고, 출력하는 제2저장부; 및
    상기 제2저장부에서 출력된 데이터 및 상기 제1내부회로에서 출력된 데이터 중 하나를 선택하는 제4선택부를 포함하고,
    상기 제2저장부에서 출력된 데이터는 상기 제1테스트 출력 패드로 전달되는 반도체 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 제1반도체 장치에 상기 제1테스트 입력 패드를 통해 입력된 데이터를 저장하는 경우, 상기 제1선택부는 상기 제1테스트 입력 패드를 통해 입력된 데이터를 선택하고, 상기 제3선택부는 상기 제1저장부에서 출력된 데이터를 선택하고,
    상기 제1반도체 장치에 저장된 데이터를 상기 제1패드 및 상기 제3패드를 통해 출력하는 경우, 상기 제2선택부는 상기 제1저장부에서 출력된 데이터를 선택하고, 상기 제4선택부는 상기 제2저장부에서 출력된 데이터를 선택하는 반도체 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 제2반도체 장치는
    제2테스트 입력 패드;
    상기 제2테스트 입력 패드로 입력된 데이터 및 상기 제3패드로 입력된 데이터 중 하나를 선택하는 제5선택부;
    상기 제5선택부에서 선택된 데이터를 저장하고, 출력하는 제3저장부;
    상기 제3저장부에서 출력된 데이터 및 제2내부회로에서 출력된 데이터 중 하나를 선택하는 제6선택부;
    상기 제3저장부에서 출력된 데이터 및 상기 제4패드로 입력된 데이터 중 하나를 선택하는 제7선택부;
    상기 제7선택부에서 선택된 데이터를 저장하고, 출력하는 제4저장부; 및
    상기 제4저장부에서 출력된 데이터 및 상기 제2내부회로에서 출력된 데이터 중 하나를 선택하는 제8선택부를 포함하고,
    상기 제4저장부에서 출력된 데이터는 상기 제2테스트 출력 패드로 전달되는 반도체 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 제2반도체 장치에 상기 제3패드 및 상기 제4패드를 통해 입력된 데이터를 저장하는 경우, 상기 제5선택부는 상기 제3패드를 통해 입력된 데이터를 선택하고, 상기 제7선택부는 상기 제4패드를 통해 입력된 데이터를 선택하고,
    상기 제2반도체 장치에 저장된 데이터를 상기 제2테스트 출력 패드를 통해 출력하는 경우, 상기 제7선택부는 상기 제4저장부에서 출력된 데이터를 선택하는 반도체 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1반도체 장치는
    데이터 입력 동작시 상기 제1패드 및 상기 제2패드로 입력된 데이터를 제1내부회로로 전달하고, 데이터 출력 동작시 상기 제1내부회로에서 전달된 데이터를 상기 제1패드 및 상기 제2패드로 출력하고,
    상기 제2반도체 장치는
    데이터 입력 동작시 상기 제3패드 및 상기 제4패드로 입력된 데이터를 제2내부회로로 전달하고, 데이터 출력 동작시 상기 제2내부회로에서 전달된 데이터를 상기 제3패드 및 상기 제4패드로 출력하는 반도체 시스템.
  9. 각각 다수의 패드를 포함하는 제1 내지 제N반도체 장치를 포함하고, 상기 제1 내지 제N반도체 장치는 적층되어 서로 인접한 반도체 장치들의 다수의 패드는 관통 비아를 통해 연결되는 반도체 시스템에 있어서,
    상기 제1반도체 장치는 테스트 입력 패드를 포함하고, 상기 테스트 입력 패드를 통해 직렬로 입력된 데이터를 저장하고, 저장된 데이터를 대응하는 다수의 패드를 통해 병렬로 출력하고,
    상기 제N반도체 장치는 테스트 출력 패드를 포함하고, 대응하는 다수의 패드를 통해 병렬로 입력된 데이터를 저장하고, 저장된 데이터를 상기 테스트 출력 패드를 통해 직렬로 출력하는 반도체 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 제N반도체 장치는
    저장된 데이터를 상기 테스트 출력 패드를 통해 직렬로 출력하는 반도체 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 테스트 입력 패드를 통해 상기 제1반도체 장치로 입력된 데이터와 상기 테스트 출력 패드를 통해 상기 제N반도체 장치로부터 출력된 데이터를 비교하는 반도체 시스템.
  12. 제1패드, 제2패드, 제1테스트 입력 패드 및 제1저항값을 갖고 출력 값에 대응하는 전압으로 상기 제1패드를 구동하는 제1출력 버퍼 및 상기 제1저항값을 갖고 출력 값에 대응하는 전압으로 상기 제2패드를 구동하는 제2출력 버퍼를 포함하고, 상기 제1테스트 입력 패드를 통해 직렬로 입력된 데이터를 저장하고, 저장된 데이터를 상기 제1패드 및 상기 제2패드를 통해 병렬로 출력하는 제1반도체 장치;
    제3패드, 제4패드, 제2테스트 입력 패드, 제2테스트 출력 패드 및 상기 제1저항값보다 큰 제2저항값을 갖고 출력 값에 대응하는 전압으로 상기 제3패드를 구동하는 제3출력 버퍼 및 상기 제2저항값을 갖고 출력 값에 대응하는 전압으로 상기 제4패드를 구동하는 제4출력 버퍼를 포함하고, 상기 제1테스트 입력 패드를 통해 입력된 데이터와 다른 데이터를 상기 제2테스트 입력 패드를 통해 직렬로 입력받아 저장하고, 저장된 데이터를 상기 제3패드 및 상기 제4패드를 통해 병렬로 출력하는 제2반도체 장치;
    상기 제1패드 및 상기 제3패드를 연결하는 제1관통 비아; 및
    상기 제2패드 및 상기 제4패드를 연결하는 제2관통 비아
    를 포함하는 반도체 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제2반도체 장치는
    저장된 데이터를 상기 제3패드 및 상기 제4패드의 전압에 대응하는 값으로 갱신하는 반도체 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 제2반도체 장치는
    저장된 데이터를 상기 제2테스트 출력 패드를 통해 직렬로 출력하는 반도체 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서,
    상기 제1테스트 입력 패드를 통해 상기 제1반도체 장치로 입력된 데이터와 상기 제2테스트 출력 패드를 통해 상기 제2반도체 장치로부터 출력된 데이터를 비교하는 반도체 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제1반도체 장치는
    제1테스트 출력 패드;
    상기 제1테스트 입력 패드로 입력된 데이터 및 상기 제1패드로 입력된 데이터 중 하나를 선택하는 제1선택부;
    상기 제1선택부에서 선택된 데이터를 저장하고, 출력하는 제1저장부;
    상기 제1저장부에서 출력된 데이터 및 제1내부회로에서 출력된 데이터 중 하나를 선택하는 제2선택부;
    상기 제1저장부에서 출력된 데이터 및 상기 제2패드로 입력된 데이터 중 하나를 선택하는 제3선택부;
    상기 제3선택부에서 선택된 데이터를 저장하고, 출력하는 제2저장부; 및
    상기 제2저장부에서 출력된 데이터 및 상기 제1내부회로에서 출력된 데이터 중 하나를 선택하는 제4선택부를 포함하고,
    상기 제2저장부에서 출력된 데이터는 상기 제1테스트 출력 패드로 전달되는 반도체 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 제1반도체 장치에 상기 제1테스트 입력 패드를 통해 입력된 데이터를 저장하는 경우, 상기 제1선택부는 상기 제1테스트 입력 패드를 통해 입력된 데이터를 선택하고, 상기 제3선택부는 상기 제1저장부에서 출력된 데이터를 선택하고,
    상기 제1반도체 장치에 저장된 데이터를 상기 제1패드 및 상기 제3패드를 통해 출력하는 경우, 상기 제2선택부는 상기 제1저장부에서 출력된 데이터를 선택하고, 상기 제4선택부는 상기 제2저장부에서 출력된 데이터를 선택하는 반도체 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 제2반도체 장치는
    상기 제2테스트 입력 패드로 입력된 데이터 및 상기 제3패드로 입력된 데이터 중 하나를 선택하는 제5선택부;
    상기 제5선택부에서 선택된 데이터를 저장하고, 출력하는 제3저장부;
    상기 제3저장부에서 출력된 데이터 및 제2내부회로에서 출력된 데이터 중 하나를 선택하는 제6선택부;
    상기 제3저장부에서 출력된 데이터 및 상기 제4패드로 입력된 데이터 중 하나를 선택하는 제7선택부;
    상기 제7선택부에서 선택된 데이터를 저장하고, 출력하는 제4저장부; 및
    상기 제4저장부에서 출력된 데이터 및 상기 제2내부회로에서 출력된 데이터 중 하나를 선택하는 제8선택부를 포함하고,
    상기 제4저장부에서 출력된 데이터는 상기 제2테스트 출력 패드로 전달되는 반도체 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서,
    상기 제2반도체 장치에 상기 제2테스트 입력 패드를 통해 입력된 데이터를 저장하는 경우, 상기 제5선택부는 상기 제2테스트 입력 패드를 통해 입력된 데이터를 선택하고, 상기 제7선택부는 상기 제3저장부에서 출력된 데이터를 선택하고,
    상기 제2반도체 장치에 저장된 데이터를 상기 제3패드 및 상기 제4패드를 통해 출력하는 경우, 상기 제6선택부는 상기 제3저장부에서 출력된 데이터를 선택하고, 상기 제8선택부는 상기 제4저장부에서 출력된 데이터를 선택하는 반도체 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서,
    상기 제2반도체 장치에 저장된 데이터를 상기 제2테스트 출력 패드를 통해 출력하는 경우, 상기 제7선택부는 상기 제4저장부에서 출력된 데이터를 선택하는 반도체 시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제1반도체 장치는
    데이터 입력 동작시 상기 제1패드 및 상기 제2패드로 입력된 데이터를 제1내부회로로 전달하고, 데이터 출력 동작시 상기 제1내부회로에서 전달된 데이터를 상기 제1패드 및 상기 제2패드로 출력하고,
    상기 제2반도체 장치는
    데이터 입력 동작시 상기 제3패드 및 상기 제4패드로 입력된 데이터를 제2내부회로로 전달하고, 데이터 출력 동작시 상기 제2내부회로에서 전달된 데이터를 상기 제3패드 및 상기 제4패드로 출력하는 반도체 시스템.
  22. 각각 다수의 패드를 포함하는 제1 내지 제N반도체 장치를 포함하고, 상기 제1 내지 제N반도체 장치는 적층되어 서로 인접한 반도체 장치들의 다수의 패드는 관통 비아를 통해 연결되는 반도체 시스템에 있어서,
    상기 제1반도체 장치는 제1테스트 입력 패드 및 제1저항값을 갖고 출력 값에 대응하는 전압으로 대응하는 다수의 패드를 구동하는 다수의 제1출력 버퍼를 포함하고, 상기 제1테스트 입력 패드를 통해 직렬로 입력된 데이터를 저장하고, 저장된 데이터를 상기 다수의 패드를 통해 병렬로 출력하고,
    상기 제N반도체 장치는 제N테스트 입력 패드, 제N테스트 출력 패드 및 상기 제1저항값보다 큰 제2저항값을 갖고 출력 값에 대응하는 전압으로 대응하는 다수의 패드를 구동하는 다수의 제N출력 버퍼를 포함하고, 상기 제1테스트 입력 패드를 통해 입력된 데이터와 다른 데이터를 상기 제N테스트 입력 패드로 입력받아 저장하고, 저장된 데이터를 상기 다수의 패드를 통해 병렬로 출력하는 반도체 시스템.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22항에 있어서,
    상기 제N반도체 장치는
    저장된 데이터를 대응하는 다수의 패드의 전압에 대응하는 값으로 갱신하는 반도체 시스템.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23항에 있어서,
    상기 제N반도체 장치는
    저장된 데이터를 상기 제N테스트 출력 패드를 통해 직렬로 출력하는 반도체 시스템.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24항에 있어서,
    상기 제1테스트 입력 패드를 통해 상기 제1반도체 장치로 입력된 데이터와 상기 제N테스트 출력 패드를 통해 상기 제N반도체 장치로부터 출력된 데이터를 비교하는 반도체 시스템.
KR1020130133532A 2013-11-05 2013-11-05 반도체 시스템 KR102103865B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020130133532A KR102103865B1 (ko) 2013-11-05 2013-11-05 반도체 시스템
US14/199,632 US9324452B2 (en) 2013-11-05 2014-03-06 Semiconductor system
TW103113276A TWI622145B (zh) 2013-11-05 2014-04-10 半導體系統
CN201410306680.XA CN104617083B (zh) 2013-11-05 2014-06-30 半导体***
US14/983,285 US9524952B2 (en) 2013-11-05 2015-12-29 Semiconductor system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130133532A KR102103865B1 (ko) 2013-11-05 2013-11-05 반도체 시스템

Publications (2)

Publication Number Publication Date
KR20150051705A KR20150051705A (ko) 2015-05-13
KR102103865B1 true KR102103865B1 (ko) 2020-04-24

Family

ID=53006373

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130133532A KR102103865B1 (ko) 2013-11-05 2013-11-05 반도체 시스템

Country Status (4)

Country Link
US (2) US9324452B2 (ko)
KR (1) KR102103865B1 (ko)
CN (1) CN104617083B (ko)
TW (1) TWI622145B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160034698A (ko) * 2014-09-22 2016-03-30 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
KR20160107685A (ko) 2015-03-05 2016-09-19 에스케이하이닉스 주식회사 반도체 시스템 및 반도체 장치의 테스트 방법
US9941020B2 (en) 2015-03-05 2018-04-10 SK Hynix Inc. Semiconductor system and method for testing semiconductor device
KR20170029927A (ko) * 2015-09-08 2017-03-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10170461B2 (en) * 2015-11-16 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. ESD hard backend structures in nanometer dimension
KR102467885B1 (ko) * 2016-01-07 2022-11-17 에스케이하이닉스 주식회사 반도체 메모리 장치
CN109860121B (zh) * 2017-11-30 2020-09-25 长鑫存储技术有限公司 一种半导体封装结构及其接口功能切换方法
US10692841B2 (en) 2018-06-27 2020-06-23 Micron Technology, Inc. Semiconductor devices having through-stack interconnects for facilitating connectivity testing
US10978137B1 (en) * 2020-02-19 2021-04-13 Nany A Technology Corporation Memory device and method of operating the same
KR20220041454A (ko) * 2020-09-25 2022-04-01 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 포함하는 프로세싱 시스템 및 이를 위한 전원 제어 회로
CN113436667B (zh) * 2021-05-11 2022-05-10 宁波宇喆电子科技有限公司 一种多模式输入的eeprom芯片

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422451B1 (ko) * 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
JP4086757B2 (ja) * 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
KR100801033B1 (ko) * 2005-11-03 2008-02-04 삼성전자주식회사 경계 스캔 회로를 이용하여 온 다이 터미네이션 회로를테스트할 수 있는 반도체 장치, 이를 구비한 테스트시스템, 및 테스트 방법
JP4891892B2 (ja) * 2007-12-27 2012-03-07 ルネサスエレクトロニクス株式会社 半導体集積回路装置とそのテスト方法
JP5448698B2 (ja) * 2009-10-09 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのテスト方法
JP2012078332A (ja) * 2009-10-09 2012-04-19 Elpida Memory Inc 半導体装置、半導体装置の試験方法、及びデータ処理システム。
KR101111444B1 (ko) * 2009-10-20 2012-02-24 (주) 와이팜 다층 구조를 갖는 집적 회로 패키지의 비아 특성화를 위한 테스트 패턴과 이를 이용한 비아 특성화 방법
KR101083675B1 (ko) * 2009-12-28 2011-11-16 주식회사 하이닉스반도체 데이터 압축 테스트 회로를 포함하는 반도체 메모리 장치
KR101751045B1 (ko) * 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
KR101212777B1 (ko) * 2011-04-27 2012-12-14 에스케이하이닉스 주식회사 반도체 집적회로의 테스트 회로 및 방법
KR101857677B1 (ko) * 2011-07-21 2018-05-14 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 신호 전달 방법
KR20130046888A (ko) 2011-10-28 2013-05-08 에스케이하이닉스 주식회사 단일 패드 리드 동작이 가능한 반도체 집적회로
KR101891163B1 (ko) * 2012-04-04 2018-08-24 에스케이하이닉스 주식회사 테스트 회로 및 이를 포함하는 반도체 장치

Also Published As

Publication number Publication date
US20150123132A1 (en) 2015-05-07
CN104617083A (zh) 2015-05-13
TW201519389A (zh) 2015-05-16
CN104617083B (zh) 2019-02-01
US9324452B2 (en) 2016-04-26
US9524952B2 (en) 2016-12-20
US20160133607A1 (en) 2016-05-12
KR20150051705A (ko) 2015-05-13
TWI622145B (zh) 2018-04-21

Similar Documents

Publication Publication Date Title
KR102103865B1 (ko) 반도체 시스템
US9134959B2 (en) Integrated circuit die stack
US8519735B2 (en) Programming the behavior of individual chips or strata in a 3D stack of integrated circuits
US8823409B2 (en) Semiconductor apparatus and method of testing and manufacturing the same
US8832511B2 (en) Built-in self-test for interposer
TWI639159B (zh) Semiconductor device
US9459318B2 (en) Semiconductor chip, stack chip including the same, and testing method thereof
WO2017142897A1 (en) Selectors on interface die for memory device
KR20150097074A (ko) 테스트 회로 및 이를 포함하는 반도체 장치
US20180350445A1 (en) High-speed data path testing techniques for non-volatile memory
US9263371B2 (en) Semiconductor device having through-silicon via
CN112562770B (zh) 具有测试电路的半导体装置
JP2011065733A (ja) 半導体メモリデバイスおよびチップ積層型の半導体デバイス
KR20150047292A (ko) 반도체 장치 및 이의 테스트 방법
CN112970109B (zh) Tsv冗余及tsv测试选择方案
CN111008089A (zh) 无源输入/输出扩展
KR20150062433A (ko) 반도체 칩의 스큐를 튜닝하는 반도체 시스템
US9859020B2 (en) Semiconductor devices
US20210193525A1 (en) Semiconductor device and test method thereof
US9502136B1 (en) Semiconductor memory and memory system using the same
JP2012003812A (ja) 半導体デバイス
JP2015170370A (ja) 半導体装置
KR20170000025A (ko) 관통 비아를 갖는 스택 칩
US9269414B2 (en) Semiconductor integrated circuit
US20080189480A1 (en) Memory configured on a common substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right