KR20170050057A - 칩 아이디(id) 발생 회로를 갖는 반도체 장치 - Google Patents

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KR20170050057A
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Abstract

칩 아이디(ID) 발생 회로들을 갖는 반도체 장치가 개시된다. 반도체 장치는 복수개의 메모리 칩들을 포함하는 멀티칩 패키지로 구성되고, 메모리 칩들 각각은 해당 메모리 칩의 칩 ID를 선택적으로 변경하는 칩 ID 발생 회로를 포함할 수 있다. 칩 ID 발생 회로는 모드 레지스터를 이용하여 해당 메모리 칩의 칩 ID를 테스트하여 결정하고, 적어도 2개 이상의 퓨즈 셋트들을 이용하여 해당 메모리 칩의 칩 ID를 선택적으로 프로그램할 수 있다. 칩 ID 발생 회로는 해당 메모리 칩이 불량 또는 사용이 종료되도록 선택되는 것으로 판별되는 경우, 해당 메모리 칩의 칩 ID 출력을 차단할 수 있다.

Description

칩 아이디(ID) 발생 회로를 갖는 반도체 장치{Semiconductor device having chip ID generartation circuit}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 적층(stack) 메모리 장치 내 메모리 칩들의 칩 ID를 플렉서블하게 재부여하는 칩 ID 발생 회로를 포함하는 멀티칩 패키지에 관한 것이다.
반도체 장치는 고성능, 고밀도, 저비용 그리고 소형화를 설계 및 제조에 있어서 목표로 한다. 단일의 패키지 안에 다수개의 칩들을 실장하는 멀티칩 패키지 기술이 개발되고 있다. 멀티칩 패키지 기술은 프로세서들과 메모리 칩들, 로직 칩들과 메모리 칩들, 또는 메모리 칩들을 단일의 패키지에 실장하는데 이용될 수 있다. 멀티칩 패키지에 동일한 타입의 메모리 칩들이 실장되면, 메모리 칩 마다 고유한 칩 ID를 갖도록 설계된다. 멀티칩 패키징 공정 후, 메모리 칩들 중 어느 하나에 불량이 발생하는 경우에 해당 멀티칩 패키지는 불량 처리된다. 이는 멀티칩 패키지 내 양품 메모리 칩들까지 아깝게 모두 버리는 것으로, 반도체 제조 수율을 떨어뜨리고 제조 비용이 증가되는 문제점을 야기한다.
본 발명의 목적은 메모리 칩들의 칩 ID를 플렉서블하게 재부여하여 제조 수율을 높이고 비용을 줄일 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 채널들의 칩 ID를 플렉서블하게 재부여하여 제조 수율을 높이고 비용을 줄일 수 있는 멀티칩 패키지를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 반도체 장치는 복수개의 칩들을 장착하고, 칩들 각각은 해당 칩의 칩 ID를 선택적으로 변경하는 칩 ID 발생 회로와, 해당 칩이 마스터 칩인지 슬레이브 칩인지를 구별하는 마스터/슬레이브 분류 회로를 포함한다.
본 발명의 실시예들에 따라, 칩 ID 발생 회로는, 해당 칩의 칩 ID를 선택적으로 프로그램하는 적어도 2개 이상의 퓨즈 셋트들을 포함하는 칩 ID 퓨즈부와, 적어도 2개 이상의 퓨즈 셋트들 중에서 선택되는 하나의 퓨즈 셋트의 출력을 해당 칩의 칩 ID로서 출력하는 칩 ID 제어 회로를 포함할 수 있다.
본 발명의 실시예들에 따라, 적어도 2개 이상의 퓨즈 셋트들은 안티-퓨즈들을 포함하는 안티-퓨즈 어레이로 구성될 수 있다.
본 발명의 실시예들에 따라, 칩 ID 발생 회로는 반도체 장치의 테스트 모드를 지원하는 모드 레지스터와 연결되고, 모드 레지스터를 이용하여 해당 칩의 칩 ID를 테스트하여 결정할 수 있다.
본 발명의 실시예들에 따라, 칩 ID 발생 회로는 모드 레지스터를 이용해서 결정된 칩 ID를 적어도 2개 이상의 퓨즈 셋트들 중 하나에 프로그램할 수 있다.
본 발명의 실시예들에 따라, 칩 ID 발생 회로는 해당 칩이 불량으로 판별되는 경우, 해당 칩의 칩 ID 출력을 차단할 수 있다.
본 발명의 실시예들에 따라, 칩 ID 발생 회로는 해당 칩이 사용이 종료되도록 선택되는 경우, 해당 칩의 칩 ID 출력을 차단할 수 있다.
본 발명의 실시예들에 따라, 마스터/슬레이브 분류 회로는 해당 칩의 외부 도전 단자와 연결되어 외부 도전 단자의 본딩 상태를 검출하고 검출 신호를 출력하는 칩 상태 검출 회로와, 검출 신호에 응답하여 해당 칩이 마스터 칩 또는 슬레이브 칩으로 동작하도록 제어하는 칩 동작 제어 회로를 포함할 수 있다.
본 발명의 실시예들에 따라, 해당 칩의 외부 도전 단자는 전원 전압 또는 접지 전압으로 본딩될 수 있다.
본 발명의 실시예들에 따라, 반도체 장치는 칩들이 적층되며 관통 전극들을 통해 전기적으로 연결되는 멀티칩 패키지일 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 멀티칩 패키지는 멀티칩 패키지의 외부 인터페이스 기능을 수행하고 메모리 칩들로 신호 분배 기능을 수행하는 메모리 버퍼와, 메모리 버퍼 상에 적층되고 관통 전극들을 통해 전기적으로 연결되고 메모리 버퍼와 독립된 인터페이스를 제공하는 채널들로 구성되는 메모리 칩들을 포함하고, 메모리 칩들 내 채널들 각각은 해당 채널에 대응되는 칩 ID를 선택적으로 변경하는 칩 ID 발생 회로를 포함한다.
본 발명의 실시예들에 따라, 칩 ID 발생 회로는, 해당 채널의 칩 ID를 선택적으로 프로그램하는 적어도 2개 이상의 퓨즈 셋트들을 포함하는 칩 ID 퓨즈부와, 적어도 2개 이상의 퓨즈 셋트들 중에서 선택되는 하나의 퓨즈 셋트의 출력을 해당 채널의 칩 ID로서 출력하는 칩 ID 제어 회로를 포함할 수 있다.
본 발명의 실시예들에 따라, 칩 ID 발생 회로는 멀티칩 패키지의 테스트 모드를 지원하는 모드 레지스터와 연결되고, 모드 레지스터를 이용하여 해당 채널의 칩 ID를 테스트하여 결정할 수 있다.
본 발명의 실시예들에 따라, 칩 ID 발생 회로는 모드 레지스터를 이용해서 결정된 해당 채널의 칩 ID를 적어도 2개 이상의 퓨즈 셋트들 중 하나에 프로그램할 수 있다.
본 발명의 실시예들에 따라, 칩 ID 발생 회로는 해당 채널이 불량 또는 사용이 종료되도록 선택되는 것으로 판별되는 경우, 해당 칩의 칩 ID 출력을 차단할 수 있다.
본 발명의 실시예들에 따른 메모리 장치는, 멀티칩 패키지 내 불량 메모리 레이어가 존재하더라도 버리지 않고, 메모리 레이어의 칩 ID를 플렉서블하게 재부여하여 멀티칩 패키지를 사용할 수 있도록 함으로써, 반도체 제조 수율을 높이고 비용을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하는 도면이다.
도 2 내지 도 4는 본 발명의 실시예들에 따라 선택적으로 칩 ID를 재부여하는 반도체 장치를 설명하는 도면들이다.
도 5는 본 발명의 실시예에 따른 칩 ID 발생 회로를 포함하는 반도체 장치를 설명하는 도면이다.
도 6 및 도 7은 도 5의 칩 ID 발생 회로를 설명하는 도면들이다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 멀티칩 패키지를 설명하는 도면들이다.
도 12는 본 발명의 실시예들에 따른 칩 ID 발생 회로를 포함하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 칩 ID 발생 회로를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 장치들 중 고용량의 DRAM은 다수개의 메모리 다이들 또는 메모리 레이어들을 포함하는 멀티칩 패키지로 구현될 수 있다. 멀티칩 패키지는 복수개의 반도체 칩들이나 다양한 종류의 반도체 칩들을 스택하여 하나의 패키지로 구현하는 반도체 패키지이다.
DRAM은 스택된 메모리 다이들과 전기적으로 연결되는 로직 다이를 더 포함할 수 있다. 로직 다이는 메모리 콘트롤러로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 메모리 다이들에 제공하는 신호 분배 기능을 제공할 수 있다. 로직 다이는 메모리 콘트롤러와의 인터페이스를 수행하고 커맨드, 어드레스, 클럭 및 데이터를 모두 버퍼링하므로, 메모리 콘트롤러와 메모리 다이들 사이의 메모리 버퍼로서 동작할 수 있다. 로직 다이와 메모리 다이들은 관통 실리콘 비아들(Through Silicon Vias, TSVs)을 통해 신호들을 서로 송수신할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하는 도면이다.
도 1을 참조하면, 반도체 장치(100)는 제1 내지 제4 다이들(110, 120, 130, 140)이 적층된 멀티칩 패키지로 구성될 수 있다. 제1 내지 제4 다이들(110, 120, 130, 140)은 관통 전극들(TSVs)을 통하여 전기적으로 서로 연결될 수 있다. 관통 전극(TSVs)은 인접한 다이들(110-140)의 전극 패드들과 전극 패드들에 접촉하는 범프들과 연결될 수 있다.
제1 내지 제4 다이들(110-140)은 동일한 타입으로 구현되며, 메모리 셀 어레이가 포함된 코어 영역을 갖는 메모리 다이라고 칭할 수 있다. 제1 내지 제4 다이들(110-140)은 코어 영역과 함께 인터페이스 영역을 포함할 수 있다. 인터페이스 영역은 반도체 장치(100)의 외부 장치 와 인터페이스 기능을 수행할 수 있다. 반도체 장치(100)는 4개의 다이들(110-140)이 적층되어 있지만, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제4 다이들(110-140)은 프로세서와 메모리 칩들, 로직 칩과 메모리 칩들 또는 버퍼 칩과 메모리 칩들과 같이 이종의 타입으로 구현될 수 있다.
제1 다이(110)는 외부 장치 예컨대, 메모리 콘트롤러와의 인터페이스 기능을 수행하고, 커맨드, 어드레스, 클럭 및 데이터를 버퍼링하여 제1 내지 제4 다이들(110-140)로 전송하는 신호 분배 기능을 수행하는 마스터 칩(MS)으로서 동작할 수 있다. 제1 다이(110)는 커맨드, 어드레스, 클럭 및 데이터에 기초하여 제1 다이(110) 내 코어 영역의 메모리 셀 어레이로/로부터 독출 및/또는 기입 동작을 수행할 수 있다.
제2 다이(120)는 제1 다이(110)에서 관통 전극들(TSVs)을 통해 전달되는 커맨드, 어드레스, 클럭 및 데이터에 기초하여 제2 다이(120) 내 코어 영역의 메모리 셀 어레이로/로부터 독출 및/또는 기입 동작을 수행할 수 있다. 제3 및 제4 다이(130, 140) 각각도 제1 및 제2 다이(110)들에서 관통 전극들(TSVs)을 통해 전달되는 커맨드, 어드레스, 클럭 및 데이터에 기초하여 해당 다이(130, 140) 내 코어 영역의 메모리 셀 어레이로/로부터 독출 및/또는 기입 동작을 수행할 수 있다. 제2 내지 제4 다이들(120-140)은 마스터 칩(MS)인 제1 다이(110)에 대항하여 슬레이브 칩(SLV)으로서 동작할 수 있다.
멀티칩 패키지(100)와 연결되는 메모리 콘트롤러는 멀티칩 패키지(110)의 제1 내지 제4 다이들(110-140)을 식별하는 방법으로써 칩 ID(CID)와 마스터/슬레이브 분류 회로를 이용할 수 있다. 메모리 콘트롤러는 칩 ID(CID)에 기초하여 제1 내지 제4 다이들(110-140)의 코어 영역들을 식별할 수 있다. 제1 내지 제4 다이들(110-140) 각각은 해당 다이의 마스터/슬레이브 분류 회로에 의해 해당 다이의 인터페이스 영역이 마스터 칩 또는 슬레이브 칩으로 기능하는지 식별될 수 있다.
실시예에 따라, 메모리 콘트롤러는 예컨대, 제1 다이(110)의 코어 영역을 CID0으로 식별하고, 제2, 제3, 그리고 제4 다이들의 코어 영역들 각각을 CID1, CID2, 그리고 CID3 순으로 식별할 수 있다. 제1 다이(110)의 인터페이스 영역은 마스터 칩으로 식별되고, 제2, 제3, 그리고 제4 다이들의 인터페이스 영역들을 슬레이브 칩들로 식별될 수 있다.
한편, 멀티칩 패키지(110)가 완제품으로 출하되기 이전에, 제1 내지 제4 다이들(110-140) 중 어느 하나가 불량이 될 수 있다. 이 경우, 불량 다이 때문에 멀티칩 패키지(110)를 불량 처리하기 보다, 불량 다이를 인식하지 않도록 해당 불량 다이의 칩 ID를 차단하고 양품 다이들에 칩 ID를 재부여하여 사용할 수 있다면, 멀티칩 패키지의 수율을 높이고 제조 비용을 줄일 수 있을 것이다. 본 발명의 실시예들에서는 멀티칩 패키지 내 제1 내지 제4 다이들(110-140)의 칩 ID를 선택적으로 재부여하는 칩 ID 발생 회로를 갖는 반도체 장치를 제안한다.
도 2 내지 도 4는 본 발명의 실시예들에 따라 선택적으로 칩 ID를 재부여하는 반도체 장치를 설명하는 도면들이다.
도 2를 참조하면, 반도체 장치(100a)는 도 1의 반도체 장치(100)와 비교하여, 제1 다이(110)의 코어 영역이 불량이고, 제3 다이(130)가 불량 칩으로 판별되면, 제1 다이(110)의 인터페이스 영역과 제2 다이(120)와 제4 다이(140) 만으로 구성되는 멀티칩 패키지를 구현할 수 있다. 제2 다이(120)의 칩 ID는 CID0으로 재부여되고, 제4 다이(140)의 칩 ID는 CID1로 재부여될 수 있다. 제1 다이(110)와 제3 다이(130)의 칩ID출력은 차단될 수 있다. 제1 다이(110)는 칩ID가 차단되더라도 메모리 콘트롤러와의 인터페이스를 수행하는 인터페이스 영역은 활성화될 수 있다. 제1 다이(110)는 마스터 칩(MS)으로서 동작할 수 있다.
도 3을 참조하면, 반도체 장치(100b)는 도 1의 반도체 장치(100)와 비교하여, 제2 다이(120)는 사용이 종료되도록 선택되고, 제3 다이(130)는 불량 칩으로 판별되면, 제1 다이(110)와 제4 다이(140) 만으로 구성되는 멀티칩 패키지를 구현할 수다. 제2 다이(120)는 불량 칩은 아니지만 반도체 장치(100b)의 제품 신뢰성을 고려하여 사용이 종료되도록 선택될 수 있다. 제1 다이(110)의 칩 ID는 처음 부여된 CID0그대로 이고, 제4 다이(140)의 칩 ID는 CID1로 재부여될 수 있다. 제2 다이(120)와 제3 다이(130)의 칩ID 출력은 차단될 수 있다.
도 4를 참조하면, 반도체 장치(100c)는 도 1의 반도체 장치(100)와 비교하여, 제3 다이(130)는 불량 칩으로 판별되면, 제1 다이(110), 제2 다이(120), 그리고 제4 다이(140) 만으로 구성되는 멀티칩 패키지를 구현할 수 있다. 제1 및 제2 다이들(110, 120)의 칩 ID들은 처음 부여된 CID0와 CID1 그대로 이고, 제4 다이(140)의 칩 ID는 CID2로 재부여될 수 있다. 제3 다이(130)의 칩ID 출력은 차단될 수 있다.
도 2 내지 도 4에서 보여준 칩 ID 재부여 방법은 도 5의 칩 ID 발생 회로들에 의해 수행될 수 있다.
도 5는 본 발명의 실시예에 따른 칩 ID 발생 회로를 포함하는 반도체 장치를 설명하는 도면이다.
도 5를 참조하면, 반도체 장치(100)에서, 제1 내지 제4 다이들(110-140) 각각은 칩 ID 발생 회로(111, 121, 131, 141)와 마스터/슬레이브 분류 회로(114, 124, 134, 144)를 포함한다.
제1 다이(110)에서, 칩 ID 발생 회로(111)는 제1 다이(110)의 칩 ID를 변경하기 위하여, 칩 ID 퓨즈부(112)와 칩 ID 제어 회로(113)를 포함할 수 있다. 칩 ID 퓨즈부(112)는 다수개의 퓨즈 셋트들을 포함하고, 다수개의 퓨즈 셋트들에 선택적으로 칩 ID를 프로그램할 수 있다. 칩 ID 제어 회로(113)는 칩 ID 퓨즈부(112)의 다수개의 퓨즈 셋트들 중에서 선택되는 퓨즈 셋트의 출력을 제1 다이(110)의 칩 ID(CID)로서 제공할 수 있다.
칩 ID 발생 회로(111)는 칩 ID 퓨즈부(112)의 다수개의 퓨즈 셋트들 중 하나에 제1 다이(110)의 칩 ID를 예컨대, CID=0으로 프로그램하고, 칩 ID 제어 회로(113)를 통하여 제1 다이(110)의 칩 ID를 CID=0으로 제공할 수 있다. 본 실시예에서, 제1 다이(110)의 칩 ID가 CID=0으로 제공되는 것은 전술한 도 1, 3, 및 4에 적용될 수 있다.
제1 다이(110)의 마스터/슬레이브 분류 회로(114)는 제1 다이(110)의 인터페이스 영역이 마스터 칩으로 동작하게끔 제1 다이(110)를 제어할 수 있다. 제1 다이(110)의 마스터/슬레이브 분류 회로(114)는 제1 다이(110)의 칩 ID에 상관없이 제1 다이(110)가 마스터 칩으로 동작하게끔 제1 다이(110)를 제어할 수 있다. 이는 전술한 도 2에 적용될 수 있다.
마스터/슬레이브 분류 회로(114)는 칩 상태 검출 회로(115)와 칩 동작 제어 회로(116)를 포함할 수 있다. 칩 상태 검출 회로(115)는 제1 다이(110)의 외부 도전 단자인 솔더 볼(510)과 연결되고, 솔더 볼(510)의 본딩 상태를 검출하고 제1 검출 신호(INT_DET1)를 출력할 수 있다. 제1 검출 신호(INT_DET1)에 의해 제1 다이(110)의 칩 상태가 결정될 수 있다.
제1 다이(110)의 솔더볼(510)이 예컨대, 전원 전압(VDD)과 연결되는 신호 배선에 본딩되어 있는 경우, 솔더 볼(510)은 로직 하이("H")로 셋팅되어 있다. 칩 상태 검출 회로(115)는 로직 하이("H")의 제1 검출 신호(INT_DET1)를 출력하고, 제1 다이(110)가 마스터 칩임을 인식할 수 있다. 칩 동작 제어 회로(116)은 로직 하이("H")의 제1 검출 신호(INT_DET1)에 응답하여 제1 다이(110)가 마스터 칩으로서 동작하도록 제어할 수 있다.
제2 다이(120)에서, 칩 ID 발생 회로(121)는 제2 다이(120)의 칩 ID를 변경하기 위하여, 칩 ID 퓨즈부(122)와 칩 ID 제어 회로(123)를 포함할 수 있다. 칩 ID 퓨즈부(122)는 다수개의 퓨즈 셋트들을 포함하고, 다수개의 퓨즈 셋트들에 선택적으로 칩 ID를 프로그램할 수 있다. 칩 ID 제어 회로(123)는 칩 ID 퓨즈부(122)의 다수개의 퓨즈 셋트들 중에서 선택되는 퓨즈 셋트의 출력을 제2 다이(120)의 칩 ID(CID)로서 제공할 수 있다.
칩 ID 발생 회로(121)는 칩 ID 퓨즈부(122)의 다수개의 퓨즈 셋트들 중 하나에 제2 다이(120)의 칩 ID를 예컨대, CID=1으로 프로그램하고, 칩 ID 제어 회로(123)를 통하여 제2 다이(120)의 칩 ID를 CID=1으로 제공할 수 있다.
실시예에 따라, 제2 다이(120)의 칩 ID가 CID=1로 제공되는 것은 전술한 도 1 및 4에 적용될 수 있다. 다른 실시예에 따라, 칩 ID 발생 회로(121)는 제2 다이(120)가 도 2처럼 칩 ID가 CID=0으로 변경되는 경우, 칩 ID 퓨즈부(122)의 다수개의 퓨즈 셋트들 중 다른 하나에 제2 다이(120)의 칩 ID를 예컨대, CID=0으로 프로그램하고, 칩 ID 제어 회로(123)를 통하여 제2 다이(120)의 칩 ID를 CID=0으로 제공할 수 있다.
제2 다이(120)의 마스터/슬레이브 분류 회로(124)는 제2 다이(120)가 슬레이브 칩으로 동작하게끔 제2 다이(120)를 제어할 수 있다. 제2 다이(120)의 마스터/슬레이브 분류 회로(124)는 제2 다이(120)의 칩 ID에 상관없이 제2 다이(120)가 슬레이브 칩으로 동작하게끔 제2 다이(120)를 제어할 수 있다.
마스터/슬레이브 분류 회로(124)는 칩 상태 검출 회로(125)와 칩 동작 제어 회로(126)를 포함할 수 있다. 칩 상태 검출 회로(125)는 제2 다이(120)의 솔더 볼(520)과 연결되고, 솔더 볼(520)의 본딩 상태를 검출하고 제2 검출 신호(INT_DET2)를 출력할 수 있다. 제2 검출 신호(INT_DET2)에 의해 제2 다이(120)의 칩 상태가 결정될 수 있다.
제2 다이(120)의 솔더볼(520)이 예컨대, 접지 전압(VSS)과 연결되는 신호 배선에 본딩되어 있는 경우, 솔더 볼(520)은 로직 로우("L")로 셋팅되어 있다. 칩 상태 검출 회로(125)는 로직 로우("L")의 제2 검출 신호(INT_DET2)를 출력하고, 제2 다이(120)가 슬레이브 칩임을 인식할 수 있다. 칩 동작 제어 회로(126)은 로직 로우("L")의 제2 검출 신호(INT_DET2)에 응답하여 제2 다이(120)가 슬레이브 칩으로서 동작하도록 제어할 수 있다.
제3 다이(130)에서, 칩 ID 발생 회로(131)는 제3 다이(130)의 칩 ID를 변경하기 위하여, 칩 ID 퓨즈부(132)와 칩 ID 제어 회로(133)를 포함할 수 있다. 칩 ID 퓨즈부(132)는 다수개의 퓨즈 셋트들을 포함하고, 다수개의 퓨즈 셋트들에 선택적으로 칩 ID를 프로그램할 수 있다. 칩 ID 제어 회로(133)는 칩 ID 퓨즈부(132)의 다수개의 퓨즈 셋트들 중에서 선택되는 퓨즈 셋트의 출력을 제3 다이(130)의 칩 ID로서 제공할 수 있다.
칩 ID 발생 회로(131)는 칩 ID 퓨즈부(132)의 다수개의 퓨즈 셋트들 중 하나에 제3 다이(130)의 칩 ID를 예컨대, CID=2로 프로그램하고, 칩 ID 제어 회로(133)를 통하여 제3 다이(130)의 칩 ID를 CID=2로 제공할 수 있다.
실시예에 따라, 제3 다이(130)의 칩 ID가 CID=2로 제공되는 것은 전술한 도 1에 적용될 수 있다. 다른 실시예에 따라, 칩 ID 발생 회로(131)는 제3 다이(130)가 도 2 내지 도 4처럼 불량 칩으로 판별되는 경우, 칩 ID 제어 회로(133)를 통하여 제3 다이(130)의 칩 ID가 제공되지 않도록 차단할 수 있다.
제3 다이(130)의 마스터/슬레이브 분류 회로(134)는 제3 다이(130)가 슬레이브 칩으로 동작하게끔 제3 다이(130)를 제어할 수 있다. 제3 다이(130)의 마스터/슬레이브 분류 회로(134)는 제3 다이(130)의 칩 ID에 상관없이 제3 다이(130)가 슬레이브 칩으로 동작하게끔 제3 다이(130)를 제어할 수 있다.
마스터/슬레이브 분류 회로(134)는 칩 상태 검출 회로(135)와 칩 동작 제어 회로(136)를 포함할 수 있다. 상태 검출 회로(135)는 제3 다이(130)의 솔더 볼(530)과 연결되고, 솔더 볼(530)의 본딩 상태를 검출하고 제3 검출 신호(INT_DET3)를 출력할 수 있다. 제3 검출 신호(INT_DET3)에 의해 제3 다이(130)의 칩 상태가 결정될 수 있다.
제3 다이(130)의 솔더볼(530)이 예컨대, 접지 전압(VSS)과 연결되는 신호 배선에 연결되어 있는 경우, 솔더 볼(530)은 로직 로우("L")로 셋팅되어 있다. 칩 상태 검출 회로(135)는 로직 로우("L")의 제3 검출 신호(INT_DET3)를 출력하고, 제3 다이(130)가 슬레이브 칩임을 인식할 수 있다. 칩 동작 제어 회로(136)은 로직 로우("L")의 제3 검출 신호(INT_DET3)에 응답하여 제3 다이(130)가 슬레이브 칩으로서 동작하도록 제어할 수 있다.
제4 다이(140)에서, 칩 ID 발생 회로(141)는 제4 다이(140)의 칩 ID를 변경하기 위하여, 칩 ID 퓨즈부(142)와 칩 ID 제어 회로(143)를 포함할 수 있다. 칩 ID 퓨즈부(142)는 다수개의 퓨즈 셋트들을 포함하고, 다수개의 퓨즈 셋트들에 선택적으로 칩 ID를 프로그램할 수 있다. 칩 ID 제어 회로(143)는 칩 ID 퓨즈부(142)의 다수개의 퓨즈 셋트들 중에서 선택되는 퓨즈 셋트의 출력을 제4 다이(140)의 칩 ID로서 제공할 수 있다.
칩 ID 발생 회로(141)는 칩 ID 퓨즈부(142)의 다수개의 퓨즈 셋트들 중 하나에 제4 다이(140)의 칩 ID를 예컨대, CID=3으로 프로그램하고, 칩 ID 제어 회로(143)를 통하여 제4 다이(140)의 칩 ID를 CID=3으로 제공할 수 있다.
실시예에 따라, 제4 다이(140)의 칩 ID가 CID=3로 제공되는 것은 전술한 도 1에 적용될 수 있다. 다른 실시예에 따라, 칩 ID 발생 회로(141)는 제4 다이(140)가 도 2및 3처럼 칩 ID가 CID=1로 변경되는 경우, 칩 ID 퓨즈부(142)의 다수개의 퓨즈 셋트들 중 다른 하나에 제4 다이(140)의 칩 ID를 예컨대, CID=1로 프로그램하고, 칩 ID 제어 회로(143)를 통하여 제4 다이(140)의 칩 ID를 CID=1으로 제공할 수 있다. 또 다른 실시예에 따라, 칩 ID 발생 회로(141)는 제4 다이(140)가 도 4처럼 칩 ID가 CID=2로 변경되는 경우, 칩 ID 퓨즈부(142)의 다수개의 퓨즈 셋트들 중 다른 하나에 제4 다이(140)의 칩 ID를 예컨대, CID=2로 프로그램하고, 칩 ID 제어 회로(143)를 통하여 제4 다이(140)의 칩 ID를 CID=2으로 제공할 수 있다.
제4 다이(140)의 마스터/슬레이브 분류 회로(144)는 제4 다이(140)가 슬레이브 칩으로 동작하게끔 제4 다이(140)를 제어할 수 있다. 제4 다이(140)의 마스터/슬레이브 분류 회로(144)는 제4 다이(140)의 칩 ID에 상관없이 제4 다이(140)가 슬레이브 칩으로 동작하게끔 제4 다이(140)를 제어할 수 있다.
마스터/슬레이브 분류 회로(144)는 칩 상태 검출 회로(145)와 칩 동작 제어 회로(146)를 포함할 수 있다. 칩 상태 검출 회로(145)는 제4 다이(140)의 솔더 볼(540)과 연결되고, 솔더 볼(540)의 본딩 상태를 검출하고 제4 검출 신호(INT_DET4)를 출력할 수 있다. 제4 검출 신호(INT_DET4)에 의해 제4 다이(140)의 칩 상태가 결정될 수 있다.
제4 다이(140)의 솔더볼(540)이 예컨대, 접지 전압(VSS)과 연결되는 신호 배선에 본딩되어 있는 경우, 솔더 볼(540)은 로직 로우("L")로 셋팅되어 있다. 칩 상태 검출 회로(145)는 로직 로우("L")의 제4 검출 신호(INT_DET4)를 출력하고, 제4 다이(140)가 슬레이브 칩임을 인식할 수 있다. 칩 동작 제어 회로(146)은 로직 로우("L")의 제4 검출 신호(INT_DET4)에 응답하여 제4 다이(140)가 슬레이브 칩으로서 동작하도록 제어할 수 있다.
제4 다이(140)는, 도 1 내지 도 4에서 설명된 바와 같이, CID=1, CID=2, CID=3 과 같은 칩 ID 재부여 동작이 필요하므로, 칩 ID 발생 회로들(111, 121, 131, 141)을 대표하여 제4 다이(140)의 칩 ID 발생 회로(141)에 대한 동작 설명이 도 6에서 제공된다. 제4 다이(140)의 칩 ID 발생 회로(141)의 동작 설명은 나머지 칩 ID 발생 회로들(111, 121, 131)에도 동일하게 적용될 수 있다.
도 6 및 도 7은 도 5의 칩 ID 발생 회로(141)를 설명하는 도면들이다. 도 6은 칩 ID 발생 회로(141)를 설명하는 블락 다이어그램이고, 도 7은 칩 ID 발생 회로(141) 내 퓨즈 셋트들을 설명하는 회로 다이어그램이다.
도 6을 참조하면, 칩 ID 발생 회로(141)는 칩 ID 퓨즈부(142)와 칩 ID 제어 회로(143)를 포함할 수 있다. 칩 ID 퓨즈부(142)는 제1 및 제2 퓨즈 셋트들(611, 612)을 포함할 수 있다. 실시예에 따라, 칩 ID 퓨즈부(142)는 다양한 수의 퓨즈 셋트들을 포함할 수 있다.
제1 및 제2 퓨즈 셋트들(611, 612) 각각은 도 7에 도시된 바와 같이, 안티-퓨즈들(712)을 포함하는 안티-퓨즈 어레이로 구성될 수 있다. 안티-퓨즈(712)는 퓨즈 소자와 반대되는 전기적 특성을 갖는 것으로서, 프로그램 되지 않은 상태에서는 높은 저항 값을 갖는 반면 프로그램 된 상태에서는 낮은 저항 값을 갖는 저항성 퓨즈 소자이다.
안티-퓨즈(712)는 일반적으로 도전체 사이에 유전체가 삽입되어 있는 형태로 구성되며, 안티-퓨즈(712) 양단의 도전체를 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴함으로써 안티-퓨즈를 프로그램한다. 프로그램의 결과, 안티-퓨즈의 양 단의 도전체가 단락되어 낮은 저항 값을 가질 수 있다.
안티-퓨즈(712)는 소스(4)와 드레인(5)이 연결된 디플리션 타입의 MOS 트랜지스터로 구성된다. 초기 상태에서, 게이트 전극(3)에 연결된 제1 노드(6)와 소스(4)와 드레인(5)에 공통으로 연결된 제2 노드(7) 사이의 저항은, 이들 사이가 게이트 산화막에 의해 분리되어 있기 때문에, 매우 크다. 이에 따라, 제1 노드(6)와 제2 노드(7) 사이는 비도통 상태이다. 예컨대, 이 상태를 프로그램 되지 않은 상태인 로직 `로우`로 설정할 수 있다.
안티 퓨즈(712)는, 제1 노드(6)와 제2 노드(7) 사이에 브레이크다운 전압을 인가함으로써 게이트 산화막을 파괴시켜, 비도통 상태에서 도통 상태로 불개변성으로(irreversibly) 바뀌어질 수 있다. 게이트 산화막이 파괴되면, 제1 노드(6)와 제2 노드(7) 사이의 저항은 낮아진다. 이 상태를 프로그램 된 상태인 로직 `하이`라고 설정할 수 있다.
다시 도 6에서, 제1 및 제2 퓨즈 셋트들(611, 612)은 안티-퓨즈들(712)을 선택적으로 프로그램하여, 제4 다이(140, 도 1)의 칩 ID를 저장할 수 있다. 제1 퓨즈 셋트(611)는 디폴트로서 제4 다이(140, 도 1)의 초기 칩 ID인 CID=3으로 프로그램될 수 있다. 제2 퓨즈 셋트(612)는 도 2 및 도 3의 제4 다이(140)의 칩 ID인 CID=1로 프로그램될 수 있다. 또는 제2 퓨즈 셋트(612)는 도 4의 제4 다이(140)의 칩 ID인 CID=2로 프로그램될 수 있다.
칩 ID 발생 회로(141)는 테스트 모드를 지원하는 모드 레지스터(TMRS, 620)와 연계하여 제4 다이(140)의 칩 ID를 결정할 수 있다. TMRS(620)는 칩 ID 퓨즈부(142)의 제1 및 제2 퓨즈 셋트들(611, 612)에 칩 ID를 프로그램하기 전에, 제4 다이(140)의 칩 ID를 테스트하는 단계에서 이용될 수 있다. 제4 다이(140)의 칩 ID를 테스트하는 단계는 칩 ID 퓨즈부(142) 내 다수개의 퓨즈 셋트들(611, 612) 중 어느 하나에 칩 ID를 재부여하기 전에 수행될 수 있고, 칩ID를 재부여한 후에도 수행될 수 있다. TMRS(620)에서 테스트되어 결정된 칩 ID가 제1 및 제2 퓨즈 셋트들(611, 612)에 프로그램될 수 있다.
칩 ID 제어 회로(143)는 선택 신호 발생부(630)와 제1 멀티플렉서(640)를 포함할 수 있다. 선택 신호 발생부(630)는 칩 ID 퓨즈부(142)의 제1 및 제2 퓨즈 셋트들(611, 612)과 TMRS(620)에서 제공되는 칩 ID들 중 하나를 선택하는 선택 신호(SEL)를 발생할 수 있다.
선택 신호 발생 회로(630)는 제1 내지 제3 신호 제공부들(631-633)과 제2 멀티플렉서(634)를 포함할 수 있다. 제1 신호 제공부(631)는 TMRS(620)에서 제공되는 칩 ID를 선택하는 제1 신호(TMRS_SEL)를 제공하고, 제2 신호 제공부(632)는 제1 퓨즈 셋트(611)에서 제공되는 칩 ID를 선택하는 제2 신호(FUSE SET0_SEL)를 제공하고, 제3 신호 제공부(633)는 제2 퓨즈 셋트(612)에서 제공되는 칩 ID를 선택하는 제3 신호(FUSE SET1_SEL)를 제공할 수 있다.
실시예에 따라, 제1 내지 제3 신호 제공부들(631-633)은 도 7의 안티 퓨즈들로 구성될 수 있다. 실시예에 따라, 칩 ID 퓨즈부(142)가 다수개의 퓨즈 셋트들로 구성되는 경우, 칩 선택 발생 회로(630)는 퓨즈 셋트들 각각에 대응하고 해당 퓨즈 셋트에서 제공되는 칩 ID를 선택하는 신호 제공부를 다수개 포함할 수 있다.
제2 멀티플렉서(634)는 제1 내지 제3 신호 제공부들(631-633)의 제1 내지 제3 신호들(TMRS_SEL, FUSE SET0_SEL, FUSE SET1_SEL) 중 하나를 선택하여 선택 신호(SEL)로서 출력할 수 있다. 제2 멀티플렉서(634)의 선택 신호(SEL)는 제1 멀티플렉서(640)로 제공될 수 있다.
제1 멀티플렉서(640)는 선택 신호(SEL)에 응답하여 칩 ID 퓨즈부(142)의 제1 및 제2 퓨즈 셋트들(611, 612)과 TMRS(620)에서 제공되는 칩 ID들 중 하나를 선택할 수 있다. 제1 및 제2 퓨즈 셋트들(611, 612)과 TMRS(620)에서 선택된 칩 ID는 제4 다이(140)의 칩 ID(CID)로서 출력될 수 있다. 실시예에 따라, 제1 멀티플렉서(640)는 제4 다이(140)가 불량 칩으로 판별되는 경우, 제4 다이(140)의 칩 ID가 제공되지 않도록 차단할 수 있다.
제1 멀티플렉서(640)에서 출력되는 제4 다이(140)의 칩 ID(CID)는 콘트롤러(600)에서 발행되는 칩 ID(CID#)와 비교될 수 있다. 비교부(602)는 콘트롤러(600)에서 발행하는 칩 ID(CID#)와 제4 다이(140)의 칩 ID(CID)를 비교하여 칩 ID매치 신호(CID_MATCH)를 발생할 수 있다. 비교부(602)는 제4 다이(140)에 포함될 수 있다. 칩 ID 매치 신호(CID_MATCH)는 콘트롤러(600)에서 발행된 칩 ID(CID#)가 제4 다이(140)의 칩 ID(CID)와 일치하는 경우 활성화되고, 제4 다이(140)는 콘트롤러(600)의 칩 ID(CID#)에 응답하여 동작될 수 있다. 실시예에 따라, 비교부(602)는 칩 ID 발생 회로(141)에 포함될 수 있다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 멀티칩 패키지를 설명하는 도면들이다. 도 8은 4 채널 인터페이스의 멀티칩 패키지를 보여주고, 도 9는 2 채널 인터페이스의 멀티칩 패키지를 보여준다. 도 10 및 도 11은 4채널 및 8 채널 인터페이스를 갖는 멀티칩 패키지의 구조를 보여준다.
도 8을 참조하면, 멀티칩 패키지(800)는 스택된 메모리 레이어들(810, 820, 830, 840)의 하단부에 메모리 버퍼(802)를 포함할 수 있다. 메모리 버퍼(802)는 메모리 콘트롤러로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 메모리 레이어들(810, 820, 830, 840)에 제공하는 신호 분배 기능을 제공할 수 있다. 메모리 버퍼(802)는 커맨드, 어드레스, 클럭 및 데이터를 모두 버퍼링하므로, 메모리 콘트롤러는 메모리 버퍼(802)의 로드(load)만을 구동함으로써 메모리 레이어들(810, 820, 830, 840)과 인터페이스할 수 있다.
메모리 버퍼(802)와 메모리 레이어들(810, 820, 830, 840)은 관통 전극들(TSVs)를 통해 신호를 서로 송수신할 수 있다. 메모리 버퍼(802)는 멀티칩 패키지(800)의 외면에 형성된 도전 수단, 예컨대 솔더 볼들(804)을 통해 외부의 메모리 컨트롤러와 통신할 수 있다.
메모리 레이어들(810, 820, 830, 840) 각각은 채널이라 불리는 다수개의 독립된 인터페이스를 구성할 수 있다. 각각의 채널(810, 820, 830, 840)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹된다(independently clocked). 제1 채널(810)의 칩 ID는 CID=0으로 식별되고, 제2 채널의 칩 ID는 CID=1로 식별될 수 있다. 제3 및 제4 채널(830, 840) 각각은 CID=2, CID=3으로 식별될 수 있다. 메모리 버퍼(802)는 멀티칩 패키지(800)가 제1 내지 제4 채널들(810-840)로 구성되는 4 채널 인터페이스로 동작되도록 설정할 수 있다.
도 9의 메모리 장치(800a)에서, 제2 채널(820)의 메모리 레이어가 불량 칩으로 판별되고, 제3 채널(830)의 메모리 레이어는 사용이 종료되도록 선택되는 경우, 메모리 버퍼(802)는 제1 채널(810)과 제4 채널(840) 만으로 구성되는 2 채널 인터페이스로 동작되도록 설정할 수 있다. 제1 채널(810)의 칩 ID는 처음 부여된 CID0그대로 이고, 제4 다이(840)의 칩 ID는 CID1로 재부여될 수 있다. 제2 채널(820)와 제3 채널(830)의 칩ID는 차단될 수 있다.
도 10의 멀티칩 패키지(800b)에서, 4개의 메모리 레이어들(810, 820, 830, 840)이 스택되어 4 채널들로 구성된다. 채널들(810-840) 각각은 전술된 도 6의 칩 ID 발생 회로(141)를 포함할 수 있다. 칩 ID 발생 회로(141)는 채널들(810-840) 각각의 칩 ID를 선택적으로 프로그램하는 적어도 2개 이상의 퓨즈 셋트들을 포함하는 칩 ID 퓨즈부(142)와, 적어도 2개 이상의 퓨즈 셋트들 중에서 선택되는 하나의 퓨즈 셋트의 출력을 해당 채널의 칩 ID로서 출력하는 칩 ID 제어 회로(143)를 포함할 수 있다.
칩 ID 발생 회로(141)는 모드 레지스터(TMRS, 도 6)와 연결되어 해당 채널(810-840)의 칩 ID를 테스트하고 결정할 수 있다. 모드 레지스터(620)에서 테스트되어 결정된 해당 채널(810-840)의 칩 ID가 칩 ID 퓨즈부(142) 내 적어도 2개 이상의 퓨즈 셋트들 중에서 선택되는 하나의 퓨즈 셋트에 프로그램될 수 있다. 칩 ID 발생 회로(141)는 해당 채널(810-840)이 불량 또는 사용이 종료되도록 선택되는 것으로 판별되는 경우, 해당 채널(810-840)의 칩 ID 출력을 차단할 수 있다.
4개의 메모리 레이어들(810, 820, 830, 840)이 스택되어 8개 채널들로 구성되는 예는 도 11에서 설명된다. 도 11의 멀티칩 패키지(800c)에서, 메모리 레이어(810, 820, 830, 840) 각각은 2 채널들(811-812, 821-822, 831-832, 841-842)로 구성될 수 있다.
8개 채널들(811-812, 821-822, 831-832, 841-842) 각각은 전술된 도 6의 칩 ID 발생 회로(141)를 포함할 수 있다. 칩 ID 발생 회로(141)는 채널들(811-812, 821-822, 831-832, 841-842) 각각의 칩 ID를 선택적으로 프로그램하는 적어도 2개 이상의 퓨즈 셋트들을 포함하는 칩 ID 퓨즈부(142)와, 적어도 2개 이상의 퓨즈 셋트들 중에서 선택되는 하나의 퓨즈 셋트의 출력을 해당 채널의 칩 ID로서 출력하는 칩 ID 제어 회로(143)를 포함할 수 있다.
칩 ID 발생 회로(141)는 모드 레지스터(TMRS, 도 6)와 연결되어 해당 채널(810-840)의 칩 ID를 테스트하고 결정할 수 있다. 모드 레지스터(TMRS)에서 테스트되어 결정된 해당 채널(811-812, 821-822, 831-832, 841-842)의 칩 ID가 칩 ID 퓨즈부(142) 내 적어도 2개 이상의 퓨즈 셋트들 중에서 선택되는 하나의 퓨즈 셋트에 프로그램될 수 있다. 칩 ID 발생 회로(141)는 해당 채널(811-812, 821-822, 831-832, 841-842)이 불량 또는 사용이 종료되도록 선택되는 것으로 판별되는 경우, 해당 채널(811-812, 821-822, 831-832, 841-842)의 칩 ID출력을 차단할 수 있다.
도 12은 본 발명의 실시예들에 따른 칩 ID 발생 회로를 포함하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 12를 참조하면, 모바일 시스템(1200)은 버스(1202)를 통하여 서로 연결되는 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 제1 메모리 장치(1230), 제2 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함할 수 있다. 제1 메모리 장치(1230)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(1240)는 비휘발성 메모리 장치로 설정될 수 있다.
실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation)시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 기입 데이터로서 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(1230)는 복수개의 메모리 칩들을 포함하는 멀티칩 패키지로 구성되고, 메모리 칩들의 칩 ID를 선택적으로 변경하는 칩 ID 발생 회로(1232)를 포함할 수 있다. 칩 ID 발생 회로(1232)는 해당 메모리 칩의 칩 ID를 선택적으로 프로그램하는 적어도 2개 이상의 퓨즈 셋트들을 포함하고, 적어도 2개 이상의 퓨즈 셋트들 중에서 선택되는 하나의 퓨즈 셋트의 출력을 해당 메모리 칩의 칩 ID로서 출력할 수 있다. 칩 ID 발생 회로(1232)는 해당 메모리 칩이 불량 또는 사용이 종료되도록 선택되는 것으로 판별되는 경우, 해당 메모리 칩의 칩 ID 출력을 차단할 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 13는 본 발명의 실시예들에 따른 칩 ID 발생 회로를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 13을 참조하면, 컴퓨터 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 메모리 장치(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨터 시스템(1300)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Unit: CPU) 일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 13에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1310)는 메모리 장치(1340)의 동작을 제어하는 메모리 콘트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 콘트롤러(1311)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 콘트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 콘트롤러(1311)를 포함하는 입출력 허브(1320)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 장치(1340)는 복수개의 메모리 칩들을 포함하는 멀티칩 패키지로 구성되고, 메모리 칩들의 칩 ID를 선택적으로 변경하는 칩 ID 발생 회로(1342)를 포함할 수 있다. 칩 ID 발생 회로(1342)는 해당 메모리 칩의 칩 ID를 선택적으로 프로그램하는 적어도 2개 이상의 퓨즈 셋트들을 포함하고, 적어도 2개 이상의 퓨즈 셋트들 중에서 선택되는 하나의 퓨즈 셋트의 출력을 해당 메모리 칩의 칩 ID로서 출력할 수 있다. 칩 ID 발생 회로(1342)는 해당 메모리 칩이 불량 또는 사용이 종료되도록 선택되는 것으로 판별되는 경우, 해당 메모리 칩의 칩 ID 출력을 차단할 수 있다.
입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1310)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 13에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1320)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 복수개의 칩들이 장착된 반도체 장치에서,
    상기 칩들 각각은,
    메모리 셀 어레이를 포함하는 코어 영역;
    외부 인터페이스를 제공하는 인터페이스 영역;
    해당 칩의 상기 코어 영역에 대하여 칩 ID를 선택적으로 변경하는 칩 ID 발생 회로; 및
    상기 해당 칩의 상기 인터페이스 영역에 대하여 마스터 칩인지 슬레이브 칩인지를 구별하는 마스터/슬레이브 분류 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 칩 ID 발생 회로는,
    상기 해당 칩의 칩 ID를 선택적으로 프로그램하는 적어도 2개 이상의 퓨즈 셋트들을 포함하는 칩 ID 퓨즈부; 및
    상기 적어도 2개 이상의 퓨즈 셋트들 중에서 선택되는 하나의 퓨즈 셋트의 출력을 상기 해당 칩의 칩 ID로서 출력하는 칩 ID 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 적어도 2개 이상의 퓨즈 셋트들은 안티-퓨즈들을 포함하는 안티-퓨즈 어레이로 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 칩 ID 발생 회로는 상기 반도체 장치의 테스트 모드를 지원하는 모드 레지스터와 연결되고, 상기 모드 레지스터를 이용하여 상기 해당 칩의 칩 ID를 테스트하여 결정하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 칩 ID 발생 회로는 상기 모드 레지스터를 이용해서 결정된 상기 칩 ID를 상기 적어도 2개 이상의 퓨즈 셋트들 중 하나에 프로그램하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 칩 ID 발생 회로는 상기 해당 칩이 불량으로 판별되는 경우, 상기 해당 칩의 칩 ID 출력을 차단하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 칩 ID 발생 회로는 상기 해당 칩이 사용이 종료되도록 선택되는 경우, 상기 해당 칩의 칩 ID 출력을 차단하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 마스터/슬레이브 분류 회로는
    상기 해당 칩의 외부 도전 단자와 연결되어 상기 외부 도전 단자의 본딩 상태를 검출하고 검출 신호를 출력하는 칩 상태 검출 회로; 및
    상기 검출 신호에 응답하여 상기 해당 칩이 상기 마스터 칩 또는 상기 슬레이브 칩으로 동작하도록 제어하는 칩 동작 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 해당 칩의 외부 도전 단자는 전원 전압 또는 접지 전압으로 본딩되는 것을 특징으로 하는 반도체 장치.
  10. 복수개의 메모리 칩들을 포함하는 멀티칩 패키지에 있어서,
    상기 멀티칩 패키지의 외부 인터페이스 기능을 수행하고, 상기 메모리 칩들로 신호 분배 기능을 수행하는 메모리 버퍼; 및
    상기 메모리 버퍼 상에 적층되고, 관통 전극들을 통해 전기적으로 연결되고, 상기 메모리 버퍼와 독립된 인터페이스를 제공하는 채널들로 구성되는 상기 메모리 칩들을 포함하고,
    상기 메모리 칩들 내 상기 채널들 각각은 해당 채널에 대응되는 칩 ID를 선택적으로 변경하는 칩 ID 발생 회로를 포함하는 멀티칩 패키지.
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