KR20160056043A - 스택 반도체 장치 및 이를 포함하는 메모리 장치 - Google Patents

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Abstract

스택 반도체 장치는 복수의 기판들, 복수의 관통 실리콘 비아들 및 구동 회로들을 포함한다. 복수의 관통 실리콘 비아들은 복수의 기판들 각각의 내부에 배치된다. 구동 회로들은 복수의 기판들 중 상부 기판의 내부에 배치되는 상부 관통 실리콘 비아들 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판의 내부에 배치되는 하부 관통 실리콘 비아들 중 제k+1 번째 관통 실리콘 비아 사이에 연결된다. 구동 회로들은 상부 기판의 내부에 배치된다. 구동 회로들은 n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상부 관통 실리콘 비아들 및 하부 관통 실리콘 비아들 사이에 연결된다. 본 발명의 실시예들에 따른 스택 반도체 장치는 상부 관통 실리콘 비아와 하부 관통 실리콘 비아 사이에 구동 회로를 배치함으로써 관통 실리콘 비아의 경로 상의 부하를 분할할 수 있다.

Description

스택 반도체 장치 및 이를 포함하는 메모리 장치{STACK SEMICONDUCTOR DEVICE AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 스택 반도체 장치 및 이를 포함하는 메모리 장치에 관한 것이다.
최근 전자 장치와 관련되는 기술의 발달에 따라서 메모리 장치의 고성능화가 진행되고 있다. 메모리 장치의 고성능화를 위해 다양한 연구들이 이루어지고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 상부 관통 실리콘 비아와 하부 관통 실리콘 비아 사이에 구동 회로를 배치함으로써 관통 실리콘 비아의 경로 상의 부하를 분할할 수 있는 스택 반도체 장치를 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 상부 관통 실리콘 비아와 하부 관통 실리콘 비아 사이에 구동 회로를 배치함으로써 관통 실리콘 비아의 경로 상의 부하를 분할할 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 스택 반도체 장치는 복수의 기판들, 복수의 관통 실리콘 비아들 및 구동 회로들을 포함한다. 상기 복수의 관통 실리콘 비아들은 상기 복수의 기판들 각각의 내부에 배치된다. 상기 구동 회로들은 상기 복수의 기판들 중 상부 기판의 내부에 배치되는 상부 관통 실리콘 비아들 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판의 내부에 배치되는 하부 관통 실리콘 비아들 중 제k+1 번째 관통 실리콘 비아 사이에 연결된다. 상기 구동 회로들은 상기 상부 기판의 내부에 배치된다. 상기 구동 회로들은 n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결된다.
예시적인 실시예에 있어서, 반도체 기판들이 스택된 개수에 해당하는 스택 수에 따라 상기 스택 반도체 장치의 동작 모드가 변동될 수 있다.
예시적인 실시예에 있어서, 상기 구동 회로들은 상기 동작 모드에 따라 변동하는 제어 신호에 기초하여 제어될 수 있다.
예시적인 실시예에 있어서, 상기 구동 회로들의 각각은 제1 입력 버퍼 및 제2 입력 버퍼를 포함할 수 있다. 상기 제1 입력 버퍼는 상기 제어 신호 중 제1 제어 신호에 기초하여 제어될 수 있다. 상기 제2 입력 버퍼는 상기 제어 신호 중 제2 제어 신호에 기초하여 제어될 수 있다.
예시적인 실시예에 있어서, 상기 제1 제어 신호가 인에이블되는 경우, 상기 제1 입력 버퍼는 상기 하부 관통 실리콘 비아를 통해서 전달되는 입력 신호를 상기 상부 관통 실리콘 비아에 제공할 수 있다.
예시적인 실시예에 있어서, 상기 제2 제어 신호가 인에이블되는 경우, 상기 제2 입력 버퍼는 상기 하부 관통 실리콘 비아를 통해서 전달되는 입력 신호를 상기 상부 기판과 연결되는 회로에 제공할 수 있다.
예시적인 실시예에 있어서, 상기 구동 회로들의 각각은 제1 출력 버퍼 및 제2 출력 버퍼를 포함한다. 상기 제1 출력 버퍼는 상기 제어 신호 중 제3 제어 신호에 기초하여 제어될 수 있다. 상기 제2 출력 버퍼는 상기 제어 신호 중 제4 제어 신호에 기초하여 제어될 수 있다.
예시적인 실시예에 있어서, 상기 제3 제어 신호가 인에이블되는 경우, 상기 제1 출력 버퍼는 상기 상부 관통 실리콘 비아를 통해서 전달되는 제1 출력 신호를 상기 하부 관통 실리콘 비아에 제공할 수 있다.
예시적인 실시예에 있어서, 상기 제4 제어 신호가 인에이블되는 경우, 상기 제2 출력 버퍼는 상기 상부 기판과 연결되는 회로를 통해서 전달되는 제2 출력 신호를 상기 하부 관통 실리콘 비아에 제공할 수 있다.
예시적인 실시예에 있어서, 상기 구동 회로들의 각각은 제1 입력 버퍼, 제2 입력 버퍼, 제1 출력 버퍼 및 제2 출력 버퍼를 포함한다. 상기 제1 입력 버퍼는 상기 제어 신호 중 제1 제어 신호에 기초하여 제어될 수 있다. 상기 제2 입력 버퍼는 상기 제어 신호 중 제2 제어 신호에 기초하여 제어될 수 있다. 상기 제1 출력 버퍼는 상기 제어 신호 중 제3 제어 신호에 기초하여 제어될 수 있다. 상기 제2 출력 버퍼는 상기 제어 신호 중 제4 제어 신호에 기초하여 제어될 수 있다.
예시적인 실시예에 있어서, 상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들이 n개의 관통 실리콘 비아들마다 배치되는 경우, 복수의 기판들의 내부에 동일한 열에 배치되는 상기 구동 회로들은 동일한 제어 신호에 기초하여 제어될 수 있다.
예시적인 실시예에 있어서, 상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들이 2개의 관통 실리콘 비아들마다 배치되고, 상기 스택 수가 4인 경우, 상기 복수의 기판들의 내부에 홀수 열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 기판과 연결되는 회로 사이에서 신호를 전달하고, 상기 복수의 기판들의 내부에 짝수 열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 관통 실리콘 비아 사이에서 신호를 전달할 수 있다.
예시적인 실시예에 있어서, 상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들이 2개의 관통 실리콘 비아들마다 배치되고, 상기 스택 수가 2인 경우, 상기 복수의 기판들의 내부에 제m (m은 자연수)열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 기판과 연결되는 회로 사이에서 신호를 전달할 수 있다.
예시적인 실시예에 있어서, 상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들이 4개의 관통 실리콘 비아들마다 배치되고, 상기 스택 수가 4인 경우, 상기 복수의 기판들의 내부에 제m (m은 자연수)열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 기판과 연결되는 회로 사이에서 신호를 전달할 수 있다.
예시적인 실시예에 있어서, 상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들이 4개의 관통 실리콘 비아들마다 배치되고, 상기 스택 수가 8인 경우, 상기 복수의 기판들의 내부에 제1 열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 기판과 연결되는 회로 사이에서 신호를 전달하고, 상기 복수의 기판들의 내부에 제2 열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 관통 실리콘 비아 사이에서 신호를 전달할 수 있다.
예시적인 실시예에 있어서, 상기 구동 회로들의 각각은 상기 구동 회로의 출력 신호를 지연하는 지연부를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 스택 반도체 장치는 상기 스택 반도체 장치의 출력 신호들 간의 출력 시간 차이를 조절하는 출력 지연부를 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 스택 반도체 장치는 기준 신호에 기초하여 상기 스택 반도체 장치의 출력 신호들을 동기화하는 출력 동기부를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이 및 스택 반도체 장치를 포함한다. 상기 메모리 셀 어레이는 데이터를 저장한다. 상기 스택 반도체 장치는 상기 메모리 셀 어레이와의 사이에서 상기 데이터를 전달한다. 상기 스택 반도체 장치는 복수의 기판들, 복수의 관통 실리콘 비아들 및 구동 회로들을 포함한다. 상기 복수의 관통 실리콘 비아들은 상기 복수의 기판들 각각의 내부에 배치된다. 상기 구동 회로들은 상기 복수의 기판들 중 상부 기판의 내부에 배치되는 상부 관통 실리콘 비아들 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판의 내부에 배치되는 하부 관통 실리콘 비아들 중 제k+1 번째 관통 실리콘 비아 사이에 연결된다. 상기 구동 회로들은 상기 상부 기판의 내부에 배치된다. 상기 구동 회로들은 n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결된다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 컨트롤러 및 메모리 장치를 포함한다. 메모리 장치는 메모리 셀 어레이 및 스택 반도체 장치를 포함한다. 상기 메모리 컨트롤러는 커맨드 및 액세스 어드레스를 제공한다. 상기 메모리 셀 어레이는 상기 커맨드 및 상기 액세스 어드레스에 상응하는 데이터를 제공한다. 상기 스택 반도체 장치는 상기 메모리 셀 어레이로부터 제공되는 상기 데이터를 전달한다. 상기 스택 반도체 장치는 복수의 기판들, 복수의 관통 실리콘 비아들 및 구동 회로들을 포함한다. 상기 복수의 관통 실리콘 비아들은 상기 복수의 기판들 각각의 내부에 배치된다. 상기 구동 회로들은 상기 복수의 기판들 중 상부 기판의 내부에 배치되는 상부 관통 실리콘 비아들 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판의 내부에 배치되는 하부 관통 실리콘 비아들 중 제k+1 번째 관통 실리콘 비아 사이에 연결된다. 상기 구동 회로들은 상기 상부 기판의 내부에 배치된다. 상기 구동 회로들은 n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결된다.
본 발명의 실시예들에 따른 스택 반도체 장치는 상부 관통 실리콘 비아와 하부 관통 실리콘 비아 사이에 구동 회로를 배치함으로써 관통 실리콘 비아의 경로 상의 부하를 분할할 수 있다.
도 1은 본 발명의 실시예들에 따른 스택 반도체 장치를 나타내는 도면이다.
도 2는 도 1의 스택 반도체 장치에 포함되는 상부 기판의 일 예를 나타내는 도면이다.
도 3은 도 1의 스택 반도체 장치에 포함되는 하부 기판의 일 예를 나타내는 도면이다.
도 4는 도 1의 스택 반도체 장치에 포함되는 구동 회로의 일 예를 나타내는 도면이다.
도 5는 도 1의 스택 반도체 장치에 포함되는 구동 회로의 다른 예를 나타내는 도면이다.
도 6은 도 1의 스택 반도체 장치에 포함되는 구동 회로의 또 다른 예를 나타내는 도면이다.
도 7은 도 1의 스택 반도체 장치에 포함되는 구동 회로들의 동작을 설명하기 위한 도면이다.
도 8은 스택 수가 2인 경우, 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이다.
도 9는 스택 수가 8인 경우, 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이다.
도 10은 스택 수가 4이고, 4개의 관통 실리콘 비아들마다 구동 회로가 배치되는 경우, 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이다.
도 11은 도 10의 스택 반도체 장치에 포함되는 상부 기판의 일 예를 나타내는 도면이다.
도 12는 도 10의 스택 반도체 장치에 포함되는 하부 기판의 일 예를 나타내는 도면이다.
도 13은 스택 수가 8이고, 4개의 관통 실리콘 비아들마다 구동 회로가 배치되는 경우, 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이다.
도 14는 도 1의 스택 반도체 장치에 포함되는 구동 회로의 또 다른 예를 나타내는 도면이다.
도 15는 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이다.
도 16은 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이다.
도 17은 도 16의 스택 반도체 장치의 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 도면이다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 스택 반도체 장치를 나타내는 도면이고, 도 2는 도 1의 스택 반도체 장치에 포함되는 상부 기판의 일 예를 나타내는 도면이고, 도 3은 도 1의 스택 반도체 장치에 포함되는 하부 기판의 일 예를 나타내는 도면이다.
도 1 내지 3을 참조하면, 스택 반도체 장치(10)는 복수의 기판들(110, 120, 130, 140), 복수의 관통 실리콘 비아들(310, 320, 330, 340) 및 구동 회로들(510, 520, 530, 540)을 포함한다. 복수의 관통 실리콘 비아들(310, 320, 330, 340)은 복수의 기판들(110, 120, 130, 140) 각각의 내부에 배치된다. 예를 들어, 복수의 기판들은 제1 내지 4 기판들(110, 120, 130, 140)을 포함할 수 있다. 제1 기판(110)은 제1 내지 16 관통 실리콘 비아들(310_1 내지 310_16)을 포함할 수 있다. 제2 기판(120)은 제1 내지 16 관통 실리콘 비아들(320_1 내지 320_16)을 포함할 수 있다. 제3 기판(130)은 제1 내지 16 관통 실리콘 비아들(330)을 포함할 수 있다. 제 4 기판(140)은 제1 내지 16 관통 실리콘 비아들(340)을 포함할 수 있다.
구동 회로들(510, 520, 530, 540)은 복수의 기판들(110, 120, 130, 140) 중 상부 기판(UST)의 내부에 배치되는 상부 관통 실리콘 비아들(UTSV) 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판(LST)의 내부에 배치되는 하부 관통 실리콘 비아들(LTSV) 중 제k+1 번째 관통 실리콘 비아 사이에 연결된다. 예를 들어, 제1 기판(110)과 제2 기판(120)의 관계에서 제1 기판(110)은 상부 기판(UST)일 수 있고, 제2 기판(120)은 하부 기판(LST)일 수 있다. 상부 기판(UST)에 포함되는 상부 관통 실리콘 비아들(UTSV)은 제1 기판(110)에 포함되는 제1 내지 16 관통 실리콘 비아들(310)일 수 있다. 하부 기판(LST)에 포함되는 하부 관통 실리콘 비아들(LTSV)은 제2 기판(120)에 포함되는 제1 내지 16 관통 실리콘 비아들(320)일 수 있다. 예를 들어, k가 1인 경우, 제1 기판(110)에 포함되는 제1 관통 실리콘 비아(310_1)와 제2 기판(120)에 포함되는 제2 관통 실리콘 비아(320_2) 사이에 구동 회로(520_1)가 연결될 수 있다. 또한, 예를 들어, 제2 기판(120)과 제3 기판(130)의 관계에서 제2 기판(120)은 상부 기판(UST)일 수 있고, 제3 기판(130)은 하부 기판(LST)일 수 있다. 이 경우, 상부 기판(UST)에 포함되는 상부 관통 실리콘 비아들(UTSV)은 제2 기판(120)에 포함되는 제1 내지 16 관통 실리콘 비아들(320)일 수 있다. 하부 기판(LST)에 포함되는 하부 관통 실리콘 비아들(LTSV)은 제3 기판(130)에 포함되는 제1 내지 16 관통 실리콘 비아들(330)일 수 있다. k가 1인 경우, 제2 기판(120)에 포함되는 제1 관통 실리콘 비아(320_1)와 제3 기판(130)에 포함되는 제2 관통 실리콘 비아 사이에 구동 회로가 연결될 수 있다.
구동 회로들(510, 520, 530, 540)은 상부 기판(UST)의 내부에 배치된다. 구동 회로들(510, 520, 530, 540)은 n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결된다. 예를 들어, 제1 기판(110)은 제1 내지 8 구동 회로들(510_1 내지 510_8)을 포함할 수 있고, 제2 기판(120)은 제1 내지 8 구동 회로들(520_1 내지 520_8)을 포함할 수 있다. 제1 기판(110)과 제2 기판(120)의 관계에서 제1 기판(110)은 상부 기판(UST)일 수 있고, 제2 기판(120)은 하부 기판(LST)일 수 있다. 상부 기판(UST)에 포함되는 상부 관통 실리콘 비아들(UTSV)은 제1 기판(110)에 포함되는 제1 내지 16 관통 실리콘 비아들(310)일 수 있다. 하부 기판(LST)에 포함되는 하부 관통 실리콘 비아들(LTSV)은 제2 기판(120)에 포함되는 제1 내지 16 관통 실리콘 비아들(320)일 수 있다. 예를 들어, k가 1이고, n 이 2인 경우, 제1 기판(110)에 포함되는 제1 관통 실리콘 비아(310_1)와 제2 기판(120)에 포함되는 제2 관통 실리콘 비아(320_2) 사이에 제1 기판(110)에 포함되는 제1 구동 회로(520_1)가 연결될 수 있다. 또한 제1 기판(110)에 포함되는 제3 관통 실리콘 비아(310_3)와 제2 기판(120)에 포함되는 제4 관통 실리콘 비아(320_4) 사이에 구동 회로(510_2)가 연결될 수 있다. 동일한 방식으로 구동 회로들은 2개의 관통 실리콘 비아들마다 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결될 수 있다.
본 발명의 실시예들에 따른 스택 반도체 장치(10)는 상부 관통 실리콘 비아(UTSV)와 하부 관통 실리콘 비아(LTSV) 사이에 구동 회로를 배치함으로써 관통 실리콘 비아의 경로 상의 부하를 분할할 수 있다.
도 4는 도 1의 스택 반도체 장치에 포함되는 구동 회로의 일 예를 나타내는 도면이다.
도 4를 참조하면, 구동 회로들(510, 520, 530, 540)의 각각(510a)은 제1 입력 버퍼(511) 및 제2 입력 버퍼(512)를 포함할 수 있다. 제1 입력 버퍼(511)는 제어 신호(CS) 중 제1 제어 신호(CS1)에 기초하여 제어될 수 있다. 제2 입력 버퍼(512)는 제어 신호(CS) 중 제2 제어 신호(CS2)에 기초하여 제어될 수 있다.
스택 반도체 장치(10)는 반도체 기판들이 스택된 개수에 해당하는 스택 수(SN)에 따라 스택 반도체 장치(10)의 동작 모드가 변동될 수 있다. 구동 회로들(510, 520, 530, 540)은 동작 모드에 따라 변동하는 제어 신호(CS)에 기초하여 제어될 수 있다. 도 7를 참조하여 후술하는 바와 같이, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520, 530, 540)이 n개의 관통 실리콘 비아들마다 배치되는 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 동일한 열에 배치되는 구동 회로들은 동일한 제어 신호(CS)에 기초하여 제어될 수 있다. 예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520, 530, 540)이 2개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 4인 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 제1 열(ROW1)에 배치되는 구동 회로들(610)은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다. 이 경우, 제1 제어 신호(CS1)는 디스에이블되고, 제2 제어 신호(CS2)는 인에이블될 수 있다. 제1 제어 신호(CS1)는 디스에이블되고, 제2 제어 신호(CS2)는 인에이블되는 경우, 제 1 열(ROW1)에 배치되는 구동 회로들(610)에 포함되는 제1 입력 버퍼(511)는 비활성화되고, 제2 입력 버퍼(512)는 활성화될 수 있다. 제1 열(ROW1)에 배치되는 구동 회로들(610)에 포함되는 제1 입력 버퍼(511)는 비활성화되고, 제2 입력 버퍼(512)는 활성화되는 경우, 제2 입력 버퍼(512)는 하부 관통 실리콘 비아(LTSV)를 통해서 전달되는 입력 신호(INS)를 상부 기판(UST)과 연결되는 회로(590)에 제공할 수 있다.
예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520, 530, 540)이 2개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 4인 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 제2 열(ROW2)에 배치되는 구동 회로들(620)은 하부 관통 실리콘 비아(LTSV)와 상부 관통 실리콘 비아(UTSV) 사이에서 신호를 전달할 수 있다. 이 경우, 제1 제어 신호(CS1)는 인에이블되고, 제2 제어 신호(CS2)는 디스에이블될 수 있다. 제1 제어 신호(CS1)는 인에이블되고, 제2 제어 신호(CS2)는 디스에이블되는 경우, 제2 열(ROW2)에 배치되는 구동 회로들(620)에 포함되는 제1 입력 버퍼(511)는 활성화되고, 제2 입력 버퍼(512)는 비활성화될 수 있다. 제 2 열(ROW2)에 배치되는 구동 회로들(620)에 포함되는 제1 입력 버퍼(511)는 활성화되고, 제2 입력 버퍼(512)는 비활성화되는 경우, 제1 입력 버퍼(511)는 하부 관통 실리콘 비아(LTSV)를 통해서 전달되는 입력 신호(INS)를 상부 관통 실리콘 비아(UTSV)에 제공할 수 있다.
예시적인 실시예에 있어서, 제1 제어 신호(CS1)가 인에이블되는 경우, 제1 입력 버퍼(511)는 하부 관통 실리콘 비아(LTSV)를 통해서 전달되는 입력 신호(INS)를 상부 관통 실리콘 비아(UTSV)에 제공할 수 있다.
예시적인 실시예에 있어서, 제2 제어 신호(CS2)가 인에이블되는 경우, 제2 입력 버퍼(512)는 하부 관통 실리콘 비아(LTSV)를 통해서 전달되는 입력 신호(INS)를 상부 기판(UST)과 연결되는 회로(590)에 제공할 수 있다.
도 5는 도 1의 스택 반도체 장치에 포함되는 구동 회로의 다른 예를 나타내는 도면이다.
도 5를 참조하면, 구동 회로들(510, 520, 530, 540)의 각각(510b)은 제1 출력 버퍼(513) 및 제2 출력 버퍼(514)를 포함한다. 제1 출력 버퍼(513)는 제어 신호(CS) 중 제3 제어 신호(CS3)에 기초하여 제어될 수 있다. 제2 출력 버퍼(514)는 제어 신호(CS) 중 제4 제어 신호(CS4)에 기초하여 제어될 수 있다.
예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520, 530, 540)이 2개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 4인 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 제1 열(ROW1)에 배치되는 구동 회로들(610)은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다. 이 경우, 제3 제어 신호(CS3)는 디스에이블되고, 제4 제어 신호(CS4)는 인에이블될 수 있다. 제3 제어 신호(CS3)는 디스에이블되고, 제4 제어 신호(CS4)는 인에이블되는 경우, 제1 열(ROW1)에 배치되는 구동 회로들(610)에 포함되는 제1 출력 버퍼(513)는 비활성화되고, 제2 출력 버퍼(514)는 활성화될 수 있다. 제1 열(ROW1)에 배치되는 구동 회로들(610)에 포함되는 제1 출력 버퍼(513)는 비활성화되고, 제2 출력 버퍼(514)는 활성화되는 경우, 제2 출력 버퍼(514)는 상부 기판(UST)과 연결되는 회로(590)를 통해서 전달되는 제2 출력 신호(OS2)를 하부 관통 실리콘 비아(LTSV)에 제공할 수 있다.
예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520, 530, 540)이 2개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 4인 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 제2 열(ROW2)에 배치되는 구동 회로들(620)은 하부 관통 실리콘 비아(LTSV)와 상부 관통 실리콘 비아(UTSV) 사이에서 신호를 전달할 수 있다. 이 경우, 제3 제어 신호(CS3)는 인에이블되고, 제4 제어 신호(CS4)는 디스에이블될 수 있다. 제3 제어 신호(CS3)는 인에이블되고, 제4 제어 신호(CS4)는 디스에이블되는 경우, 제2 열(ROW2)에 배치되는 구동 회로들(620)에 포함되는 제1 출력 버퍼(513)는 활성화되고, 제2 출력 버퍼(514)는 비활성화될 수 있다. 제 2 열(ROW2)에 배치되는 구동 회로들(620)에 포함되는 제1 출력 버퍼(513)는 활성화되고, 제2 출력 버퍼(514)는 비활성화되는 경우, 제1 출력 버퍼(513)는 상부 관통 실리콘 비아(UTSV)를 통해서 전달되는 제1 출력 신호(OS1)를 하부 관통 실리콘 비아(LTSV)에 제공할 수 있다.
예시적인 실시예에 있어서, 제3 제어 신호(CS3)가 인에이블되는 경우, 제1 출력 버퍼(513)는 상부 관통 실리콘 비아(UTSV)를 통해서 전달되는 제1 출력 신호(OS1)를 하부 관통 실리콘 비아(LTSV)에 제공할 수 있다.
예시적인 실시예에 있어서, 제4 제어 신호(CS4)가 인에이블되는 경우, 제2 출력 버퍼(514)는 상부 기판(UST)과 연결되는 회로(590)를 통해서 전달되는 제2 출력 신호(OS2)를 하부 관통 실리콘 비아(LTSV)에 제공할 수 있다.
도 6은 도 1의 스택 반도체 장치에 포함되는 구동 회로의 또 다른 예를 나타내는 도면이다.
도 6을 참조하면, 구동 회로들(510, 520, 530, 540)의 각각(510c)은 제1 입력 버퍼(511), 제2 입력 버퍼(512), 제1 출력 버퍼(513) 및 제2 출력 버퍼(514)를 포함한다. 제1 입력 버퍼(511)는 제어 신호(CS) 중 제1 제어 신호(CS1)에 기초하여 제어될 수 있다. 제2 입력 버퍼(512)는 제어 신호(CS) 중 제2 제어 신호(CS2)에 기초하여 제어될 수 있다. 제1 출력 버퍼(513)는 제어 신호(CS) 중 제3 제어 신호(CS3)에 기초하여 제어될 수 있다. 제2 출력 버퍼(514)는 제어 신호(CS) 중 제4 제어 신호(CS4)에 기초하여 제어될 수 있다.
예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520, 530, 540)이 2개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 4인 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 제1 열(ROW1)에 배치되는 구동 회로들(610)은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다. 이 경우, 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 디스에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 인에이블될 수 있다. 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 디스에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 인에이블되는 경우, 제1 열(ROW1)에 배치되는 구동 회로들(610)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 비활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 활성화될 수 있다. 제1 열(ROW1)에 배치되는 구동 회로들(610)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 비활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 활성화되는 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 제1 열(ROW1)에 배치되는 구동 회로들(610)은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다.
예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520, 530, 540)이 2개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 4인 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 제2 열(ROW2)에 배치되는 구동 회로들(620)은 하부 관통 실리콘 비아(LTSV)와 상부 관통 실리콘 비아(UTSV) 사이에서 신호를 전달할 수 있다. 이 경우, 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 인에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 디스에이블될 수 있다. 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 인에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 디스에이블되는 경우, 제2 열(ROW2)에 배치되는 구동 회로들(620)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 비활성화될 수 있다. 제 2 열(ROW2)에 배치되는 구동 회로들(620)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 비활성화되는 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 제2 열(ROW2)에 배치되는 구동 회로들(620)은 하부 관통 실리콘 비아(LTSV)와 상부 관통 실리콘 비아(UTSV) 사이에서 신호를 전달할 수 있다.
도 7은 도 1의 스택 반도체 장치에 포함되는 구동 회로들의 동작을 설명하기 위한 도면이다.
도 1 내지 3 및 도 7을 참조하면, 스택 반도체 장치(10)는 복수의 기판들(110, 120, 130, 140), 복수의 관통 실리콘 비아들(310, 320, 330, 340) 및 구동 회로들(510, 520, 530, 540)을 포함한다. 복수의 관통 실리콘 비아들(310, 320, 330, 340)은 복수의 기판들(110, 120, 130, 140) 각각의 내부에 배치된다. 구동 회로들(510, 520, 530, 540)은 복수의 기판들(110, 120, 130, 140) 중 상부 기판(UST)의 내부에 배치되는 상부 관통 실리콘 비아들(UTSV) 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판(LST)의 내부에 배치되는 하부 관통 실리콘 비아들(LTSV) 중 제k+1 번째 관통 실리콘 비아 사이에 연결된다. 구동 회로들(510, 520, 530, 540)은 상부 기판(UST)의 내부에 배치된다. 구동 회로들(510, 520, 530, 540)은 n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결된다.
예시적인 실시예에 있어서, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520, 530, 540)이 n개의 관통 실리콘 비아들마다 배치되는 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 동일한 열에 배치되는 구동 회로들은 동일한 제어 신호(CS)에 기초하여 제어될 수 있다. 예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520, 530, 540)이 2개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 4인 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 홀수 열에 배치되는 구동 회로들은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다. 복수의 기판들(110, 120, 130, 140)의 내부에 짝수 열에 배치되는 구동 회로들은 하부 관통 실리콘 비아(LTSV)와 상부 관통 실리콘 비아(UTSV) 사이에서 신호를 전달할 수 있다.
도 8은 스택 수가 2인 경우, 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이다.
도 6 및 8을 참조하면, 스택 반도체 장치(10a)는 복수의 기판들(110, 120), 복수의 관통 실리콘 비아들(310, 320) 및 구동 회로들(510, 520)을 포함한다. 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520)이 2개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 2인 경우, 복수의 기판들(110, 120)의 내부에 제m (m은 자연수)열에 배치되는 구동 회로들은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다.
예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들이 2개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 2인 경우, 복수의 기판들(110, 120)의 내부에 제1 내지 8열에 배치되는 구동 회로들(610, 620,…,680)은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다. 이 경우, 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 디스에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 인에이블될 수 있다. 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 디스에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 인에이블되는 경우, 제1 내지 8열에 배치되는 구동 회로들(610, 620,…,680)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 비활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 활성화될 수 있다. 제1 내지 8열에 배치되는 구동 회로들(610, 620,…,680)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 비활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 활성화되는 경우, 복수의 기판들(110, 120)의 내부에 제1 내지 8열에 배치되는 구동 회로들(610, 620,…,680)은 상기 하부 관통 실리콘 비아(LTSV)와 상기 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다.
도 9는 스택 수가 8인 경우, 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이다.
도 9를 참조하면, 스택 반도체 장치(10)는 복수의 기판들(110, 120,…, 180), 복수의 관통 실리콘 비아들(310, 320,…, 380) 및 구동 회로들(510, 520,…, 580)을 포함한다.
상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520,…, 580)이 n개의 관통 실리콘 비아들마다 배치되는 경우, 복수의 기판들(110, 120,…, 180)의 내부에 동일한 열에 배치되는 구동 회로들은 동일한 제어 신호(CS)에 기초하여 제어될 수 있다. 예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520,…, 580)이 2개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 8인 경우, 복수의 기판들(110, 120,…, 180)의 내부에 제1 열(ROW1)에 배치되는 구동 회로들(610)은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다. 이 경우, 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 디스에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 인에이블될 수 있다. 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 디스에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 인에이블되는 경우, 제1 열(ROW1)에 배치되는 구동 회로들(610)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 비활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 활성화될 수 있다. 제1 열(ROW1)에 배치되는 구동 회로들(610)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 비활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 활성화되는 경우, 복수의 기판들(110, 120,…, 180)의 내부에 제1 열(ROW1)에 배치되는 구동 회로들(610)은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다.
예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510, 520,…, 580)이 2개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 8인 경우, 복수의 기판들(110, 120,…, 180)의 내부에 제2 내지 4열(ROW2 내지 ROW4)에 배치되는 구동 회로들(620, 630, 640)은 하부 관통 실리콘 비아(LTSV)와 상부 관통 실리콘 비아(UTSV) 사이에서 신호를 전달할 수 있다. 이 경우, 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 인에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 디스에이블될 수 있다. 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 인에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 디스에이블되는 경우, 제2 내지 4열(ROW2 내지 ROW4)에 배치되는 구동 회로들(620, 630, 640)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 비활성화될 수 있다. 제 2 열(ROW2)에 배치되는 구동 회로들(620)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 비활성화되는 경우, 복수의 기판들(110, 120,…, 180)의 내부에 제2 열(ROW2)에 배치되는 구동 회로들(620)은 하부 관통 실리콘 비아(LTSV)와 상부 관통 실리콘 비아(UTSV) 사이에서 신호를 전달할 수 있다.
도 10은 스택 수가 4이고, 4개의 관통 실리콘 비아들마다 구동 회로가 배치되는 경우, 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이고, 도 11은 도 10의 스택 반도체 장치에 포함되는 상부 기판의 일 예를 나타내는 도면이고, 도 12는 도 10의 스택 반도체 장치에 포함되는 하부 기판의 일 예를 나타내는 도면이다.
도 10 내지 12를 참조하면, 스택 반도체 장치(10)는 복수의 기판들(110a, 120a, 130a, 140a), 복수의 관통 실리콘 비아들(310a, 320a, 330a, 340a) 및 구동 회로들(510a, 520a, 530a, 540a)을 포함한다. 복수의 관통 실리콘 비아들(310a, 320a, 330a, 340a)은 복수의 기판들(110a, 120a, 130a, 140a) 각각의 내부에 배치된다. 구동 회로들(510a, 520a, 530a, 540a)은 복수의 기판들(110a, 120a, 130a, 140a) 중 상부 기판(UST)의 내부에 배치되는 상부 관통 실리콘 비아들(UTSV) 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판(LST)의 내부에 배치되는 하부 관통 실리콘 비아들(LTSV) 중 제k+1 번째 관통 실리콘 비아 사이에 연결된다. 구동 회로들(510a, 520a, 530a, 540a)은 상부 기판(UST)의 내부에 배치된다. 구동 회로들(510a, 520a, 530a, 540a)은 n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결된다.
예시적인 실시예에 있어서, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510a, 520a, 530a, 540a)이 4개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 4인 경우, 복수의 기판들(110a, 120a, 130a, 140a)의 내부에 제m (m은 자연수)열에 배치되는 구동 회로들은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다.
예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510a, 520a, 530a, 540a)이 4개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 4인 경우, 복수의 기판들(110a, 120a, 130a, 140a)의 내부에 제1 내지 4열에 배치되는 구동 회로들은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다. 이 경우, 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 디스에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 인에이블될 수 있다. 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 디스에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 인에이블되는 경우, 제1 내지 4열에 배치되는 구동 회로들(610, 620, 630, 640)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 비활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 활성화될 수 있다. 제 1 내지 4열에 배치되는 구동 회로들에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 비활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 활성화되는 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 제1 내지 4열에 배치되는 구동 회로들(610, 620, 630, 640)은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다.
도 13은 스택 수가 8이고, 4개의 관통 실리콘 비아들마다 구동 회로가 배치되는 경우, 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이다.
도 13을 참조하면, 스택 반도체 장치(10)는 복수의 기판들(110a, 120a, 130a, 140a), 복수의 관통 실리콘 비아들(310a, 320a, 330a, 340a) 및 구동 회로들을 포함한다. 예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들이 4개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 8인 경우, 복수의 기판들(110a, 120a, 130a, 140a)의 내부에 제1 열(ROW1)에 배치되는 구동 회로들(610)은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달하고, 복수의 기판들(110a, 120a, 130a, 140a)의 내부에 제2 열(ROW2)에 배치되는 구동 회로들(620)은 하부 관통 실리콘 비아(LTSV)와 상부 관통 실리콘 비아(UTSV) 사이에서 신호를 전달할 수 있다.
예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들이 4개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 8인 경우, 복수의 기판들(110, 120, 130, 140)의 내부에 제1 열(ROW1)에 배치되는 구동 회로들(610)은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다. 이 경우, 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 디스에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 인에이블될 수 있다. 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 디스에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 인에이블되는 경우, 제1 열(ROW1)에 배치되는 구동 회로들(610)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 비활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 활성화될 수 있다. 제1 열(ROW1)에 배치되는 구동 회로들(610)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 비활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 활성화되는 경우, 복수의 기판들(110a, 120a, 130a, 140a)의 내부에 제1 열(ROW1)에 배치되는 구동 회로들(610)은 하부 관통 실리콘 비아(LTSV)와 상부 기판(UST)과 연결되는 회로(590) 사이에서 신호를 전달할 수 있다.
예를 들어, 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결되는 구동 회로들(510a, 520a, 530a, 540a)이 4개의 관통 실리콘 비아들마다 배치되고, 스택 수(SN)가 8인 경우, 복수의 기판들(110a, 120a, 130a, 140a)의 내부에 제2 열(ROW2)에 배치되는 구동 회로들(620)은 하부 관통 실리콘 비아(LTSV)와 상부 관통 실리콘 비아(UTSV) 사이에서 신호를 전달할 수 있다. 이 경우, 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 인에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 디스에이블될 수 있다. 제1 제어 신호(CS1) 및 제3 제어 신호(CS3)는 인에이블되고, 제2 제어 신호(CS2) 및 제4 제어 신호(CS4)는 디스에이블되는 경우, 제2 내지 4열에 배치되는 구동 회로들에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 비활성화될 수 있다. 제 2 열(ROW2)에 배치되는 구동 회로들(620)에 포함되는 제1 입력 버퍼(511) 및 제1 출력 버퍼(513)는 활성화되고, 제2 입력 버퍼(512) 및 제2 출력 버퍼(514)는 비활성화되는 경우, 복수의 기판들(110a, 120a, 130a, 140a)의 내부에 제2 열(ROW2)에 배치되는 구동 회로들(620)은 하부 관통 실리콘 비아(LTSV)와 상부 관통 실리콘 비아(UTSV) 사이에서 신호를 전달할 수 있다.
도 14는 도 1의 스택 반도체 장치에 포함되는 구동 회로의 또 다른 예를 나타내는 도면이고, 도 15는 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이다.
도 14를 참조하면, 구동 회로들(510, 520, 530, 540)의 각각은 제1 입력 버퍼(511) 및 제2 입력 버퍼(512)를 포함할 수 있다. 제1 입력 버퍼(511)는 제어 신호(CS) 중 제1 제어 신호(CS1)에 기초하여 제어될 수 있다. 제2 입력 버퍼(512)는 제어 신호(CS) 중 제2 제어 신호(CS2)에 기초하여 제어될 수 있다. 구동 회로들(510, 520, 530, 540)의 각각은 구동 회로의 출력 신호를 지연하는 지연부(515)를 포함할 수 있다. 지연부(515)는 구동 회로들(510, 520, 530, 540)로부터 제공되는 신호들 간의 출력 시간 차이를 조절하기 위하여 사용될 수 있다. 예를 들어, 지연부(515)는 딜레이 셀을 이용하여 구현할 수 있다.
도 15를 참조하면, 스택 반도체 장치(10)는 복수의 기판들(110, 120, 130, 140), 복수의 관통 실리콘 비아들(310, 320, 330, 340) 및 구동 회로들(510, 520, 530, 540)을 포함한다. 복수의 관통 실리콘 비아들(310, 320, 330, 340)은 복수의 기판들(110, 120, 130, 140) 각각의 내부에 배치된다. 구동 회로들(510, 520, 530, 540)은 복수의 기판들(110, 120, 130, 140) 중 상부 기판(UST)의 내부에 배치되는 상부 관통 실리콘 비아들(UTSV) 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판(LST)의 내부에 배치되는 하부 관통 실리콘 비아들(LTSV) 중 제k+1 번째 관통 실리콘 비아 사이에 연결된다. 구동 회로들(510, 520, 530, 540)은 상부 기판(UST)의 내부에 배치된다. 구동 회로들(510, 520, 530, 540)은 n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결된다.
스택 반도체 장치(10)는 스택 반도체 장치(10)의 출력 신호들(STOS) 간의 출력 시간 차이를 조절하는 출력 지연부(200)를 더 포함할 수 있다. 예를 들어 스택 반도체 장치(10)로부터 제공되는 출력 신호들(STOS)은 출력 지연부(200)에 제공될 수 있다. 출력 신호들(STOS)은 출력 지연부(200)에 제공되면, 출력 지연부(200)는 출력 신호들(STOS) 간의 시간 차이를 조절하여 출력 신호들을 정렬할 수 있다.
도 16은 본 발명의 일 실시예에 따른 스택 반도체 장치를 나타내는 도면이고, 도 17은 도 16의 스택 반도체 장치의 동작을 설명하기 위한 도면이다.
도 16 및 17을 참조하면, 스택 반도체 장치(10)는 복수의 기판들(110, 120, 130, 140), 복수의 관통 실리콘 비아들(310, 320, 330, 340) 및 구동 회로들(510, 520, 530, 540)을 포함한다. 스택 반도체 장치(10)는 기준 신호(REF)에 기초하여 스택 반도체 장치(10)의 출력 신호들을 동기화하는 출력 동기부(400)를 더 포함할 수 있다. 예를 들어 스택 반도체 장치(10)의 출력 신호들은 제1 출력 신호(STOS1) 및 제2 출력 신호(STOS2)를 포함할 수 있다. 제1 출력 신호(STOS1)가 출력 동기부(400)에 제공되는 시간과 제2 출력 신호(STOS2)가 출력 동기부(400)에 제공되는 시간은 다를 수 있다. 제1 출력 신호(STOS1)와 제2 출력 신호(STOS2)를 동기시키기 위하여 기준 신호(REF)가 사용될 수 있다. 예를 들어, 기준 신호(REF)는 메모리 컨트롤러(17)로부터 제공되는 독출 커맨드(CMD)에 기초하여 발생될 수 있다. 메모리 컨트롤러(17)로부터 독출 커맨드(CMD)가 제공되는 경우, 출력 동기부(400)는 기준 신호(REF)에 동기하여 제1 출력 신호(STOS1) 및 제2 출력 신호(STOS2)를 제공할 수 있다. 이 경우, 제1 출력 신호(STOS1) 및 제2 출력 신호(STOS2)는 독출 데이터일 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 도면이다.
도 1 내지 3 및 도 18을 참조하면, 메모리 장치(20)는 메모리 셀 어레이(15) 및 스택 반도체 장치(10)를 포함한다. 메모리 셀 어레이(15)는 데이터(DATA)를 저장한다. 스택 반도체 장치(10)는 메모리 셀 어레이(15)와의 사이에서 데이터(DATA)를 전달한다.
스택 반도체 장치(10)는 복수의 기판들(110, 120, 130, 140), 복수의 관통 실리콘 비아들(310, 320, 330, 340) 및 구동 회로들(510, 520, 530, 540)을 포함한다. 복수의 관통 실리콘 비아들(310, 320, 330, 340)은 복수의 기판들(110, 120, 130, 140) 각각의 내부에 배치된다. 예를 들어 복수의 기판들(110, 120, 130, 140)은 제1 내지 4 기판들(110, 120, 130, 140)을 포함할 수 있다. 제1 기판(110)은 제1 내지 16 관통 실리콘 비아들(310_1 내지 310_16)을 포함할 수 있다. 제2 기판(120)은 제1 내지 16 관통 실리콘 비아들(320_1 내지 320_16)을 포함할 수 있다. 제3 기판(130)은 제1 내지 16 관통 실리콘 비아들(330)을 포함할 수 있다. 제4 기판(140)은 제1 내지 16 관통 실리콘 비아들(340)을 포함할 수 있다.
구동 회로들(510, 520, 530, 540)은 복수의 기판들(110, 120, 130, 140) 중 상부 기판(UST)의 내부에 배치되는 상부 관통 실리콘 비아들(UTSV) 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판(LST)의 내부에 배치되는 하부 관통 실리콘 비아들(LTSV) 중 제k+1 번째 관통 실리콘 비아 사이에 연결된다. 예를 들어 제1 기판(110)과 제2 기판(120)의 관계에서 제1 기판(110)은 상부 기판(UST)일 수 있고, 제2 기판(120)은 하부 기판(LST)일 수 있다. 상부 기판(UST)에 포함되는 상부 관통 실리콘 비아들(UTSV)은 제1 기판(110)에 포함되는 제1 내지 16 관통 실리콘 비아들(310)일 수 있다. 하부 기판(LST)에 포함되는 하부 관통 실리콘 비아들(LTSV)은 제2 기판(120)에 포함되는 제1 내지 16 관통 실리콘 비아들(320)일 수 있다. 예를 들어, k가 1인 경우, 제1 기판(110)에 포함되는 제1 관통 실리콘 비아(310_1)와 제2 기판(120)에 포함되는 제2 관통 실리콘 비아(320_2) 사이에 구동 회로(520_1)가 연결될 수 있다. 또한, 예를 들어 제2 기판(120)과 제3 기판(130)의 관계에서 제2 기판(120)은 상부 기판(UST)일 수 있고, 제3 기판(130)은 하부 기판(LST)일 수 있다. 이 경우, 상부 기판(UST)에 포함되는 상부 관통 실리콘 비아들(UTSV)은 제2 기판(120)에 포함되는 제1 내지 16 관통 실리콘 비아들(320)일 수 있다. 하부 기판(LST)에 포함되는 하부 관통 실리콘 비아들(LTSV)은 제3 기판(130)에 포함되는 제1 내지 16 관통 실리콘 비아들(330)일 수 있다. k가 1인 경우, 제2 기판(120)에 포함되는 제1 관통 실리콘 비아(320_1)와 제3 기판(130)에 포함되는 제2 관통 실리콘 비아 사이에 구동 회로가 연결될 수 있다.
구동 회로들(510, 520, 530, 540)은 상부 기판(UST)의 내부에 배치된다. 구동 회로들(510, 520, 530, 540)은 n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결된다. 예를 들어, 제1 기판(110)은 제1 내지 8 구동 회로들(510_1 내지 510_8)을 포함할 수 있고, 제2 기판(120)은 제1 내지 8 구동 회로들(520_1 내지 520_8)을 포함할 수 있다. 제1 기판(110)과 제2 기판(120)의 관계에서 제1 기판(110)은 상부 기판(UST)일 수 있고, 제2 기판(120)은 하부 기판(LST)일 수 있다. 상부 기판(UST)에 포함되는 상부 관통 실리콘 비아들(UTSV)은 제1 기판(110)에 포함되는 제1 내지 16 관통 실리콘 비아들(310)일 수 있다. 하부 기판(LST)에 포함되는 하부 관통 실리콘 비아들(LTSV)은 제2 기판(120)에 포함되는 제1 내지 16 관통 실리콘 비아들(320)일 수 있다. 예를 들어, k가 1이고, n 이 2인 경우, 제1 기판(110)에 포함되는 제1 관통 실리콘 비아(310_1)와 제2 기판(120)에 포함되는 제2 관통 실리콘 비아(320_2) 사이에 제1 기판(110)에 포함되는 제1 구동 회로(520_1)가 연결될 수 있다. 또한 제1 기판(110)에 포함되는 제3 관통 실리콘 비아(310_3)와 제2 기판(120)에 포함되는 제4 관통 실리콘 비아(320_4) 사이에 구동 회로(510_2)가 연결될 수 있다. 동일한 방식으로 구동 회로들(510, 520, 530, 540)은 2개의 관통 실리콘 비아들마다 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결될 수 있다.
본 발명의 실시예들에 따른 스택 반도체 장치(10)는 상부 관통 실리콘 비아(UTSV)와 하부 관통 실리콘 비아(LTSV) 사이에 구동 회로를 배치함으로써 관통 실리콘 비아의 경로 상의 부하를 분할할 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 도면이다.
도 19를 참조하면, 메모리 시스템은 메모리 컨트롤러(17) 및 메모리 장치(20)를 포함한다. 메모리 장치(20)는 메모리 셀 어레이(15) 및 스택 반도체 장치(10)를 포함한다. 메모리 컨트롤러(17)는 커맨드(CMD) 및 액세스 어드레스(ADDR_A)를 제공한다. 메모리 셀 어레이(15)는 커맨드(CMD) 및 액세스 어드레스(ADDR_A)에 상응하는 데이터(DATA)를 제공한다. 스택 반도체 장치(10)는 메모리 셀 어레이(15)로부터 제공되는 데이터(DATA)를 전달한다. 스택 반도체 장치(10)는 복수의 기판들(110, 120, 130, 140), 복수의 관통 실리콘 비아들(310, 320, 330, 340) 및 구동 회로들(510, 520, 530, 540)을 포함한다. 복수의 관통 실리콘 비아들(310, 320, 330, 340)은 복수의 기판들(110, 120, 130, 140) 각각의 내부에 배치된다. 구동 회로들(510, 520, 530, 540)은 복수의 기판들(110, 120, 130, 140) 중 상부 기판(UST)의 내부에 배치되는 상부 관통 실리콘 비아들(UTSV) 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판(LST)의 내부에 배치되는 하부 관통 실리콘 비아들(LTSV) 중 제k+1 번째 관통 실리콘 비아 사이에 연결된다. 구동 회로들(510, 520, 530, 540)은 상부 기판(UST)의 내부에 배치된다. 구동 회로들(510, 520, 530, 540)은 n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상부 관통 실리콘 비아들(UTSV) 및 하부 관통 실리콘 비아들(LTSV) 사이에 연결된다. 본 발명의 실시예들에 따른 스택 반도체 장치(10)는 상부 관통 실리콘 비아(UTSV)와 하부 관통 실리콘 비아(LTSV) 사이에 구동 회로를 배치함으로써 관통 실리콘 비아의 경로 상의 부하를 분할할 수 있다.
도 20는 본 발명의 실시예들에 따른 메모리 시스템을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 모바일 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 이미지 센서(760), 디스플레이 디바이스(740) 및 파워 서플라이(750)를 포함할 수 있다. 모바일 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 저장 장치(730) 및 디스플레이 장치(740)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(720)는 모바일 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(720)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 모바일 시스템(700)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(750)는 모바일 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(760)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(710)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(710)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
모바일 시스템(700)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 모바일 시스템(700)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 모바일 시스템(700)은 본원발명의 실시예들에 따른 메모리 시스템을 이용하는 모든 모바일 시스템으로 해석되어야 할 것이다. 예를 들어, 모바일 시스템(700)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
본 발명에 따른 어드레스 정렬기(10)를 사용하면, 칩 셀렉트 신호(CS)에 기초하여 생성되는 정렬 클럭 신호(PCS_CLK)에 동기하여 복수의 어드레스들(ADDRS)을 정렬함으로써 어드레스 정렬기(10)를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들과 복수의 메모리 장치들의 동작들을 전반적으로 관리하는 버퍼 칩을 포함할 수 있다. 복수의 메모리 장치들 각각은 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치들 각각은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다. 메모리 모듈(840)에 포함되는 버퍼 칩은 도 3의 버퍼칩(300)과 같이 구성되어 도 4와 같은 메모리 관리부(310)를 포함하여 복수의 메모리 장치들의 동작을 전반적으로 관리할 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다.
입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명의 실시예들에 따른 스택 반도체 장치는 상부 관통 실리콘 비아와 하부 관통 실리콘 비아 사이에 구동 회로를 배치함으로써 관통 실리콘 비아의 경로 상의 부하를 분할할 수 있어 스택 반도체 장치를 사용하는 메모리 장치에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 기판들;
    상기 복수의 기판들 각각의 내부에 배치되는 복수의 관통 실리콘 비아들; 및
    상기 복수의 기판들 중 상부 기판의 내부에 배치되는 상부 관통 실리콘 비아들 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판의 내부에 배치되는 하부 관통 실리콘 비아들 중 제k+1 번째 관통 실리콘 비아 사이에 연결되고, 상기 상부 기판의 내부에 배치되고, n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들을 포함하는 스택 반도체 장치.
  2. 제1 항에 있어서,
    반도체 기판들이 스택된 개수에 해당하는 스택 수에 따라 상기 스택 반도체 장치의 동작 모드가 변동하고,
    상기 구동 회로들은 상기 동작 모드에 따라 변동하는 제어 신호에 기초하여 제어되는 것을 특징으로 하는 스택 반도체 장치.
  3. 제2 항에 있어서, 상기 구동 회로들의 각각은,
    상기 제어 신호 중 제1 제어 신호에 기초하여 제어되는 제1 입력 버퍼; 및
    상기 제어 신호 중 제2 제어 신호에 기초하여 제어되는 제2 입력 버퍼를 포함하고,
    상기 제1 제어 신호가 인에이블되는 경우, 상기 제1 입력 버퍼는 상기 하부 관통 실리콘 비아를 통해서 전달되는 입력 신호를 상기 상부 관통 실리콘 비아에 제공하고,
    상기 제2 제어 신호가 인에이블되는 경우, 상기 제2 입력 버퍼는 상기 하부 관통 실리콘 비아를 통해서 전달되는 입력 신호를 상기 상부 기판과 연결되는 회로에 제공하는 것을 특징으로 하는 스택 반도체 장치.
  4. 제2 항에 있어서, 상기 구동 회로들의 각각은,
    상기 제어 신호 중 제3 제어 신호에 기초하여 제어되는 제1 출력 버퍼; 및
    상기 제어 신호 중 제4 제어 신호에 기초하여 제어되는 제2 출력 버퍼를 포함하고,
    상기 제3 제어 신호가 인에이블되는 경우, 상기 제1 출력 버퍼는 상기 상부 관통 실리콘 비아를 통해서 전달되는 제1 출력 신호를 상기 하부 관통 실리콘 비아에 제공하고,
    상기 제4 제어 신호가 인에이블되는 경우, 상기 제2 출력 버퍼는 상기 상부 기판과 연결되는 회로를 통해서 전달되는 제2 출력 신호를 상기 하부 관통 실리콘 비아에 제공하는 것을 특징으로 하는 스택 반도체 장치.
  5. 제2 항에 있어서, 상기 구동 회로들의 각각은,
    상기 제어 신호 중 제1 제어 신호에 기초하여 제어되는 제1 입력 버퍼;
    상기 제어 신호 중 제2 제어 신호에 기초하여 제어되는 제2 입력 버퍼;
    상기 제어 신호 중 제3 제어 신호에 기초하여 제어되는 제1 출력 버퍼; 및
    상기 제어 신호 중 제4 제어 신호에 기초하여 제어되는 제2 출력 버퍼를 포함하는 것을 특징으로 하는 스택 반도체 장치.
  6. 제2 항에 있어서,
    상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들이 n개의 관통 실리콘 비아들마다 배치되는 경우,
    상기 복수의 기판들의 내부에 동일한 열에 배치되는 상기 구동 회로들은 동일한 제어 신호에 기초하여 제어되는 것을 특징으로 하는 스택 반도체 장치.
  7. 제6 항에 있어서,
    상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들이 2개의 관통 실리콘 비아들마다 배치되고, 상기 스택 수가 2인 경우,
    상기 복수의 기판들의 내부에 제m (m은 자연수)열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 기판과 연결되는 회로 사이에서 신호를 전달하고,
    상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들이 2개의 관통 실리콘 비아들마다 배치되고, 상기 스택 수가 4인 경우,
    상기 복수의 기판들의 내부에 홀수 열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 기판과 연결되는 회로 사이에서 신호를 전달하고,
    상기 복수의 기판들의 내부에 짝수 열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 관통 실리콘 비아 사이에서 신호를 전달하는 것을 특징으로 하는 스택 반도체 장치.
  8. 제6 항에 있어서,
    상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들이 4개의 관통 실리콘 비아들마다 배치되고, 상기 스택 수가 4인 경우,
    상기 복수의 기판들의 내부에 제m (m은 자연수)열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 기판과 연결되는 회로 사이에서 신호를 전달하고,
    상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들이 4개의 관통 실리콘 비아들마다 배치되고, 상기 스택 수가 8인 경우,
    상기 복수의 기판들의 내부에 제1 열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 기판과 연결되는 회로 사이에서 신호를 전달하고,
    상기 복수의 기판들의 내부에 제2 열에 배치되는 상기 구동 회로들은 상기 하부 관통 실리콘 비아와 상기 상부 관통 실리콘 비아 사이에서 신호를 전달하는 것을 특징으로 하는 스택 반도체 장치.
  9. 제1 항에 있어서,
    상기 스택 반도체 장치는,
    상기 스택 반도체 장치의 출력 신호들 간의 출력 시간 차이를 조절하는 출력 지연부; 및
    기준 신호에 기초하여 상기 스택 반도체 장치의 출력 신호들을 동기화하는 출력 동기부를 더 포함하고,
    상기 구동 회로들의 각각은,
    상기 구동 회로의 출력 신호를 지연하는 지연부를 포함하는 것을 특징으로 하는 스택 반도체 장치.
  10. 데이터를 저장하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이와의 사이에서 상기 데이터를 전달하는 스택 반도체 장치를 포함하고,
    상기 스택 반도체 장치는,
    복수의 기판들;
    상기 복수의 기판들 각각의 내부에 배치되는 복수의 관통 실리콘 비아들; 및
    상기 복수의 기판들 중 상부 기판의 내부에 배치되는 상부 관통 실리콘 비아들 중 제k (k는 자연수)번째 관통 실리콘 비아와 하부 기판의 내부에 배치되는 하부 관통 실리콘 비아들 중 제k+1 번째 관통 실리콘 비아 사이에 연결되고, 상기 상부 기판의 내부에 배치되고, n (n은 2보다 큰 자연수)개의 관통 실리콘 비아들마다 상기 상부 관통 실리콘 비아들 및 상기 하부 관통 실리콘 비아들 사이에 연결되는 구동 회로들을 포함하는 메모리 장치.
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