JP4345705B2 - メモリモジュール - Google Patents

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Description

本発明は、半導体メモリチップを有するメモリモジュールに関する。
従来、メモリＩＣチップを積み重ねたメモリモジュールが知られている（特許文献１、特許文献２参照）。
特許文献２に示すメモリモジュールは、インターポーザ基板上にＩＯ（Input / Output）チップが積み重ねられ、その上にＤＲＡＭ（Dynamic Random Access Memory）チップが複数積層されている。ＤＲＡＭチップには一方の面から他方の面に電気信号を通すための貫通電極が設けられている。ＩＯチップはインターポーザ基板を介して外部から入力される信号に対応してＤＲＡＭチップと信号およびデータの送受信を行う。その際、ＩＯチップはＤＲＡＭチップの貫通電極を介していずれのＤＲＡＭチップともデータの送受信を行うことが可能である。
特開平０６−２９１２５０号公報 特開２００４−３２７４７４号公報
特許文献２のメモリモジュールにおいては、ＩＯチップに貫通電極を設ける必要があり、ＩＯチップの製造方法に貫通電極形成のためのプロセスが必要になる。
また、ＤＲＡＭチップのデータ入出力に関して４ビットおよび８ビットなどのデータバス幅に対応してインターポーザ基板が決定されるが、そのまま組み立ててもＩＯチップにはデータバス幅の情報が伝わらない。データバス幅４ビットに対応するインターポーザ基板を用いているにもかかわらず、ＩＯチップが初めにデータバス幅８ビットとして設定されていると、ＩＯチップはインターポーザ基板を介してデータバス幅８ビットのデータを出力しようとする。このような問題を防ぐためには、データバス幅に対応してインターポーザ基板とともにＩＯチップも取り替えなければならず、製造コストが高くなってしまう。
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、メモリチップの機種に対応して動作を切換可能なメモリモジュールを提供することを目的とする。
上記目的を達成するための本発明のメモリモジュールは、情報を格納するためのメモリコアチップと該メモリコアチップのデータの入出力を制御するインターフェースチップと該インターフェースチップと外部との間で前記データを送受信するインターポーザチップとを有するメモリモジュールにおいて、
前記メモリコアチップは、
前記インターフェースチップと前記インターポーザチップとの間に設けられ、該インターフェースチップおよび該インターポーザチップを電気的に接続するための中継配線を有し、
前記インターポーザチップは、
前記メモリコアチップの機種情報を前記中継配線を介して前記インターフェースチップに送出し、
前記インターフェースチップは、
前記インターポーザチップから受信する前記機種情報に対応して前記メモリコアチップを制御することを特徴とするものである。
本発明では、インターポーザチップからメモリコアチップの中継配線を介して機種情報がインターフェースチップに入力されるため、インターフェースチップはメモリコアチップの機種に対応して制御することが可能となる。
本発明では、インターポーザチップからの機種情報によりインターフェースチップはメモリコアの機種に対応して制御することが可能となる。そのため、メモリコアチップの機種に対応してインターポーザチップを替える際にインターフェースチップを取り替える必要がなく、メモリモジュールの製造コストが高くなることを防げる。
本発明のメモリモジュールは、入出力を制御するインターフェースチップおよびインターポーザチップでメモリチップを挟む構造で、メモリチップの機種についての情報をインターポーザチップがインターフェースチップに送出することを特徴とする。
本実施例のメモリモジュールの構成について説明する。本実施例では、メモリをシンクロナスのＤＲＡＭとする。
図１は本実施例のメモリモジュールの一構成例を説明するための断面模式図である。
図１に示すように、本実施例のメモリモジュールは、情報を格納するためのメモリコアチップ１０ａ〜１０ｄと、外部と信号を送受信するためのインターポーザチップ４０と、インターポーザチップ４０から受信する制御信号に対応してメモリコアチップ１０ａ〜１０ｄとのデータの送受信を制御するインターフェースチップ３０とを有する。インターポーザチップ４０には、外部と電気的に接続するための端子となる半田ボール４２と、半田ボール４２とメモリコアチップ１０とを電気的に接続するための配線４４およびバンプ４３とが設けられている。なお、メモリコアチップの積層数は何層であってもよいが、本実施例では４層とする。また、以下では、メモリコアチップ１０ａ〜１０ｄに共通する内容については、符号１０を用いるものとする。
図１に示すように、メモリコアチップ１０には上層チップおよび下層チップ間で信号およびデータの送受信を可能にするための貫通電極１２が設けられている。貫通電極１２には、メモリコアチップ１０の内部回路に接続されていないものと接続されているものとの２種類がある。
メモリコアチップ１０の内部回路に接続されていない貫通電極１２は、インターポーザチップ４０とインターフェースチップ３０とを電気的に接続するための配線として機能する。図１に示す入出力信号線５２は外部との制御信号およびデータの入出力のための信号線である。この入出力信号線５２の貫通電極１２は、メモリコアチップ１０の内部回路とは接続されていない。また、本実施例のメモリモジュールには、データバス幅の種類の情報である機種情報をインターフェースチップ３０に通知するための機種情報信号線６０が設けられている。本実施例では、３本の信号線を機種情報信号線６０に用いている。機種情報信号線６０の貫通電極１２も、その目的からメモリコアチップ１０の内部回路とは接続されていない。この場合の貫通電極１２はインターフェースチップ３０およびインターポーザチップ４０の間で信号およびデータを中継するための配線として機能する。
一方、メモリコアチップ１０の内部回路に接続される貫通電極１２は、外部と内部回路との間でやり取りされる信号およびデータを他のチップに伝送する役目を果たす。図１に示すメモリコア共通線５４は、インターフェースチップ３０とメモリコアチップ１０との間で信号およびデータを送受信するための配線である。そのため、メモリコア共通線５４の貫通電極１２は自チップの内部回路と接続されている。また、図１に示す電源線５６と接地電位線５８の貫通電極１２はメモリコアチップ１０の内部回路と接続されており、それぞれの電位が上層のチップと自チップの内部回路に印加される。メモリコア共通線の中には、符号５４ａ、５４ｂに示す信号線のように、インターポーザ４０の半田ボール４２とは接続されず、配線４４ｒでメモリコア共通線同士が接続されているところもある。メモリコア共通線５４ａ、５４ｂは、これらのうち一方の信号線を介してインターフェースチップ３０から出力された信号をもう一方の信号線を介してインターフェースチップ３０に戻す役目を果たしている。このようなメモリコア共通線５４ａ、５４ｂの用途については後述する。
なお、図１では、インターフェースチップ３０およびメモリコアチップ１０の内部回路の構成について図に示すことを省略している。また、入出力信号線５２、メモリコア共通線５４、電源線５６および接地電位線５８は図１に示す本数に限られない。また、インターポーザチップ４０内の配線４４としてその一部を図１に示している。以下に、各チップの構成について詳細に説明する。
インターフェースチップ３０は、メモリコアチップ１０に格納するデータを制御するＡＳＩＣ（Application Specific Integrated Circuit）である。インターフェースチップ３０は、その構成例に相当するＩＯチップが特許文献２に開示されているため、その構成についての詳細な説明を省略する。
インターフェースチップ３０には、メモリコアチップ１０の貫通電極１２と電気的に接続するための内部用端子となるバンプ３２が貫通電極位置に対応して設けられている。インターフェースチップ３０の回路形成面がメモリコアチップ１０ａの回路形成面側になるようにして、インターフェースチップ３０がメモリコアチップ１０ａに積層されている。
インターフェースチップ３０は、機種情報に対応するデータバス幅の種類の情報が予め格納されている。そのため、機種情報信号線６０を介して受信する信号が示す機種情報に対応するデータバス幅でメモリコアチップ１０にアクセスすることが可能である。本実施例では、対応可能なデータバス幅が４ビット、８ビットおよび１６ビットとする。以下では、それぞれのデータバス幅に対応する機種を「×４品」、「×８品」および「×１６品」と称する。そして、インターフェースチップ３０は、機種情報信号線６０の信号が示す機種情報が「１，１，１」であるとメモリコアチップ１０を機種「×４品」と認識する。同様にして、機種情報が「１，１，０」であるとメモリコアチップ１０を機種「×８品」と認識し、機種情報が「１，０，０」であると機種「×１６品」と認識する。
図２はインターフェースチップのメモリコアチップとの信号の送受信を説明するための図である。
図２に示すＣＫ信号は信号処理のタイミングの基準となるクロック（Clock）信号である。ＣＯＭ信号はメモリコアチップ１０へのコマンドとして扱われるＲＡＳ（Row Address Strobe）、ＣＡＳ（Column Address Strobe）、ＷＥ（Write Enable）およびＣＫＥ（Clock Enable）の４信号である。ＡＤＤ信号はアドレスを指定するための信号である。ＤＱ信号は入出力されるデータの信号である。データ入出力の信号線の数がＤＱ幅に相当する。Ｓｙｎｃ信号はＣＫ信号と同期をとるための信号である。Ｓｙｎｃ信号は外部からの信号とのタイミング制御に用いられるため、この信号はメモリコアチップ１０には入力されない。ＣＳ（チップセレクト）信号は、複数のメモリコアチップのうち所定のメモリコアチップを動作状態にするための信号である。
また、インターフェースチップ３０には、メモリコアチップ１０毎に異なるＩＤ（Identification）回路２４を識別するためのＩＤ認識制御部２２が設けられ、ＩＤ認識制御部２２はＣＳ信号に対応してメモリコアチップ１０を識別する。インターフェースチップ３０は、メモリコアチップ１０の段数や各メモリコアチップ１０のＩＤ回路２４を識別するために、図１に示したメモリコア共通線５４ａ、５４ｂのうちいずれか一方の信号線に信号を出力し、その結果を示す信号をもう一方の信号線から受信する。
次に、メモリコアチップ１０について説明する。
図１に示したように、メモリコアチップ１０に設けられた貫通電極１２は、メモリコアチップ１０に形成された貫通孔に埋め込まれた導電性材料１５と、導電性材料１５の上部に設けられたバンプ１３と、導電性材料１５の下部に設けられたバンプ１４とを有する。導電性材料１５はポリシリコンや金属材料で構成される。
図３はメモリコアチップの一構成例を示す平面図である。図３ではメモリコアチップの平面の一部を示す。図３に示すように、貫通電極１２はメモリセルのセルアレイ２０の周辺に５０μｍピッチで設けられている。また、チップの辺に沿って内側に５０μｍピッチで設けられている。複数の貫通電極１２のうち入出力信号線５２、電源線５６、接地電位線５８および機種情報信号線６０の一例を図３の破線部分に示す。なお、入出力信号線５２、電源線５６および接地電位線５８の位置および信号線の数は図３に示す場合に限られない。また、機種情報信号線６０の位置についても図３に示す場合に限られない。
また、メモリコアチップ１０には、図２に示したようにメモリコアチップ１０毎に異なる識別子の情報を格納したＩＤ回路２４が設けられている。本実施例では、メモリコアチップ１０は機種が「×１６品」であるものとする。
次に、インターポーザチップ４０について説明する。
図１で説明したように、半田ボール４２は外部と信号を送受信するための外部用端子であり、配線４４は電極となるバンプ４３と半田ボール４２とを接続する。半田ボールは０．５〜０．８ｍｍの所定のピッチで形成されている。また、電源線５６の半田ボール４２に外部から電源電圧が印加されることで、電源線５６を介して各チップに電源電位が印加される。同様にして、接地電位線５８の半田ボール４２がＧＮＤに接続されることで、各チップが接地電位に接続される。
また、５０μｍピッチで設けられた貫通電極１２と０．５〜０．８ｍｍの所定のピッチで設けられた半田ボール４２とがバンプ４３および配線４４を介して接続されている。そのため、インターポーザ４０はピッチと配置が異なる電極同士を接続する機能を有する。
図４は半田ボール形成面の一構成例を示す平面図である。半田ボールは上述のピッチで形成されるが、図４にはデータ入出力のためのＤＱ端子のみを示す。図４に示す半田ボール４２は、「×１６品」対応のＤＱ端子である。半田ボール４２は図１に示した配線４４を介して表側のバンプ４３に接続されている。破線で囲まれた８つの半田ボールは、「×８品」対応のＤＱ端子である。２点鎖線で囲まれた４つの半田ボールは、「×４品」対応のＤＱ端子である。
続いて、インターポーザチップ４０における機種情報信号線６０の構成について説明する。
図５は機種情報信号線をインターフェースチップに通知する方法を説明するための図である。図５ではインターポーザチップ４０の要部断面を示す。また、メモリコアチップ１０ａと１０ｄの間は図１に示した構成と同様であるため、図に示すことを省略している。本実施例では、信号線が電源電位であれば情報“１”とし、接地電位であれば情報“０”とする。電源電位であるか接地電位であるかによって１ビットの情報を構成する。
図５（ａ）に示すインターポーザチップ４０ａでは、電源線５６の半田ボール４２ａが配線４４ａを介してバンプ４３ａ、４３ｂ、４３ｃ、４３ｄと接続されている。機種情報信号線６０のバンプ４３ｂ、４３ｃ、４３ｄに電源電位が印加されているため、情報「１，１，１」がインターフェースチップ３０に入力される。インターフェースチップ３０は機種情報信号線６０の情報「１，１，１」により機種「×４品」に設定される。
図５（ｂ）に示すインターポーザチップ４０ｂでは、電源線５６の半田ボール４２ａが配線４４ｃを介してバンプ４３ａ、４３ｂ、４３ｃと接続されている。また、接地電位線５８の半田ボール４２ｂが配線４４ｄを介してバンプ４３ｄ、４３ｅと接続されている。機種情報信号線６０のバンプ４３ｂ、４３ｃに電源電位が印加され、機種情報信号線６０のバンプ４３ｄが接地電位に接続されているため、情報「１，１，０」がインターフェースチップ３０に入力される。インターフェースチップ３０は機種情報信号線６０の情報「１，１，０」により機種「×８品」に設定される。
図５（ｃ）に示すインターポーザチップ４０ｃでは、電源線５６の半田ボール４２ａが配線４４ｅを介してバンプ４３ａ、４３ｂと接続されている。また、接地電位線５８の半田ボール４２ｂが配線４４ｆを介してバンプ４３ｃ、４３ｄ、４３ｅと接続されている。機種情報信号線６０のバンプ４３ｂに電源電位が印加され、機種情報信号線６０のバンプ４３ｃ、４３ｄが接地電位に接続されているため、情報「１，０，０」がインターフェースチップ３０に入力される。インターフェースチップ３０は機種情報信号線６０の情報「１，０，０」により機種「×１６品」に設定される。なお、配線４４ａ〜４４ｆを、機種情報を設定するための設定配線と称する。
次に、本実施例のメモリモジュールの動作について簡単に説明する。
上述のインターポーザ４０ａ〜４０ｃのいずれかを用いてメモリモジュールを作製する。作製したメモリモジュールを実装することで、機種情報信号６０からの信号によりインターフェースチップ３０に入出力のデータバス幅が設定される。以下では、データの入出力は機種情報信号６０で設定されたデータバス幅で行われる。
読み出し動作は以下のような手順となる。データ読み出しの制御信号が外部から半田ボール４２を介してインターポーザチップ４０に入力されると、制御信号が入出力信号線５２を介してインターフェースチップ３０に入力される。インターフェースチップ３０は、メモリコア共通線５４を介してメモリコアチップ１０にデータリードのＣＯＭ信号を入力し、ＡＤＤ信号でアドレスを指定する。そして、ＣＳ信号により複数のメモリコアチップ１０のうち１つのメモリコアチップ１０を動作状態にすることで、指定されたアドレスのデータがメモリコア共通線５４を介してインターフェースチップ３０に出力される。インターフェースチップ３０は受信したデータを入出力信号線５２を介して外部に出力する。
一方、書き込み動作は以下のような手順となる。データ書き込みの制御信号が外部から半田ボール４２を介してインターポーザチップ４０に入力されると、制御信号が入出力信号線５２を介してインターフェースチップ３０に入力される。インターフェースチップ３０は、メモリコア共通線５４を介してメモリコアチップ１０にデータライトのＣＯＭ信号を入力し、ＡＤＤ信号でアドレスを指定する。そして、ＣＳ信号により複数のメモリコアチップ１０のうち１つのメモリコアチップ１０を動作状態することで、入出力信号線５２およびメモリコア共通線５４を介してデータがメモリコアチップ１０に入力され、データが書き込まれる。
次に、本実施例のメモリモジュールの製造方法を簡単に説明する。ここでは、チップに個片化してから積層するＣＯＣ（chip on chip）法で組み立てるものとする。図６は本実施例のメモリモジュールの製造方法の一例を説明するための図である。図６はメモリモジュールの側面を示しているため、貫通電極および配線を図に示していない。
基板にメモリコアチップ１０、インターフェースチップ３０およびインターポーザチップ４０をそれぞれ複数作製した後、各チップを個片化する。本実施例では、メモリコアチップ１０を４層準備する。インターポーザチップ４０の上に１層目のメモリコアチップ１０ｄを載せて、メモリコアチップ１０ｄのバンプ１４をインターポーザチップ４０のバンプ４３に熱圧着させる。続いて、１層目のメモリコアチップ１０ｄの上に２層目のメモリコアチップ１０ｃを載せて、２層目のメモリコアチップ１０ｃのバンプ１４を１層目のメモリコアチップ１０ｄのバンプ１３に熱圧着させる。
さらに、３層目および４層目のメモリコアチップ１０ｂ、１０ａについても２層目のメモリコアチップ１０ｃと同様にして積み重ね、各層間で貫通電極同士を接続する。そして、インターフェースチップ３０の回路形成面が下になるようにして、４層目のメモリコアチップ１０ａの上にインターフェースチップ３０を載せる。続いて、インターフェースチップ３０のバンプ３２を４層目のメモリコアチップ１０ａのバンプ１３に熱圧着させる。その後、図に示さないが、積層されたメモリコアチップ１０ａ〜１０ｄおよびインターフェースチップ３０に樹脂封止を行う。
本実施例のメモリモジュールは、インターポーザチップ４０からメモリコアチップ１０の貫通電極１２を介して機種情報がインターフェースチップ３０に入力されるため、インターフェースチップ３０はメモリコア１０の機種に対応して制御することが可能となる。そのため、メモリコアチップ１０の機種に対応してインターポーザチップ４０を替える際にインターフェースチップ３０を取り替える必要がなく、メモリモジュールの製造コストが高くなることを防げる。
また、インターフェースチップ３０とインターポーザチップ４０とでメモリコアチップ１０を挟みこむ構造であり、インターフェースチップ４０が積層チップの一番端にあるため、インターフェースチップ３０に貫通電極を設ける必要がない。そのため、インターフェースチップ３０の製造期間が長くなることと製造コストが高くなることが抑制される。
また、メモリコアチップ１０にデータバス幅の最大値に必要な貫通電極１２を設け、インターポーザチップ４０にデータバス幅の最大値に対応したＤＱ端子を設けているため、データバス幅に対応してデータの入出力が可能となる。
また、貫通電極１２がインターフェースチップ３０およびインターポーザチップ４０の間の中継配線として機能することで、チップ表面を経由させる配線よりも短い配線長となり、信号およびデータの送受信速度がより短くなる。
本実施例は、実施例１で示した機種設定のための信号線に端子を形成して、機種情報を検出可能にした構成である。なお、他の構成については実施例１と同様なためその詳細な説明を省略する。また、本実施例のメモリモジュールの動作についても実施例１と同様なためその詳細な説明を省略する。
図７は本実施例のインターポーザチップの一構成例を示す要部断面図である。なお、メモリコアチップ１０ａと１０ｄの間は図１に示した構成と同様であるため、図に示すことを省略している。また、実施例１と同様に、信号線が電源電位であれば情報“１”とし、接地電位であれば情報“０”とする。
図７（ａ）に示すインターポーザチップ４０ｄでは、電源線５６の半田ボール４５ａが配線４４ｇを介してバンプ４３ａ、４３ｂ、４３ｃ、４３ｄと接続されている。また、バンプ４３ｂ、４３ｃ、４３ｄの電位をモニタするために、それぞれのバンプが半田ボール４５ｂ、４５ｃ、４５ｄのそれぞれと配線４４ｇを介して接続されている。機種情報信号線６０のバンプ４３ｂ、４３ｃ、４３ｄに電源電位が印加されているため、情報「１，１，１」がインターフェースチップ３０に入力される。インターフェースチップ３０は、実施例１と同様にして機種情報信号線６０の情報「１，１，１」により機種「×４品」に設定される。一方、半田ボール４５ｂ、４５ｃ、４５ｄの電位が情報「１，１，１」を示すため、データバス幅が４ビットに設定されていることを外部から確認できる。
図７（ｂ）に示すインターポーザチップ４０ｅでは、電源線５６の半田ボール４５ａが配線４４ｉを介してバンプ４３ａ、４３ｂ、４３ｃと接続されている。また、接地電位線５８の半田ボール４５ｅが配線４４ｊを介してバンプ４３ｄ、４３ｅと接続されている。そして、バンプ４３ｂ、４３ｃ、４３ｄの電位をモニタするために、それぞれのバンプが半田ボール４５ｂ、４５ｃ、４５ｄのそれぞれと接続されている。機種情報信号線６０のバンプ４３ｂ、４３ｃに電源電位が印加され、機種情報信号線６０のバンプ４３ｄが接地電位に接続されているため、情報「１，１，０」がインターフェースチップ３０に入力される。インターフェースチップ３０は、実施例１と同様にして機種情報信号線６０の情報「１，１，０」により機種「×８品」に設定される。一方、半田ボール４５ｂ、４５ｃ、４５ｄの電位が情報「１，１，０」を示すため、データバス幅が８ビットに設定されていることを外部から確認できる。
図７（ｃ）に示すインターポーザチップ４０ｆでは、電源線５６の半田ボール４５ａが配線４４ｋを介してバンプ４３ａ、４３ｂと接続されている。また、接地電位線５８の半田ボール４５ｅが配線４４ｍを介してバンプ４３ｃ、４３ｄ、４３ｅと接続されている。そして、バンプ４３ｂ、４３ｃ、４３ｄの電位をモニタするために、それぞれのバンプが半田ボール４５ｂ、４５ｃ、４５ｄのそれぞれと接続されている。機種情報信号線６０のバンプ４３ｂに電源電位が印加され、機種情報信号線６０のバンプ４３ｃ、４３ｄが接地電位に接続されているため、情報「１，０，０」がインターフェースチップ３０に入力される。インターフェースチップ３０は、実施例１と同様にして機種情報信号線６０の情報「１，０，０」により機種「×１６品」に設定される。一方、半田ボール４５ｂ、４５ｃ、４５ｄの電位が情報「１，０，０」を示すため、データバス幅が１６ビットに設定されていることを外部から確認できる。
本実施例では、実施例１の効果の他に、機種情報信号線６０に接続された半田ボール４５ｂ〜４５ｄの電位を読み出すことでデータバス幅の設定状態をモニタすることが可能となる。
本実施例は、実施例２で示した機種設定のための信号線を電源線５６および接地電位線５８から独立させた構成である。なお、他の構成については実施例１と同様なためその詳細な説明を省略する。また、本実施例のメモリモジュールの動作についても実施例１と同様なためその詳細な説明を省略する。
図８は本実施例のインターポーザチップの一構成例を示す要部断面図である。なお、メモリコアチップ１０ａと１０ｄの間は図１に示した構成と同様であるため、図に示すことを省略している。
図８に示すインターポーザチップ４０ｇでは、機種情報信号線６０のパッド４３ｂ、４３ｃ、４３ｄのそれぞれが半田ボール４５ｂ、４５ｃ、４５ｄのそれぞれと配線４４で接続されている。機種情報信号線６０は、実施例１および実施例２と異なり、電源線５６および接地電位線５８と電気的に絶縁されている。外部から半田ボール４５ｂ、４５ｃ、４５ｄに機種設定のための信号が入力されると、機種情報信号線６０を介して信号がインターフェース３０に入力され、データバス幅が設定される。機種情報信号線６０からインターフェース３０に入力される情報と設定されるデータバス幅の種類は実施例１および実施例２と同様である。
本実施例では、インターフェースチップ３０がデータバス幅の種類に対応して動作可能であれば、メモリモジュールを実装した後に、外部から機種情報信号６０に機種設定の情報を入力することで、所望のデータバス幅でメモリモジュールを使用できる。
次に、本実施例のメモリモジュールの実装例について説明する。本実施例のメモリモジュールを外部から入力されるデータ量に対応して機種変換させるものである。ここでは、本実施例のメモリモジュールをカメラ付き携帯電話機に実装する。
カメラ付き携帯電話機は、通常の電話機能の他に、音声および画像を記録するための記憶部と、音声および画像のデータを記憶部に格納する制御部とを有する構成である。記憶部に本実施例のメモリモジュールを用いる。制御部は予め格納されたプログラムにしたがって所定の処理を実行する。プログラムには、音声を記録する場合にはメモリモジュールのデータバス幅を「×８品」モードにし、画像を記録する場合にはメモリモジュールのデータバス幅を「×１６品」モードにする旨記述されている。また、インターフェースチップ３０は、機種情報信号６０によりデータバス幅の種類を変更可能な構成であるものとする。
メモリモジュールの動作について簡単に説明する。留守番電話機能によりメッセージを録音する際、制御部から「×８品」モードの機種情報が記憶部に入力されると、インターフェースチップ３０はメモリコアチップ１０を「×８品」として動作させる。一方、カメラで撮影した画像を記録する際、制御部から「×１６品」モードの機種情報が記憶部に入力されると、インターフェースチップ３０はメモリコアチップ１０を「×１６品」として動作させる。メッセージの情報量と画像の情報量とを比較すると画像の方が大きい。そのため、データバス幅が同等であると画像記録の処理時間がメッセージ記録よりも大きくなるが、上述のようにして機種を替えることで、データ量の多い画像をより早く記録することが可能となる。
本実施例は、データバス幅の異なるメモリコアチップが複数積層され、インターフェースチップは外部からの機種情報に対応してメモリコアチップを選択することを特徴とする。
本実施例のメモリモジュールの構成について説明する。なお、実施例１と同様な構成についてはその詳細な説明を省略する。
図９は本実施例のメモリモジュールの一構成例を説明するための断面模式図である。ここでは、インターポーザ４０の配線を図に示すことを省略している。
メモリコアチップは、ＳＲＡＭ（Static-RAM）コアチップ７０ａ、７０ｂとＤＲＡＭコアチップ８０ａ、８０ｂとが積層された構成である。本実施例では、ＳＲＡＭコアチップ７０ａ、７０ｂのデータバス幅は１６ビットであり、ＤＲＡＭコアチップ８０ａ、８０ｂのデータバス幅は８ビットである。
インターポーザチップ４０から機種情報信号線６０を介してインターフェースチップ３５に入力される機種情報は、動作させるチップをＳＲＡＭとＤＲＡＭのいずれを選択するかを示す情報である。
インターフェースチップ３５は、機種情報に対応してＳＲＡＭとＤＲＡＭのいずれを選択するかを示す情報が格納されている。ここでは、機種情報として情報「１」がＳＲＡＭコアチップ７０ａ、７０ｂに対応し、情報「０」がＤＲＡＭコアチップ８０ａ、８０ｂに対応している旨の情報が予め格納されているものとする。
本実施例のメモリモジュールの動作について簡単に説明する。機種情報として情報「１」が機種情報信号線６０を介してインターフェースチップ３５に入力されると、インターフェースチップ３５は、ＳＲＡＭコアチップ７０ａ、７０ｂをデータバス幅１６ビットで動作させる。一方、機種情報として情報「０」が機種情報信号線６０を介してインターフェースチップ３５に入力されると、インターフェースチップ３５はＤＲＡＭコアチップ８０ａ、８０ｂをデータバス幅８ビットで動作させる。
なお、機種に伴ってデータバス幅を替えているが、実施例１から３のいずれかと同様にして、データバス幅の情報を別途インターフェースチップ３５に入力するようにしてよい。また、メモリの種類は、ＲＡＭに限らず、フラッシュメモリなどの不揮発性メモリであってもよい。
本実施例では、機種情報がメモリコアチップを選択するための情報であり、インターフェースチップは機種情報に対応して積層されたメモリコアチップから所定のメモリコアチップを動作させることが可能となる。異なる種類のメモリを積層することが可能となるだけでなく、メモリの種類によってデータバス幅を替えることも可能である。
なお、実施例１から実施例４において、インターフェースチップ３０のバンプ３２をメモリコアチップ１０ａの貫通電極１２の位置に対応させたが、ピッチおよび配置を変換して電極同士を接続するための変換層をインターフェースチップ３０とメモリコアチップ１０ａの間に設けてもよい。インターフェースチップ３０に搭載されるトランジスタの数がメモリコアチップ１０よりも少ないと、チップサイズがメモリコアチップ１０よりも小さいことがある。このような場合に、変換層がインターフェースチップ３０とメモリコアチップ１０との信号線に対応してバンプ間の電気的接続を行う。また、両チップのバンプの数が一致せず、１対１でバンプが対応しない場合には、チップ間で信号およびデータの送受信を可能にする回路を変換層に設けるようにしてよい。このような変換層を設ければ、インターフェースチップがどのようなサイズであっても、また、インターフェースチップのボンディングパッドがどのような配置であっても、上記実施例のいずれにも適用することが可能となる。変換層はチップ状でもフィルム状のものであってもよい。
図１０は変換層の一構成例を示す断面図および平面透視図である。なお、図１０（ａ）では、メモリコアチップ１０ｂから下の構成は図１と同様であるため、図に示すことを省略している。図１０（ａ）に示すように、変換層９０がインターフェースチップ３７とメモリコアチップ１０ａの間に設けられている。メモリコアチップ１０ａのバンプ１３と電気的に接続されたバンプ９４が配線９２を介してインターフェースチップ３７のバンプ３２に接続されている。図１０（ａ）に示す配線９２ａ〜９２ｆは、途中から紙面の垂直方向に配線が伸び、インターフェースチップ３７のバンプ（不図示）に接続されている。図１０（ｂ）に示すように、変換層９０の配線９２ａ〜９２ｆのそれぞれがインターフェースチップ３７のバンプ３２ａ〜３２ｆのそれぞれに接続されている。
また、上述の実施例１から実施例４では、データバス幅の最大値を１６としたが、３２や６４など１６よりも大きい数であってもよい。
また、機種情報の容量を３ビットとしたが、容量は３ビットに限られない。選択可能なデータバス幅が２種類しかなければ、機種情報の容量は１ビットでよい。
また、メモリコアチップが単層であってもよい。この場合、単層のメモリコアチップに対してデータバス幅を替えて動作させることが可能となる。
さらに、メモリコアチップ１０ａ〜１０ｄの各メモリコアチップを識別するための方法の一例として、メモリコアチップ毎にＩＤ回路２４を設け、インターフェースチップ３０にＩＤ認識制御部２２を設けているが、他の方法で識別するようにしてもよい。
実施例１のメモリモジュールの一構成例を説明するための断面模式図である。 インターフェースチップのメモリコアチップとの信号の送受信を説明するための図である。 メモリコアチップの一構成例を示す平面図である。 半田ボール形成面の一構成例を示す平面図である。 インターポーザチップの要部断面を示す。 実施例１のメモリモジュールの製造方法の一例を説明するための図である。 実施例２のインターポーザチップの一構成例を示す要部断面図である。 実施例３のインターポーザチップの一構成例を示す要部断面図である。 実施例４のメモリモジュールの一構成例を説明するための断面模式図である。 変換層の一構成例を示す断面図および平面透視図である。
符号の説明
１０ａ〜１０ｄ メモリコアチップ
１２ 貫通電極
２０ セルアレイ
２２ ＩＤ認識制御部
２４ ＩＤ回路
３０、３５、３７ インターフェースチップ
４０ インターポーザチップ
４２ 半田ボール
３２、４３ バンプ
５２ 入出力信号線
５４ メモリコア共通線
５６ 電源線
５８ 接地電位線
６０ 機種情報信号線
７０ａ、７０ｂ ＳＲＡＭコアチップ
８０ａ、８０ｂ ＤＲＡＭコアチップ
９０ 変換層

Claims (10)

  1. 情報を格納するためのメモリコアチップと該メモリコアチップのデータの入出力を制御するインターフェースチップと該インターフェースチップと外部との間で前記データを送受信するインターポーザチップとを有するメモリモジュールにおいて、
    前記メモリコアチップは、
    前記インターフェースチップと前記インターポーザチップとの間に設けられ、該インターフェースチップおよび該インターポーザチップを電気的に接続するための中継配線を有し、
    前記インターポーザチップは、
    前記メモリコアチップの機種情報を前記中継配線を介して前記インターフェースチップに送出し、
    前記インターフェースチップは、
    前記インターポーザチップから受信する前記機種情報に対応して前記メモリコアチップを制御することを特徴とするメモリモジュール。
  2. 前記メモリコアチップが複数積層され、かつ前記中継配線に貫通電極を用いたことを特徴とする請求項１記載のメモリモジュール。
  3. 前記機種情報はデータバス幅であることを特徴とする請求項１または２記載のメモリモジュール。
  4. 前記機種情報は、
    データバス幅の種類を示すための、少なくとも１ビットの情報を含み、
    前記インターフェースチップは、
    前記機種情報に対応するデータバス幅の種類が予め格納されていることを特徴とする請求項３記載のメモリモジュール。
  5. 前記インターポーザチップは、
    外部から電源が供給される電源電位端子および外部の接地電位に接続される接地電位端子と、
    前記電源および前記接地電位のうちいずれの電位が選択されるかにより前記１ビットの情報が構成され、前記機種情報に対応して前記電源電位端子または前記接地電位端子に接続された設定配線と、
    前記設定配線を前記中継配線に接続するための電極と、
    を有することを特徴とする請求項４記載のメモリモジュール。
  6. 前記インターポーザチップは、
    前記機種情報の電位を検出するための端子を有することを特徴とする請求項５記載のメモリモジュール。
  7. 前記インターポーザチップは、
    前記機種情報を外部から入力するための端子を有することを特徴とする請求項１から４のいずれか１項記載のメモリモジュール。
  8. 前記メモリコアチップの前記中継配線が、前記データバス幅の最大値に対応して設けられ、
    前記インターポーザチップは、
    外部と前記データを入出力するための、前記データバス幅の最大値に対応する端子を有することを特徴とする請求項３から７のいずれか１項記載のメモリモジュール。
  9. 複数の前記メモリコアチップは、
    第１のメモリコアチップと該第１のメモリコアチップとは異なる種類の第２のメモリコアチップとを有し、
    前記機種情報は、前記第１のメモリコアチップと前記第２のメモリコアチップのいずれを動作させるかを示す情報であることを特徴とする請求項２記載のメモリモジュール。
  10. 前記インターフェースチップおよび前記メモリコアチップとの間に、該インターフェースチップの電極と該メモリコアチップの前記中継配線とを電気的に接続するための変換層を有することを特徴とする請求項１から９のいずれか１項記載のメモリモジュール。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7251160B2 (en) * 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
JP2008004853A (ja) * 2006-06-26 2008-01-10 Hitachi Ltd 積層半導体装置およびモジュール
US7473577B2 (en) * 2006-08-11 2009-01-06 International Business Machines Corporation Integrated chip carrier with compliant interconnect
US7952184B2 (en) * 2006-08-31 2011-05-31 Micron Technology, Inc. Distributed semiconductor device methods, apparatus, and systems
US7754532B2 (en) * 2006-10-19 2010-07-13 Micron Technology, Inc. High density chip packages, methods of forming, and systems including same
US20090018719A1 (en) 2007-07-13 2009-01-15 Cummins, Inc. Interface and monitoring system and method for a vehicle idling control
US8078339B2 (en) * 2007-07-13 2011-12-13 Cummins Inc. Circuit board with integrated connector
JP5372382B2 (ja) * 2008-01-09 2013-12-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US7978721B2 (en) 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
US20100270668A1 (en) * 2009-04-28 2010-10-28 Wafer-Level Packaging Portfolio Llc Dual Interconnection in Stacked Memory and Controller Module
JP5715334B2 (ja) 2009-10-15 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US9123552B2 (en) 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
KR101751045B1 (ko) * 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
JP2012033627A (ja) * 2010-07-29 2012-02-16 Sony Corp 半導体装置および積層半導体装置
JP5647014B2 (ja) 2011-01-17 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2012174791A (ja) * 2011-02-18 2012-09-10 Furukawa Electric Co Ltd:The 配線基板およびその製造方法ならびに半導体装置
TW201248800A (en) * 2011-02-18 2012-12-01 Furukawa Electric Co Ltd Wiring substrate, method for manufacturing same, and semiconductor device
JP5936968B2 (ja) 2011-09-22 2016-06-22 株式会社東芝 半導体装置とその製造方法
KR20150066555A (ko) 2012-10-15 2015-06-16 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치
KR102032887B1 (ko) * 2012-12-10 2019-10-16 삼성전자 주식회사 반도체 패키지 및 반도체 패키지의 라우팅 방법
US9893043B2 (en) * 2014-06-06 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a chip package
KR102339780B1 (ko) * 2015-10-29 2021-12-15 삼성전자주식회사 칩 아이디(id) 발생 회로를 갖는 반도체 장치
US10936221B2 (en) * 2017-10-24 2021-03-02 Micron Technology, Inc. Reconfigurable memory architectures
US10628354B2 (en) 2017-12-11 2020-04-21 Micron Technology, Inc. Translation system for finer grain memory architectures
WO2020210928A1 (en) * 2019-04-15 2020-10-22 Yangtze Memory Technologies Co., Ltd. Integration of three-dimensional nand memory devices with multiple functional chips
US10957418B1 (en) * 2019-08-26 2021-03-23 Micron Technology, Inc. Interconnect system

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
JP2605968B2 (ja) 1993-04-06 1997-04-30 日本電気株式会社 半導体集積回路およびその形成方法
JP3597754B2 (ja) * 2000-04-24 2004-12-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム

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