KR101430166B1 - 멀티 스택 메모리 장치 - Google Patents

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Abstract

본 발명은 고속의 멀티 스택 메모리 장치에 대하여 개시된다. 메모리 장치는, 제1 본드 패드들을 포함하는 스택되는 다수개의 메모리 칩들과, 메모리 칩들 사이에 개재되며 스택되는 인터포저 칩들을 포함한다. 메모리 칩들 각각은 제1 본드 패드들을 통해 입/출력 데이터들을 전송한다. 인터포저 칩들 각각은, 해당되는 인터포저 칩 상에 장착되는 메모리 칩의 제1 본드 패드들과 접촉하는 제2 본드 패드들과, 제2 본드 패드들과 선택적으로 연결되는 기판 관통 비아홀들을 포함한다. 인터포저 칩들끼리의 기판 관통 비아홀들은 범프들을 통하여 서로 연결되어 공유된다. 이에 따라, 적층된 메모리 칩들의 데이터 입출력 패드들은, 메모리 칩들 사이에 개재되는 인터포저 칩들의 기판 관통 비아홀들에 분배되어 연결된다.
스택된 메모리 칩들, 인터포저 칩들, 공유된 기판 관통 비아홀들

Description

멀티 스택 메모리 장치{Multi-stacked memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속의 멀티 스택 메모리 장치에 관한 것이다.
보다 나은 성능, 보다 낮은 비용, 부품들의 향상된 소형화, 그리고 집적 회로의 보다 높은 패키징 밀도가 컴퓨터 산업의 진행중인 목표이다. 집적 회로 제품들의 새로운 세대들이 출시됨에 따라, 이들을 패키징하기 위한 기술들이 요구된다. 집적 회로 패키징에 있어서, 표면 장착 기술이 부품 수의 감소에도 불구하고 반도체 칩 밀도를 향상시키는 것으로 설명되고 있다. 이것은 더욱 콤팩트한 설계들과 모형, 그리고 집적 회로의 집적도를 크게 향상시킨다. 그러나, 집적 회로의 보다 높은 집적도는 인쇄 회로 보드(PCB)과 같은 기판 상에 칩을 장착할 수 있는 공간 또는 면적에 의해 근본적으로 제한을 받게 된다. 이에 따라, 집적 회로의 집적도를 향상시키는 방법으로 반도체 칩들을 스택하는 기술이 요구되고 있다.
본 발명의 목적은 스택된 메모리 칩들을 포함하는 고속 동작의 반도체 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치는, 제1 본드 패드들을 포함하는 스택되는 다수개의 메모리 칩들, 메모리 칩들 사이에 개재되며 스택되는 인터포저 칩들, 그리고 버퍼 칩들을 포함한다. 메모리 칩들 각각은 제1 본드 패드들을 통해 입/출력 데이터들을 전송한다. 인터포저 칩들 각각은, 해당되는 인터포저 칩 상에 장착되는 메모리 칩의 제1 본드 패드들과 접촉하는 제2 본드 패드들과, 제2 본드 패드들과 선택적으로 연결되는 제1 기판 관통 비아홀들을 포함하고, 인터포저 칩들끼리의 제1 기판 관통 비아홀들은 범프들을 통하여 서로 연결되어 공유된다. 버퍼 칩은, 인터포저 칩들의 공유된 제1 기판 관통 비아홀들과 각각 연결되는 제3 본드 패드들과, 제3 본드 패드들과 선택적으로 연결되는 제2 기판 관통 비아홀들을 포함한다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 버퍼 칩의 제2 기판 관통 비아홀들과 연결되는 솔더볼들을 더 포함할 수 있다.
본 발명의 실시예들에 따라, 인터포저 칩들 각각은 분배 배선을 통하여 제2 본드 패드들과 제1 기판 관통 비아홀들을 선택적으로 연결시킬 수 있다.
본 발명의 실시예들에 따라, 인터포저 칩들의 제1 기판 관통 비아홀들은 인 터포저 칩 가장자리에 배치될 수 있다.
본 발명의 실시예들에 따라, 버퍼 칩은 제3 본드 패드들로 수신되는 데이터들을 직렬 처리하여 제2 기판 관통 비아홀들로 전송하고, 제2 기판 관통 비아홀들로 수신되는 데이터들을 병렬 처리하여 제3 본드 패드들로 전송하는 시리얼라이저/디시리얼라이저를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 메모리 칩들은 베어 반도체 다이 또는 반도체 패키지 형태의 반도체 다이로 구성될 수 있으며, 버퍼 칩은 반도체 메모리 장치의 클럭 신호, 커맨드 신호, 그리고 어드레스 신호들을 버퍼링하여 메모리 칩들로 전달할 수 있다.
본 발명의 실시예들에 따라, 메모리 칩들은 메모리 셀 어레이 블락들만 집적화된 코어 칩들일 수 있으며, 버퍼 칩은 반도체 메모리 장치의 클럭 신호, 커맨드 신호, 그리고 어드레스 신호들을 수신하여 내부 클럭 신호, 내부 커맨드 신호, 그리고 내부 어드레스 신호들을 발생하고, 내부 클럭 신호, 내부 커맨드 신호, 그리고 내부 어드레스 신호들을 코어 칩들로 전달하는 인터페이스 칩일 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 반도체 메모리 장치는, 제1 기판 관통 비아홀들을 포함하는 스택되는 다수개의 메모리 칩들, 메모리 칩들 사이에 개재되는 인터포저 칩들, 그리고 버퍼 칩을 포함한다. 메모리 칩들 각각은 제1 기판 관통 비아홀들을 통하여 입/출력 데이터들을 전송한다. 인터포저 칩들 각각은, 해당되는 인터포저 칩 상에 장착되는 메모리 칩의 제1 기판 관통 비아홀들과 접촉하는 제1 본드 패드들과, 제1 본드 패드들과 선택적으로 연결되는 제2 기판 관통 비아홀들을 포함한다. 인터포저 칩들끼리의 제2 기판 관통 비아홀들은 범프들을 통하여 서로 연결되어 공유된다. 버퍼 칩은, 인터포저 칩들의 공유된 제2 기판 관통 비아홀들과 각각 연결되는 제2 본드 패드들과 제2 본드 패드들과 선택적으로 연결되는 제3 기판 관통 비아홀들을 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 면에 따른 반도체 메모리 장치는, 반도체 메모리 장치의 최대 데이터 입출력 규정에 따른 수만큼의 제1 기판 관통 비아홀들을 포함하는 스택되는 다수개의 메모리 칩들, 메모리 칩들 사이에 개재되는 인터포저 칩들, 그리고 버퍼 칩을 포함한다. 메모리 칩들 각각은 제1 기판 관통 비아홀들을 통하여 입/출력 데이터들을 전송한다. 인터포저 칩들 각각은, 해당되는 인터포저 칩 상에 장착되는 메모리 칩의 제1 기판 관통 비아홀들과 선택적으로 접촉하는 제2 기판 관통 비아홀들을 포함한다. 적층된 인터포저 칩들은 상위의 인터포저 칩들의 제2 기판 관통 비아홀들은 하위의 인터포저 칩들의 제2 기판 관통 비아홀들과 서로 연결된다. 버퍼 칩은, 버퍼 칩 상에 장착되는 인터포저 칩의 제2 기판 관통 비아홀들과 각각 연결되는 본드 패드들과 본드 패드들과 선택적으로 연결되는 제3 기판 관통 비아홀들을 포함한다.
본 발명은 반도체 메모리 장치들 내 메모리 칩들을 적층하여 집적도를 향상시킨다. 적층된 메모리 칩들의 데이터 입출력 패드들은, 메모리 칩들 사이에 개재되는 인터포저 칩들의 기판 관통 비아홀들에 분배되어 연결된다. 이에 따라, 각 메모리 칩들의 데이터 입출력 패드들로 입출력되는 데이터 레이트를 f 사이클이라고 가정한다면, 반도체 메모리 장치의 데이터 레이트는 4f 사이클로 향상된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 1을 참조하면, 반도체 메모리 장치(100)는 스택된 다수개의 메모리 칩들(111, 112, 113, 114), 메모리 칩들(111, 112, 113, 114) 사이에 개재되는 인터포저 칩들(121,122,123,124), 그리고 버퍼 칩(105)을 포함한다.
메모리 칩들(111, 112, 113, 114)은 베어 반도체 다이(bare semiconductor die) 형태 또는 반도체 패키지 형태의 반도체 다이(die)로 구성된다. 메모리 칩들(111, 112, 113, 114)은, 예컨대, 완제품 상태의 전형적인 DRAM 칩으로 구성될 수 있으며, 메모리 칩들(111, 112, 113, 114)로/로부터 입/출력되는 데이터들을 전송하는 다수개의 제1 본드 패드들(31, 32, 33, 34)을 포함한다. 메모리 칩들(111, 112, 113, 114)은 데이터 입출력 규정에 따라 다양한 수의 제1 본드 패드들(31, 32, 33, 34)을 포함할 수 있으나, 본 실시예에서는 4개의 제1 본드 패드들(31, 32, 33, 34)을 이용하여 X4 데이터 입출력 규정을 만족하는 경우에 대하여 설명된다.
인터포저 칩들(121, 122, 123, 124)은, 메모리 칩들(111, 112, 113, 114)의 제1 본드 패드들(31, 32, 33, 34)과 접촉하는 제2 본드 패드들(41, 42, 43, 44)과, 칩 가장자리들에 배치되는 다수개의 제1 기판 관통 비아홀들(Through Substrate Vias: TSV, 51a-54a, 51b-54b, 51c-54c, 51d-54d)을 포함한다. 인터포저 칩들(121, 122, 123, 124)은 메모리 칩들(111, 112, 113, 114) 보다 크다. 제2 본드 패드들(41, 42, 43, 44) 각각은 분배 배선들(61, 62, 63, 64)을 통하여 제1 기판 관통 비아홀들(51a-54a, 51b-54b, 51c-54c, 51d-54)과 연결된다. 제1 인터포저 칩(121)은 제2 본드 패드들(41, 42, 43, 44)이 제1 기판 관통 비아홀들(51d-54d)과 연결되고, 제2 인터포저 칩(122)은 제2 본드 패드들(41, 42, 43, 44)이 제1 기판 관통 비아홀들(51c-54c)과 연결되고, 제3 인터포저 칩(123)은 제2 본드 패드들(41, 42, 43, 44)이 제1 기판 관통 비아홀들(51a-54a)과 연결되고, 제4 인터포저 칩(124)은 제2 본드 패드들(41, 42, 43, 44)이 제1 기판 관통 비아홀들(51b-54b)과 연결된다.
버퍼 칩(105)은, 인터포저 칩들(121, 122, 123, 124)의 제1 기판 관통 비아홀들(51a-54a, 51b-54b, 51c-54c, 51d-54d)과 각각 연결되는 제3 본드 패드들(71a-74a, 71b-74b, 71c-74c, 71d-74d)을 포함한다. 제3 본드 패드들(71a-74a, 71b-74b, 71c-74c, 71d-74d)은 버퍼 칩(105) 내 시리얼라이저/디시리얼라이저(SERDES, 도 3)에 의해 선택적으로 제2 기판 관통 비아홀들(81, 82, 83, 84, 도 2)과 연결된다.
도 2는 도 1의 반도체 메모리 장치(100)의 A-A' 방향의 단면도를 설명하는 제1 예의 도면이다. 도 2를 참조하면, 반도체 메모리 장치(100)는 버퍼 칩(105)의 제2 기판 관통 비아홀들(81, 82, 83, 84)과 연결되는 솔더볼들(201, 202, 203, 204)이 인쇄 회로 기판(200)에 접착된다. 반도체 메모리 장치(100) 내 메모리 칩들(111, 112, 113, 114)의 회로 패터닝된 면들이 인터포저 칩들(121, 122, 123, 124)과 마주보도록 장착되어 있다. 즉, 메모리 칩들(111, 112, 113, 114)이 페이스-다운(face-down)되어 있다. 인터포저 칩들(121, 122, 123, 124)은 메모리 칩들(111, 112, 113, 114) 보다 크기 때문에, 적층된 인터포저 칩들(121, 122, 123, 124)의 제1 기판 관통 비아홀들(52a, 53d)은 범프들(92, 93)을 통하여 서로 연결된 다. 공유된 제1 기판 관통 비아홀들(52a, 53d)은 범프들(92, 93)을 통하여 버퍼 칩(105)의 제2 본드 패드들(72a, 73d)와 연결된다.
도 1과 도 2를 연계하여 내부 데이터 경로들을 살펴보면, 인터포저 칩들(121, 122, 123, 124)의 공유된 제1 기판 관통 비아홀들(51a-54a, 51b-54b, 51c-54c, 51d-54d)은, 해당되는 인터포저 칩(121, 122, 123, 124) 상에 장착되는 각 메모리 칩들(111, 112, 113, 114)의 제1 본드 패드들(31, 32, 33, 34)과 연결된다. 그리고 제1 기판 관통 비아홀들(51a-54a, 51b-54b, 51c-54c, 51d-54d)은 버퍼 칩(105)의 제3 본드 패드들(71a-74a, 71b-74b, 71c-74c, 71d-74d)과 각각 연결된다. 즉, 공유된 제1 기판 관통 비아홀들(51d-54d)은 제1 메모리 칩(111)의 제1 본드 패드들(31, 32, 33, 34)와 버퍼 칩(105)의 제3 본드 패드들(71d-74d)과 연결되고, 공유된 제1 기판 관통 비아홀들(51c-54c)은 제2 메모리 칩(112)의 제1 본드 패드들(31, 32, 33, 34)과 버퍼 칩(105)의 제3 본드 패드들(71c-74c)과 연결된다. 공유된 제1 기판 관통 비아홀들(51a-54a)은 제3 메모리 칩(113)의 제1 본드 패드들(31, 32, 33, 34)과 버퍼 칩(105)의 제3 본드 패드들(71a-74a)과 연결되고, 공유된 제1 기판 관통 비아홀들(51b-54b)은 제4 메모리 칩(114)의 제1 본드 패드들(31, 32, 33, 34)과 버퍼 칩(105)의 제3 본드 패드들(71b-74b)과 연결된다. 이에 따라, 버퍼 칩(105)의 제3 본드 패드들(71a-74a, 71b-74b, 71c-74c, 71d-74d)에는 제1 내지 제4 메모리 칩들(111, 112, 113, 114)로/로부터 입/출력되는 16개의 데이터들이 동시에 전송된다.
도 3은 버퍼 칩(105)을 설명하는 블락 다이어그램이다. 도 3을 참조하면, 버 퍼 칩(105)은, 기입 동작일 때, 반도체 메모리 장치(100)의 데이터 입출력 패드들(DQ)인 4개의 솔더볼들(201, 202, 203, 204, 도 2)과 연결되는 제2 기판 관통 비아홀들(81, 82, 83, 84)을 통해 데이터들을 수신하고, 수신된 데이터들을 시리얼라이저/디시리얼라이저(300)에서 병렬 처리하여 16개의 데이터들로 만든다. 병렬 처리된 16개의 데이터들은, 도 2에서 설명된 내부 데이터 경로들(INT_DQ)을 통하여 제3 본드 패드들(71d-74d, 71c-74c, 71a-74a, 71b-74b)을 통하여 제1 내지 제4 메모리 칩(111, 112, 113, 114)으로 전송된다. 독출 동작일 때, 제1 내지 제4 메모리 칩들(111, 112, 113, 114) 각각의 제1 본드 패드들(31-34)에서 독출되는 16개의 데이터들은 버퍼 칩(105)의 제3 본드 패드들(71d-74d, 71c-74c, 71a-74a, 71b-74b)을 통하여 시리얼라이저/디시리얼라이저(300)로 전송된다. 시리얼라이저/디시리얼라이저(300)는 16개의 데이터들을 직렬 처리하여 4개의 제2 기판 관통 비아홀들(81, 82, 83, 84)을 통해 솔더볼들(201, 202, 203, 204, 도 2)로 출력한다.
버퍼 칩(105)은 반도체 메모리 장치(100)의 클럭 신호(CLK), 커맨드 신호(CMD), 그리고 어드레스 신호들(ADDR)을 버퍼링하여 제1 내지 제4 메모리 칩들(111, 112, 113, 114)로 전달한다.
한편, 본 실시예의 버퍼 칩(105) 대신에 인터페이스 칩을, 그리고 완제품 상태의 제1 내지 제4 메모리 장치(111-114) 대신에 메모리 셀 어레이 블락들만을 집적화한 제1 내지 제4 코어 칩들을 반도체 메모리 장치(100)에 장착할 수 있다. 도 4는 인터페이스 칩과 제1 내지 제4 코어 칩들을 장착한 반도체 메모리 장치(100)를 보여주는 도면이다. 도 4에서, 인터페이스 칩(405)과 제1 내지 제4 코어 칩들(411- 414) 각각은 도 1 및 도 2에서 설명된 버퍼 칩(105)과 제1 내지 제4 메모리 칩들(111-114)과 패키지 구조를 갖는다.
도 4를 참조하면, 인터페이스 칩(405)은 시리얼라이저/디시리얼라이저(400)와 제어 로직부(402)를 포함한다. 제어 로직부(402)는 수신되는 클럭 신호(CLK), 커맨드 신호(CMD) 그리고 어드레스 신호들(ADDR)을 근거로 하여 내부 클럭 신호(INT_CLK) 내부 커맨드 신호(INT_CMD)와 내부 어드레스 신호(INT_ADDR)를 발생하고, 내부 커맨드 신호(INT_CMD)와 내부 어드레스 신호(INT_ADDR)를 제1 내지 제4 코어 칩들(411-414)로 전달한다.
시리얼라이저/디시리얼라이저(400)는, 도 3의 시리얼라이저/디시리얼라이저(300)와 마찬가지로, 기입 동작일 때, 반도체 메모리 장치(100)의 데이터 입출력 패드들(DQ)인 4개의 제2 기판 관통 비아홀들(81, 82, 83, 84)을 통해 수신되는 데이터들을 병렬 처리하여 16개의 데이터들로 만들고, 병렬 처리된 16개의 데이터들을 제3 본드 패드들(71d-74d, 71c-74c, 71a-74a, 71b-74b)과 내부 데이터 경로(INT_DQ)를 통해 제1 내지 제4 코어 칩들(411-414)로 전송한다. 독출 동작일 때, 제1 내지 제4 코어 칩들(111, 112, 113, 114) 각각의 제1 본드 패드들(31-34)에서 독출되는 16개의 데이터들은 버퍼 칩(105)의 제3 본드 패드들(71d-74d, 71c-74c, 71a-74a, 71b-74b)을 통하여 시리얼라이저/디시리얼라이저(400)로 전송된다. 시리얼라이저/디시리얼라이저(400)는 16개의 데이터들을 직렬 처리하여 4개의 제2 기판 관통 비아홀들(81, 82, 83, 84)로 출력한다.
도 5는 도 1의 반도체 메모리 장치(100)의 A-A' 방향의 단면도를 설명하는 제2 예의 도면이다. 도 5를 참조하면, 반도체 메모리 장치(100)는 메모리 칩들(111, 112, 113, 114)의 패터닝되지 않은 배면들이 인터포저 칩들(121, 122, 123, 124)과 마주보도록 장착되어 있다. 즉, 메모리 칩들(111, 112, 113, 114)이 페이스-업(face-up) 되어 있다. 이에 따라, 메모리 칩들(111, 112, 113, 114)은 기판 관통 비아홀들(31T, 32T, 33T, 34T)을 통하여 인터포저 칩들(121, 122, 123, 124)의 제2 본드 패드들(41, 42, 43, 44)과 접촉한다는 점에서 도 2의 메모리 칩들(111-114)과 차이가 있다.
도 6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 6을 참조하면, 반도체 메모리 장치(600)는 다수개의 메모리 칩들(611, 612, 613, 614), 메모리 칩들(611, 612, 613, 614) 사이에 개재되는 인터포저 칩들(621, 622, 623, 624), 그리고 버퍼 칩(605)을 포함한다. 반도체 메모리 장치(600)는 버퍼 칩(605)의 제3 기판 관통 비아홀들(81A, 82B, 83C, 84D)과 연결되는 솔더볼들(601, 602, 603, 604)이 인쇄 회로 기판(700)에 접착된다.
메모리 칩들(611, 612, 613, 614)은 베어 반도체 다이(bare semiconductor die) 형태 또는 반도체 패키지 형태의 반도체 다이(die)로 구성되거나, 완제품 상태의 전형적인 DRAM 칩으로 구성될 수 있다. 또는 메모리 칩들(611, 612, 613, 614)은 메모리 셀 어레이 블락들만을 집적화한 코어 칩들로 구성될 수도 있다. 메모리 칩들(611, 612, 613, 614)은 상기 반도체 메모리 장치(600)의 최대 데이터 입출력 규정, 예컨대 X16 데이터 입출력 규정에 따라 16개의 데이터 입출력 패드들에 연결되는 제1 기판 관통 비아홀들(1A-1D, 2A-2D, 3A-3D, 4A-4D)을 포함한다. 메모 리 칩들(611, 612, 613, 614)은 페이스-다운 또는 페이스-업 되어 있다. 제1 메모리 칩(611)은 제1 기판 관통 비아홀들(1A-1D)을 통해 데이터를 입/출력하고, 제2 메모리 칩(612)은 제1 기판 관통 비아홀들(2A-2D)을 통해 데이터를 입/출력하고, 제3 메모리 칩(613)은 제1 기판 관통 비아홀들(3A-3D)을 통해 데이터를 입/출력하고, 제4 메모리 칩(614)은 제1 기판 관통 비아홀들(4A-4D)을 통해 데이터를 입/출력하도록 설정된다.
인터포저 칩들(621, 622, 623, 624)은, 해당하는 인터포저 칩(621, 622, 623, 624) 상에 장착되는 각 메모리 칩들(611, 612, 613, 614)의 제1 기판 관통 비아홀들(1A-1D, 2A-2D, 3A-3D, 4A-4D)과 선택적으로 연결되는 제2 기판 관통 비아홀들(11A-11D, 12A-12D, 13A-13D, 14A-14D)을 포함한다. 제1 인터포저 칩(621)의 제2 기판 관통 비아홀들(11A-11D)은 제1 메모리 칩(611)의 제1 기판 관통 비아홀들(1A-1D)과 접촉되고, 제2 인터포저 칩(622)의 제2 기판 관통 비아홀들(11A-11D, 12A-12D)은 제2 메모리 칩(612)의 제1 기판 관통 비아홀들(1A-1D, 2A-2D)과 접촉되고, 제3 인터포저 칩(623)의 제2 기판 관통 비아홀들(11A-11D, 12A-12D, 13A-13D)은 제3 메모리 칩(613)의 제1 기판 관통 비아홀들(1A-1D, 2A-2D, 3A-3D)과 접촉되고, 제4 인터포저 칩(624)의 제2 기판 관통 비아홀들(11A-11D, 12A-12D, 13A-13D, 14A-14D)은 제4 메모리 칩(614)의 제1 기판 관통 비아홀들(1A-1D, 2A-2D, 3A-3D, 4A-4D)과 접촉된다. 서로 접촉되는 제1 기판 관통 비아홀들(1A-1D, 2A-2D, 3A-3D)과 제2 기판 관통 비아홀들(11A-11D, 12A-12D, 13A-13D, 14A-14D) 사이에는 범프들(702)이 존재한다.
이에 따라, 제1 메모리 칩은, 제1 내지 제4 메모리 칩들(611, 612, 613, 614)의 제1 기판 관통 비아홀들(1A-1D), 제1 내지 제4 인터포저 칩들(621, 622, 623, 624)의 제2 기판 관통 비아홀들(11A-11D), 그리고 버퍼 칩(605)의 보드 패드들(21A-21D)과 제3 기판 관통 비아홀들(81A, 82B, 83C, 84D)과 연결되는 내부 데이터 경로가 형성된다. 제2 메모리 칩(612)은, 제2 내지 제4 메모리 칩들(612, 613, 614)의 제1 기판 관통 비아홀들(2A-2D), 제2 내지 제4 인터포저 칩들(622, 623, 624)의 제2 기판 관통 비아홀들(12A-12D), 그리고 버퍼 칩(605)의 보드 패드들(22A-22D)과 제3 기판 관통 비아홀들(81A, 82B, 83C, 84D)과 연결되는 내부 데이터 경로가 형성된다. 제3 메모리 칩(613)은, 제3 및 제4 메모리 칩들(613, 614)의 제1 기판 관통 비아홀들(3A-3D), 제3 및 제4 인터포저 칩들(623, 624)의 제2 기판 관통 비아홀들(13A-13D), 그리고 버퍼 칩(605)의 보드 패드들(23A-23D)과 제3 기판 관통 비아홀들(81A, 82B, 83C, 84D)과 연결되는 내부 데이터 경로가 형성된다. 제4 메모리 칩(614)은, 제4 메모리 칩(614)의 제1 기판 관통 비아홀들(4A-4D), 제4 인터포저 칩들(624)의 제2 기판 관통 비아홀들(14A-14D), 그리고 버퍼 칩(605)의 보드 패드들(24A-24D)과 제3 기판 관통 비아홀들(81A, 82B, 83C, 84D)과 연결되는 내부 데이터 경로가 형성된다.
버퍼 칩(605)은, 제4 인터포저 칩(624)의 제2 기판 관통 비아홀들(11A-11D, 12A-12D, 13A-13D, 14A-14D)과 각각 접촉하는 본드 패드들(21A-21D, 22A-22D, 23A-23D, 24A-24D)과 제3 기판 관통 비아홀들(81A, 82B, 83C, 84D)을 포함한다. 제3 기판 관통 비아홀들(81A, 82B, 83C, 84D)은 반도체 메모리 장치(600)의 솔더볼 들(601, 602, 603, 604)과 연결된다.
버퍼 칩(605)은, 도 3 및 도 4의 버퍼 칩(105)과 인터페이스 칩(405)과 동일하게 시리얼라이저/디시리얼라이저(미도시)를 포함한다. 버퍼 칩(605)은, 반도체 메모리 장치(600)의 데이터 입출력 패드들(DQ)인 4개의 솔더볼들(601, 602, 603, 604)과 제3 기판 관통 비아홀들(81A, 82B, 83C, 84D)을 통해 수신되는 데이터들을 병렬 처리하여 16개의 데이터들로 만들고, 병렬 처리된 16개의 데이터들을 본드 패드들(21A-21D, 22A-22D, 23A-23D, 24A-24D)과 내부 데이터 경로를 통해 제1 내지 제4 메모리 칩들(611-614)로 전송하여 저장한다. 또한, 버퍼 칩버퍼 칩, 제1 내지 제4 메모리 칩들(611, 612, 613, 614) 각각의 제1 기판 관통 비아홀들(11A-11D, 12A-12D, 13A-13D, 14A-14D)에서 독출되는 16개의 데이터들을 내부 데이터 경로와 본드 패드들(21A-21D, 22A-22D, 23A-23D, 24A-24D)을 통하여 수신하고, 수신된 16개의 데이터들을 직렬 처리하여 4개의 제2 기판 관통 비아홀들(81A, 82B, 83C, 84D)과 솔더볼들(601, 602, 603, 604)로 출력한다.
따라서, 본 발명의 반도체 메모리 장치들(100, 600)은 메모리 칩들(111-114, 611-614)을 적층하여 집적도를 향상시킨다. 각 메모리 칩들(111-114, 611-614)의 데이터 입출력 패드들인 본드 패드들(31-34)과 기판 관통 비아홀들(31T-34T)로 입출력되는 데이터 레이트를 f 사이클이라고 가정한다면, 반도체 메모리 장치(100, 600)는 인터포저 칩들의 공유된 기판 관통 비아홀들(51a-54a, 51b-54b, 51c-54c, 51d-54, 11A-11D, 12A-12D, 13A-13D, 14A-14D)을 통하여 각 메모리 칩들(111-114, 611-614)로 데이터들이 병렬로 입출력되기 때문에, 데이터 레이트가 4f 사이클로 향상된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 반도체 메모리 장치의 A-A' 방향의 단면도를 설명하는 제1 예의 도면이다.
도 3은 도 1의 버퍼 칩을 설명하는 블락 다이어그램이다.
도 4는 인터페이스 칩과 코어 칩들을 장착한 반도체 메모리 장치를 보여주는 도면이다.
도 5는 도 1의 반도체 메모리 장치의 A-A' 방향의 단면도를 설명하는 제2 예의 도면이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.

Claims (24)

  1. 스택되는 다수개의 메모리 칩들, 상기 메모리 칩들 각각은 입/출력 데이터들을 전송하는 제1 본드 패드들을 포함하고;
    상기 메모리 칩들 사이에 개재되며 스택되는 인터포저 칩들, 상기 인터포저 칩들 각각은 해당되는 상기 인터포저 칩 상에 장착되는 상기 메모리 칩의 상기 제1 본드 패드들과 접촉하는 제2 본드 패드들과, 상기 제2 본드 패드들과 선택적으로 연결되는 제1 기판 관통 비아홀들을 포함하고, 상기 인터포저 칩들끼리의 상기 제1 기판 관통 비아홀들은 범프들을 통하여 서로 연결되어 공유되고;
    상기 인터포저 칩들의 상기 공유된 제1 기판 관통 비아홀들과 각각 연결되는 제3 본드 패드들과 상기 제3 본드 패드들과 선택적으로 연결되는 제2 기판 관통 비아홀들을 포함하는 버퍼 칩을 구비하고,
    상기 버퍼 칩은 상기 제3 본드 패드들로 수신되는 데이터들을 직렬 처리하여 상기 제2 기판 관통 비아홀들로 전송하고, 상기 제2 기판 관통 비아홀들로 수신되는 데이터들을 병렬 처리하여 상기 제3 본드 패드들로 전송하는 시리얼라이저/디시리얼라이저를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 버퍼 칩의 상기 제2 기판 관통 비아홀들과 연결되는 솔더볼들을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 인터포저 칩들 각각은
    분배 배선을 통하여 상기 제2 본드 패드들과 상기 제1 기판 관통 비아홀들을 선택적으로 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 인터포저 칩들의 상기 제1 기판 관통 비아홀들은
    상기 인터포저 칩 가장자리에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 스택되는 다수개의 메모리 칩들, 상기 메모리 칩들 각각은 입/출력 데이터들을 전송하는 제1 기판 관통 비아홀들을 포함하고;
    상기 메모리 칩들 사이에 개재되는 인터포저 칩들, 상기 인터포저 칩들 각각은 해당되는 상기 인터포저 칩 상에 장착되는 상기 메모리 칩의 상기 제1 기판 관통 비아홀들과 접촉하는 제1 본드 패드들과, 상기 제1 본드 패드들과 선택적으로 연결되는 제2 기판 관통 비아홀들을 포함하고, 상기 인터포저 칩들끼리의 상기 제2 기판 관통 비아홀들은 범프들을 통하여 서로 연결되어 공유되고;
    상기 인터포저 칩들의 상기 공유된 제2 기판 관통 비아홀들과 각각 연결되는 제2 본드 패드들과 상기 제2 본드 패드들과 선택적으로 연결되는 제3 기판 관통 비 아홀들을 포함하는 버퍼 칩을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 삭제
  12. 제10항에 있어서, 상기 인터포저 칩들 각각은,
    분배 배선을 통하여 상기 제1 본드 패드들과 상기 제2 기판 관통 비아홀들을 선택적으로 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서, 상기 인터포저 칩들의 상기 제1 기판 관통 비아홀들은
    상기 인터포저 칩 가장자리에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 삭제
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  19. 반도체 메모리 장치에 있어서,
    스택되는 다수개의 메모리 칩들, 상기 메모리 칩들 각각은 상기 반도체 메모리 장치의 최대 데이터 입출력 규정에 따른 수만큼의 제1 기판 관통 비아홀들을 포함하고;
    상기 메모리 칩들 사이에 개재되는 인터포저 칩들, 상기 인터포저 칩들 각각은 해당되는 상기 인터포저 칩 상에 장착되는 상기 메모리 칩의 상기 제1 기판 관통 비아홀들과 선택적으로 접촉하는 제2 기판 관통 비아홀들을 포함하고, 적층된 상기 인터포저 칩들은 상위의 상기 인터포저 칩들의 상기 제2 기판 관통 비아홀들은 하위의 상기 인터포저 칩들의 상기 제2 기판 관통 비아홀들과 서로 연결되고;
    버퍼 칩 상에 장착되는 상기 인터포저 칩의 상기 제2 기판 관통 비아홀들과 각각 연결되는 본드 패드들과 상기 본드 패드들과 선택적으로 연결되는 제3 기판 관통 비아홀들을 포함하는 상기 버퍼 칩; 및
    상기 버퍼 칩의 상기 제3 기판 관통 비아홀들과 연결되는 솔더볼들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 버퍼 칩은
    상기 본드 패드들로 수신되는 데이터들을 직렬 처리하여 상기 제3 기판 관통 비아홀들로 전송하고, 상기 제3 기판 관통 비아홀들로 수신되는 데이터들을 병렬 처리하여 상기 본드 패드들로 전송하는 시리얼라이저/디시리얼라이저를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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