JP5980556B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に半導体基板を貫通するように形成される貫通ビアを有する半導体装置に関する。
近年、半導体装置の実装面積の削減を目的の１つとして複数の半導体チップを１つの半導体パッケージに封入するマルチチップパッケージ技術が開発されている。このように、複数の半導体チップを１つの半導体パッケージに封入することで、チップ間の配線数を増やして、チップ間のデータ転送速度を向上させることもできる。
このようなマルチチップパッケージ技術を利用した半導体装置の例が特許文献１に開示されている。特許文献１に記載の技術では、半導体基板が、半導体基板を貫通するように形成された貫通ビア（ＴＳＶ：Through-Silicon Via）を有する。そして、特許文献１に記載の半導体装置では、貫通ビアを利用して複数の半導体チップを積層する。また、特許文献１では、上下に積層された２つの半導体チップを用いて、貫通ビアの交流特性に差がないことを確認する試験を行うための技術について開示する。
特開２０１１−１４５２５７号公報
しかしながら、特許文献１に記載の技術では、貫通ビアの特性の確認を行うために複数の半導体チップを要するため、積層前に貫通ビアの不良を確認することができない問題がある。
本発明にかかる半導体装置の一態様は、半導体基板を貫通して形成される貫通ビアと、第１、第２のバッファ回路と、前記半導体基板の上層に形成される配線形成層と、前記半導体基板から前記配線形成層に向かう方向を上向きとした場合に、前記貫通ビアの上部に形成され、前記貫通ビアの端面のうち前記半導体基板の上部側に面するチップ内端面に設けられる接続配線部と、前記第１のバッファ回路と前記貫通ビアとを接続する第１のパスと、前記第２のバッファ回路と前記貫通ビアとを接続する第２のパスと、を有し、前記第１のパスと前記第２のパスとは、前記接続配線部を介して電気的に接続される。
本発明にかかる半導体装置は、貫通ビアのチップ内端面の上部に設けられる接続配線部を有し、この接続配線部を介して第１のパスと第２のパスを接続する。これにより、本発明にかかる半導体装置は、貫通ビアの膨張或いは収縮により、貫通ビアからチップ内配線までの接続状態に異常が発生した場合には、第１のパスと第２のパスを用いて接続配線部の状態を確認し、貫通ビアからチップ内配線までの接続状態を確認することができる。つまり、本発明にかかる半導体装置は、自チップのみで貫通ビアからチップ内配線までの接続状態を確認することができる。
本発明にかかる半導体装置によれば、自チップのみで貫通ビアからチップ内配線までの接続状態を確認することができる。
実施の形態１にかかる半導体装置の断面図である。 実施の形態１にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための断面図である。 実施の形態１にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための平面レイアウトの概略図である。 実施の形態１にかかる半導体装置のテストに関する回路の回路図である。 実施の形態１にかかる貫通ビアの温度ストレスに対する膨張と収縮とを説明するための断面図である。 実施の形態１にかかる半導体装置において、貫通ビアに関する断線テストを行った場合の回路の動作を説明するための図である。 実施の形態１にかかる半導体装置において、貫通ビアに関する断線テストを行った場合の回路の動作を説明するための図である。 実施の形態２にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための断面図である。 実施の形態３にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための断面図である。 実施の形態３にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための平面レイアウトの概略図である。 実施の形態３にかかる半導体装置の接続配線部と接続される第１、第２のチップ配線を説明するための平面レイアウトの概略図である。 実施の形態４にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための断面図である。 実施の形態５にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための断面図である。 実施の形態６にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための断面図である。 実施の形態７にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための断面図である。 実施の形態８にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための断面図である。 実施の形態９にかかる半導体装置のテストに関する回路の回路図である。 実施の形態９にかかる半導体装置のＩＯＬＨテストについての導通状態のトランジスタ数と理想電圧との関係を示す表である。 実施の形態１０にかかる半導体装置のテストに関する回路の回路図である。 実施の形態１０にかかる半導体装置のＩＯＬＨテスト及び断線テストについての導通状態のトランジスタ数と理想電圧との関係を示す表である。 実施の形態１１にかかる半導体装置のテストに関する回路の回路図である。 実施の形態１１にかかる半導体装置の断線テストを行った場合の回路の動作を説明するための図である。
実施の形態１
以下、図面を参照して、本発明の実施の形態について説明する。実施の形態１にかかる半導体装置の断面図を図１に示す。図１に示すように、実施の形態１にかかる半導体装置は、複数の半導体チップ（例えば、半導体チップＣＨ０〜ＣＨ４）が積層された状態で１つのパッケージに封入される。なお、図１に示す例では、半導体チップＣＨ０〜ＣＨ４は、フェースダウン（例えば、半導体基板の回路形成面をパッケージ基板ＰＬＴ側に向けた方向）で実装される。
図１に示す例では、半導体装置は、マイクロバンプ２により半導体チップＣＨ０がパッケージ基板ＰＬＴに接続される。パッケージ基板ＰＬＴの裏面には、バンプＢＭＰが設けられ、このバンプにより、半導体装置を搭載する機器の基板に実装される。また、半導体チップＣＨ０は、半導体基板を貫通するように形成された貫通ビア（ＴＳＶ：Through-Silicon Via）１を有する。そして、半導体チップＣＨ０は、この貫通ビア１により、上部に積層される他の半導体チップとデータ通信を行う。
また、半導体チップＣＨ０は、半導体基板（例えば、シリコン層ＳｉＬ）、配線形成層（例えば、メタル層ＭｅＬ）、パッド３ｕ、３ｔを有する。シリコン層ＳｉＬは、回路素子が形成される半導体基板層である。メタル層ＭｅＬは、回路間及び回路と外部端子（例えば、パッド３ｔ）とを接続するチップ配線が形成される配線形成層である。パッド３ｔは、半導体チップのメタル層ＭｅＬ側の表面に設けられる外部端子である。また、パッド３ｔは、メタル層ＭｅＬに形成されるチップ配線により回路形成面に形成された回路と接続される。パッド３ｕは、貫通ビア１の端面のうち半導体チップのシリコン層ＳｉＬ側の端面に設けられる外部端子である。なお、以下では、シリコン層ＳｉＬからメタル層ＭｅＬに向かう方向を上向きとして説明を行う。
また、半導体チップＣＨ１〜ＣＨ３は、シリコン層ＳｉＬ、メタル層ＭｅＬ、貫通ビア１ａ、パッド４ｔ、４ｕを有する。半導体チップＣＨ１〜ＣＨ３に設けられる貫通ビア１ａは、シリコン層ＳｉＬとメタル層ＭｅＬを貫通するように形成される。この貫通ビア１ａは、メタル層ＭｅＬの最上層配線層において各チップのチップ配線と接続される。また、パッド４ｔは半導体チップの表面側（例えば、半導体チップのメタル層ＭｅＬ側の表面）に設けられ、パッド４ｕは半導体チップの裏面側（例えば、半導体チップの半導体基板層側の表面）に設けられる。半導体チップＣＨ０〜ＣＨ３は、パッド４ｔが下部に設けられる半導体チップに接続され、パッド４ｕが上部に設けられた半導体チップと接続される。また、半導体チップＣＨ１〜ＣＨ３は、他のチップとはマイクロバンプ２を介して接続される。
半導体チップＣＨ４は、シリコン層ＳｉＬ、メタル層ＭｅＬ、パッド４ｔを有する。半導体チップＣＨ４は、最上層に積層されるチップであるため、貫通ビアを有していない。半導体チップＣＨ４のパッド４ｔは、メタル層ＭｅＬに形成されるチップ配線により回路形成面に形成された回路と接続される。半導体チップＣＨ４は、パッド４ｔが下部に設けられる半導体チップに接続される。また、半導体チップＣＨ４は、他のチップとはマイクロバンプ２を介して接続される。なお図１では、半導体チップＣＨ４には貫通ビアが無いものを示しているが、これに半導体チップＣＨ０又は半導体チップＣＨ１〜ＣＨ３と同じように貫通ビアを有するものを用いてもよい。
なお、図１に示した半導体装置は、例えば、最下層に配置される半導体チップＣＨ０として多数のロジック回路を組み込んだＳｏＣ（System On Chip）を用い、上層に配置される半導体チップＣＨ１〜ＣＨ４としてメモリチップ（例えば、ＤＲＡＭ（Dynamic Random Access Memory））を用いたものである。
実施の形態１にかかる半導体装置は、貫通ビアと自チップのチップ配線との構成方法に特徴の１つを有し、当該特徴により、自チップのみで貫通ビアとチップ配線との接続状態の確認を行うことを可能にする。そこで、実施の形態１にかかる半導体装置の貫通ビア及び当該貫通ビアに直接接続されるチップ配線の構造について以下で詳細に説明する。以下では、特に、図１において示した貫通ビア周辺領域Ａについて説明を行う。
図２に実施の形態１にかかる半導体装置の貫通ビアとチップ配線との接続箇所（図１の貫通ビア接続領域Ａに対応する実施の形態１の貫通ビア接続領域Ａ１）を説明するための断面図を示す。図２に示す断面図は、貫通ビア接続領域Ａを示すものであるが、図１と図２では、説明の理解を容易にするために上下の関係を逆転させた。また、以下の説明においても、貫通ビア接続領域Ａに対応する各図面では、上下関係を逆転させた断面図を用いる。なお、以下の説明では、断面図の図面で示された上下関係に従って上部又は下部との語を使用する。つまり、シリコン層ＳｉＬからメタル層ＭｅＬに向かう方向を上向きとして説明を行う。また、図２では、半導体チップＣＨ０と接続される半導体チップＣＨ１のメタル層ＭｅＬを貫通ビア１の接続状態を説明するために示した。
図２に示すように、実施の形態１にかかる半導体装置は、貫通ビア１、接続配線部１４、第１のチップ配線１２ａ、第２のチップ配線１２ｂを有する。貫通ビア１は、半導体基板１１を貫通して形成される。また、図２に示す例では、貫通ビア１と半導体基板１１は、バリアメタル１０により絶縁される。図２では、図面上方が回路形成面となっており、図面下側が半導体チップの裏面側となる。そして、貫通ビア１の裏面側の端面には上部に配置される半導体チップとの接続端子となるパッド３ｕが形成される。
接続配線部１４は、半導体基板１１からメタル層ＭｅＬに向かう方向を上向きとした場合に、貫通ビア１の上部に形成され、貫通ビア１の端面のうち半導体基板の上部側に面するチップ内端面に設けられる。また、別の観点では、接続配線部１４は、回路形成面と直交する面を断面とした場合、断面視において、貫通ビア１の第１の側壁に沿った第１の直線と、第１の側壁に対向する第２の側壁に沿った第２の直線と、により挟まれるビア接続領域ＵＴＳＶのうち半導体基板の回路形成面側に形成され、貫通ビアと接続されるビア接続配線を含む。図２に示す例では、第１のチップ配線１２ａの一端の一部と、第２のチップ配線１２ｂの一端の一部と、がビア接続配線として形成される。
第１のチップ配線１２ａは、接続配線部１４に一端が接続される。なお、詳しくは後述するが、第１のチップ配線１２ａの他端には、第１のバッファ回路が接続される。また、図２に示す例では、第１のチップ配線１２ａは、第１配線層Ｌ１〜第５配線層Ｌ５に形成される配線により構成され、異なる配線層に形成された配線は、ビア１３により接続される。そして、第１のチップ配線１２ａとビア１３により第１のパスが構成される。また、以下の説明では、第１のチップ配線１２ａ及びビア１３を含む配線経路のうち接続配線部１４を起点に分岐した配線経路を第１のパスと称す。
第２のチップ配線１２ｂは、接続配線部１４を介して、第１のチップ配線１２ｂと接続される。なお、詳しくは後述するが、第２のチップ配線１２ｂの他端には、第２のバッファ回路が接続される。また、図２に示す例では、第２のチップ配線１２ｂは、第１配線層Ｌ１〜第４配線層Ｌ４に形成される配線により構成され、異なる配線層に形成された配線は、ビア１３により接続される。そして、第２のチップ配線１２ｂとビア１３により第２のパスが構成される。また、以下の説明では、第２のチップ配線１２ｂ及びビア１３を含む配線経路のうち接続配線部１４を起点に分岐した配線経路を第２のパスと称す。
なお、図２に示す例では、接続配線部１４は、貫通ビア１の回路形成面側の端面（以下、この面をチップ内端面と称す。）である。また、第１のチップ配線１２ａの一端は、貫通ビア１のチップ内端面に接続され、第２のチップ配線１２ｂの一端は、貫通ビア１のチップ内端面に接続される。そして、第１のチップ配線１２ａ及び第２のチップ配線１２ｂは、それぞれ、貫通ビア１と接続される最下層配線（例えば、第１配線層Ｌ１に形成される配線）と、ビア接続領域ＵＴＳＶ以外の領域において、最下層配線とビアを介して接続される少なくとも１つの上層配線と、を有する。
すなわち、接続配線部１４は、第１のチップ配線１２ａを含む第１のパスと、第２のチップ配線１２ｂを含む第２のパスとを、電気的に接続する部分である。そして、半導体チップＣＨ０では、接続配線部１４は、貫通ビア１のメタル層ＭｅＬに面するチップ内端面の上層であって、チップ内端面に接するメタル層ＭｅＬ、チップ内端面に接しないメタル層ＭｅＬ、または、貫通ビア１そのものを用いて構成される。実施の形態１にかかる半導体チップＣＨ０では、図２に示すように、接続配線部１４は貫通ビア１そのものを用いて構成される。
続いて、接続配線部１４についてさらに詳細に説明する。図３に実施の形態１にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための平面レイアウト（半導体チップＣＨ０の回路形成面側から見たレイアウト）の概略図を示す。
図３に示すように、接続配線部１４は、貫通ビア１のチップ内端面の面積以下の面積で形成される配線領域である。図３に示す例では、接続配線部１４は、そのまま、ビア接続領域ＵＴＳＶと一致するものである。そして、実施の形態１にかかる半導体装置では、貫通ビア１のチップ内端面と電気的な接触が確保されるように第１のチップ配線１２ａ及び第２のチップ配線１２ｂが形成される。また、第１のチップ配線１２ａと第２のチップ配線１２ｂは、互いに分離するように形成され、貫通ビア１を介して電気的に接続される。
続いて、実施の形態１にかかる半導体装置において、貫通ビア１と、チップ配線との接続状態を確認するための回路について説明する。図４に、実施の形態１にかかる半導体装置のテストに関する回路の回路図を示す。
図４に示すように、実施の形態１にかかる回路は、バッファ回路２０及びテスト回路３０を有する。バッファ回路２０は、ゲート制御論理生成回路２１、第１のバッファ回路２２、第２のバッファ回路２３を有する。第１のバッファ回路２２は、接続配線部１４を介して第２のバッファ回路２３に電流を流出する。
より具体的には、第１のバッファ回路２２は、ＰＭＯＳトランジスタＰ０、Ｐ１、第１のインピーダンス素子（例えば、抵抗Ｒｐ）を有する。ＰＭＯＳトランジスタＰ０のソースは、第１の電源（例えば、高電圧側電源ＶＤＤ）に接続される。ＰＭＯＳトランジスタＰ０のドレインは、抵抗Ｒｐを介して第１のパスＮＡに接続される。ＰＭＯＳトランジスタＰ０のゲートには、ゲート制御論理生成回路２１から駆動信号が与えられる。ＰＭＯＳトランジスタＰ１のソースは、高電圧側電源ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１のドレインは、第１のパスＮＡに接続される。ＰＭＯＳトランジスタＰ１のゲートには、ゲート制御論理生成回路２１から駆動信号が与えられる。
第２のバッファ回路２３は、ＮＭＯＳトランジスタＮ０、Ｎ１、第２のインピーダンス素子（例えば、抵抗Ｒｎ）を有する。ＮＭＯＳトランジスタＮ０のソースは、第２の電源（例えば、定電圧側電源ＶＳＳ）に接続される。ＮＭＯＳトランジスタＮ０のドレインは、抵抗Ｒｎを介して第２のパスＮＢに接続される。ＮＭＯＳトランジスタＮ０のゲートには、ゲート制御論理生成回路２１から駆動信号が与えられる。ＮＭＯＳトランジスタＮ１のソースは、低電圧側電源ＶＳＳに接続される。ＮＭＯＳトランジスタＮ１のドレインは、第２のパスＮＢに接続される。ＮＭＯＳトランジスタＮ１のゲートには、ゲート制御論理生成回路２１から駆動信号が与えられる。
なお、ＰＭＯＳトランジスタＰ０、抵抗Ｒｐ、ＮＭＯＳトランジスタＮ０及び抵抗Ｒｎは、テスト用バッファ回路２４を構成する。本実施の形態では、抵抗Ｒｐ及び抵抗Ｒｐは同じ抵抗値を有するものとする。また、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は出力バッファ回路２５を構成する。
ゲート制御論理生成回路２１は、外部、或いは、図示しない他の回路から与えられる制御信号に基づき駆動信号を生成し、当該駆動信号により第１のバッファ回路２２及び第２のバッファ回路２３の導通状態を制御する。
より具体的には、ゲート制御論理生成回路２１は、断線テスト時には、テスト用バッファ回路２４を構成する第１のＰＭＯＳトランジスタ（例えば、ＰＭＯＳトランジスタＰ０）及び第１のＮＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタＮ０）を導通した状態に制御する。これにより、断線が生じていなければ、ＰＭＯＳトランジスタＰ０からＮＭＯＳトランジスタＮ０に電流が流れ、第１のパスＮＡ及び第２のパスＮＢには、同じ電圧（例えば、１／２ＶＤＤ）が生じる。また、断線が生じている場合は、ＰＭＯＳトランジスタＰ０からＮＭＯＳトランジスタＮ０に電流が流れず、第１のパスＮＡの電圧Ｖｎａは、高電圧側電源ＶＤＤの電圧ＶＤＤとなり、第２のパスＮＢの電圧Ｖｎｂは、低電圧側電源ＶＳＳの電圧ＶＳＳとなる。なお、ゲート制御論理生成回路２１は、断線テスト時は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を共に遮断状態とする。
また、ゲート制御論理生成回路２１は、通常動作時には、出力バッファ回路２５を構成するＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のいずれか一方を導通した状態とすることで、ハイレベル（例えば、高電圧側電源ＶＤＤの電圧）又はロウレベル（例えば、低電圧側電源ＶＳＳの電圧）を出力信号として貫通ビア１に出力する。
テスト回路３０は、第１のパスＮＡの電圧と第２のパスＮＢの電圧とが異なる電圧値となったことに基づき接続配線部１４において断線が発生したことを示すテスト結果信号Ｔｏｕｔを出力する。
テスト回路３０は、コンパレータ３１、３２、インバータ３３、ＮＯＲ回路３４を有する。コンパレータ３１は、閾値電圧Ｖｔｈａを有し、第１のパスＮＡの電圧Ｖｎａが閾値電圧Ｖｔｈａよりも小さい場合はロウレベルの信号を出力し、電圧Ｖｎａが閾値電圧Ｖｔｈａよりも大きい場合はハイレベルの信号を出力する。コンパレータ３２は、閾値電圧Ｖｔｈｂを有し、第２のパスＮＢの電圧Ｖｎｂが閾値電圧Ｖｔｈｂよりも小さい場合はロウレベルの信号を出力し、電圧Ｖｎｂが閾値電圧Ｖｔｈｂよりも大きい場合はハイレベルの信号を出力する。
インバータ３３は、コンパレータ３２の出力信号の反転論理を出力する。ＮＯＲ回路３４は、コンパレータ３１の出力信号とインバータ３３の出力信号との反転論理和となる信号をテスト結果信号とＴｏｕｔして出力する。
続いて、実施の形態１にかかる半導体装置における断線テストについて詳細に説明する。まず、実施の形態１にかかる半導体装置において断線が生じる故障モードの一例について説明する。貫通ビア１を有する半導体装置では、貫通ビア１が製造プロセス中に受ける温度ストレスに起因して膨張及び収縮することで貫通ビアとチップ配線との間に断線が生じることがある。そこで、図５に実施の形態１にかかる貫通ビアの温度ストレスに対する膨張と収縮とを説明するための断面図を示す。図５に示すように、半導体装置は、製造プロセス中に過熱及び冷却工程を有する。そして、貫通ビア１は、製造プロセス中の加熱処理において膨張する。この膨張により、貫通ビア１がチップ配線を押し上げることでチップ配線に断線が生じることがある。また、加熱後には冷却処理が施される。この冷却処理により貫通ビア１が収縮した場合、貫通ビア１の表面側端面がチップ配線が形成される面より低い位置に後退すると、チップ配線と貫通ビア１との間に断線が生じることがある。
実施の形態１にかかる半導体装置では、自チップのみのテスト工程において上記断線を確認することができる。そこで、以下では、実施の形態１にかかる半導体装置の断線テスト方法について詳細に説明する。
まず、実施の形態１にかかる半導体装置において貫通ビアに関する断線が生じていない正常状態の場合のテスト結果について説明する。図６に実施の形態１にかかる半導体装置において、断線が生じていない場合の貫通ビアに関する断線テストを行った場合の回路の動作を説明するための図を示す。
図６に示すように、断線が生じていない場合、第１のパスＮＡの電圧Ｖｎａと、第２のパスＮＢの電圧Ｖｎｂは、共に同じ電圧となる。そして、実施の形態１にかかるコンパレータ３１、３２の閾値電圧Ｖｔｈａ、Ｖｔｈｂは、断線が生じていない場合の電圧Ｖｎａ、Ｖｎｂを挟むように設定される。そのため、図６に示す状態では、コンパレータ３１の出力信号ＶＡはロウレベルとなり、コンパレータ３２の出力信号ＶＢはハイレベルとなる。これにより、ＮＯＲ回路３４には、出力信号ＶＡと、出力信号ＶＢの反転信号と、に基づきハイレベルを出力する。
一方、図７に実施の形態１にかかる半導体装置において、断線が生じている場合の貫通ビアに関する断線テストを行った場合の回路の動作を説明するための図を示す。図７に示すように、断線が生じている場合、第１のパスＮＡの電圧Ｖｎａは高電圧側電源の電圧ＶＤＤとなり、第２のパスＮＢの電圧Ｖｎｂは低電圧側電源の電圧ＶＳＳとなる。そのため、図７に示す状態では、コンパレータ３１の出力信号ＶＡはハイレベルとなり、コンパレータ３２の出力信号ＶＢはロウレベルとなる。これにより、ＮＯＲ回路３４には、出力信号ＶＡと、出力信号ＶＢの反転信号と、に基づきロウレベルを出力する。
このように、実施の形態１にかかる半導体装置では、接続配線部１４、特に貫通ビア１とチップ配線との間に断線が生じた場合には、テスト結果信号Ｔｏｕｔの値に違いが生じるため、このテスト結果信号を外部でモニタすることで断線の有無を確認することができる。
上記説明より、実施の形態１にかかる半導体装置は、半導体基板１１からメタル層ＭｅＬに向かう方向を上向きとした場合に、貫通ビア１の上部に形成され、貫通ビア１の端面のうち半導体基板１１の上部側に面するチップ内端面に設けられる接続配線部１４と、第１のバッファ回路と貫通ビア１とを接続する第１のパスＮＡと、第２のバッファ回路と貫通ビアとを接続する第２のパスＮＢと、を有する。そして、実施の形態１にかかる半導体装置は、第１のパスＮＡと第２のパスＮＢとは、接続配線部１４を介して電気的に接続される。
これにより、実施の形態１にかかる半導体装置は、自チップのみで貫通ビア１に起因したチップ配線の断線及び貫通ビア１とチップ配線との間の断線を検出することができる。
貫通ビア１を利用した規格の１つにＷｉｄｅ−ＩＯ規格がある。このＷｉｄｅ−ＩＯ規格では、貫通ビア１を４０μｍピッチで配置し、かつ、貫通ビア１に接続されるパッドの直径が２０μｍ程度とする。そして、Ｗｉｄｅ−ＩＯ規格では、この貫通ビア１を１チップ辺り数百個設ける。そのため、Ｗｉｄｅ−ＩＯ規格等の多数の貫通ビアを有する半導体チップでは、プローブ検査による貫通ビア１の特性確認を行うことが現実的に行えない問題がある。しかし、特許文献１に記載の技術のように、半導体チップを積層した状態で貫通ビア１の特性確認を行っていたのでは、半導体装置の歩留まりが悪化する問題がある。
しかし、実施の形態１にかかる半導体装置によれば、半導体チップを積層する前の段階で貫通ビア１の特性を確認できるため、半導体装置の製造歩留まりを向上させることができる。また、マルチチップパッケージでは、自社で製造する半導体チップと、他社から購入した半導体チップとを組み合わせて１つの半導体装置を製造することがある。しかし、実施の形態１にかかる半導体チップを用いることで、このような場合においても、貫通ビア１において断線が生じている不良チップが他社に流通することを防止することができ、自社の半導体チップの信頼性を向上させることができる。
実施の形態２
実施の形態２では、第１のチップ配線１２ａ及び第２のチップ配線１２ｂの別の形態について説明する。図８に実施の形態２にかかる半導体装置の貫通ビアとチップ配線との接続箇所（図１の貫通ビア接続領域Ａに対応する実施の形態２の貫通ビア接続領域Ａ２）を説明するための断面図を示す。
図８に示すように、実施の形態２にかかる半導体装置では、第１のチップ配線１２ａ及び第２のチップ配線１２ｂは、それぞれ、貫通ビア１と接続されるビア接続配線と、ビア接続領域ＵＴＳＶにおいて、ビア接続配線とビアを介して接続される少なくとも１つの上層配線と、を有する。
このように、ビア接続領域ＵＴＳＶにおいてビアを介して複数の配線を積層したとしても、貫通ビア１が膨張した場合には、配線及びビアが破壊されて第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。また、貫通ビア１が収縮して第１のチップ配線１２ａ及び第２のチップ配線１２ｂと分離された場合にも貫通ビア１とチップ配線との間に断線が生じる。そのため、実施の形態１にかかるバッファ回路２０及びテスト回路３０を用いて、当該断線を確認することができる。
実施の形態３
実施の形態３では、接続配線部１４の構成の別の形態について説明する。そこで、図９に実施の形態３にかかる半導体装置の貫通ビアとチップ配線との接続箇所（図１の貫通ビア接続領域Ａに対応する実施の形態３の貫通ビア接続領域Ａ３）を説明するための断面図を示す。
図９に示すように、実施の形態３にかかる半導体装置では、接続配線部１４が、貫通ビア１の回路形成面側の端面の上層に形成される最下層配線を有する。そして、第１のチップ配線１２ａ及び第２のチップ配線１２ｂは、それぞれ、ビア接続領域ＵＴＳＶ以外の領域において、最下層配線とビアを介して接続される少なくとも１つの上層配線を有する。
実施の形態３にかかる接続配線部１４についてさらに詳細に説明する。図１０実施の形態３にかかる半導体装置の貫通ビアとチップ配線との接続箇所を説明するための平面レイアウトの概略図を示す。図１０に示す平面レイアウトでは、接続配線部１４を構成する最下層配線と当該最下層配線上に形成されるビアを示した。
図１０に示すように、接続配線部１４は、貫通ビア１の外周形状と一致するように定義されるものである。即ち、接続配線部１４は、そのまま、ビア接続領域ＵＴＳＶと一致するものである。そして、実施の形態３にかかる半導体装置では、ビア接続領域ＵＴＳＶに収まるように、最下層配線１２（Ｌ１）が形成される。この最下層配線１２（Ｌ１）は、貫通ビア１と電気的な接触が確保されるように形成されるものである。
続いて、図１１に実施の形態３にかかる半導体装置の接続配線部１４と接続される第１、第２のチップ配線を説明するための平面レイアウトの概略図を示す。図１１に示すように、実施の形態３にかかる半導体装置では、第２配線層Ｌ２に形成される配線が、分離して形成される。そして、分離して形成された配線の一方が第１のチップ配線１２ａとなり、他方が第２のチップ配線１２ｂとなる。この第１のチップ配線１２ａ及び第２のチップ配線１２ｂは、図１０に示したビアを介して最下層配線と接続される。
このように、実施の形態３では、接続配線部１４のビア接続配線を連続して形成される最下層配線により形成し、ビア接続領域ＵＴＳＶにおいてビアを介して積層された配線を第１のチップ配線１２ａ及び第２のチップ配線１２ｂとする。接続配線部１４をこのように形成したとしても、貫通ビア１が膨張した場合には、配線及びビアが破壊されて第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。また、貫通ビア１が収縮して第１のチップ配線１２ａ及び第２のチップ配線１２ｂと分離された場合にも貫通ビア１とチップ配線との間に断線が生じる。そのため、実施の形態１にかかるバッファ回路２０及びテスト回路３０を用いて、当該断線を確認することができる。
実施の形態４
実施の形態４では、実施の形態３にかかる半導体装置の第１のチップ配線１２ａ及び第２のチップ配線１２ｂの別の形態について説明する。図１２に実施の形態４にかかる半導体装置の貫通ビアとチップ配線との接続箇所（図１の貫通ビア接続領域Ａに対応する実施の形態４の貫通ビア接続領域Ａ４）を説明するための断面図を示す。
図１２に示すように、実施の形態４にかかる半導体装置では、接続配線部１４が貫通ビア１の回路形成面側の端面の上層に形成されるビア接続配線を有する。そして、第１のチップ配線１２ａ及び第２のチップ配線１２ｂは、それぞれ、ビア接続領域ＵＴＳＶにおいて、ビア接続配線とビアを介して接続される少なくとも１つの上層配線を有する。
このように、ビア接続領域ＵＴＳＶにおいてビアを介して複数の配線を積層したとしても、貫通ビア１が膨張した場合には、配線及びビアが破壊されて第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。また、貫通ビア１が収縮した場合、ビア接続配線が断線しているため、第１のチップ配線１２ａ及び第２のチップ配線１２ｂを電気的に接続する部分がなくなり、第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。そのため、実施の形態１にかかるバッファ回路２０及びテスト回路３０を用いて、当該断線を確認することができる。
実施の形態５
実施の形態５では、実施の形態３にかかる半導体装置の第１のチップ配線１２ａ及び第２のチップ配線１２ｂの別の形態について説明する。図１３に実施の形態５にかかる半導体装置の貫通ビアとチップ配線との接続箇所（図１の貫通ビア接続領域Ａに対応する実施の形態５の貫通ビア接続領域Ａ５）を説明するための断面図を示す。
図１３に示すように、実施の形態５にかかる半導体装置では、接続配線部１４が貫通ビア１の回路形成面側の端面の上層に形成されるビア接続配線と、ビア接続配線とビアを介して接続される少なくとも１つの第１の上層配線と、を有する。そして、第１のチップ配線１２ａ及び第２のチップ配線１２ｂは、それぞれ、第１の上層配線と前記ビアを介して接続される第２の上層配線を有する。
このように、ビア接続領域ＵＴＳＶにおいてビアを介して複数の配線を積層したとしても、貫通ビア１が膨張した場合には、配線及びビアが破壊されて第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。また、貫通ビア１が収縮した場合、ビア接続配線が断線しているため、第１のチップ配線１２ａ及び第２のチップ配線１２ｂを電気的に接続する部分がなくなり、第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。そのため、実施の形態１にかかるバッファ回路２０及びテスト回路３０を用いて、当該断線を確認することができる。このように、接続配線部１４を複数の配線層に形成される複数の配線により形成することで、例えば、多少の貫通ビア１の膨張及び収縮に対しては貫通ビア１とチップ配線との間の断線を防止することができる。
実施の形態６
実施の形態６では、実施の形態３にかかる半導体装置の第１のチップ配線１２ａ及び第２のチップ配線１２ｂの別の形態について説明する。図１４に実施の形態６にかかる半導体装置の貫通ビアとチップ配線との接続箇所（図１の貫通ビア接続領域Ａに対応する実施の形態６の貫通ビア接続領域Ａ６）を説明するための断面図を示す。
図１４に示すように、実施の形態６にかかる半導体装置では、接続配線部１４が貫通ビア１の回路形成面側の端面の上層に形成されるビア接続配線を有する。そして、第１のチップ配線１２ａ及び第２のチップ配線１２ｂは、それぞれ、ビア接続領域ＵＴＳＶ以外の領域において、ビア接続配線とビアを介して接続される少なくとも１つの上層配線を有する。
このように、ビア接続領域ＵＴＳＶ以外の領域においてビアを介して複数の配線を積層したとしても、貫通ビア１が膨張した場合には、ビア接続配線と当該ビア接続配線と同一配線層に形成される配線との間で破壊が生じ、第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。また、貫通ビア１が収縮した場合、ビア接続配線が第１のチップ配線１２ａ及び第２のチップ配線１２ｂと分離されるため、第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。そのため、実施の形態１にかかるバッファ回路２０及びテスト回路３０を用いて、当該断線を確認することができる。
実施の形態７
実施の形態７では、実施の形態３にかかる半導体装置の第１のチップ配線１２ａ及び第２のチップ配線１２ｂの別の形態について説明する。図１５に実施の形態７にかかる半導体装置の貫通ビアとチップ配線との接続箇所（図１の貫通ビア接続領域Ａに対応する実施の形態７の貫通ビア接続領域Ａ７）を説明するための断面図を示す。
図１５に示すように、実施の形態７にかかる半導体装置では、接続配線部１４が貫通ビア１の回路形成面側の端面の上層に形成されるビア接続配線を有する。そして、第１のチップ配線１２ａ及び第２のチップ配線１２ｂは、それぞれ、ビア接続配線と同一層に形成される最下層配線を有する。
このように、複数の配線を積層することなく、第１のチップ配線１２ａと第２のチップ配線１２ｂを形成したとしても、貫通ビア１が膨張した場合には、ビア接続配線と当該ビア接続配線と同一配線層に形成される配線との間で破壊が生じ、第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。また、貫通ビア１が収縮した場合、ビア接続配線が第１のチップ配線１２ａ及び第２のチップ配線１２ｂと分離されるため、第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。そのため、実施の形態１にかかるバッファ回路２０及びテスト回路３０を用いて、当該断線を確認することができる。
実施の形態８
実施の形態８では、実施の形態３にかかる半導体装置の第１のチップ配線１２ａ及び第２のチップ配線１２ｂの別の形態について説明する。図１６に実施の形態８にかかる半導体装置の貫通ビアとチップ配線との接続箇所（図１の貫通ビア接続領域Ａに対応する実施の形態８の貫通ビア接続領域Ａ８）を説明するための断面図を示す。
図１６に示すように、実施の形態８にかかる半導体装置では、接続配線部１４が貫通ビア１の回路形成面側の端面の上層に形成されるビア接続配線を有する。そして、第１のチップ配線１２ａは、ビア接続配線とビアを介して接続される少なくとも１つの上層配線を有し、第２のチップ配線１２ｂは、ビア接続配線と同一層に形成される最下層配線を有する。
このように、第１のチップ配線１２ａを複数の配線を積層することで形成し、第２のチップ配線１２ｂを複数の配線を積層することなく形成したとしても、貫通ビア１が膨張した場合には、ビア接続配線と当該ビア接続配線と同一配線層に形成される配線との間で破壊が生じ、第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。また、貫通ビア１が収縮した場合、ビア接続配線が第１のチップ配線１２ａ及び第２のチップ配線１２ｂと分離されるため、第１のチップ配線１２ａと第２のチップ配線１２ｂとの間に断線が生じる。そのため、実施の形態１にかかるバッファ回路２０及びテスト回路３０を用いて、当該断線を確認することができる。
実施の形態９
実施の形態９では、断線テストを行う回路に出力バッファ回路の駆動能力テストを行う機能を追加した例について説明する。図１７に、実施の形態９にかかる半導体装置のテストに関する回路の回路図を示す。
図１７に示すように、実施の形態９にかかる半導体装置は、バッファ回路４０及びＡＤ変換回路４６を有する。バッファ回路４０は、ゲート制御論理生成回路４１、第１のバッファ回路４２、第２のバッファ回路４３を有する。第１のバッファ回路４２は、接続配線部１４を介して第２のバッファ回路４３に電流を流出する。
より具体的には、第１のバッファ回路４２は、ＰＭＯＳトランジスタＰ０〜Ｐ３、第１のインピーダンス素子（例えば、抵抗Ｒｐ）を有する。ＰＭＯＳトランジスタＰ０のソースは、第１の電源（例えば、高電圧側電源ＶＤＤ）に接続される。ＰＭＯＳトランジスタＰ０のドレインは、抵抗Ｒｐを介して第１のパスＮＡに接続される。ＰＭＯＳトランジスタＰ０のゲートには、ゲート制御論理生成回路４１から駆動信号が与えられる。ＰＭＯＳトランジスタＰ１〜Ｐ３のソースは、高電圧側電源ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１〜Ｐ３のドレインは、第１のパスＮＡに接続される。ＰＭＯＳトランジスタＰ１〜Ｐ３のゲートには、ゲート制御論理生成回路４１から駆動信号が与えられる。
第２のバッファ回路２３は、ＮＭＯＳトランジスタＮ０〜Ｎ３、第２のインピーダンス素子（例えば、抵抗Ｒｎ）を有する。ＮＭＯＳトランジスタＮ０のソースは、第２の電源（例えば、定電圧側電源ＶＳＳ）に接続される。ＮＭＯＳトランジスタＮ０のドレインは、抵抗Ｒｎを介して第２のパスＮＢに接続される。ＮＭＯＳトランジスタＮ０のゲートには、ゲート制御論理生成回路４１から駆動信号が与えられる。ＮＭＯＳトランジスタＮ１〜Ｎ３のソースは、低電圧側電源ＶＳＳに接続される。ＮＭＯＳトランジスタＮ１〜Ｎ３のドレインは、第２のパスＮＢに接続される。ＮＭＯＳトランジスタＮ１〜Ｎ３のゲートには、ゲート制御論理生成回路４１から駆動信号が与えられる。
なお、ＰＭＯＳトランジスタＰ０、抵抗Ｒｐ、ＮＭＯＳトランジスタＮ０及び抵抗Ｒｎは、テスト用バッファ回路４４を構成する。本実施の形態では、抵抗Ｒｐ及び抵抗Ｒｐは同じ抵抗値を有するものとする。また、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は出力バッファ回路４５を構成する。
ゲート制御論理生成回路４１は、外部、或いは、図示しない他の回路から与えられる制御信号に基づき駆動信号を生成し、当該駆動信号により第１のバッファ回路４２及び第２のバッファ回路４３の導通状態を制御する。
より具体的には、ゲート制御論理生成回路４１は、断線テスト時には、テスト用バッファ回路４４を構成する第１のＰＭＯＳトランジスタ（例えば、ＰＭＯＳトランジスタＰ０）及び第１のＮＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタＮ０）を導通した状態に制御する。これにより、断線が生じていなければ、ＰＭＯＳトランジスタＰ０からＮＭＯＳトランジスタＮ０に電流が流れ、第１のパスＮＡ及び第２のパスＮＢには、同じ電圧（例えば、１／２ＶＤＤ）が生じる。また、断線が生じている場合は、ＰＭＯＳトランジスタＰ０からＮＭＯＳトランジスタＮ０に電流が流れず、第１のパスＮＡの電圧Ｖｎａは、高電圧側電源ＶＤＤの電圧ＶＤＤとなり、第２のパスＮＢの電圧Ｖｎｂは、低電圧側電源ＶＳＳの電圧ＶＳＳとなる。なお、ゲート制御論理生成回路４１は、断線テスト時は、ＰＭＯＳトランジスタＰ１〜Ｐ３及びＮＭＯＳトランジスタＮ１〜Ｎ３を共に遮断状態とする。
また、ゲート制御論理生成回路４１は、通常動作時には、出力バッファ回路４５を構成するＰＭＯＳトランジスタＰ１〜Ｐ３及びＮＭＯＳトランジスタＮ１〜Ｎ３のいずれか一方を導通した状態とすることで、ハイレベル（例えば、高電圧側電源ＶＤＤの電圧）又はロウレベル（例えば、低電圧側電源ＶＳＳの電圧）を出力信号として貫通ビア１に出力する。
また、ゲート制御論理生成回路４１は、駆動能力テストにおいては、ＰＭＯＳトランジスタＰ１〜Ｐ３のうち導通した状態とするＰＭＯＳトランジスタの個数と、ＰＭＯＳトランジスタと同時に導通した状態に制御されるＮＭＯＳトランジスタＮ１〜Ｎ３の個数と、の差を制御する。
ＡＤ変換回路４６は、テスト回路として機能する回路である。ＡＤ変換回路４６は、第１のパスＮＡの電圧Ｖｎａと第２のパスＮＢの電圧Ｖｎｂとをモニタして、電圧Ｖｎａと電圧Ｖｎｂが規格値を満たすか否かを判断し、当該判断結果をテスト結果信号Ｔｏｕｔとして出力する。
より具体的には、ＡＤ変換回路４６は、断線テストにおいては、電圧Ｖｎａ、Ｖｎｂが同じ電圧（例えば、１／２ＶＤＤ）である場合は断線が生じていないことを示すテスト結果信号Ｔｏｕｔを出力する。また、ＡＤ変換回路４６は、断線テストにおいて、電圧Ｖｎａ、Ｖｎｂが異なる電圧（例えば、電圧ＶｎａがＶＤＤ、電圧ＶｎｂがＶＳＳ）である場合は断線が生じていることを示すテスト結果信号Ｔｏｕｔを出力する。
また、ＡＤ変換回路４６は、駆動能力テストにおいては、電圧Ｖｎａ、Ｖｎｂの電圧レベルに基づき、出力バッファ回路４５の駆動能力の良否判定を行う。そこで、図１８実施の形態９にかかる半導体装置の駆動能力テスト（例えばＩＯＬＨテスト）についての導通状態のトランジスタ数と理想電圧との関係を示す表を示す。
図１８に示すように、出力バッファ回路４５では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタがそれぞれ１個導通した状態となった場合には、電圧Ｖｎａ、Ｖｎｂの理想値は、１／２ＶＤＤとなる。また、ＰＭＯＳトランジスタを１個導通した状態とし、ＮＭＯＳトランジスタを２個導通した状態とした場合には、電圧Ｖｎａ、Ｖｎｂの理想値は、１／３ＶＤＤとなる。ＰＭＯＳトランジスタを１個導通した状態とし、ＮＭＯＳトランジスタを３個導通した状態とした場合には、電圧Ｖｎａ、Ｖｎｂの理想値は、１／４ＶＤＤとなる。ＰＭＯＳトランジスタを２個導通した状態とし、ＮＭＯＳトランジスタを１個導通した状態とした場合には、電圧Ｖｎａ、Ｖｎｂの理想値は、２／３ＶＤＤとなる。ＰＭＯＳトランジスタを３個導通した状態とし、ＮＭＯＳトランジスタを１個導通した状態とした場合には、電圧Ｖｎａ、Ｖｎｂの理想値は、３／４ＶＤＤとなる。
ＡＤ変換回路４６は、電圧Ｖｎａ、Ｖｎｂが図１８に示した理想値から予め設定される許容範囲値以上ずれた場合には駆動能力不良が生じていることを示すテスト結果信号Ｔｏｕｔを出力する。また、ＡＤ変換回路４６は、電圧Ｖｎａ、Ｖｎｂが図１８に示した理想値として判定される許容範囲値以内であった場合には出力バッファ回路４５が規格を満たす駆動能力を有していることを示すテスト結果信号Ｔｏｕｔを出力する。
上記説明より、実施の形態９にかかる半導体装置では、断線テストのみならず、出力バッファ回路４５の駆動能力テストを自チップのみで実施することができる。貫通ビア１は、上記説明したように、外部に露出するパッドが非常に小さく、プローブテストを現実的に行うことができない。しかし、図１７に示すようなＡＤ変換回路４６を有することで、プローブテストを行うことなく出力バッファ回路４５の駆動能力を確認することができる。
実施の形態１０
実施の形態１０では、出力バッファ回路を用いて断線テストを行う例について説明する。そこで、実施の形態１０にかかる半導体装置のテストに関する回路の回路図を示す。図１０に示すように、実施の形態１０にかかる半導体装置は、バッファ回路５０及びＡＤ変換回路４６を有する。
バッファ回路５０は、ゲート制御論理生成回路５１、第１のバッファ回路５２ａ、第２のバッファ回路５２ｂを有する。ゲート制御論理生成回路５１は、第１のバッファ回路５２ａ及び第２のバッファ回路５２ｂを構成するトランジスタに対して制御信号を与える。
第１のバッファ回路５２ａ及び第２のバッファ回路５２ｂは、貫通ビア１に信号を出力する出力バッファを分割したものである。第１のバッファ回路５２ａは、第１のパスＮＡに出力信号を出力し、第２のバッファ回路５２ｂは、第２のパスＮＢに出力信号を出力する。
第１のバッファ回路５２ａは、ＰＭＯＳトランジスタＰ１ａ〜Ｐ６ａ及びＮＭＯＳトランジスタＮ１ａ〜Ｎ６ａを有する。ＰＭＯＳトランジスタＰ１ａ〜Ｐ６ａのソースは、高電圧側電源ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１ａ〜Ｐ６ａのドレインは、第１のパスＮＡに接続される。ＰＭＯＳトランジスタＰ１ａ〜Ｐ６ａのゲートには、ゲート制御論理生成回路５１が出力する制御信号ＧＰＡ１〜ＧＰＡ６が与えられる。ＮＭＯＳトランジスタＮ１ａ〜Ｎ６ａのソースは、低電圧側電源ＶＳＳに接続される。ＮＭＯＳトランジスタＮ１ａ〜Ｎ６ａのドレインは、第１のパスＮＡに接続される。ＮＭＯＳトランジスタＮ１ａ〜Ｎ６ａのゲートには、ゲート制御論理生成回路５１から制御信号ＧＮＡ１〜ＧＮＡ６が与えられる。
第２のバッファ回路５２ｂは、ＰＭＯＳトランジスタＰ１ｂ〜Ｐ６ｂ及びＮＭＯＳトランジスタＮ１ｂ〜Ｎ６ｂを有する。ＰＭＯＳトランジスタＰ１ｂ〜Ｐ６ｂのソースは、高電圧側電源ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１ｂ〜Ｐ６ｂのドレインは、第２のパスＮＢに接続される。ＰＭＯＳトランジスタＰ１ｂ〜Ｐ６ｂのゲートには、ゲート制御論理生成回路５１が出力する制御信号ＧＰＢ１〜ＧＰＢ６が与えられる。ＮＭＯＳトランジスタＮ１ｂ〜Ｎ６ｂのソースは、低電圧側電源ＶＳＳに接続される。ＮＭＯＳトランジスタＮ１ｂ〜Ｎ６ｂのドレインは、第２のパスＮＢに接続される。ＮＭＯＳトランジスタＮ１ｂ〜Ｎ６ｂのゲートには、ゲート制御論理生成回路５１から制御信号ＧＮＢ１〜ＧＮＢ６が与えられる。
続いて、実施の形態１０にかかる半導体装置における断線テスト及び駆動能力テストのテスト方法について説明する。そこで、図２０に実施の形態１０にかかる半導体装置の駆動能力テスト（例えばＩＯＬＨテスト）及び断線テストについての導通状態のトランジスタ数と理想電圧との関係を示す表を示す。
まず、実施の形態１０にかかる半導体装置は、駆動能力テストにおいては、第１のバッファ回路５２ａのＰＭＯＳトランジスタを導通状態とした場合には、第１のバッファ回路５２ａのＮＭＯＳトランジスタ及び第２のバッファ回路５２ｂのＰＭＯＳトランジスタは遮断状態とし、第２のバッファ回路５２ｂのＮＭＯＳトランジスタを導通状態とする。また、実施の形態１０にかかる半導体装置は、駆動能力テストにおいて、第１のバッファ回路５２ａのＮＭＯＳトランジスタを導通状態とした場合には、第１のバッファ回路５２ａのＰＭＯＳトランジスタ及び第２のバッファ回路５２ｂのＮＭＯＳトランジスタは遮断状態とし、第２のバッファ回路５２ｂのＰＭＯＳトランジスタを導通状態とする。
図２０に示すように、実施の形態１０にかかる半導体装置では、駆動能力テストにおいて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタがそれぞれ１個導通した状態となった場合には、電圧Ｖｎａ、Ｖｎｂの理想値は、１／２ＶＤＤとなる。また、ＰＭＯＳトランジスタを１個導通した状態とし、ＮＭＯＳトランジスタを２個導通した状態とした場合には、電圧Ｖｎａ、Ｖｎｂの理想値は、１／３ＶＤＤとなる。ＰＭＯＳトランジスタを１個導通した状態とし、ＮＭＯＳトランジスタを３個導通した状態とした場合には、電圧Ｖｎａ、Ｖｎｂの理想値は、１／４ＶＤＤとなる。ＰＭＯＳトランジスタを２個導通した状態とし、ＮＭＯＳトランジスタを１個導通した状態とした場合には、電圧Ｖｎａ、Ｖｎｂの理想値は、２／３ＶＤＤとなる。ＰＭＯＳトランジスタを３個導通した状態とし、ＮＭＯＳトランジスタを１個導通した状態とした場合には、電圧Ｖｎａ、Ｖｎｂの理想値は、３／４ＶＤＤとなる。
なお、駆動能力テストにおいては、第１のパスＮＡと第２のパスＮＢとの間に断線が生じていた場合、導通状態のＰＭＯＳトランジスタが接続されているノードの電圧がＶＤＤとなり、導通状態のＮＭＯＳとトランジスタが接続されているノードの電圧がＶＳＳとなる。
また、実施の形態１０にかかる半導体装置は、断線テストにおいては、いずれかのバッファ回路のＰＭＯＳトランジスタを導通状態とした場合には、当該バッファ回路のＮＭＯＳトランジスタ、他のバッファ回路のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを遮断状態とする。また、実施の形態１０にかかる半導体装置は、断線テストにおいて、いずれかのバッファ回路のＮＭＯＳトランジスタを導通状態とした場合には、当該バッファ回路のＰＭＯＳトランジスタ、他のバッファ回路のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを遮断状態とする。
図２０に示すように、実施の形態１０にかかる半導体装置では、断線テストにおいて、１つのＰＭＯＳトランジスタを１個導通した状態とし、ＮＭＯＳトランジスタを遮断状態とする。これにより、断線が生じていない場合の電圧Ｖｎａ、Ｖｎｂの理想値は、ＶＤＤとなる。ことのき、断線が発生した場合には、導通状態となったＰＭＯＳトランジスタが接続されるパスの電圧がＶＤＤとなり、他のパスはハイインピーダンスとなる。また、実施の形態１０にかかる半導体装置では、断線テストにおいて、１つのＮＭＯＳトランジスタを導通した状態とし、ＰＭＯＳトランジスタを遮断状態とすることもできる。この場合、断線が生じていない場合の電圧Ｖｎａ、Ｖｎｂの理想値は、ＶＳＳとなる。ことのき、断線が発生した場合には、導通状態となったＮＭＯＳトランジスタが接続されるパスの電圧がＶＳＳとなり、他のパスはハイインピーダンスとなる。
ＡＤ変換回路４６は、図２０に示す表に従って、第１のバッファ回路５２ａ及び第２のバッファ回路５２ｂの駆動能力の良否判定及び第１のパスＮＡ及び第２のパスＮＢの断線の有無を判定し、当該判定結果に基づきテスト結果信号Ｔｏｕｔを出力する。
上記説明より、実施の形態１０にかかる半導体装置では、テスト用バッファ回路を用いることなく通常動作で利用されるバッファ回路５２ａ、５２ｂのみにより駆動能力テストと断線テストを実施する。このようにテスト用バッファ回路を省略することで、実施の形態１０にかかる半導体装置は、回路規模を削減することができる。
実施の形態１１
実施の形態１１では、断線テストに用いる回路の別の形態について説明する。図２１に実施の形態１１にかかる半導体装置のテストに関する回路の回路図を示す。図２１に示すように、実施の形態１１にかかる半導体装置は、第１のパスＮＡに接続される第１のバッファ回路として出力バッファ回路を有し、第２のパスＮＢに接続される第２のバッファ回路として入力バッファ回路を有する。
出力バッファ回路は、第１のパスＮＡに対して電流を出力する。出力バッファ回路は、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とにより構成されるインバータ回路である。このインバータ回路には、テスト用入力信号Ｔｉｎが入力される。そして、インバータ回路は、テスト用入力信号Ｔｉｎの反転論理となる出力信号を第１のパスＮＡ及び第２のパスＮＢに与える。
入力バッファ回路は、第２のパスＮＢの電圧に基づきテスト結果信号を出力する。入力バッファ回路は、プルアップ抵抗Ｒｕｐ及びコンパレータ３５を有する。プルアップ抵抗Ｒｕｐは、コンパレータ３５の入力端子と高電圧側電源ＶＤＤとの間に接続される。
続いて、実施の形態１１にかかる半導体装置における断線テストのテスト方法について説明する。そこで、図２２に実施の形態１１にかかる半導体装置の断線テストを行った場合の回路の動作を説明するための図を示す。
図２２に示すように、実施の形態１１にかかる半導体装置では、断線テストを行う場合、テスト用入力信号Ｔｉｎとしてハイレベルの信号を入力する。このとき、断線が生じていない場合、インバータ回路は、ロウレベルの信号を出力し、第２のパスＮＢの電圧が低電圧側電源ＶＳＳの電圧となる。そして、コンパレータ３５は、第２のパスＮＢの電圧が閾値電圧よりも低いと判断してロウレベルのテスト結果信号を出力する。一方、断線が生じている場合、インバータ回路の出力信号は、第２のパスＮＢに伝達されず、第２のパスＮＢの電圧は、プルアップ抵抗Ｒｕｐによりハイレベルとなる。そのため、断線が生じている場合、コンパレータ３５は、ハイレベルのテスト結果信号を出力する。
上記説明より、貫通ビア及び接続配線部１４を有する半導体装置では、接続配線部１４を介して第１のパスＮＡと第２のパスＮＢとの間で電流が流れるような回路でれば、断線テストを行うことができる。つまり、貫通ビアを有する半導体装置における断線を確認するための回路は、様々な形態が考えられ、実施の形態１１で説明した回路は、インバータ回路が接続配線部１４を介して第１のパスＮＡ側から電流を引き抜くものであり、断線テストを行う一例として考えることができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１、１ａ 貫通ビア
２ マイクロバンプ
３ｕ、３ｔ パッド
４ｕ、４ｔ パッド
１０ バリアメタル
１１ 半導体基板
１２ａ 第１のチップ配線
１２ｂ 第２のチップ配線
１３ ビア
１４ 接続配線部
２０ バッファ回路
２１ ゲート制御論理生成回路
２２ 第１のバッファ回路
２３ 第２のバッファ回路
２４ テスト用バッファ回路
２５ 出力バッファ回路
３０ テスト回路
３１、３２、３５ コンパレータ
３３ インバータ
３４ ＮＯＲ回路
４０ バッファ回路
４１ ゲート制御論理生成回路
４２ 第１のバッファ回路
４３ 第２のバッファ回路
４４ テスト用バッファ回路
４５ 出力バッファ回路
４６ ＡＤ変換回路
５０ バッファ回路
５１ ゲート制御論理生成回路
５２ａ 第１のバッファ回路
５２ｂ 第２のバッファ回路
ＮＡ 第１のパス
ＮＢ 第２のパス
ＵＴＳＶ ビア接続領域

Claims (15)

  1. 半導体基板を貫通して形成される貫通ビアと、
    第１、第２のバッファ回路と、
    前記半導体基板の上層に形成される配線形成層と、
    前記半導体基板から前記配線形成層に向かう方向を上向きとした場合に、前記貫通ビアの上部に形成され、前記貫通ビアの端面のうち前記半導体基板の上部側に面するチップ内端面に設けられる接続配線部と、
    前記第１のバッファ回路と前記貫通ビアとを接続する第１のパスと、
    前記第２のバッファ回路と前記貫通ビアとを接続する第２のパスと、を有し、
    前記第１のパスと前記第２のパスとは、前記接続配線部を介して電気的に接続され、
    前記第１、第２のバッファ回路の一方は、前記接続配線部を介して他方のバッファ回路に電流を流出する半導体装置。
  2. 前記接続配線部は、前記貫通ビアの前記チップ内端面の面積以下の面積で形成される配線領域である請求項１に記載の半導体装置。
  3. 前記接続配線部は、前記チップ内端面であって、
    前記第１のパスの一端は、前記貫通ビアの前記チップ内端面に接続され、
    前記第２のパスの一端は、前記貫通ビアの前記チップ内端面に接続される請求項１又は２に記載の半導体装置。
  4. 前記第１、第２のパスは、それぞれ、
    前記貫通ビアと接続されるビア接続配線と、
    前記チップ内端面の上部以外の領域において、前記ビア接続配線とビアを介して接続される少なくとも１つの上層配線と、を有する請求項３に記載の半導体装置。
  5. 前記第１、第２のパスは、それぞれ、
    前記貫通ビアと接続されるビア接続配線と、
    前記チップ内端面の上部において、前記ビア接続配線とビアを介して接続される少なくとも１つの上層配線と、を有する請求項３に記載の半導体装置。
  6. 前記接続配線部は、前記貫通ビアの前記チップ内端面の上部において前記チップ内端面に接するように形成されるビア接続配線を有し、
    前記第１、第２のパスは、それぞれ、
    前記チップ内端面の上部以外の領域において、前記ビア接続配線とビアを介して接続される少なくとも１つの上層配線を有する請求項１又は２に記載の半導体装置。
  7. 前記接続配線部は、前記貫通ビアの前記チップ内端面の上部において前記チップ内端面に接するように形成されるビア接続配線を有し、
    前記第１、第２のパスは、それぞれ、
    前記チップ内端面の上部において、前記ビア接続配線とビアを介して接続される少なくとも１つの上層配線を有する請求項１又は２に記載の半導体装置。
  8. 前記接続配線部は、前記貫通ビアの前記チップ内端面の上部において前記チップ内端面に接するように形成されるビア接続配線と、前記ビア接続配線とビアを介して接続される少なくとも１つの第１の上層配線と、を有し、
    前記第１、第２のパスは、それぞれ、
    前記第１の上層配線と前記ビアを介して接続される第２の上層配線を有する請求項１又は２に記載の半導体装置。
  9. 前記接続配線部は、前記貫通ビアの前記チップ内端面の上部において前記チップ内端面に接するように形成されるビア接続配線を有し、
    前記第１、第２のパスは、それぞれ、
    前記チップ内端面の上部以外の領域において、前記ビア接続配線とビアを介して接続される少なくとも１つの上層配線を有する請求項１又は２に記載の半導体装置。
  10. 前記接続配線部は、前記貫通ビアの前記チップ内端面の上部において前記チップ内端面に接するように形成されるビア接続配線を有し、
    前記第１、第２のパスは、それぞれ、
    前記ビア接続配線と同一層に形成される最下層配線を有する請求項１又は２に記載の半導体装置。
  11. 前記接続配線部は、前記貫通ビアの前記チップ内端面の上部において前記チップ内端面に接するように形成されるビア接続配線を有し、
    前記第１のパスは、
    前記ビア接続配線とビアを介して接続される少なくとも１つの上層配線を有し、
    前記第２のパスは、
    前記ビア接続配線と同一層に形成される最下層配線を有する請求項１又は２に記載の半導体装置。
  12. 前記第１のパスの電圧と前記第２のパスの電圧とが異なる電圧値となったことに基づき前記接続配線部において断線が発生したことを示すテスト結果信号を出力するテスト回路をさらに有する請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記第１のバッファ回路は、第１の電源と前記第１のパスとの間に直列に接続される第１のＰＭＯＳトランジスタと第１のインピーダンス素子とを有し、
    前記第２のバッファ回路は、第２の電源と前記第２のパスとの間に直列に接続される第１のＮＭＯＳトランジスタと第２のインピーダンス素子とを有し、
    前記接続配線部の断線を検査する工程において、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタを同時に導通した状態に制御する制御回路を有する請求項１２に記載の半導体装置。
  14. 前記第１のバッファ回路は、第１の電源と前記第１のパスとの間に接続される複数のＰＭＯＳトランジスタを有し、
    前記第２のバッファ回路は、第２の電源と前記第２のパスとの間に接続される複数のＮＭＯＳトランジスタと第２のインピーダンス素子とを有し、
    前記接続配線部の断線を検査する工程において、前記複数のＰＭＯＳトランジスタのうち導通した状態とする前記ＰＭＯＳトランジスタの個数と、前記複数のＰＭＯＳトランジスタと同時に導通した状態に制御される前記ＮＭＯＳトランジスタの個数と、の差を制御する制御回路を有する請求項１２又は１３に記載の半導体装置。
  15. 前記第１のバッファ回路は、前記第１のパスに対して電流を出力する出力バッファ回路を有し、
    前記第２のバッファ回路は、前記第２のパスの電圧に基づき前記テスト結果信号を出力する入力バッファ回路を有する請求項１２に記載の半導体装置。
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