KR20150106024A - 다양한 경로로 신호 입력이 가능한 적층 반도체 장치 및 반도체 시스템 - Google Patents

다양한 경로로 신호 입력이 가능한 적층 반도체 장치 및 반도체 시스템 Download PDF

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KR20150106024A
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Abstract

반도체 장치는 제어신호 수신부를 포함한다. 상기 제어신호 수신부는 적층 칩 테스트부, 제어신호 인터페이스부 및 테스트 설정부로부터 커맨드 신호 및 어드레스 신호를 수신하여 메모리 칩의 동작과 관련된 정보를 설정할 수 있다.

Description

다양한 경로로 신호 입력이 가능한 적층 반도체 장치 및 반도체 시스템 {STACKED SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM CAPABLE OF INPUTTING SIGNALS THROUGH VARIOUS PATHS}
본 발명은 반도체 장치에 관한 것으로, 복수의 칩이 적층되는 반도체 장치 및 이를 포함하는 반도체 시스템에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
또한, 적층된 복수개의 칩을 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
본 발명은 다양한 입력 경로를 통해 신호를 수신하여 동작할 수 있는 반도체 장치 및 이를 포함하는 반도체 시스템을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 입력 경로 선택신호에 응답하여 적층 칩 테스트부, 제어신호 인터페이스부 및 테스트 설정부 중 하나로부터 커맨드 신호 및 어드레스 신호를 수신하여 메모리 칩의 동작과 관련된 정보를 설정하는 제어신호 수신부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 로직 칩 및 상기 로직 칩과 적층되는 메모리 칩을 포함하고, 상기 로직 칩은 로직 칩 테스트부 및 컨트롤러 칩 중 하나로부터 커맨드 신호 및 어드레스 신호를 수신하는 제어신호 인터페이스부; 및 상기 제어신호 인터페이스부와 연결되고, 상기 제어신호 인터페이스부로부터 상기 커맨드 신호 및 상기 어드레스 신호를 수신하는 테스트 설정부를 포함하고, 상기 메모리 칩은 입력 경로 선택신호에 응답하여 적층 칩 테스트부, 상기 제어신호 인터페이스부 및 상기 테스트 설정부 중 하나로부터 상기 커맨드 신호 및 상기 어드레스 신호를 수신하여 상기 메모리 칩의 동작과 관련된 정보를 설정하는 제어신호 수신부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 로직 칩 및 상기 로직 칩과 적층되는 메모리 칩을 포함하고, 상기 로직 칩은 상기 메모리 칩의 동작과 관련된 정보를 설정시키기 위한 커맨드 신호 및 어드레스 신호를 저장하는 테스트 설정부를 포함하고, 상기 메모리 칩은 서로 독립적으로 동작하는 제 1 및 제 2 채널 영역; 및 채널 선택신호에 응답하여 상기 테스트 설정부와 상기 제 1 및 제 2 채널 영역 중 하나를 연결하는 채널 선택부를 포함하고, 상기 제 1 및 제 2 채널 영역은 각각 상기 커맨드 신호 및 상기 어드레스 신호에 기초하여 자신의 동작과 관련된 정보를 설정하는 제 1 및 제 2 제어신호 수신부를 포함한다.
본 발명의 실시예는 반도체 장치 내부의 신호 경로를 증가시켜 반도체 장치의 동작 효율성을 증가시키고, 반도체 장치의 동작 성능 점검을 용이하게 한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 적층 반도체 장치의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 적층 반도체 장치의 구성을 보여주는 도면,
도 4는 도 3의 제어신호 수신부의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 적층 반도체 장치의 구성을 보여주는 도면이다.
도 1에서, 반도체 시스템(1)은 기판(110), 컨트롤러 칩(120) 및 적층 반도체 장치(130)를 포함할 수 있다. 상기 기판(110)은 실리콘 기판일 수 있고, 상기 기판(110)은 범프(111)를 통해 상기 컨트롤러 칩(120) 및 상기 적층 반도체 장치(130)와 각각 전기적으로 연결될 수 있다. 상기 기판(110)에는 메탈 층 및 실리콘 관통 비아와 같은 신호 경로가 형성될 수 있고, 상기 기판(110)은 상기 신호 경로를 통해 상기 컨트롤러 칩(120)과 상기 적층 반도체 장치(130) 사이를 전기적으로 연결시킬 수 있다. 상기 기판(110)은 상기 컨트롤러 칩(120) 및 상기 적층 반도체 장치(130)의 데이터 통신을 위한 다양한 신호 경로를 제공하기 위한 인터포저일 수 있다.
상기 컨트롤러 칩(120) 및 상기 적층 반도체 장치(130)는 복수의 버스(112)를 이용하여 통신할 수 있다. 상기 복수의 버스(112)는 데이터 버스, 클럭 버스, 데이터 스트로브 버스, 커맨드 버스 및 어드레스 버스 등을 포함할 수 있다. 상기 컨트롤러 칩(120)은 상기 버스들(112)을 통해 데이터, 클럭, 데이터 스트로브 신호, 커맨드 신호 및 어드레스 신호를 제공하여 상기 적층 반도체 장치(130)로 상기 데이터를 저장시킬 수 있다. 또한, 상기 컨트롤러 칩(120)은 데이터, 클럭, 커맨드 및 어드레스를 제공하여 상기 적층 반도체 장치(130)로부터 출력되는 데이터를 수신할 수 있다. 상기 적층 반도체 장치(130)는 상기 버스들(112)을 통해 상기 컨트롤러 칩(120)으로부터 상기 신호들을 수신하여 데이터를 저장하거나, 저장하고 있는 데이터를 상기 컨트롤러 칩(120)으로 출력할 수 있다.
상기 컨트롤러 칩(120)은 메모리 컨트롤러 또는 호스트 프로세서일 수 있다. 상기 컨트롤러 칩은 중앙 처리 장치(Central Processing Unit, CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 디지털 신호 프로세서(Digital Signal Processor, DSP), 하나 또는 그 이상의 프로세서 코어, 싱글 코어 프로세서, 듀얼 코어 프로세서, 멀티플 코어 프로세서, 마이크로프로세서, 호스트 프로세서, 컨트롤러, 복수의 프로세서 또는 컨트롤러, 칩, 마이크로 칩, 로직 회로, 집적회로(IC) 또는 특수 용도의 집적회로(Application-Specific IC)등을 포함할 수 있다.
상기 적층 반도체 장치(130)는 복수의 메모리 칩이 적층된 적층 메모리 장치일 수 있고, DRAM과 같은 휘발성 랜덤 억세스 메모리 장치를 포함할 수 있다. 또한, PCRAM, ReRAM, FeRAM, MRAM 및 STTRAM과 같은 비휘발성 랜덤 억세스 메모리 및 이들의 조합을 포함할 수 있다.
상기 반도체 시스템(1)은 하나의 패키지 내에 존재할 수 있고, 상기 반도체 시스템(1)은 시스템 인 패키지(System In Package, SIP), 시스템 온 칩(System on Chip), 플립 칩 패키지(Flip-chip Package) 및 멀티 칩 패키지(Multi-chip Package)와 같은 형태로 구현될 수 있다.
도 2는 본 발명의 실시예에 따른 적층 반도체 장치(2)의 구성을 보여주는 도면이다. 상기 적층 반도체 장치(2)는 도 1의 적층 반도체 장치(130)에 해당할 수 있다. 도 2에서, 상기 적층 반도체 장치(2)는 로직 칩(210) 및 복수의 메모리 칩(220, 230)을 포함할 수 있다. 상기 복수의 메모리 칩(220, 230)은 상기 로직 칩(210)의 상부로 순차적으로 적층될 수 있다. 상기 로직 칩(210) 및 상기 복수의 메모리 칩(220, 230)은 관통 비아(241) 및 범프(242)를 통해 서로 전기적으로 연결될 수 있다.
상기 로직 칩(210)은 도 1의 컨트롤러 칩(120) 및 상기 복수의 메모리 칩(220, 230) 사이의 데이터 통신을 중계할 수 있다. 상기 로직 칩(210)은 상기 컨트롤러 칩(120)으로부터 전송된 데이터, 클럭, 커맨드 신호 및 어드레스 신호 등을 상기 복수의 메모리 칩(220, 230)으로 전송할 수 있고, 상기 복수의 메모리 칩(220, 230)으로부터 출력된 데이터를 상기 컨트롤러 칩(120)으로 전송할 수 있다. 상기 로직 칩(210)은 로직 칩 테스트부(211), 메모리 인터페이스부(212) 및 테스트 설정부(213)를 포함할 수 있다. 상기 로직 칩 테스트부(211)는 상기 로직 칩(210) 및 상기 적층 반도체 장치(2) 전체의 테스트를 위해 구비될 수 있다. 상기 로직 칩 테스트부(210)는 외부 테스트 장비(도시하지 않음.)로부터 직접적으로 접근될 수 있고, 상기 외부 테스트 장비로부터 상기 로직 칩(210) 및 상기 적층 반도체 장치(2)의 테스트를 위한 제어신호들을 수신할 수 있다. 상기 로직 칩 테스트부(211)는 외부 테스트 장비로부터 직접적으로 접근되기 위한 직접 접근 핀 또는 패드를 포함할 수 있다. 또한, 상기 로직 칩 테스트부(211)는 상기 로직 칩(210) 및 상기 적층 반도체 장치(2)의 테스트를 위한 어떠한 로직 회로들을 포함할 수 있다. 상기 로직 칩 테스트부(211)는 빌트 인 셀프 테스트 회로를 포함할 수 있고, 한정하는 것은 아니지만 상기 테스트는 예를 들어, 실리콘 관통 비아 및 범프의 연결성 테스트, 바운더리 스캔 테스트, 번 인 스트레스 테스트 및 데이터 압축 테스트 등을 포함할 수 있다. 상기 메모리 인터페이스부(212)는 상기 컨트롤러 칩(120)으로부터 상기 적층 반도체 장치(2)의 동작을 위한 모든 제어신호를 수신할 수 있다. 또한, 상기 메모리 인터페이스부(212)는 상기 적층 반도체 장치(2)의 동작 결과를 상기 컨트롤러 칩(120)으로 출력할 수 있다.
상기 테스트 설정부(213)는 상기 복수의 메모리 칩(220, 230)을 테스트하기 위해 테스트 종류에 관한 정보, 데이터 패턴, 커맨드 신호 및 어드레스 신호 등을 저장할 수 있다. 상기 테스트 설정부(213)는 저장된 정보에 기초하여 상기 복수의 메모리 칩(220, 230)에 대해 원하는 테스트가 수행될 수 있도록 한다. 상기 테스트 설정부(213)는 상기 복수의 메모리 칩(220, 230)에 대해 테스트를 수행하기 위한 표준 인터페이스로서, 예를 들어 IEEE1500일 수 있다.
도 2에서, 상기 복수의 메모리 칩(220, 230)은 각각 뱅크 제어회로(221, 231), 메모리 뱅크(222, 232) 및 적층 칩 테스트부(223, 233)를 포함할 수 있다. 상기 뱅크 제어회로(221, 231)는 상기 메모리 인터페이스부(212)로부터 데이터 입출력 동작에 필요한 신호들을 수신하고, 메모리 뱅크(222, 232)로 데이터를 저장시키거나 메모리 뱅크(222, 232)에 저장된 데이터를 출력할 수 있다. 상기 메모리 뱅크(222, 232)는 복수의 메모리 셀을 포함하고, 상기 메모리 인터페이스 회로(212)로부터 입력된 데이터를 저장할 수 있는 저장 공간을 제공한다.
상기 적층 칩 테스트부(223, 233)는 각각 상기 메모리 칩(220, 230)의 테스트를 위해 구비될 수 있다. 상기 적층 칩 테스트부(223, 233)는 상기 메모리 칩(220, 230)이 로직 칩 또는 다른 메모리 칩과 적층되기 이전인 웨이퍼 레벨에서 상기 메모리 칩(220, 230)을 테스트 하기 위해 구비될 수 있다. 상기 적층 칩 테스트부(223, 233)는 외부 테스트 장비로부터 직접적으로 접근될 수 있고, 상기 외부 테스트 장비로부터 상기 메모리 칩(220, 230)의 테스트를 위한 제어신호들을 수신할 수 있다. 상기 적층 칩 테스트부(223, 233)는 상기 메모리 칩(220, 230)이 관통 비아(241)를 이용하여 로직 칩(210) 및 다른 메모리 칩과 적층되었을 때, 적층 인에이블 신호에 응답하여 비활성화될 수 있다. 상기 메모리 칩(220, 230)이 다른 칩과 적층되었음을 알릴 수 있는 어떠한 신호라도 상기 적층 인에이블 신호로서 사용될 수 있다. 예를 들어, 상기 적층 인에이블 신호는 로직 칩(210) 상부에 상기 메모리 칩(220, 230)이 적층된 이후에 상기 로직 칩(210) 내부에서 생성될 수 있고, 또는 상기 컨트롤러 칩(120)으로부터 입력될 수 있다.
도 3은 본 발명의 실시예에 따른 적층 반도체 장치(3)의 구성을 보여주는 도면이다. 도 3에서, 상기 적층 반도체 장치(3)는 로직 칩 및 메모리 칩을 포함할 수 있다. 도 3에서, 1개의 메모리 칩이 적층되는 경우를 예시하였으나, 2개 이상의 메모리 칩이 적층되는 경우에도 본 발명의 사상이 그대로 적용될 수 있을 것이다. 상기 로직 칩은 기판을 통해 컨트롤러 칩(120)과 전기적으로 연결되어 상기 컨트롤러 칩(120)으로부터 전송된 신호를 수신하거나 상기 컨트롤러 칩(120)으로 신호를 출력할 수 있다. 또한, 상기 로직 칩은 관통 비아를 통해 상기 메모리 칩과 전기적으로 연결될 수 있다.
상기 로직 칩은 제어신호 인터페이스부(310), 테스트 설정부(320) 및 로직 칩 테스트부(330)를 포함할 수 있다. 상기 제어신호 인터페이스부(310)는 상기 메모리 칩의 데이터 입출력 동작을 수행시키기 위한 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신할 수 있다. 상기 제어신호 인터페이스부(310)는 상기 로직 칩 테스트부(330) 및 상기 컨트롤러 칩(120) 중 하나로부터 상기 커맨드 신호(CMD) 및 상기 어드레스 신호(ADD)를 수신할 수 있다. 상기 제어신호 인터페이스부(310)는 제 1 관통 비아(351)를 통해 상기 메모리 칩과 전기적으로 연결될 수 있고, 상기 커맨드 신호(CMD) 및 상기 어드레스 신호(ADD)를 상기 제 1 관통 비아(351)를 통해 상기 메모리 칩으로 전송할 수 있다. 또한, 상기 제어신호 인터페이스부(310)는 상기 커맨드 신호(CMD) 및 상기 어드레스 신호(ADD)에 기초하여 상기 로직 칩의 동작에 관련된 정보를 설정할 수 있다. 상기 제어신호 인터페이스부(310)는 상기 커맨드 신호(CMD) 및 상기 어드레스 신호(ADD)에 응답하여 상기 로직 칩의 동작에 관련된 정보를 설정하는 모드 설정부(311)를 포함할 수 있다. 상기 테스트 설정부(320) 및 상기 로직 칩 테스트부(330)는 도 2의 테스트 설정부(213) 및 로직 칩 테스트부(211)와 동일한 구성요소일 수 있다. 상기 테스트 설정부(320)는 제 2 관통 비아(352)를 통해 상기 메모리 칩과 전기적으로 연결될 수 있다.
도 3에서, 상기 로직 칩은 데이터 인터페이스부(340)를 더 포함할 수 있다. 상기 데이터 인터페이스부(340) 및 상기 제어신호 인터페이스부(310)는 도 2의 메모리 인터페이스부(212)의 구성요소들일 수 있다. 상기 데이터 인터페이스부(340)는 상기 컨트롤러 칩(120) 및 상기 로직 칩 테스트부(330) 중 하나로부터 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 수신할 수 있다. 상기 데이터 인터페이스부(340)는 제 3 관통 비아(353)를 통해 상기 메모리 칩과 전기적으로 연결될 수 있고, 상기 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 상기 제 3 관통 비아(353)를 통해 상기 메모리 칩으로 전송할 수 있다. 또한, 상기 데이터 인터페이스부(340)는 상기 메모리 칩으로부터 출력된 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 수신하고, 수신된 데이터 및 데이터 스트로브 신호를 상기 로직 칩 테스트부(330) 및 상기 컨트롤러 칩(120) 중 하나로 출력할 수 있다.
상기 테스트 설정부(320)는 상기 제어신호 인터페이스부(310) 및 상기 데이터 인터페이스부(340)와 연결될 수 있다. 상기 테스트 설정부(320)는 상기 제어신호 인터페이스(310)로부터 상기 커맨드 신호(CMD) 및 상기 어드레스 신호(ADD)를 수신하여 저장할 수 있다. 상기 테스트 설정부(320)는 저장된 커맨드 신호 및 어드레스 신호를 상기 제 2 실리콘 관통 비아(352)를 통해 상기 메모리 칩으로 전송할 수 있다.
도 3에서, 상기 메모리 칩은 제어신호 수신부(410) 및 적층 칩 테스트부(420)를 포함할 수 있다. 상기 적층 칩 테스트부(420)는 도 2의 적층 칩 테스트부(223, 233)와 동일한 구성요소일 수 있다. 상기 제어신호 수신부(410)는 상기 적층 칩 테스트부(420)와 전기적으로 연결될 수 있고, 상기 제 1 관통 비아(351)를 통해 상기 제어신호 인터페이스부(310)와 연결될 수 있으며, 상기 제 2 관통 비아(352)를 통해 상기 테스트 설정부(320)와 전기적으로 연결될 수 있다. 상기 제어신호 수신부(410)는 상기 적층 칩 테스트부(420), 상기 제어신호 인터페이스부(310) 및 상기 테스트 설정부(320)로부터 상기 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신하여 상기 메모리 칩의 동작을 위한 제어신호를 생성할 수 있다. 상기 제어신호는 한정하는 것은 아니지만, 예를 들어, 로우 어드레스 신호, 컬럼 어드레스 신호, 라이트 신호 및 리드 신호를 포함할 수 있다. 또한, 상기 제어신호 수신부(410)는 입력 경로 선택신호(INCOM<0:2>)에 응답하여 상기 적층 칩 테스트부(420), 상기 제어신호 인터페이스부(310) 및 상기 테스트 설정부(320) 중 하나로부터 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신하고, 수신된 커맨드 신호 및 어드레스 신호에 기초하여 상기 메모리 칩의 동작과 관련된 정보를 설정할 수 있다. 상기 메모리 칩의 동작과 관련된 정보는 한정하는 것은 아니지만, 예를 들어, 상기 메모리 칩에서 사용하는 클럭의 주파수 범위, 레이턴시, 내부전압의 레벨 등에 관한 것일 수 있다. 상기 제어신호 수신부(410)는 상기 커맨드 신호(CMD) 및 상기 어드레스 신호(ADD)에 기초하여 상기 메모리 칩의 동작과 관련된 정보를 설정하는 모드 설정부(411)를 포함할 수 있다. 상기 모드 설정부(411)는 메모리 칩의 동작과 관련된 정보를 설정하기 위한 모드 레지스터 셋 또는 확장 모드레지스터 셋을 포함할 수 있다.
상기 제어신호 수신부(410)는 상기 메모리 칩이 로직 칩 또는 다른 메모리 칩과 적층되기 전에는 상기 입력 경로 선택신호(INCON<0:2>)에 응답하여 상기 적층 칩 테스트부(420)로부터 상기 커맨드 신호(CMD) 및 상기 어드레스 신호(ADD)를 수신하여 상기 메모리 칩의 동작과 관련된 정보를 설정할 수 있다. 또한, 상기 제어신호 수신부(410)는 상기 메모리 칩이 로직 칩과 적층된 이후에는 상기 입력 경로 선택신호(INCON<0:2>)에 응답하여 상기 제어신호 인터페이스부(410) 및 상기 테스트 설정부(320) 중 하나로부터 상기 커맨드 신호(CMD) 및 상기 어드레스 신호(ADD)를 수신하여 상기 메모리 칩의 동작과 관련된 정보를 설정할 수 있다. 상기 제어신호 수신부(410)는 다양한 경로를 통해 상기 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신할 수 있다. 예를 들어, 상기 제어신호 수신부(410)가 상기 제어신호 인터페이스부(310)를 통해 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신하여 상기 메모리 칩의 동작을 위한 제어신호를 생성할 때, 상기 제어신호 수신부(410)는 상기 입력 경로 선택신호(INCON<0:2>)에 응답하여 상기 테스트 설정부(320)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신할 수 있다. 따라서, 메모리 칩의 동작이 수행되는 중에도 상기 모드 설정부(411)가 상기 메모리 칩의 동작과 관련된 정보를 설정할 수 있도록 한다.
상기 메모리 칩은 데이터 입출력부(430), 메모리 뱅크(440) 및 뱅크 제어부(450)를 더 포함할 수 있다. 상기 데이터 입출력부(430)는 상기 제 3 관통 비아(353)를 통해 상기 데이터 인터페이스부(340)와 연결될 수 있고, 상기 데이터 인터페이스부(340)로부터 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 수신할 수 있다. 상기 메모리 뱅크(440)는 데이터를 저장하기 위한 저장 공간을 제공한다. 상기 뱅크 제어부(450)는 상기 제어신호 수신부(410)로부터 생성된 제어신호에 따라 상기 데이터 입출력부(430)를 통해 수신된 데이터가 상기 메모리 뱅크(440)에 저장될 수 있도록 한다. 또한, 상기 뱅크 제어부(450)는 상기 제어신호 수신부(410)로부터 생성된 제어신호에 따라 상기 메모리 뱅크(440)에 저장된 데이터가 상기 데이터 입출력부(430)를 통해 출력될 수 있도록 한다. 상기 데이터 입출력부(430), 상기 뱅크 제어부(450) 및 상기 제어신호 수신부(410)는 도 2의 뱅크 제어회로(221, 231)의 구성요소들일 수 있다.
또한, 상기 제어신호 수신부(410)는 출력 경로 선택신호(OUTCON<0:2>)에 응답하여 상기 적층 칩 테스트부(420), 상기 제어신호 인터페이스부(310) 및 상기 테스트 설정부(320) 중 하나로 상기 모드 설정부(411)에 의해 설정된 정보를 출력할 수 있다. 상기 제어신호 수신부(410)는 상기 메모리 칩이 상기 로직 칩 또는 다른 메모리 칩과 적층되기 전에는 상기 출력 경로 선택신호(OUTCON<0:2>)에 응답하여 상기 적층 칩 테스트부(420)로 상기 정보를 출력할 수 있다. 상기 제어신호 수신부(410)는 상기 메모리 칩이 로직 칩과 적층된 이후에는 상기 출력 경로 선택신호(OUTCON<0:2>)에 응답하여 상기 제어신호 인터페이스부(310) 및 상기 테스트 설정부(320) 중 하나로 상기 정보를 출력할 수 있다.
도 4는 도 3의 제어신호 수신부(410)의 구성을 보여주는 도면이다. 도 4에서, 상기 제어신호 수신부(410)는 입력 경로 선택부(412), 모드 설정부(411) 및 출력경로 선택부(413)를 포함할 수 있다. 상기 입력 경로 선택부(412)는 상기 입력 경로 선택신호(INCON<0:3>)에 응답하여 상기 적층 칩 테스트부(420), 상기 제어신호 인터페이스부(310) 및 테스트 설정부(320) 중 하나와 상기 모드 설정부(411)를 전기적으로 연결시킬 수 있다. 상기 입력 경로 선택부(412)는 상기 제 1 관통 비아(351)를 통해 상기 제어신호 인터페이스부(310)와 연결될 수 있다. 상기 모드 설정부(411)는 상기 입력 경로 선택부(412)를 통해 수신된 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 기초하여 상기 메모리 칩의 동작과 관련된 정보를 설정할 수 있다. 또한, 상기 모드 설정부(411)는 설정된 정보(MRSRD)를 상기 출력 경로 선택부(413)로 출력할 수 있다. 상기 출력 경로 선택부(413)는 출력 경로 선택신호(OUTCON<0:2>)에 응답하여 상기 모드 설정부(411)로부터 출력된 정보를 적층 칩 테스트부(420), 제어신호 인터페이스부(310) 및 테스트 설정부(320) 중 하나로 출력할 수 있다.
상기 적층 반도체 장치(3)는 다양한 경로를 통해 상기 메모리 칩의 동작과 관련된 정보를 설정할 수 있다. 먼저, 상기 메모리 칩이 로직 칩 또는 다른 메모리 칩과 적층되지 않았을 때, 상기 제어신호 수신부(410)의 모드 설정부(411)는 외부 테스트 장비로부터 상기 적층 칩 테스트부(420)를 통해 입력되는 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 응답하여 상기 메모리 칩의 동작과 관련된 정보를 설정할 수 있다. 상기 설정된 정보(MRSRD)는 상기 적층 칩 테스트부(420)로 출력될 수 있고, 상기 모드 설정부(411)에 의해 상기 정보(MRSRD)가 정확하게 설정되었는지 여부가 검증될 수 있다. 상기 메모리 칩이 상기 로직 칩과 적층되었을 때, 상기 제어신호 수신부(410)의 모드 설정부(411)는 컨트롤러 칩(120)으로부터 상기 제어신호 인터페이스부(310)를 통해 입력되는 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 응답하여 상기 메모리 칩의 동작과 관련된 정보를 설정할 수 있고, 또한 테스트 설정부(320)에 저장되었던 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 응답하여 상기 메모리 칩의 동작과 관련된 정보를 설정할 수 있다. 상기 모드 설정부(411)에 의해 설정된 정보(MRSRD)는 상기 컨트롤러 칩(120) 또는 상기 테스트 설정부(320)로 출력될 수 있고, 상기 모드 설정부(411)에 의해 상기 정보(MRSRD)가 정확하게 설정되었는지 여부가 검증될 수 있다. 상기 메모리 칩이 로직 칩과 적층된 후 상기 메모리 칩에 대해 테스트가 수행되거나 데이터 입출력을 위한 노멀 동작이 수행 중일 때, 상기 제어신호 인터페이스부(310)는 상기 테스트 동작 또는 노멀 동작을 위한 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 제공하므로, 상기 모드 설정부(411)는 상기 정보를 설정하기 위한 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 상기 제어신호 인터페이스부(310)로부터 수신할 수 없다. 이 때, 상기 테스트 설정부(320)는 별도의 경로를 통해 상기 모드 설정부(411)로 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 제공할 수 있고, 현재 메모리 칩이 수행하고 있는 테스트 동작 및 노멀 동작과 병행하여 상기 메모리 칩의 동작과 관련된 정보를 설정할 수 있다. 또한, 상기 모드 설정부(411)에 의해 설정된 정보(MRSRD)를 테스트 설정부(320)로 출력하여 상기 정보(MRSRD)가 정확하게 설정되었는지 여부를 용이하게 검증해볼 수 있을 것이다.
도 5는 본 발명의 실시예에 따른 적층 반도체 장치(5)의 구성을 보여주는 도면이다. 도 5에서, 상기 적층 반도체 장치(5)는 로직 칩 및 메모리 칩을 포함한다. 상기 로직 칩 및 상기 메모리 칩은 서로 적층될 수 있다. 상기 메모리 칩은 제 1 채널 영역(CH1) 및 제 2 채널 영역(CH2)을 포함할 수 있다. 상기 제 1 및 제 2 채널 영역(CH1, CH2)은 서로 독립적으로 동작할 수 있다. 예를 들어, 상기 제 1 및 제 2 채널 영역(CH1, CH2)은 각각 서로 다른 커맨드 신호, 어드레스 신호 및 데이터를 수신할 수 있고, 수신된 신호들에 따라 서로 다른 동작을 수행할 수 있다.
상기 로직 칩은 제 1 채널 영역(CH1)과 연결되는 제어신호 인터페이스부(510A) 및 데이터 인터페이스부(540A), 제 2 채널 영역과 연결되는 제어신호 인터페이스부(510B) 및 데이터 인터페이스부(540B), 테스트 설정부(520) 및 로직 칩 테스트부(530)를 포함할 수 있다. 도 5에 도시된 구성요소들은 도 3의 구성요소들과 동일한 구조를 가질 수 있고 동일한 기능을 수행할 수 있다. 도 5에서, 상기 메모리 칩이 2개의 채널 영역을 가지므로, 상기 제 2 채널 영역과 연결되는 제어신호 인터페이스부(510B) 및 데이터 인터페이스부(540B)가 추가되었음을 알 수 있다.
상기 메모리 칩은 제 1 제어신호 수신부(610A), 제 2 제어신호 수신부(610B), 적층 칩 테스트부(620) 및 채널 선택부(660)를 포함할 수 있다. 상기 제 1 제어신호 수신부(610A)는 상기 적층 칩 테스트부(620), 상기 제어신호 인터페이스부(510A) 및 상기 채널 선택부(660)와 연결될 수 있다. 상기 제 1 제어신호 수신부(610A)는 제 1 관통 비아(551)를 통해 상기 제어신호 인터페이스부(510A)와 연결될 수 있다. 상기 제 1 제어신호 수신부(610A)는 상기 적층 칩 테스트부(620), 상기 제어신호 인터페이스부(510A) 및 상기 채널 선택부(660)를 통해 입력되는 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 기초하여 상기 메모리 칩의 제 1 채널 영역(CH1)을 동작시키기 위한 제어신호를 생성할 수 있다. 또한, 상기 제 1 제어신호 수신부(610A)는 입력 경로 선택신호(INCON<0:2>)에 응답하여 상기 적층 칩 테스트부(620), 상기 제어신호 인터페이스(510A) 및 상기 채널 선택부(660) 중 하나로부터 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신하여 상기 메모리 칩의 제 1 채널 영역(CH1)의 동작과 관련된 정보를 설정할 수 있다. 상기 제 1 제어신호 수신부(610A)는 상기 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 응답하여 상기 제 1 채널 영역(CH1)의 동작과 관련된 정보를 설정하는 모드 레지스터(611A)를 포함할 수 있다.
상기 제 2 제어신호 수신부(610B)는 상기 적층 칩 테스트부(620), 상기 제어신호 인터페이스부(510B) 및 상기 채널 선택부(660)와 연결될 수 있다. 상기 제 2 제어신호 수신부(610B)는 제 1 관통 비아(551)를 통해 상기 제어신호 인터페이스부(510B)와 연결될 수 있다. 상기 제 2 제어신호 수신부(610B)는 상기 적층 칩 테스트부(620), 상기 제어신호 인터페이스부(510B) 및 상기 채널 선택부(660)를 통해 입력되는 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 기초하여 상기 메모리 칩의 제 2 채널 영역(CH2)을 동작시키기 위한 제어신호를 생성할 수 있다. 또한, 상기 제 2 제어신호 수신부(610B)는 입력 경로 선택신호(INCON<0:2>)에 응답하여 상기 적층 칩 테스트부(620), 상기 제어신호 인터페이스(510B) 및 상기 채널 선택부(660) 중 하나로부터 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신하여 상기 메모리 칩의 제 2 채널 영역(CH2)의 동작과 관련된 정보를 설정할 수 있다. 상기 제 2 제어신호 수신부(610B)는 상기 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 응답하여 상기 제 2 채널 영역(CH2)의 동작과 관련된 정보를 설정하는 모드 레지스터(611B)를 포함할 수 있다.
상기 채널 선택부(660)는 상기 테스트 설정부(520)와 연결될 수 있다. 상기 채널 선택부(660)는 제 2 관통 비아(552)를 통해 상기 테스트 설정부(520)와 연결될 수 있다. 상기 채널 선택부(660)는 채널 선택신호(CHSEL<0:1>)에 응답하여 상기 테스트 설정부(520)를 상기 제 1 및 제 2 제어신호 수신부(610A, 610B) 중 하나와 연결시킬 수 있다. 따라서, 상기 테스트 설정부(520)에 저장되었던 커맨드 신호(CMD) 및 어드레스 신호(ADD)는 상기 채널 선택부(660)를 통해 상기 제 1 및 제 2 제어신호 수신부(610A, 610B) 중 하나로 입력될 수 있다. 상기 채널 선택신호는 상기 제 1 및 제 2 채널 영역 중 억세스하려는 채널 영역을 선택하기 위한 신호로서, 예를 들어, 상기 컨트롤러 칩(120)으로부터 수신될 수 있고, 상기 테스트 설정부(520)에 의해 생성될 수 있다.
상기 적층 반도체 장치(5)는 상기 채널 선택부(660)를 구비하여 메모리 칩을 구성하는 복수의 채널 영역이 선택적으로 상기 테스트 설정부(520)와 연결될 수 있도록 한다. 따라서, 상기 테스트 설정부(520)는 선택된 채널 영역으로 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 제공할 수 있고, 선택된 채널 영역의 동작과 관련된 정보가 설정될 수 있다. 또한, 상기 테스트 설정부(520)는 상기 채널 선택부(660)를 통해 선택된 채널 영역으로부터 설정된 정보를 수신할 수 있고, 선택된 채널 영역의 동작과 관련된 정보가 정상적으로 설정되었는지 여부를 검증할 수 있다. 도 5에서, 하나의 메모리 칩이 복수의 채널 영역으로 분할된 것을 예시하였으나, 이에 한정하는 것은 아니다. 상기 적층 반도체 장치(5)는 로직 칩과 적층되는 복수의 메모리 칩을 포함할 수 있고, 상기 복수의 메모리 칩 중 하나 또는 그 이상은 각각 독립적인 채널을 구성할 수 있고, 상기 채널 선택부(660)는 상기 복수의 메모리 칩에 각각 배치되는 것으로 수정 및 적용될 수 있을 것이다.
상기 메모리 칩은 상기 제 1 채널 영역(CH1)에 배치되는 데이터 입출력부(630A), 메모리 뱅크(640A) 및 뱅크 제어부(650A)를 더 포함하고, 상기 제 2 채널 영역(CH2)에 배치되는 데이터 입출력부(630B), 메모리 뱅크(640B) 및 뱅크 제어부(650B)를 더 포함할 수 있다. 도 5에 도시된 각각의 구성요소들은 도 3의 구성요소들과 동일한 구조를 가질 수 있고, 동일한 기능을 수행할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 입력 경로 선택신호에 응답하여 적층 칩 테스트부, 제어신호 인터페이스부 및 테스트 설정부 중 하나로부터 커맨드 신호 및 어드레스 신호를 수신하여 메모리 칩의 동작과 관련된 정보를 설정하는 제어신호 수신부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 적층 칩 테스트부는 외부 테스트 장비와 연결되어 상기 커맨드 신호 및 상기 어드레스 신호를 수신하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제어신호 인터페이스부는 상기 메모리 칩과 적층되는 로직 칩에 배치되고, 컨트롤러 칩으로부터 제공되는 커맨드 신호 및 어드레스 신호를 상기 제어신호 수신부로 전송하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 테스트 설정부는 상기 메모리 칩과 적층되는 로직 칩에 배치되고, 상기 제어신호 수신부로 제공되는 상기 커맨드 신호 및 상기 어드레스 신호를 저장하는 반도체 장치.
  5. 제 1 항에 있어서,
    출력 경로 선택신호에 응답하여 상기 제어신호 수신부에 의해 설정된 정보를 상기 적층 칩 테스트부, 상기 제어신호 인터페이스부 및 상기 테스트 설정부 중 하나로 출력하는 반도체 장치.
  6. 로직 칩 및 상기 로직 칩과 적층되는 메모리 칩을 포함하고,
    상기 로직 칩은 로직 칩 테스트부 및 컨트롤러 칩 중 하나로부터 커맨드 신호 및 어드레스 신호를 수신하는 제어신호 인터페이스부; 및
    상기 제어신호 인터페이스부와 연결되고, 상기 제어신호 인터페이스부로부터 상기 커맨드 신호 및 상기 어드레스 신호를 수신하는 테스트 설정부를 포함하고,
    상기 메모리 칩은 입력 경로 선택신호에 응답하여 적층 칩 테스트부, 상기 제어신호 인터페이스부 및 상기 테스트 설정부 중 하나로부터 상기 커맨드 신호 및 상기 어드레스 신호를 수신하여 상기 메모리 칩의 동작과 관련된 정보를 설정하는 제어신호 수신부를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 메모리 칩은 상기 로직 칩과 적층되기 전에 상기 입력 경로 선택신호에 응답하여 상기 적층 칩 테스트부로부터 상기 커맨드 신호 및 상기 어드레스 신호를 수신하여 상기 메모리 칩의 동작과 관련된 정보를 설정하고,
    상기 메모리 칩은 상기 로직 칩과 적층된 후에 상기 입력 경로 선택신호에 응답하여 상기 제어신호 인터페이스부 및 상기 테스트 설정부 중 하나로부터 상기 커맨드 신호 및 상기 어드레스 신호를 수신하여 상기 메모리 칩의 동작과 관련된 정보를 설정하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제어신호 인터페이스부는 상기 커맨드 신호 및 상기 어드레스 신호를 제 1 관통 비아를 통해 상기 제어신호 수신부로 제공하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제어신호 인터페이스부는 상기 커맨드 신호 및 상기 어드레스 신호에 응답하여 상기 로직 칩의 동작과 관련된 정보를 설정하는 모드 설정부를 포함하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 테스트 설정부는 제 2 관통 비아를 통해 상기 제어신호 수신부와 연결되는 반도체 장치.
  11. 제 6 항에 있어서,
    상기 제어신호 수신부는 상기 커맨드 신호 및 상기 어드레스 신호에 응답하여 상기 메모리 칩의 동작과 관련된 정보를 설정하는 모드 설정부; 및
    상기 입력 경로 선택신호에 응답하여 상기 적층 칩 테스트부, 상기 제어신호 인터페이스부 및 상기 테스트 설정부 중 하나를 상기 모드 설정부와 연결시키는 입력 경로 선택부를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제어신호 수신부는 출력 경로 선택신호에 응답하여 상기 모드 설정부에 의해 설정된 정보를 상기 적층 칩 테스트부, 상기 제어신호 인터페이스부 및 상기 테스트 설정부 중 하나로 출력하는 출력 경로 선택부를 더 포함하는 반도체 장치.
  13. 로직 칩 및 상기 로직 칩과 적층되는 메모리 칩을 포함하고,
    상기 로직 칩은 상기 메모리 칩의 동작과 관련된 정보를 설정시키기 위한 커맨드 신호 및 어드레스 신호를 저장하는 테스트 설정부를 포함하고,
    상기 메모리 칩은 서로 독립적으로 동작하는 제 1 및 제 2 채널 영역; 및
    채널 선택신호에 응답하여 상기 테스트 설정부와 상기 제 1 및 제 2 채널 영역 중 하나를 연결하는 채널 선택부를 포함하고,
    상기 제 1 및 제 2 채널 영역은 각각 상기 커맨드 신호 및 상기 어드레스 신호에 기초하여 자신의 동작과 관련된 정보를 설정하는 제 1 및 제 2 제어신호 수신부를 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 로직 칩은 로직 칩 테스트부 및 컨트롤러 칩으로부터 상기 커맨드 신호 및 상기 어드레스 신호를 수신하는 제어신호 인터페이스부를 더 포함하고,
    상기 테스트 설정부는 상기 제어신호 인터페이스부로부터 수신된 상기 커맨드 신호 및 상기 어드레스 신호를 저장하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제어신호 인터페이스부는 제 1 관통 비아를 통해 상기 커맨드 신호 및 상기 어드레스 신호를 상기 제 1 및 제 2 제어신호 수신부로 전송하는 반도체 장치.
  16. 제 13 항에 있어서,
    상기 테스트 설정부는 제 2 관통 비아를 통해 상기 커맨드 신호 및 상기 어드레스 신호를 상기 채널 선택부로 제공하는 반도체 장치.
  17. 제 13 항에 있어서,
    상기 제 1 제어신호 수신부는 입력 경로 선택신호에 응답하여 적층 칩 테스트부, 상기 제어신호 인터페이스부 및 상기 채널 선택부 중 하나로부터 상기 커맨드 신호 및 상기 어드레스 신호를 수신하는 입력 경로 선택부; 및
    상기 입력 경로 선택부로부터 출력된 상기 커맨드 신호 및 상기 어드레스 신호에 기초하여 상기 제 1 채널 영역의 동작과 관련된 정보를 설정하는 모드 설정부를 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 1 제어신호 수신부는 출력 경로 선택신호에 응답하여 상기 모드 설정부에 설정된 정보를 상기 적층 칩 테스트부, 상기 제어신호 인터페이스부 및 상기 채널 선택부 중 하나로 출력하는 출력 경로 선택부를 포함하는 반도체 장치.
  19. 제 13 항에 있어서,
    상기 제 2 제어신호 수신부는 입력 경로 선택신호에 응답하여 적층 칩 테스트부, 상기 제어신호 인터페이스부 및 상기 채널 선택부 중 하나로부터 상기 커맨드 신호 및 상기 어드레스 신호를 수신하는 입력 경로 선택부; 및
    상기 입력 경로 선택부로부터 출력된 상기 커맨드 신호 및 상기 어드레스 신호에 기초하여 상기 제 2 채널 영역의 동작과 관련된 정보를 설정하는 모드 설정부를 포함하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 2 제어신호 수신부는 출력 경로 선택신호에 응답하여 상기 모드 설정부에 설정된 정보를 상기 적층 칩 테스트부, 상기 제어신호 인터페이스부 및 상기 채널 선택부 중 하나로 출력하는 출력 경로 선택부를 포함하는 반도체 장치.
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