KR102007259B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

불량을 최소화하고, 신뢰성을 높일 수 있는 반도체 패키지 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 패키지는 제1 관통 전극을 포함하는 제1 반도체 칩 및 제1 반도체 칩 상에 제1 언더필층을 사이에 두도록 적층되며 제2 관통 전극을 포함하는 적어도 하나의 제2 반도체 칩을 포함하는 제1 적층 구조체, 및 제3 관통 전극을 포함하는 제3 반도체 칩 및 제3 반도체 칩 상에 제2 언더필층을 사이에 두도록 적층되는 적어도 하나의 제4 반도체 칩을 포함하며 제1 적층 구조체 상에 제3 언더필층을 사이에 두도록 적층되는 제2 적층 구조체를 포함하되, 제3 언더필층은 제1 언더필층 또는 제2 언더필층과 구성분(component)의 물리적 특성이 다르다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 경량화 및 다기능화되고 있다.
따라서 전기기기에 사용되는 반도체 패키지 또한 소형화, 경량화 및 다기능화가 요구되고 있으며, 이에 따라 복수 개의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 그러나 복수 개의 반도체 칩을 하나의 반도체 패키지에 포함시키는 경우, 불량이 증가하고 신뢰성이 낮아지는 문제점이 발생하고 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자 불량을 최소화하고, 신뢰성을 높일 수 있는 반도체 패키지 및 그 제조 방법를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 제1 관통 전극을 포함하는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 제1 언더필층을 사이에 두도록 적층되며 제2 관통 전극을 포함하는 적어도 하나의 제2 반도체 칩을 포함하는 제1 적층 구조체, 및 제3 관통 전극을 포함하는 제3 반도체 칩 및 상기 제3 반도체 칩 상에 제2 언더필층을 사이에 두도록 적층되는 적어도 하나의 제4 반도체 칩을 포함하며 상기 제1 적층 구조체 상에 제3 언더필층을 사이에 두도록 적층되는 제2 적층 구조체를 포함하되, 상기 제3 언더필층은 상기 제1 언더필층 또는 상기 제2 언더필층과 구성분(component)의 물리적 특성이 다르다.
상기 제3 언더필층은 상기 제1 적층 구조체와 상기 제2 적층 구조체 사이의 공간을 채울 수 있다.
상기 제3 언더필층의 측면은, 상기 제2 적층 구조체의 측면에 대하여 볼록하게 돌출되는 형상을 가질 수 있다.
상기 제1 내지 제3 언더필층은 각각 필러를 포함하며, 상기 제3 언더필층은 상기 제1 언더필층 또는 상기 제2 언더필층보다 혼합된 필러의 비율이 낮을 수 있다.
상기 제1 내지 제3 언더필층은 각각 필러를 포함하며, 상기 제3 언더필층에 혼합된 필러의 크기는 상기 제1 언더필층 또는 상기 제2 언더필층에 혼합된 필러의 크기보다 작을 수 있다.
상기 제1 적층 구조체가 장착되는 인쇄회로기판 및 상기 인쇄회로기판 상에 형성되며, 상기 제1 적층 구조체 및 상기 제2 적층 구조체를 감싸는 몰딩 부재를 더 포함하며, 상기 제4 반도체 칩은 상기 제1 내지 제3 관통 전극을 통하여 상기 인쇄회로기판과 전기적으로 연결될 수 있다.
상기 제2 반도체 칩의 수평 단면적은 상기 제1 반도체 칩의 수평 단면적보다 작으며, 상기 몰딩 부재는 상기 제2 반도체 칩의 측면을 감싸도록 상기 제1 반도체 칩 상의 일부분에 형성될 수 있다.
상기 제4 반도체 칩의 수평 단면적은 상기 제3 반도체 칩의 수평 단면적보다 작으며, 상기 몰딩 부재는 상기 제4 반도체 칩의 측면을 감싸도록 상기 제3 반도체 칩의 상면 일부분 상에 형성될 수 있다.
상기 몰딩 부재는 상기 제1 적층 구조체의 상면 일부를 감쌀 수 있다.
상기 몰딩 부재는 상기 제3 언더필층과 동일 물질로 이루어지는 일체일 수 있다.
상기 제3 반도체 칩의 수평 단면적은 상기 제2 반도체 칩의 수평 단면적과 같거나 클 수 있다.
또한 본 발명에 따른 반도체 패키지는 순차적으로 적층된 제1 내지 제4 반도체 칩을 포함하며, 상기 제1 내지 제3 반도체 칩은, 각각 제1 내지 제3 관통 전극을 가지며, 상기 제4 반도체 칩은 상기 제1 내지 제3 관통 전극과 전기적으로 연결되며, 상기 제1 반도체 칩의 수평 단면적은 상기 제2 반도체 칩의 수평 단면적보다 크고, 상기 제3 반도체 칩의 수평 단면적은 상기 제2 반도체 칩 및 상기 제4 반도체 칩의 수평 단면적보다 크다.
상기 제1 반도체 칩의 수평 단면적과 상기 제3 반도체 칩의 수평 단면적은 동일할 수 있다.
또한 상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지의 제조 방법을 제공한다. 본 발명에 따른 반도체 패키지의 제조 방법은 제1 반도체 칩 상에 제1 언더필층을 사이에 두도록 제2 반도체 칩을 적층하는 단계, 제3 반도체 칩 상에 제2 언더필층을 사이에 두도록 제4 반도체 칩을 적층하는 단계 및 상기 제1 반도체 칩 상에 적층된 상기 제2 반도체 칩 상에, 상기 제3 반도체 칩 상에 적층된 상기 제4 반도체 칩을 적층하는 단계를 포함한다.
상기 제1 반도체 칩 상에 적층된 상기 제2 반도체 칩 상에, 상기 제3 반도체 칩 상에 적층된 상기 제4 반도체 칩을 적층하는 단계는, 상기 제1 언더필층 또는 제2 언더필층과 구성분의 물리적 특성이 다른 제3 언더필층을 사이에 두도록 상기 제1 반도체 칩 상에 적층된 상기 제2 반도체 칩 상에, 상기 제3 반도체 칩 상에 적층된 상기 제4 반도체 칩을 적층할 수 있다.
상기 제1 반도체 칩 상에 적층된 상기 제2 반도체 칩 상에, 상기 제3 반도체 칩 상에 적층된 상기 제4 반도체 칩을 적층하는 단계 전에, 상기 제2 반도체 칩이 적층된 상기 제1 반도체 칩을 인쇄회로기판 상에 부착하는 단계를 더 포함하고, 상기 제1 반도체 칩 상에 적층된 상기 제2 반도체 칩 상에, 상기 제3 반도체 칩 상에 적층된 상기 제4 반도체 칩을 적층하는 단계 후에, 상기 제1 내지 제4 반도체 칩을 덮고 상기 제2 반도체 칩과 상기 제3 반도체 칩 사이를 채우는 몰딩 부재를 상기 인쇄회로기판 상에 형성하는 단계를 더 포함하고, 상기 몰딩 부재, 상기 제1 언더필층 및 제2 언더필층은 각각 필러를 포함하되, 상기 몰딩 부재가 포함하는 필러의 비율은 상기 제1 언더필층 또는 상기 제2 언더필층이 포함하는 필러의 비율보다 높을 수 있다.
상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 적층하는 단계는, 각각 제1 관통 전극을 포함하는 복수의 상기 제1 반도체 칩으로 이루어지는 제1 반도체 웨이퍼를 준비하는 단계, 상기 제1 반도체 웨이퍼 상에, 복수의 상기 제1 반도체 칩에 각각 대응하되, 각각 제2 관통 전극을 포함하는 복수의 상기 제2 반도체 칩을 상기 제1 관통 전극과 상기 제2 관통 전극이 전기적으로 연결되도록 적층하는 단계를 포함할 수 있다.
상기 제1 반도체 웨이퍼 상에 복수의 상기 제2 반도체 칩을 적층하는 단계 후에, 복수의 상기 제2 반도체 칩을 덮는 제1 몰드층을 형성하는 단계, 상기 제2 관통 전극이 노출되도록, 상기 제1 몰드층의 일부분을 제거하는 단계를 더 포함할 수 있다.
상기 제3 반도체 칩 상에 상기 제4 반도체 칩을 적층하는 단계는, 각각 제3 관통 전극을 포함하는 복수의 상기 제3 반도체 칩으로 이루어지는 제3 반도체 웨이퍼를 준비하는 단계, 상기 제3 반도체 웨이퍼 상에, 복수의 상기 제3 반도체 칩에 각각 대응하는 복수의 상기 제4 반도체 칩을 상기 제3 관통 전극과 전기적으로 연결되도록 적층하는 단계를 포함할 수 있다.
상기 제1 반도체 웨이퍼 상에 상기 제2 반도체 칩을 적층하는 단계 후에, 상기 제1 반도체 웨이퍼를 서로 대응되는 상기 제1 반도체 칩 및 상기 제2 반도체 칩이 이루는 제1 적층 구조체로 분리되도록 절삭하는 단계를 더 포함하고, 상기 제3 반도체 웨이퍼 상에 상기 제4 반도체 칩을 적층하는 단계 후에, 상기 제3 반도체 웨이퍼를 서로 대응되는 상기 제3 반도체 칩 및 상기 제4 반도체 칩이 이루는 제2 적층 구조체로 분리되도록 절삭하는 단계를 더 포함하고, 상기 제1 반도체 칩 상에 적층된 상기 제2 반도체 칩 상에, 상기 제3 반도체 칩 상에 적층된 상기 제4 반도체 칩을 적층하는 단계는, 상기 제1 적층 구조체 상에 상기 제2 적층 구조체를 적층할 수 있다.
상기 제3 반도체 웨이퍼 상에 상기 제4 반도체 칩을 적층하는 단계 후에, 상기 제3 반도체 웨이퍼를 서로 대응되는 상기 제3 반도체 칩 및 상기 제4 반도체 칩이 이루는 제2 적층 구조체로 분리되도록 절삭하는 단계를 더 포함하고, 상기 제1 반도체 칩 상에 적층된 상기 제2 반도체 칩 상에, 상기 제3 반도체 칩 상에 적층된 상기 제4 반도체 칩을 적층하는 단계는, 상기 제1 반도체 웨이퍼 상에 적층된 상기 제2 반도체 칩 상에, 상기 제2 적층 구조체를 적층하는 단계 및 서로 대응되는 상기 제1 반도체 칩 및 상기 제2 반도체 칩이 이루는 제1 적층 구조체 상에 상기 제2 적층 구조체가 적층된 형태를 가지도록 상기 제1 반도체 웨이퍼를 절삭하는 단계를 포함할 수 있다.
상기 제1 반도체 칩 상에 적층된 상기 제2 반도체 칩 상에, 상기 제3 반도체 칩 상에 적층된 상기 제4 반도체 칩을 적층하는 단계는, 상기 제1 반도체 웨이퍼 상에 적층된 상기 제2 반도체 칩 상에 상기 제4 반도체 칩이 적층된 제3 반도체 웨이퍼를 적층하는 단계 및 서로 대응되는 상기 제1 반도체 칩 및 상기 제2 반도체 칩이 이루는 제1 적층 구조체 상에 서로 대응되는 상기 제3 반도체 칩 및 상기 제4 반도체 칩이 이루는 제2 적층 구조체가 적층된 형태를 가지도록 상기 제1 반도체 웨이퍼 및 상기 제3 반도체 웨이퍼를 함께 절식하는 단계를 포함할 수 있다.
또한 본 발명에 따른 반도체 패키지의 제조 방법은 제1 관통 전극을 포함하는 제1 반도체 칩 상에 제2 관통 전극을 포함하는 적어도 하나의 제2 반도체 칩이 적층된 제1 적층 구조체를 형성하는 단계, 제3 관통 전극을 포함하는 제3 반도체 칩 상에 적어도 하나의 제4 반도체 칩이 적층된 제2 적층 구조체를 형성하는 단계 및 상기 제4 반도체 칩이 순차적으로 연결되는 상기 제1 내지 제3 관통 전극과 전기적으로 연결되도록, 상기 제1 적층 구조체 상에 상기 제2 적층 구조체를 적층하는 단계를 포함한다.
상기 제1 적층 구조체를 형성하는 단계는, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 모세관 언더필 방법에 의하여 제1 언더필층을 형성하는 단계를 더 포함하고, 상기 제2 적층 구조체를 형성하는 단계는, 상기 제3 반도체 칩과 상기 제4 반도체 칩 사이에 모세관 언더필 방법에 의하여 제2 언더필층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 적층 구조체 상에 상기 제2 적층 구조체를 적층하는 단계는, 상기 제1 적층 구조체과 상기 제2 적층 구조체 사이에 비전도성 필름인 제3 언더필층이 배치되도록 할 수 있다.
본 발명에 따른 반도체 패키지 및 그 제조 방법은, 적어도 2개의 반도체 칩이 적층된 적층 구조체를 형성한 후, 다시 적어도 2개의 적층 구조체를 다시 적층하여 형성하므로, 반도체 패키지에 포함되는 반도체 칩들 사이의 접촉력을 높이고 접촉 저항을 감소시킬 수 있다.
또한, 적층 구조체를 형성하는 단계에서, 각 적층 구조체에 포함되는 반도체 칩의 불량 여부를 평가하는 테스트를 수행할 수 있다. 따라서 불량이 발견된 적층 구조체는 반도체 패키지를 제조에 사용하지 않을 수 있다. 따라서 반도체 패키지의 불량을 최소화하고, 신뢰성을 높일 수 있다.
도 1 내지 도 20은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제1 양상을 나타내는 단면도들이다.
도 1은 본 발명의 일 실시 예에 따른 제1 반도체 웨이퍼를 준비하는 단계를 나타내는 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 제1 연결 범프를 형성하는 단계를 나타내는 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 제1 캐리어 기판에 제1 반도체 웨이퍼를 부착하는 단계를 나타내는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 제1 관통 전극을 노출시키는 단계를 나타내는 단면도이다.
도 5는 본 발명의 일 실시 예에 따른 제1 후면 보호층을 형성하는 단계를 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 제1 후면 패드를 형성하는 단계를 나태는 단면도이다.
도 7은 본 발명의 일 실시 예에 의한 제2 반도체 칩을 준비하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 의한 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 단계를 나타내는 단면도이다.
도 9은 본 발명의 일 실시 예에 따른 제1 언더필층을 형성하는 단계를 나타내는 단면도이다.
도 10은 본 발명의 일 실시 예에 따른 제1 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 11은 본 발명의 일 실시 예에 따른 제2 관통 전극을 노출시키는 단계를 나타내는 단면도이다.
도 12는 본 발명의 일 실시 예에 따른 제1 테스트를 수행하는 단계를 나타내는 단면도이다.
도 13은 본 발명의 일 실시 예에 따른 제3 반도체 칩 상에 제4 반도체 칩을 적층하는 단계를 나타내는 단면도이다.
도 14는 본 발명의 일 실시 예에 따른 제2 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 15는 본 발명의 일 실시 예에 따른 제2 테스트를 수행하는 단계를 나타내는 단면도이다.
도 16은 본 발명의 일 실시 예에 따른 제1 적층 구조체를 형성하는 단계를 나타내는 단면도이다.
도 17은 본 발명의 일 실시 예에 따른 제2 적층 구조체를 형성하는 단계를 나타내는 단면도이다.
도 18은 본 발명의 일 실시 예에 따른 인쇄회로기판 상에 제1 적층 구조체를 장착하는 단계를 나타내는 단면도이다.
도 19는 본 발명의 일 실시 예에 따른 제1 적층 구조체 상에 제2 적층 구조체를 적층하는 단계를 나타내는 단면도이다.
도 20은 본 발명의 일 실시 예에 따른 반도체 패키지의 제1 양상을 나타내는 단면도이다.
도 21 내지 도 24는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제2 양상을 나타내는 단면도들이다.
도 21은 본 발명의 일 실시 예에 따른 제3 언더필층을 형성하는 단계를 나타내는 단면도이다.
도 22는 본 발명의 일 실시 예에 따른 제3 언더필층이 부착된 제2 적층 구조체를 형성하는 단계를 나타내는 단면도이다.
도 23은 본 발명의 일 실시 예에 따른 제3 언더필층을 사이에 두도록 제1 적층 구조체 상에 제2 적층 구조체를 적층하는 단계를 나타내는 단면도이다.
도 24는 본 발명의 일 실시 예에 따른 반도체 패키지의 제2 양상을 나타내는 단면도이다.
도 25 내지 도 26은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제3 양상을 나타내는 단면도들이다.
도 25는 본 발명의 일 실시 예에 따른 제1 반도체 웨이퍼 상에 적층된 제2 반도체 칩 상에 제2 적층 구조체를 적층하는 단계를 나타내는 단계를 나타내는 단면도이다.
도 26은 본 발명의 일 실시 예에 따른 반도체 패키지의 제3 양상을 나타내는 단면도이다.
도 27 내지 도 28은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제4 양상을 나타내는 단면도들이다.
도 27은 본 발명의 일 실시 예에 따른 제1 반도체 웨이퍼 상에 적층된 제2 반도체 칩 상에 제3 언더필층을 이용하여 제2 적층 구조체를 적층하는 단계를 나타내는 단계를 나타내는 단면도이다.
도 28은 본 발명의 일 실시 예에 따른 반도체 패키지의 제4 양상을 나타내는 단면도이다.
도 29 내지 도 30은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제5 양상을 나타내는 단면도들이다.
도 29는 본 발명의 일 실시 예에 따른 모세관 언더필 방법에 의하여 제3 언더필층을 형성하는 단계를 나타내는 단계를 나타내는 단면도이다.
도 30은 본 발명의 일 실시 예에 따른 반도체 패키지의 제5 양상을 나타내는 단면도이다.
도 31 내지 도 32는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제6 양상을 나타내는 단면도들이다.
도 31은 본 발명의 일 실시 예에 따른 제2 반도체 칩이 적층된 제1 반도체 웨이퍼 상에 제4 반도체 칩이 적층된 제2 반도체 웨이퍼를 적층하는 단계를 나타내는 단면도이다.
도 32는 본 발명의 일 실시 예에 따른 반도체 패키지의 제6 양상을 나타내는 단면도이다.
도 33 내지 도 34는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제7 양상을 나타내는 단면도들이다.
도 33은 본 발명의 일 실시 예에 따른 제2 반도체 칩이 적층된 제1 반도체 웨이퍼 상에 제3 언더필층을 이용하여 제4 반도체 칩이 적층된 제2 반도체 웨이퍼를 적층하는 단계를 나타내는 단면도이다.
도 34는 본 발명의 일 실시 예에 따른 반도체 패키지의 제7 양상을 나타내는 단면도이다.
도 35 내지 도 40은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제8 양상을 나타내는 단면도들이다.
도 35는 본 발명의 일 실시 예에 따른 제1 캐리어 기판에 제1 반도체 웨이퍼를 부착하는 단계를 나타내는 단면도이다.
도 36는 본 발명의 일 실시 예에 따른 제1 테스트를 수행하는 단계를 나타내는 단면도이다.
도 37은 본 발명의 일 실시 예에 따른 제2 반도체 칩이 적층된 제1 반도체 웨이퍼 상에 제4 반도체 칩이 적층된 제2 반도체 웨이퍼를 적층하는 단계를 나타내는 단면도이다.
도 38은 본 발명의 일 실시 예에 따른 예비 캐리어 기판에 도 37의 결과물을 부착하는 단계를 나타내는 단면도이다.
도 39는 본 발명의 일 실시 예에 따른 외부 연결 범프를 형성하는 단계를 나타내는 단면도이다.
도 40은 본 발명의 일 실시 예에 따른 반도체 패키지의 제8 양상을 나타내는 단면도이다.
도 41 내지 도 48은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제9 양상을 나타내는 단면도들이다.
도 41은 본 발명의 일 실시 예에 따른 제2 캐리어 기판에 제2 반도체 웨이퍼를 부착하는 단계를 나타내는 단면도이다.
도 42는 본 발명의 일 실시 예에 따른 제2 반도체 칩을 준비하는 단계를 나타내는 단면도이다.
도 43은 본 발명의 일 실시 예에 따른 제1 반도체 웨이퍼 상에 제2 반도체 칩을 적층하는 단계를 나타내는 단면도이다.
도 44는 본 발명의 일 실시 예에 따른 제1 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 45는 본 발명의 일 실시 예에 따른 제2 관통 전극을 노출시키는 단계를 나타내는 단면도이다.
도 46은 본 발명의 일 실시 예에 따른 제2 후면 패드를 형성하는 단계를 나타내는 단면도이다.
도 47은 본 발명의 일 실시 예에 따른 제1 적층 구조체를 형성하는 단계를 나타내는 단면도이다.
도 48은 본 발명의 일 실시 예에 따른 반도체 패키지의 제9 양상을 나타내는 단면도이다.
도 49는 본 발명의 일 실시 예에 따른 반도체 패키지의 제10 양상을 나타내는 단면도이다.
도 50은 본 발명의 일 실시 예에 따른 반도체 패키지의 제11 양상을 나타내는 단면도이다.
도 51은 본 발명의 일 실시 예에 따른 반도체 패키지의 제12 양상을 나타내는 단면도이다.
도 52는 본 발명의 일 실시 예에 따른 반도체 패키지의 제13 양상을 나타내는 단면도이다.
도 53은 본 발명의 일 실시 예에 따른 반도체 패키지의 제14 양상을 나타내는 단면도이다.
도 54는 본 발명의 일 실시 예에 따른 반도체 패키지의 제15 양상을 나타내는 단면도이다.
도 55는 본 발명의 일 실시 예에 따른 반도체 패키지의 제16 양상을 나타내는 단면도이다.
도 56 내지 도 61은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제17 양상을 나타내는 단면도이다.
도 56은 본 발명의 일 실시 예에 따른 제1 반도체 웨이퍼 상에 제2 반도체 웨이퍼를 적층하는 단계를 나타내는 단면도이다.
도 57은 본 발명의 일 실시 예에 따른 제2 관통 전극을 노출시키는 단계를 나타내는 단면도이다.
도 58은 본 발명의 일 실시 예에 따른 제2 후면 패드를 형성하는 단계를 나타내는 단면도이다.
도 59는 본 발명의 일 실시 예에 따른 제3 반도체 웨이퍼 상에 제4 반도체 위에퍼를 적층하는 단계를 나타내는 단면도이다.
도 60은 본 발명의 일 실시 예에 따른 반도체 패키지의 제17 양상을 나타내는 단면도이다.
도 61은 본 발명의 일 실시 예에 따른 반도체 패키지의 제18 양상을 나타내는 단면도이다.
도 62는 본 발명의 일 실시 예에 따른 메모리 모듈을 나타내는 평면도이다.
도 63은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
도 64는 본 발명의 일 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1 내지 도 20은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제1 양상을 나타내는 단면도들이다.
도 1은 본 발명의 일 실시 예에 따른 제1 반도체 웨이퍼를 준비하는 단계를 나타내는 단면도이다.
도 1을 참조하면, 제1 반도체 웨이퍼(W1)를 준비한다. 제1 반도체 웨이퍼(W1)는 제1 스크라이브 레인(SL1)으로 구분되는 복수의 제1 반도체 칩(C1)으로 이루어질 수 있다. 제1 반도체 칩(C1)은 제1 반도체 기판(100), 제1 반도체 소자(110) 및 제1 관통 전극(120)을 포함한다. 제1 반도체 기판(100)은 서로 반대되는 제1 상면(102) 및 제1 하면(104a)을 가질 수 있다. 제1 반도체 소자(110)는 제1 반도체 기판(100)의 제1 상면(102)에 형성될 수 있다. 제1 관통 전극(120)은 제1 반도체 기판(100)의 제1 상면(102)으로부터 제1 반도체 소자(110)를 관통하도록 제1 반도체 기판(100) 내로 연장되도록 형성될 수 있다.
제1 반도체 기판(100)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 반도체 기판(100)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 제1 반도체 기판(100)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 제1 반도체 기판(100)은 BOX 층(buried oxide layer)을 포함할 수 있다. 제1 반도체 기판(100)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 반도체 기판(100)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 반도체 소자(110)는 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다. 구체적으로, 제1 반도체 소자(110)는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 기판(100)의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 소자(110)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 기판(100)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막들에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
제1 반도체 소자(110)는 상기 복수의 개별 소자들을 제1 반도체 기판(100)에 형성되는 다른 배선들과 연결시키기 위한 복수의 배선 구조들을 포함하도록 형성될 수 있다. 상기 복수의 배선 구조는 금속 배선층 및 비어 플러그를 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 배선용 금속층은 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 서로 동일한 재료로 구성될 수 있다. 또는 상기 금속 배선층 및 상기 비어 플러그 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다. 상기 금속 배선층 및/또는 상기 비어 플러그는 복수개가 다층 구조를 이룰 수 있다. 즉, 상기 배선 구조는 2개 이상의 상기 금속 배선층 또는 2개 이상의 상기 비어 플러그가 번갈아서 적층되는 다층 구조일 수 있다. 제1 반도체 소자(110)는 상기 배선 구조들과 그 하부의 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 보호층(passivation layer)을 더 포함하도록 형성될 수 있다.
제1 관통 전극(120)은 제1 반도체 기판(100)의 제1 상면(102)으로부터 제1 반도체 기판(100)의 내부로 연장될 수 있다. 제1 관통 전극(120)의 적어도 일부는 기둥 형상일 수 있다. 제1 관통 전극(120)은 기둥 형상의 표면에 형성되는 배리어막 및 상기 배리어막 내부를 채우는 매립도전층으로 이루어질 수 있다. 상기 배리어막은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고, 상기 매립도전층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 Cu 합금, W, W 합금, Ni, Ru 및 Co 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 제1 반도체 기판(100)과 제1 관통 전극(120) 사이에는 절연막이 개재될 수 있다. 상기 절연막은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다.
제1 관통 전극(120)은 후속 공정에서, 제1 반도체 기판(100)의 일부를 제거하여, 일부가 제거된 제1 반도체 기판(100)을 관통하는 도전물질들로 이루어질 수 있다. 예를 들면, 제1 관통 전극(120)은 상기 배리어막 및 상기 배리어막 내부를 채우는 매립도전층으로 이루어질 수 있다. 또는 예를 들면, 제1 관통 전극(120)은 상기 배리어막, 상기 배리어막 내부를 채우는 매립도전층 및 상기 금속 배선층 및/또는 비어 플러그 중 일부로 이루어질 수 있다.
도 2는 본 발명의 일 실시 예에 따른 제1 연결 범프를 형성하는 단계를 나타내는 단면도이다.
도 2를 참조하면, 제1 반도체 기판(100) 상에 제1 관통 전극(120)과 전기적으로 연결되는 제1 연결 범프(134)를 형성한다. 제1 연결 범프(134)를 형성하기 전에, 제1 관통 전극(120)과 제1 연결 범프(134) 사이에 배치되도록 제1 연결 패드(132)를 더 형성할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 제1 캐리어 기판에 제1 반도체 웨이퍼를 부착하는 단계를 나타내는 단면도이다.
도 3을 참조하면, 제1 연결 범프(134)가 형성된 제1 반도체 웨이퍼(W1)를 제1 캐리어 기판(10)에 부착한다. 제1 캐리어 기판(10)은 제1 지지 기판(12) 및 제1 접착물질층(14)으로 이루어질 수 있다. 제1 반도체 웨이퍼(W1)은 제1 연결 범프(134)가 제1 캐리어 기판(10)을 향하도록, 제1 캐리어 기판(10)에 부착될 수 있다. 제1 연결 범프(134)는 제1 접착물질층(14)에 의하여 감싸질 수 있다. 제1 반도체 기판(100)의 제1 상면(102) 중 제1 연결 범프(134)에 의하여 노출되는 부분은 제1 접착물질층(14)과 접할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 제1 관통 전극을 노출시키는 단계를 나타내는 단면도이다.
도 4를 참조하면, 제1 반도체 기판(100)의 일부분을 제거하여 제1 관통 전극(120)을 노출시킨다. 제1 반도체 기판(100)의 제1 하면(104)에는 제1 관통 전극(120)이 노출될 수 있다. 제1 관통 전극(120)이 제1 반도체 기판(100)의 제1 하면(104)에 노출됨으로, 제1 관통 전극(120)은 제1 반도체 기판(100)을 관통한 형상을 가질 수 있다. 선택적으로 제1 관통 전극(120)이 제1 하면(104)보다 돌출되도록, 제1 반도체 기판(100)의 일부분을 제거할 수 있다.
제1 관통 전극(120)을 노출시키기 위하여 CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합을 이용하여 제1 반도체 기판(100)의 일부분을 제거할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 제1 후면 보호층을 형성하는 단계를 나타내는 단면도이다.
도 5를 참조하면, 제1 반도체 웨이퍼(W1)의 노출면, 즉 제1 반도체 기판(100)의 제1 하면(104)를 덮는 제1 후면 보호층(142)을 형성한다. 제1 후면 보호층(142)은 예를 들면, 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다. 제1 후면 보호층(142)은 예를 들면, 절연성 폴리머로 이루어질 수 있다. 제1 후면 보호층(142)을 형성하기 위하여, 제1 반도체 기판(100)의 제1 하면(104)과 노출된 제1 관통 전극(120)을 덮는 절연성 폴리머막을 형성한 후, 상기 절연성 폴리머막을 에치백 공정을 통하여 일부 제거하여, 제1 관통 전극(120)이 노출되도록 할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 제1 후면 패드를 형성하는 단계를 나태는 단면도이다.
도 6을 참조하면, 제1 후면 보호층(142)에 의하여 노출되는 제1 관통 전극(120) 부분과 전기적으로 연결되는 제1 후면 패드(144)를 형성한다. 선택적으로 제1 후면 패드(144)는 형성되지 않도록 생략될 수도 있다.
도 7은 본 발명의 일 실시 예에 의한 제2 반도체 칩을 준비하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 제2 반도체 칩(C2)을 준비한다. 제2 반도체 칩(C2)을 준비하기 위하여, 도 1 내지 도 4에서 보인 제1 반도체 웨이퍼(W1)와 유사하게 제2 반도체 웨이퍼(미도시)를 가공한 후, 상기 제2 반도체 웨이퍼를 분리하여 제2 반도체 칩(C2)을 준비할 수 있다.
상기 제2 반도체 웨이퍼는 제1 반도체 웨이퍼(W1)와 동일 공정을 통하여 형성된 동종의 개별 소자를 포함하는 반도체 웨이퍼일 수 있다. 즉, 복수의 제2 반도체 칩(C2)은 서로 연결된 상기 제2 반도체 웨이퍼의 형태로 제2 캐리어 기판(20)에 부착된 후, 절삭되어 제2 반도체 칩(C2)으로 분리될 수 있다. 제2 반도체 칩(C2)은 제2 반도체 기판(200), 제2 반도체 소자(210) 및 제2 관통 전극(220)을 포함한다. 제2 반도체 기판(200)은 서로 반대되는 제2 상면(202) 및 제2 하면(204)을 가질 수 있다. 제2 관통 전극(220)은 제2 반도체 기판(200)을 관통할 수 있다.
제2 반도체 칩(C2)는 제1 반도체 칩(C1)과 동일한 개별 소자를 포함하는 동종의 반도체 칩일 수 있다. 또는 제2 반도체 칩(C2)은 제1 반도체 칩(C1)과는 다른 개별 소자를 포함하는 이종의 반도체 칩일 수 있다.
도 7에 도시한 구성 요소 중, 별도로 언급되지 않은 부분들은 도 1 내지 도 4에 도시된 구성 요소들의 명칭 중 "제1"이 "제2"로 치환되고, 부재번호 중 "1ㅧ", 또는 "1ㅧㅧ"가 "2ㅧ", 또는 "2ㅧㅧ"로 치환되는 것을 제외하고는 동일하므로 설명은 생략하도록 한다.
도 8은 본 발명의 일 실시 예에 의한 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 단계를 나타내는 단면도이다.
도 8을 참조하면, 도 7에 보인 제2 캐리어 기판(20)으로부터 제2 반도체 칩(C2)을 분리하여, 도 6에 보인 제1 반도체 웨이퍼(W1) 상에 적층한다. 복수의 제2 반도체 칩(C2)은, 제1 반도체 웨이퍼(W1)가 포함하는 복수의 제1 반도체 칩(C1)에 각각 대응되도록, 제1 반도체 웨이퍼(W1) 상에 적층될 수 있다. 즉, 복수의 제2 반도체 칩(C2)은 복수의 제1 반도체 칩(C1) 상에 각각 대응되도록 적층될 수 있다.
제2 반도체 칩(C2)은 제1 관통 전극(120)과 제2 관통 전극(220)이 전기적으로 연결되도록 제1 반도체 칩(C1) 상에 적층될 수 있다. 제1 관통 전극(120)과 제2 관통 전극(220)이 전기적으로 연결될 수 있도록, 제2 반도체 칩(C2)의 제2 연결 범프(234)가 제1 후면 패드(144)와 접촉하도록 제2 반도체 칩(C2)을 제1 반도체 칩(C1) 상에 적층할 수 있다. 제1 후면 패드(144)가 형성되지 않은 경우, 제2 연결 범프(234)는 제1 관통 전극(120)과 접촉할 수 있다.
제2 반도체 칩(C2)을 제1 반도체 칩(C1) 상에 적층한 후, 리플로우 공정을 수행하여 제2 연결 범프(234)와 제1 후면 패드(144) 또는 제2 연결 범프(234)와 제1 관통 전극(120)의 사이의 접촉력을 높이고, 접촉 저항을 감소시킬 수 있다.
도 9은 본 발명의 일 실시 예에 따른 제1 언더필층을 형성하는 단계를 나타내는 단면도이다.
도 9를 참조하면, 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에 제1 언더필층(150)을 형성한다. 제1 언더필층(150)은 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이의 공간을 모두 채우도록 형성될 수 있다. 제1 언더필층(150)은 제2 연결 범프(234)를 모두 감싸도록 형성될 수 있다. 제1 언더필층(150)은 제2 반도체 칩(C2)의 제2 상면(202) 중 제2 연결 범프(234)에 의하여 노출되는 부분을 덮도록 형성될 수 있다. 제1 언더필층(150)은 제2 반도체 칩(C2) 측에서 제1 반도체 칩(C1) 측으로 접근할 수록 넓은 수평 단면적으로 가지도록 형성될 수 있다.
제1 언더필층(150)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 형성될 수 있다. 제1 언더필층(150)은 예를 들면, 에폭시 수지로 이루어질 수 있다. 제1 언더필층(150)은 필러가 혼합될 수 있다. 상기 필러는 예를 들면, 실리카로 이루어질 수 있다. 상기 필러는 예를 들면, 0.1㎛ 내지 수㎛ 이하의 크기를 가질 수 있으며, 평균 약 0.3 내지 1㎛의 크기를 가질 수 있다. 제1 언더필층(150)은 예를 들면, 약 55% 내지 75% 내외의 질량을 가지는 필러가 혼합될 수 있다. 즉, 제1 언더필층(150)에 포함된 필러의 비율은 약 55wt% 내지 75wt%일 수 있다.
도 1 내지 도 9를 통하여, 제1 반도체 칩(C1) 상에 하나의 제2 반도체 칩(C2)이 적층된 경우를 설명하였으나 이에 한정되지 않으며, 제1 반도체 칩(C1) 상에는 복수의 제2 반도체 칩(C2)의 순차적으로 적층될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 제1 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 10을 참조하면, 제1 반도체 웨이퍼(W1) 상에 제2 반도체 칩(C2)을 덮는 제1 몰드층(160)을 형성한다. 제1 몰드층(160)은 제2 반도체 칩(C2)의 제2 하면(204) 및 측면을 덮도록 형성될 수 있다. 제1 몰드층(160)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다. 제1 몰드층(160)은 필러가 혼합될 수 있다. 상기 필러는 예를 들면, 실리카로 이루어질 수 있다. 상기 필러는 예를 들면, 수 내지 수십㎛ 이하의 크기를 가질 수 있으며, 평균 약 2 내지 10㎛의 크기를 가질 수 있다. 제1 몰드층(160)은 예를 들면, 약 80% 내지 90% 내외의 질량을 가지는 필러가 혼합될 수 있다. 즉, 제1 몰드층(160)에 포함된 필러의 비율은 약 80wt% 내지 90wt%일 수 있다.
도 11은 본 발명의 일 실시 예에 따른 제2 관통 전극을 노출시키는 단계를 나타내는 단면도이다.
도 11을 참조하면, 제1 몰드층(160)의 일부분을 제거하여, 제2 관통 전극(220)을 노출시키는 제1 홀(162)을 형성한다. 예를 들면, 레이저 드릴링 방법에 의하여 제1 몰드층(160)의 일부분을 제거하여 제1 홀(162)을 형성할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 제1 테스트를 수행하는 단계를 나타내는 단면도이다.
도 12를 참조하면, 제1 몰드층(160)의 일부분을 제거하여, 제2 반도체 칩(C2)의 제2 하면(204) 상에 형성된 제1 몰드층(160)의 두께를 감소시킬 수 있다. 제1 몰드층(160)의 일부분을 제거하기 위하여, CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합을 이용할 수 있다.
제1 몰드층(160)의 두께를 감소시키는 단계는, 도 11에 보인 제1 홀(162)을 형성하기 이전에 먼저 수행될 수 있다. 또는 도 10에 보인 제1 몰드층(160)을 형성하는 단계에서 제1 몰드층(160)의 두께를 조절하여, 제1 몰드층(160)의 두께를 감소시키는 단계를 생략할 수도 있다.
제1 몰드층(160)의 제1 홀(162)을 통하여 노출된 제2 관통 전극(220)을 이용하여, 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)에 대한 불량 여부를 평가하는 제1 테스트를 수행할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 제3 반도체 칩 상에 제4 반도체 칩을 적층하는 단계를 나타내는 단면도이다.
도 13을 참조하면, 복수의 제3 반도체 칩(C3)을 포함하는 제3 반도체 웨이퍼(W3) 상에 제4 반도체 칩(C4)을 적층한다. 제3 반도체 웨이퍼(W3)는 도 1 내지 도 6에 보인 제1 반도체 웨이퍼(W1)와 동일한 공정을 통하여 형성할 수 있다. 제4 반도체 칩(C4)은 도 7에 보인 제2 반도체 칩(C2)과 동일한 공정을 통하여 형성할 수 있다.
제3 반도체 칩(C3)는 도 1에 보인 제1 반도체 칩(C1)과 동일한 개별 소자를 포함하는 동종의 반도체 칩일 수 있다. 또는 제3 반도체 칩(C3)은 제1 반도체 칩(C1)과는 다른 개별 소자를 포함하는 이종의 반도체 칩일 수 있다. 제4 반도체 칩(C4)는 제1 반도체 칩(C1)과 동일한 개별 소자를 포함하는 동종의 반도체 칩일 수 있다. 또는 제4 반도체 칩(C4)은 제1 반도체 칩(C1)과는 다른 개별 소자를 포함하는 이종의 반도체 칩일 수 있다.
제4 반도체 칩(C4)은 제2 반도체 칩(C2)의 제2 관통 전극(220)에 대응되는 관통 전극이 형성되지 않을 수 있다. 그러나, 제4 반도체 칩(C4) 또한 제2 반도체 칩(C2)의 제2 관통 전극(220)에 대응되는 관통 전극이 형성될 수 있다.
복수의 제4 반도체 칩(C4)은 제3 반도체 웨이퍼(W3)에 포함되는 복수의 제3 반도체 칩(C3)에 각각 대응되도록, 제3 반도체 웨이퍼(W3) 상에 적층될 수 있다. 즉, 제4 반도체 칩(C4)은 제3 반도체 칩(C3) 상에 적층될 수 있다. 제4 반도체 칩(C4)은 제3 관통 전극(320)과 전기적으로 연결되도록, 제3 반도체 칩(C3) 상에 적층될 수 있다. 제4 반도체 칩(C4)을 제3 반도체 칩(C3) 상에 적층한 후, 리플로우 공정을 수행하여 제4 연결 범프(434)와 제3 후면 패드(344) 또는 제4 연결 범프(434)와 제3 관통 전극(320) 사이의 접촉력을 높이고, 접촉 저항을 감소시킬 수 있다.
이후 제3 반도체 칩(C3)과 제4 반도체 칩(C4) 사이에 제2 언더필층(350)을 형성한다. 제2 언더필층(350)은 제3 반도체 칩(C3)과 제4 반도체 칩(C4) 사이의 공간을 모두 채우도록 형성될 수 있다. 제2 언더필층(350)은 제4 연결 범프(434)를 모두 감싸도록 형성될 수 있다. 제2 언더필층(350)은 예를 들면, 모세관 언더필 방법에 의하여 형성될 수 있다. 제2 언더필층(350)은 도 9에 보인 제1 언더필층(150)과 동일하거나 유사한 물리적 특성을 가질 수 있다.
도 13에서 제3 반도체 칩(C3) 상에 하나의 제4 반도체 칩(C4)이 적층된 경우를 설명하였으나 이에 한정되지 않으며, 제3 반도체 칩(C4) 상에는 복수의 제4 반도체 칩(C4)의 순차적으로 적층될 수 있다. 이 경우, 복수의 제4 반도체 칩(C4) 중 최상단의 제4 반도체 칩(C4)을 제외한 나머지 제4 반도체 칩(C4)에는 도 7에 보인 제2 반도체 칩(C2)의 제2 관통 전극(220)에 대응되는 제4 관통 전극(미도시)이 형성될 수 있다.
도 13에 도시한 구성 요소 중, 별도로 언급되지 않은 부분들은 도 1 내지 도 9에 도시된 구성 요소들의 명칭 중 "제1" 및 "제2"가 각각 "제3" 및 "제4"로 치환되고, 부재번호 중 "1ㅧ/2ㅧ", 또는 "1ㅧㅧ/2ㅧㅧ"가 각각 "3ㅧ/4ㅧ", 또는 "3ㅧㅧ/4ㅧㅧ"로 치환되는 것을 제외하고는 동일하므로 설명은 생략하도록 한다.
도 14는 본 발명의 일 실시 예에 따른 제2 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 14를 참조하면, 제3 반도체 웨이퍼(W3) 상에 제4 반도체 칩(C4)의 사이를 채우는 제2 몰드층(360)을 형성한다. 제2 몰드층(360)은 제4 반도체 칩(C4)의 측면을 덮도록 형성될 수 있다. 제2 몰드층(360)은 제4 반도체 칩(C4)의 제4 하면(404)을 노출하도록 형성된 것으로 도시하였으나 이에 한정되지 않으며, 제2 몰드층(360)은 제4 반도체 칩(C4)의 제4 하면(404)을 덮도록 형성될 수 있다.
또는 제4 반도체 칩(C4)의 제4 하면(404)을 덮는 몰드 물질층을 형성한 후, 상기 몰드 물질층의 일부를 제거하여 제4 반도체 칩(C4)의 제4 하면(404)을 노출시키는 제2 몰드층(360)을 형성할 수 있다.
제2 몰드층(360)은 도 10에 보인 제1 몰드층(160)과 동일하거나 유사한 물리적 특성을 가질 수 있다.
도 15는 본 발명의 일 실시 예에 따른 제2 테스트를 수행하는 단계를 나타내는 단면도이다.
도 15를 참조하면, 제4 반도체 칩(C4)이 적층된 제3 반도체 웨이퍼(W3)를 도 14에 보인 제3 캐리어 기판(30)으로부터 분리하여, 제4 캐리어 기판(40)에 부착한다. 제4 반도체 칩(C4)이 적층된 제3 반도체 웨이퍼(W3)는 제3 캐리어 기판(30)에 부착되었을 때와 상하면을 뒤집어지도록 하여 제4 캐리어 기판(40)에 부착한다. 따라서 제4 반도체 칩(C4)이 적층된 제3 반도체 웨이퍼(W3)는 제4 반도체 칩(C4)이 제4 캐리어 기판(40)을 향하도록 제4 캐리어 기판(40)에 부착될 수 있다.
이후, 제3 반도체 칩(C3)의 제3 연결 범프(334)를 이용하여, 제3 반도체 칩(C3) 및 제4 반도체 칩(C4)에 대한 불량 여부를 평가하는 제2 테스트를 수행할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 제1 적층 구조체를 형성하는 단계를 나타내는 단면도이다.
도 16을 참조하면, 도 12에 보인 제1 테스트를 수행한 후, 제1 반도체 웨이퍼(W1)를 제1 스크라이브 레인(SL1)을 따라서 절삭하여, 서로 대응되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)이 이루는 제1 적층 구조체(M1)들로 분리한다.
제1 적층 구조체(M1)는 제1 관통 전극(120)을 포함하는 제1 반도체 칩(C1), 및 제1 반도체 칩(C1) 상에 제1 언더필층(150)을 사이에 두도록 적층되며, 제2 관통 전극(220)을 포함하는 적어도 하나의 제2 반도체 칩(C2)을 포함할 수 있다.
제2 반도체 칩(C2)의 수평 단면적은 제1 반도체 칩(C1)의 수평 단면적보다 작을 수 있다. 제1 몰드층(160)은 제2 반도체 칩(C2)의 측면을 감싸도록 제1 반도체 칩(C1) 상의 일부분에 형성될 수 있다. 제1 몰드층(160)은 제1 적층 구조체(M1)의 상면 일부를 감싸도록 제2 반도체 칩(C2)의 제2 하면(204) 상의 일부분에 형성될 수 있다.
제1 반도체 칩(C1)과 제2 반도체 칩(C2)은 동종의 반도체 칩일 수 있다. 이 경우, 제2 반도체 칩(C2)을 반도체 웨이퍼로부터 분리할 때의 사용되는 블레이드(blade)의 커프 폭(Kerf Width)은 제1 반도체 칩(C1)을 제1 반도체 웨이퍼로부터 분리할 때 사용되는 블레이드의 커프 폭보다 큰 값을 가질 수 있다. 그 결과 분리된 제2 반도체 칩(C2)은 분리된 제1 반도체 칩(C1)보다 작은 수평 단면적을 가질 수 있다.
또는 제1 반도체 칩(C1)과 제2 반도체 칩(C2)은 이종의 반도체 칩일 수 있다. 이 경우, 제2 반도체 칩(C2)은 제1 반도체 칩(C1)보다 작은 수평 단면적을 가질 수 있다.
도 17은 본 발명의 일 실시 예에 따른 제2 적층 구조체를 형성하는 단계를 나타내는 단면도이다.
도 17을 참조하면, 도 15에 보인 제2 테스트를 수행한 후, 제3 반도체 웨이퍼(W3)를 제3 스크라이브 레인(SL3)을 따라서 절삭하여, 서로 대응되는 제3 반도체 칩(C3) 및 제4 반도체 칩(C4)이 이루는 제2 적층 구조체(M2)로 분리한다.
제2 적층 구조체(M2)는 제3 관통 전극(320)을 포함하는 제3 반도체 칩(C3), 및 제3 반도체 칩(C3) 상에 제2 언더필층(350)을 사이에 두도록 적층되는 적어도 하나의 제4 반도체 칩(C4)을 포함할 수 있다.
제4 반도체 칩(C4)의 수평 단면적은 제3 반도체 칩(C3)의 수평 단면적보다 작을 수 있다. 제2 몰드층(360)은 제4 반도체 칩(C4)의 측면을 감싸도록 제3 반도체 칩(C3) 상의 일부분에 형성될 수 있다. 제2 몰드층(360)은 제2 적층 구조체(M2)의 상면 일부, 즉 제4 반도체 칩(C4) 상의 일부분에 형성될 수 있다.
제3 반도체 칩(C3)과 제4 반도체 칩(C4)은 동종의 반도체 칩일 수 있다. 이 경우, 제4 반도체 칩(C4)을 반도체 웨이퍼로부터 분리할 때의 사용되는 블레이드의 커프 폭은 제3 반도체 칩(C3)을 제3 반도체 웨이퍼로부터 분리할 때 사용되는 블레이드의 커프 폭보다 큰 값을 가질 수 있다. 그 결과 분리된 제4 반도체 칩(C4)은 분리된 제3 반도체 칩(C3)보다 작은 수평 단면적을 가질 수 있다.
또는 제3 반도체 칩(C3)과 제4 반도체 칩(C4)은 이종의 반도체 칩일 수 있다. 이 경우, 제4 반도체 칩(C4)은 제3 반도체 칩(C3)보다 작은 수평 단면적을 가질 수 있다.
도 18은 본 발명의 일 실시 예에 따른 인쇄회로기판 상에 제1 적층 구조체를 장착하는 단계를 나타내는 단면도이다.
도 18을 참조하면, 제1 적층 구조체(M1)을 인쇄회로기판(500) 상에 장착한다. 인쇄회로기판(500)은 베이스 기판(510) 및 베이스 기판(510)의 상/하면에 솔더레지스트층(530)을 통하여 각각 노출되는 제1 접촉단자(522) 및 제2 접촉단자(524)을 포함한다.
베이스 기판(510)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 베이스 기판(510)은 FR4, Tetrafunctional epoxy, Polyphenylene ether, Epoxy/polyphenylene oxide, Bismaleimidetriazine, Thermount, Cyanate ester, Polyimide 및 Liquid crystal polymer 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 제1 접촉단자(522) 및 제2 접촉단자(524)은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 베이스 기판(510) 내에는 제1 접촉단자(522)과 제2 접촉단자(524)과 전기적으로 연결되는 내부 접촉단자(미도시)이 형성될 수 있다.
제1 접촉단자(522)과 제2 접촉단자(524)은 베이스 기판(510)에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 솔더레지스트층(530)에 의하여 노출된 부분일 수 있다.
제1 접촉단자(522)은 제1 반도체 칩(C1)의 제1 연결 범프(134)와 전기적으로 연결될 수 있다. 제1 적층 구조체(M1)는 제1 연결 범프(134)와 제1 접촉단자(522)이 접촉하도록 인쇄회로기판(500) 상에 장착될 수 있다. 제2 접촉단자(524) 상에는 외부 장치와의 연결을 위한 솔더 볼, 도전성 범프, LGA(lead grid array) 등이 형성될 수 있다.
인쇄회로기판(500)과 제1 적층 구조체(M1) 사이에는 기판 언더필층(550)이 형성될 수 있다. 기판 언더필층(550)은 제1 반도체 칩(C1)과 인쇄회로기판(500) 사이의 공간을 모두 채우도록 형성될 수 있다. 기판 언더필층(550)은 제1 연결 범프(134)를 모두 감싸도록 형성될 수 있다. 기판 언더필층(550)은 예를 들면, 모세관 언더필 방법에 의하여 형성될 수 있다. 기판 언더필층(550)은 도 9에 보인 제1 언더필층(150)과 동일하거나 유사한 물리적 특성을 가질 수 있다.
도 19는 본 발명의 일 실시 예에 따른 제1 적층 구조체 상에 제2 적층 구조체를 적층하는 단계를 나타내는 단면도이다.
도 19를 참조하면, 인쇄회로기판(500) 상에 장착된 제1 적층 구조체(M1) 상에 제2 적층 구조체(M2)를 적층한다. 제2 적층 구조체(M2)는 제3 반도체 칩(C3)의 제3 연결 범프(334)가 제2 반도체 칩(C2)의 제2 관통 전극(220)과 연결되도록 제1 적층 구조체(M1) 상에 적층될 수 있다. 이를 통하여 인쇄회로기판(500) 상에 제1 내지 제4 반도체 칩(C1, C2, C3, C4)가 순차적으로 적층된 형상을 가질 수 있다.
제2 적층 구조체(M2)를 제1 적층 구조체(M1) 상에 적층한 후, 리플로우 공정을 수행하여 제3 연결 범프(334)와 제2 관통 전극(220)의 접촉력을 높이고, 접촉 저항을 감소시킬 수 있다.
도 20은 본 발명의 일 실시 예에 따른 반도체 패키지의 제1 양상을 나타내는 단면도이다.
도 20을 참조하면, 인쇄회로기판(500) 상에 제1 및 제2 적층 구조체(M1, M2)를 덮는 기판 몰드층(600)을 형성하여 반도체 패키지(1a)를 형성한다. 기판 몰드층(600) 중 일부분은 제1 적층 구조체(M1)와 제2 적층 구조체(M2) 사이를 채우는 제3 언더필층(260)의 기능을 수행할 수 있다.
기판 몰드층(600)은 도 10에 보인 제1 몰드층(160) 및/또는 도 14에 보인 제2 몰드층(360)과 동일하거나 유사한 물리적 특성을 가질 수 있다.
반도체 패키지(1a)는 인쇄회로기판(500) 상에 제1 내지 제4 반도체 칩(C1, C2, C3, C4)이 순차적으로 적층될 수 있다. 반도체 패키지(1a)는 제1 내지 제4 반도체 칩(C1, C2, C3, C4)은 각각 제1 내지 제4 반도체 소자(110, 210, 310, 410)가 인쇄회로기판(500)을 향하도록 인쇄회로기판(500) 상에 순차적으로 적층될 수 있다. 제1 관통 전극(120)을 포함하는 제1 반도체 칩(C1)과 제2 관통 전극(220)을 포함하는 제2 반도체 칩(C2)은 제1 언더필층(150)을 사이에 두도록 적층될 수 있다. 제3 관통 전극(320)을 포함하는 제3 반도체 칩(C3)과 제4 반도체 칩(C4)은 제2 언더필층(350)을 사이에 두도록 적층될 수 있다.
제4 반도체 칩(C4)은 제1 내지 제3 관통 전극(120, 220, 320)과 연결되며, 제1 내지 제3 관통 전극(120, 220, 320)을 통하여 인쇄회로기판(500)과 전기적으로 연결될 수 있다. 제1 내지 제3 관통 전극(120, 220, 320)은 순차적으로 연결될 수 있다. 제4 반도체 칩(C4)이 순차적으로 연결되는 제1 내지 제3 관통 전극(120, 220, 320)과 전기적으로 연결되도록, 제2 적층 구조체(M2)는 제1 적층 구조체(M1) 상에 적층될 수 있다.
제1 반도체 칩(C1)과 제3 반도체 칩(C3)은 서로 유사한 방법으로 반도체 웨이퍼로부터 분리되어 형성될 수 있다. 따라서 제1 반도체 칩(C1)의 수평 단면적과 제2 반도체 칩(C2)의 수평 단면적은 실질적으로 동일할 수 있다. 제2 반도체 칩(C2)과 제4 반도체 칩(C4)은 서로 유사한 방법으로 반도체 웨이퍼로부터 분리되어 형성될 수 있다. 제1 반도체 칩(C1)의 수평 단면적은 제2 반도체 칩(C2)의 수평 단면적보다 클 수 있다. 제3 반도체 칩(C3)의 수평 단면적은 제4 반도체 칩(C4)의 수평 단면적보다 클 수 있다. 따라서 제3 반도체 칩(C3)의 수평 단면적은 제2 반도체 칩(C2)의 수평 단면적보다 클 수 있다.
제1 적층 구조체(M1)와 제2 적층 구조체(M2)는 기판 몰드층(600)의 일부인 제3 언더필층(260)을 사이에 두도록 적층될 수 있다. 즉, 제2 반도체 칩(C2)과 제3 반도체 칩(C3)은 제3 언더필층(260)을 사이에 두도록 적층될 수 있다.
제3 언더필층(260)은 제1 언더필층(150) 또는 제2 언더필층(350)과 구성분(component)의 물리적 특성이 다를 수 있다. 예를 들면, 제1 내지 제3 언더필층(150, 350, 260)은 각각 필러를 포함하며, 제3 언더필층(260)에 혼합된 필러의 비율은 제1 언더필층(150) 또는 제2 언더필층(350)에 혼합된 필러의 비율보다 높을 수 있다. 또는 제3 언더필층(260)에 혼합된 필러의 크기는 제1 언더필층(150) 또는 제3 언더필층(350)에 혼합된 필러의 크기보다 클 수 있다.
제1 몰드층(160), 제2 몰드층(360), 기판 몰드층(600)은 구성분의 물리적 성질이 동일하거나 유사할 수 있으며, 이 경우 완성된 반도체 패키지(1a)에서 제1 몰드층(160), 제2 몰드층(360), 기판 몰드층(600)은 구분되지 않고 일체를 이루는 몰딩 부재(160, 360, 600)으로 인지될 수 있다.
따라서, 몰딩 부재(160, 360, 600)가 포함하는 필러의 비율은 제1 언더필층(150) 또는 제2 언더필층(350)에 혼합된 필러의 비율보다 높을 수 있다. 예를 들면, 몰딩 부재(160, 360, 600)는 약 80% 내지 90% 내외의 질량을 가지는 필러가 혼합될 수 있다. 즉, 몰딩 부재(160, 360, 600)에 포함된 필러의 비율은 약 80wt% 내지 90wt%일 수 있다. 예를 들면, 몰딩 부재(160, 360, 600)는 수 내지 수십㎛ 이하의 크기를 가지고, 평균 약 2 내지 10㎛의 크기를 가지는 필러를 포함할 수 있다.
몰딩 부재(160, 360, 600)는 인쇄회로기판(500) 상에 형성되며, 제1 적층 구조체(M1) 및 제2 적층 구조체(M2)를 감쌀 수 있다. 몰딩 부재(160, 360, 600)의 일부분인 제1 몰드층(160)은 제2 반도체 칩(C2)의 측면을 감싸도록 제1 반도체 칩(C1) 상의 일부분에 형성될 수 있다. 몰딩 부재(160, 360, 600)의 일부분인 제2 몰드층(260)은 제4 반도체 칩(C4)의 측면을 감싸도록 제3 반도체 칩(C3) 상의 일부분에 형성될 수 있다.
본 명세서에서 제1 내지 제3 언더필층 및 기판 언더필층이라는 용어에서 사용되는 언더필층이란, 특정한 제조 방법에 의하여 형성되거나, 특정한 물질로 이루어지는 것을 지칭하는 것이 아니라 반도체 칩 하부, 예를 들면 반도체 칩들 사이의 공간, 또는 반도체 칩과 인쇄회로기판의 사이의 공간을 채우는 물질층을 의미할 수 있다.
반도체 패키지(1a)는 몰딩 부재(160, 360, 600)의 일부분이 제3 언더필층(260)을 기능을 수행하므로, 제3 언더필층(260)은 몰딩 부재(160, 360, 600)와 동일 물질로 이루어질 수 있다.
도 20에 보인 반도체 패키지(1a)는 2개의 적층 구조체(M1, M2)를 적층한 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제1 적층 구조체(M1)와 동일하거나 유사한 2개 이상의 적층 구조체를 적층한 후에 제2 적층 구조체(M2)와 동일하거나 유사한 적층 구조체를 추가로 적층하여 3개 이상의 적층 구조체가 적층된 반도체 패키지를 형성하는 것 또한 가능하다.
반도체 패키지(1a)는 적어도 4개의 반도체 칩(C1, C2, C3, C4)을 포함하나, 적어도 4개의 반도체 칩을 순차적으로 적층하지 않고, 적어도 2개의 반도체 칩이 적층된 적층 구조체(M1, M2)를 형성한 후, 다시 적어도 2개의 적층 구조체(M1, M2)를 다시 적층하여 형성한다.
적층 구조체(M1, M2)를 형성하는 단계에서, 각각 2개의 반도체 칩(C1/C2, C3/C4) 사이의 언더필층(150, 350)을 별도로 형성하고, 또한 접촉력을 높이고 접촉 저항을 감소시키기 위한 별도의 리플로우 공정을 수행할 수 있다. 또한 제1 적층 구조체(M1) 상에 제2 적층 구조체(M2)를 적층할 때, 제3 언더필층(260)을 형성하고, 또한 접촉력을 높이고 접촉 저항을 감소시키기 위한 별도의 리플로우 공정을 수행할 수 있다. 따라서, 반도체 패키지(1a)가 포함하는 적어도 4개의 반도체 칩(C1, C2, C3, C4) 각각의 사이에 언더필층(150, 350, 260)을 효과적으로 채울 수 있고, 4개의 반도체 칩(C1, C2, C3, C4) 각각 사이의 접촉력을 높이고 접촉 저항을 감소시킬 수 있다.
또한, 적층 구조체(M1, M2)를 형성하는 단계에서, 각각에 포함되는 반도체 칩(C1/C2, C3/C4)의 불량 여부를 평가하는 테스트를 수행할 수 있다. 따라서 불량이 발견된 적층 구조체는 반도체 패키지(1a)를 제조에 사용하지 않을 수 있다.
따라서 반도체 패키지(1a)의 불량을 최소화하고, 신뢰성을 높일 수 있다.
도 21 내지 도 24는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제2 양상을 나타내는 단면도들이다.
도 21은 본 발명의 일 실시 예에 따른 제3 언더필층을 형성하는 단계를 나타내는 단면도이다. 구체적으로 도 21은 도 15 이후의 단계를 나타내는 단면도이다.
도 21을 참조하면, 제4 반도체 칩(C4)이 적층된 제3 반도체 웨이퍼(W3)의 제3 상면(302)을 덮는 제3 언더필층(270)을 형성한다. 제3 언더필층(270)은 제3 연결 범프(334)를 모두 감싸도록 형성될 수 있다. 제3 언더필층(270)은 제3 반도체 웨이퍼(W3)의 제3 상면(302) 중 제3 연결 범프(334)에 의하여 노출되는 부분을 덮도록 형성될 수 있다.
제3 언더필층(270)은 비도전성 필름(NCF, Non-Conductive Film)을 부착하여 형성할 수 있다. 제3 언더필층(270)은 예를 들면, 에폭시 수지로 이루어질 수 있다. 제3 언더필층(270)은 필러가 혼합될 수 있다. 상기 필러는 예를 들면, 실리카로 이루어질 수 있다. 상기 필러는 예를 들면, 0.01㎛ 내지 수㎛ 이하의 크기를 가질 수 있으며, 평균 약 0.05 내지 0.25㎛의 크기를 가질 수 있다. 제3 언더필층(270)은 예를 들면, 약 30 내지 50% 내외의 질량을 가지는 필러가 혼합될 수 있다. 즉, 제3 언더필층(270)에 포함된 필러의 비율은 약 30wt% 내지 50wt%일 수 있다.
도 22는 본 발명의 일 실시 예에 따른 제3 언더필층이 부착된 제2 적층 구조체를 형성하는 단계를 나타내는 단면도이다.
도 21 및 22를 참조하면, 제3 언더필층(270)을 부착한 후, 제3 반도체 웨이퍼(W3)를 제3 스크라이브 레인(SL3)을 따라서 절삭하여, 서로 대응되는 제3 반도체 칩(C3) 및 제4 반도체 칩(C4)이 이루는 제2 적층 구조체(M2)로 분리한다. 따라서 제2 적층 구조체(M2)에는 제3 언더필층(270)에 부착될 수 있다. 제3 언더필층(270)은 제3 반도체 칩(C3)의 제3 상면(302) 상에 부착될 수 있다.
도 23은 본 발명의 일 실시 예에 따른 제3 언더필층을 사이에 두도록 제1 적층 구조체 상에 제2 적층 구조체를 적층하는 단계를 나타내는 단면도이다.
도 23을 참조하면, 제1 적층 구조체(M1)을 인쇄회로기판(500) 상에 장착한다. 인쇄회로기판(500)과 제1 적층 구조체(M1) 사이에는 기판 언더필층(550)이 형성될 수 있다. 제1 적층 구조체(M1)는 도 16에 보인 것과 동일한 방법으로 형성할 수 있으며, 도 18에 보인 것과 동일한 방법으로 인쇄회로기판(500) 상에 부착할 수 있다.
이후, 인쇄회로기판(500) 상에 장착된 제1 적층 구조체(M1) 상에 제2 적층 구조체(M2)를 적층한다. 제2 적층 구조체(M2)는 제3 반도체 칩(C3)의 제3 연결 범프(334)가 제2 반도체 칩(C2)의 제2 관통 전극(220)과 연결되도록 제1 적층 구조체(M1) 상에 적층될 수 있다. 제3 연결 범프(334)가 제2 반도체 칩(C2)의 제2 관통 전극(220)과 연결되도록, 제2 적층 구조체(M2)를 부착할 때 압력이 가해질 수 있다. 압력에 의하여 제3 연결 범프(334)와 제2 관통 전극(220)이 제3 언더필층(270)을 관통하여 서로 연결될 수 있다. 제3 언더필층(270)은 제1 적층 구조체(M1)와 제2 적층 구조체(M2) 사이의 공간을 채울 수 있다. 제3 언더필층(270)의 측면은 제2 적층 구조체(M2)를 부착할 때 가해지는 압력에 의하여 제2 적층 구조체(M2)의 측면, 즉 제3 반도체 칩(C3)의 측면에 대하여 볼록하게 돌출되는 형상을 가질 수 있다.
도 24는 본 발명의 일 실시 예에 따른 반도체 패키지의 제2 양상을 나타내는 단면도이다.
도 24를 참조하면, 제1 및 제2 적층 구조체(M1, M2)를 덮도록 인쇄회로기판(500) 상에 기판 몰드층(600)을 형성하여 반도체 패키지(1b)를 형성한다.
제3 언더필층(270)은 제1 언더필층(150) 또는 제2 언더필층(350)과 구성분(component)의 물리적 특성이 다를 수 있다. 예를 들면, 제1 내지 제3 언더필층(150, 350, 270)은 각각 필러를 포함하며, 제3 언더필층(270)에 혼합된 필러의 비율은 제1 언더필층(150) 또는 제2 언더필층(350)에 혼합된 필러의 비율보다 낮을 수 있다. 또는 제3 언더필층(270)에 혼합된 필러의 크기는 제1 언더필층(150) 또는 제3 언더필층(350)에 혼합된 필러의 크기보다 작을 수 있다.
도 25 내지 도 26은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제3 양상을 나타내는 단면도들이다.
도 25는 본 발명의 일 실시 예에 따른 제1 반도체 웨이퍼 상에 적층된 제2 반도체 칩 상에 제2 적층 구조체를 적층하는 단계를 나타내는 단계를 나타내는 단면도이다. 구체적으로, 도 25는 도 1 내지 도 15, 및 도 17에 설명된 공정을 수행한 이후의 단계를 나타낸다.
도 25를 참조하면, 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제2 적층 구조체(M2)를 적층한다. 제2 적층 구조체(M2)는 제3 반도체 칩(C3)의 제3 연결 범프(334)가 제2 반도체 칩(C2)의 제2 관통 전극(220)과 연결되도록 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 적층될 수 있다.
도 26은 본 발명의 일 실시 예에 따른 반도체 패키지의 제3 양상을 나타내는 단면도이다.
도 25 및 도 26을 함께 참조하면, 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제2 적층 구조체(M2)를 적층한 후, 제1 반도체 웨이퍼(W1)를 제1 스크라이브 레인(SL1)을 따라서 절삭하여, 서로 대응되는 제1 내지 제4 반도체 칩(C1, C2, C3, C4) 별로 분리한다. 따라서 서로 대응되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)이 이루는 제1 적층 구조체(M1a) 상에 서로 대응되는 제3 반도체 칩(C3) 및 제4 반도체 칩(C4)이 이루는 제2 적층 구조체(M2)가 적층된 형상을 얻을 수 있다.
제1 반도체 웨이퍼(W1)에 대한 절단은 도 25에 보인 인접한 제2 적층 구조체(M2)들 사이의 간격을 통하여 절단이 이루어지도록, 인접한 제2 적층 구조체(M2)들 사이의 간격보다 작은 커프 폭을 가지는 블레이드를 사용하여 수행될 수 있다. 따라서 제1 적층 구조체(M1a)의 수평 단면적은 제2 적층 구조체(M2)의 수평 단면적보다 큰 값을 가질 수 있으며, 제1 반도체 칩(C1)의 수평 단면적은 제3 반도체 칩(C3)의 수평 단면적보다 큰 값을 가질 수 있다.
이후, 제2 적층 구조체(M2)가 적층된 제1 적층 구조체(M1a)를 인쇄회로기판(500)에 장착한 후, 인쇄회로기판(500) 상에 제1 및 제2 적층 구조체(M1a, M2)를 덮는 기판 몰드층(600)을 형성하여 반도체 패키지(1c)를 형성한다. 기판 몰드층(600) 중 일부분은 제1 적층 구조체(M1a)와 제2 적층 구조체(M2) 사이를 채우는 제3 언더필층(260)의 기능을 수행할 수 있다.
도 27 내지 도 28은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제4 양상을 나타내는 단면도들이다.
도 27은 본 발명의 일 실시 예에 따른 제1 반도체 웨이퍼 상에 적층된 제2 반도체 칩 상에 제3 언더필층을 이용하여 제2 적층 구조체를 적층하는 단계를 나타내는 단계를 나타내는 단면도이다. 구체적으로 도 27은 도 1 내지 도 15, 도 21 및 도 22에 설명된 공정을 수행한 이후의 단계를 나타낸다.
도 27을 참조하면, 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제3 언더필층(270)이 부착된 제2 적층 구조체(M2)를 적층한다. 제2 적층 구조체(M2)는 제3 반도체 칩(C3)의 제3 연결 범프(334)가 제2 반도체 칩(C2)의 제2 관통 전극(220)과 연결되도록 제2 반도체 칩(C2) 상에 적층될 수 있다. 제3 연결 범프(334)가 제2 반도체 칩(C2)의 제2 관통 전극(220)과 연결되도록, 제2 적층 구조체(M2)를 부착할 때 압력이 가해질 수 있다. 압력에 의하여 제3 연결 범프(334)와 제2 관통 전극(220)이 제3 언더필층(270)을 관통하여 서로 연결될 수 있다. 제2 적층 구조체(M2)를 부착할 때 가해지는 압력에 의하여, 제3 언더필층(270)의 측면은 제2 적층 구조체(M2)의 측면, 즉 제3 반도체 칩(C3)의 측면에 대하여 볼록하게 돌출되는 형상을 가질 수 있다.
도 28은 본 발명의 일 실시 예에 따른 반도체 패키지의 제4 양상을 나타내는 단면도이다.
도 28을 참조하면, 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제3 언더필층(270)을 이용하여 제2 적층 구조체(M2)를 적층한 후, 제1 반도체 웨이퍼(W1)를 제1 스크라이브 레인(SL1)을 따라서 절삭하여, 서로 대응되는 제1 내지 제4 반도체 칩(C1, C2, C3, C4) 별로 분리한다. 따라서 서로 대응되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)이 이루는 제1 적층 구조체(M1a) 상에 서로 대응되는 제3 반도체 칩(C3) 및 제4 반도체 칩(C4)이 이루는 제2 적층 구조체(M2)가 적층된 형상을 얻을 수 있다.
제1 반도체 웨이퍼(W1)에 대한 절단은 도 27에 보인 인접한 제2 적층 구조체(M2)들 사이의 간격을 통하여 절단이 이루어지도록, 인접한 제2 적층 구조체(M2)들 사이의 간격보다 작은 커프 폭을 가지는 블레이드를 사용하여 수행될 수 있다. 따라서 제1 적층 구조체(M1a)의 수평 단면적은 제2 적층 구조체(M2)의 수평 단면적보다 큰 값을 가질 수 있으며, 제1 반도체 칩(C1)의 수평 단면적은 제3 반도체 칩(C3)의 수평 단면적보다 큰 값을 가질 수 있다.
이후, 제2 적층 구조체(M2)가 적층된 제1 적층 구조체(M1a)를 인쇄회로기판(500)에 장착한 후, 인쇄회로기판(500) 상에 제1 및 제2 적층 구조체(M1a, M2)를 덮는 기판 몰드층(600)을 형성하여 반도체 패키지(1d)를 형성한다.
도 29 내지 도 30은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제5 양상을 나타내는 단면도들이다.
도 29는 본 발명의 일 실시 예에 따른 모세관 언더필 방법에 의하여 제3 언더필층을 형성하는 단계를 나타내는 단계를 나타내는 단면도이다. 구체적으로 도 29는 도 25 이후의 단계를 나타내는 단면도이다.
도 29를 참조하면, 도 25에 보인 것과 같이 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제2 적층 구조체(M2)를 적층한 후, 제2 적층 구조체(M2)와 제2 반도체 칩(C2) 사이에 제3 언더필층(250)을 형성한다. 제3 언더필층(250)은 제2 적층 구조체(M2)와 제2 반도체 칩(C2) 사이의 공간을 모두 채우도록 형성될 수 있다. 제3 언더필층(250)은 제3 연결 범프(334)를 모두 감싸도록 형성될 수 있다. 제3 언더필층(250)은 제2 적층 구조체(M2) 측에서 제2 반도체 칩(C2) 측으로 접근할 수록 넓은 수평 단면적으로 가지도록 형성될 수 있다. 제3 언더필층(250)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 형성될 수 있다. 제3 언더필층(250)은 예를 들면, 에폭시 수지로 이루어질 수 있다. 제3 언더필층(250)은 필러가 혼합될 수 있다. 상기 필러는 예를 들면, 실리카로 이루어질 수 있다. 상기 필러는 예를 들면, 0.1㎛ 내지 수㎛ 이하의 크기를 가질 수 있으며, 평균 약 0.3 내지 1㎛의 크기를 가질 수 있다. 제1 언더필층(150)은 예를 들면, 약 55% 내지 75% 내외의 질량을 가지는 필러가 혼합될 수 있다. 즉, 제1 언더필층(150)에 포함된 필러의 비율은 약 55wt% 내지 75wt%일 수 있다.
도 30은 본 발명의 일 실시 예에 따른 반도체 패키지의 제5 양상을 나타내는 단면도이다.
도 30을 참조하면, 제2 적층 구조체(M2)와 제2 반도체 칩(C2) 사이에 제3 언더필층(250)을 형성한 후, 제1 반도체 웨이퍼(W1)를 제1 스크라이브 레인(SL1)을 따라서 절삭하여, 서로 대응되는 제1 내지 제4 반도체 칩(C1, C2, C3, C4) 별로 분리한다. 따라서 서로 대응되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)이 이루는 제1 적층 구조체(M1a) 상에 서로 대응되는 제3 반도체 칩(C3) 및 제4 반도체 칩(C4)이 이루는 제2 적층 구조체(M2)가 적층된 형상을 얻을 수 있다.
제1 반도체 웨이퍼(W1)에 대한 절단은 도 29에 보인 인접한 제2 적층 구조체(M2)들 사이의 간격을 통하여 절단이 이루어지도록, 인접한 제2 적층 구조체(M2)들 사이의 간격보다 작은 커프 폭을 가지는 블레이드를 사용하여 수행될 수 있다. 따라서 제1 적층 구조체(M1a)의 수평 단면적은 제2 적층 구조체(M2)의 수평 단면적보다 큰 값을 가질 수 있으며, 제1 반도체 칩(C1)의 수평 단면적은 제3 반도체 칩(C3)의 수평 단면적보다 큰 값을 가질 수 있다.
이후, 제2 적층 구조체(M2)가 적층된 제1 적층 구조체(M1a)를 인쇄회로기판(500)에 장착한 후, 인쇄회로기판(500) 상에 제1 및 제2 적층 구조체(M1a, M2)를 덮는 기판 몰드층(600)을 형성하여 반도체 패키지(1e)를 형성한다.
반도체 패키지(1e)는 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이의 제1 언더필층(150), 제3 반도체 칩(C3)과 제4 반도체 칩(C4) 사이의 제2 언더필층(350), 및 제1 적층 구조체(M1a)와 제2 적층 구조체(M2) 사이, 즉 제2 반도체 칩(C2)과 제3 반도체 칩(C3) 사이의 제3 언더필층(250)을 포함한다.
제1 내지 제3 언더필층(150, 350, 250)은 구성분이 동일하거나 유사한 물리적 특성을 가질 수 있다. 제1 및 제2 언더필층(150, 350)의 수평 단면적은 하부의 반도체 칩, 즉 각각 제1 및 제3 반도체 칩(C1, C3)의 수평 단면적과 같거나 작을 수 있다. 즉, 제1 및 제2 언더필층(150, 350)의 수평 단면적의 최대값은 하부의 반도체 칩, 즉 각각 제1 및 제3 반도체 칩(C1, C3)의 수평 단면적일 수 있다. 그러나, 제3 언더필층(250)의 수평 단면적의 최대값은 하부의 반도체 칩, 즉 제2 반도체 칩(C2)의 수평 단면적보다 클 수 있다. 또한 제3 언더필층(250)과 제2 반도체 칩(C2) 사이에는 몰딩 부재(160, 360, 600)의 일부분인 제1 몰드층(160)이 함께 배치될 수 있다.
도 31 내지 도 32는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제6 양상을 나타내는 단면도들이다.
도 31은 본 발명의 일 실시 예에 따른 제2 반도체 칩이 적층된 제1 반도체 웨이퍼 상에 제4 반도체 칩이 적층된 제2 반도체 웨이퍼를 적층하는 단계를 나타내는 단면도이다. 구체적으로 도 31은 도 1 내지 도 15 이후의 단계를 나타내는 단면도이다.
도 31을 참조하면, 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제4 반도체 칩(C4)이 적층된 제3 반도체 웨이퍼(W3)를 적층한다. 제4 반도체 칩(C4)이 적층된 제3 반도체 웨이퍼(W3)는 제3 반도체 칩(C3)의 제3 연결 범프(334)가 제2 반도체 칩(C2)의 제2 관통 전극(220)과 연결되도록 제1 반도체 웨이퍼(W1) 상에 적층될 수 있다.
제3 반도체 웨이퍼(W3)는, 제3 스크라이브 레인(SL3)이 제1 반도체 웨이퍼의 제1 스트라이브 레인(SL1)과 제1 캐리어 기판(10)에 대하여 수직 방향으로 중첩되도록 제1 반도체 웨이퍼(W1) 상에 적층될 수 있다.
도 32는 본 발명의 일 실시 예에 따른 반도체 패키지의 제6 양상을 나타내는 단면도이다.
도 31 및 도 32를 함께 참조하면, 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제4 반도체 칩(C4)이 적층된 제3 반도체 웨이퍼(W3)를 적층한 후, 제1 스크라이브 레인(SL1) 및 제3 스크라이브 레인(SL3)을 따라서 제1 반도체 웨이퍼(W1) 및 제3 반도체 웨이퍼(W3)를 절삭하여, 서로 대응되는 제1 내지 제4 반도체 칩(C1, C2, C3, C4) 별로 분리한다. 따라서 서로 대응되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)이 이루는 제1 적층 구조체(M1a) 상에 서로 대응되는 제3 반도체 칩(C3) 및 제4 반도체 칩(C4)이 이루는 제2 적층 구조체(M2a)가 적층된 형상을 얻을 수 있다.
제1 반도체 웨이퍼(W1) 및 제3 반도체 웨이퍼(W3)에 대한 절단은 도 31에 보인 인접한 제4 반도체 칩(C4)들 사이의 간격 및 인접한 제2 반도체 칩(C2)들 사이의 간격을 통하여 절단이 이루어지도록, 인접한 제4 반도체 칩(C4)들 사이의 간격 및 인접한 제2 반도체 칩(C2)들 사이의 간격보다 작은 커프 폭을 가지는 블레이드를 사용하여 수행될 수 있다.
그 결과 제1 반도체 칩(C1)의 수평 단면적은 제2 반도체 칩(C2)의 수평 단면적보다 클 수 있다. 제3 반도체 칩(C3)의 수평 단면적은 제4 반도체 칩(C4)의 수평 단면적보다 클 수 있다. 따라서 제3 반도체 칩(C3)의 수평 단면적은 제2 반도체 칩(C2)의 수평 단면적보다 클 수 있다. 또한 제1 반도체 칩(C1)의 수평 단면적은 제3 반도체 칩(C3)의 수평 단면적과 동일할 수 있다.
이후, 제2 적층 구조체(M2a)가 적층된 제1 적층 구조체(M1a)를 인쇄회로기판(500)에 장착한 후, 인쇄회로기판(500) 상에 제1 및 제2 적층 구조체(M1a, M2a)를 덮는 기판 몰드층(600)을 형성하여 반도체 패키지(1f)를 형성한다. 기판 몰드층(600) 중 일부분은 제1 적층 구조체(M1a)와 제2 적층 구조체(M2a) 사이를 채우는 제3 언더필층(260)의 기능을 수행할 수 있다.
도 33 내지 도 34는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제7 양상을 나타내는 단면도들이다.
도 33은 본 발명의 일 실시 예에 따른 제2 반도체 칩이 적층된 제1 반도체 웨이퍼 상에 제3 언더필층을 이용하여 제4 반도체 칩이 적층된 제2 반도체 웨이퍼를 적층하는 단계를 나타내는 단면도이다. 도 33은 도 1 내지 도 15, 및 21 이후의 단계를 나타내는 단면도이다.
도 33을 참조하면, 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제4 반도체 칩(C4)이 적층되고 제3 언더필층(270)이 형성된 제3 반도체 웨이퍼(W3)를 적층한다. 제3 연결 범프(334)가 제2 반도체 칩(C2)의 제2 관통 전극(220)과 연결되도록, 제4 반도체 칩(C4)이 적층되고 제3 언더필층(270)이 부착된 제3 반도체 웨이퍼(W3)를 부착할 때 압력이 가해질 수 있다. 압력에 의하여 제3 연결 범프(334)와 제2 관통 전극(220)이 제3 언더필층(270)을 관통하여 서로 연결될 수 있다. 제3 언더필층(270)은 제2 반도체 칩(C2)과 제3 반도체 웨이퍼(W3) 사이의 공간을 채울 수 있다.
도 34는 본 발명의 일 실시 예에 따른 반도체 패키지의 제7 양상을 나타내는 단면도이다.
도 33 및 도 34를 함께 참조하면, 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제4 반도체 칩(C4)이 적층되고 제3 언더필층(270)이 부착된 제3 반도체 웨이퍼(W3)를 적층한 후, 제1 스크라이브 레인(SL1) 및 제3 스크라이브 레인(SL3)을 따라서 제1 반도체 웨이퍼(W1) 및 제3 반도체 웨이퍼(W3)를 절삭하여, 서로 대응되는 제1 내지 제4 반도체 칩(C1, C2, C3, C4) 별로 분리한다. 따라서 서로 대응되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)이 이루는 제1 적층 구조체(M1a) 상에 서로 대응되는 제3 반도체 칩(C3) 및 제4 반도체 칩(C4)이 이루는 제2 적층 구조체(M2a)가 적층된 형상을 얻을 수 있다.
이후, 제2 적층 구조체(M2a)가 적층된 제1 적층 구조체(M1a)를 인쇄회로기판(500)에 장착한 후, 인쇄회로기판(500) 상에 제1 및 제2 적층 구조체(M1a, M2a)를 덮는 기판 몰드층(600)을 형성하여 반도체 패키지(1f)를 형성한다. 제3 언더필층(270)은 제1 적층 구조체(M1a)와 제2 적층 구조체(M2a) 사이를 채울 수 있다.
제3 언더필층(270)은 제1 및 제3 반도체 웨이퍼(W1, W3)가 절삭될 때 함께 절삭되므로, 제2 적층 구조체(M2)의 측면, 즉 제3 반도체 칩(C3)의 측면에 대하여 돌출되지 않는 형상을 가질 수 있다.
도 35 내지 도 40은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제8 양상을 나타내는 단면도들이다.
도 35는 본 발명의 일 실시 예에 따른 제1 캐리어 기판에 제1 반도체 웨이퍼를 부착하는 단계를 나타내는 단면도이다.
도 35를 참조하면, 제1 관통 전극(120)에 형성된 제1 반도체 웨이퍼(W1)를 제1 캐리어 기판(10)에 부착한다. 제1 캐리어 기판(10)은 제1 지지 기판(12) 및 제1 접착물질층(14)으로 이루어질 수 있다. 제1 반도체 웨이퍼(W1)은 제1 상면(102)이 제1 캐리어 기판(10)을 향하도록, 제1 캐리어 기판(10)에 부착될 수 있다. 제1 상면(102)은 제1 접착물질층(14)과 접할 수 있다.
도 3에 보인 제1 반도체 웨이퍼(W1)와 달리, 도 35에 보인 제1 반도체 웨이퍼(W1)는 제1 연결 패드(132) 및/또는 제1 연결 범프(134)를 형성하지 않은 상태로 준비될 수 있다.
도 36는 본 발명의 일 실시 예에 따른 제1 테스트를 수행하는 단계를 나타내는 단면도이다. 구체적으로 도 36은 도 35 이후에 도 4 내지 도 11과 유사한 공정을 수행한 이후를 나타내는 단면도이다.
도 36을 참조하면, 복수의 제1 반도체 칩(C1)을 포함하는 제1 반도체 웨이퍼(W1) 상에, 복수의 제1 반도체 칩(C1)에 각각 대응되도록 제2 반도체 칩(C2)을 적층한다. 이후, 제1 몰드층(160)의 제1 홀(162)을 통하여 노출된 제2 관통 전극(220)을 이용하여, 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)에 대한 불량 여부를 평가하는 제1 테스트를 수행할 수 있다.
도 37은 본 발명의 일 실시 예에 따른 제2 반도체 칩이 적층된 제1 반도체 웨이퍼 상에 제4 반도체 칩이 적층된 제2 반도체 웨이퍼를 적층하는 단계를 나타내는 단면도이다.
도 37을 참조하면, 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 도 21에 보인 제4 반도체 칩(C4)이 적층되고 제3 언더필층(270)이 형성된 제3 반도체 웨이퍼(W3)를 적층한다. 제3 연결 범프(334)가 제2 반도체 칩(C2)의 제2 관통 전극(220)과 연결되도록, 제4 반도체 칩(C4)이 적층되고 제3 언더필층(270)이 부착된 제3 반도체 웨이퍼(W3)를 부착할 때 압력이 가해질 수 있다. 압력에 의하여 제3 연결 범프(334)와 제2 관통 전극(220)이 제3 언더필층(270)을 관통하여 서로 연결될 수 있다. 제3 언더필층(270)은 제2 반도체 칩(C2)과 제3 반도체 웨이퍼(W3) 사이의 공간을 채울 수 있다.
도 38은 본 발명의 일 실시 예에 따른 예비 캐리어 기판에 도 37의 결과물을 부착하는 단계를 나타내는 단면도이다.
도 37 및 도 38을 함께 참조하면, 도 37의 결과물에서 제1 캐리어 기판(10)을 제거한 후, 예비 캐리어 기판(15) 상에 부착한다. 제4 반도체 칩(C4)이 적층되고 제3 언더필층(270)이 부착된 제3 반도체 웨이퍼(W3)가 적층된, 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1)를, 제4 반도체 칩(C4)의 제4 하면(404)이 예비 캐리어 기판(15)을 향하도록 부착한다. 따라서 제1 반도체 웨이퍼(W1)의 제1 상면(102)이 노출될 수 있다.
도 39는 본 발명의 일 실시 예에 따른 외부 연결 범프를 형성하는 단계를 나타내는 단면도이다.
도 39를 참조하면, 제1 반도체 웨이퍼(W1)의 제1 상면(102) 상에 제1 상면 보호층(184) 및 제1 상면 보호층(184)에 의하여 노출되고, 제1 관통 전극(120)과 전기적으로 연결되는 재배선층(182)을 형성한다. 이후, 재배선층(182) 상에 외부 장치와 전기적으로 연결하기 위한 외부 연결 범프(190)를 형성한다.
제1 관통 전극(120)은 제1 반도체 칩(C1) 내의 개별 소자가 형성된 부분을 피해서 형성될 수 있다. 따라서 제1 관통 전극(120)은 제1 반도체 칩(C1)의 제1 상면(102) 중 한정된 영역에 형성될 수 있다. 재배선층(182)은 외부 연결 범프(190)가 제1 반도체 칩(C1)의 제1 상면(102)을 최대한 활용하여 부착될 수 있도록, 제1 관통 전극(120)과 외부 연결 범프(190) 사이를 전기적으로 연결할 수 있다.
도 40은 본 발명의 일 실시 예에 따른 반도체 패키지의 제8 양상을 나타내는 단면도이다.
도 40을 참조하면, 외부 연결 범프(190)가 부착된 후, 제1 반도체 웨이퍼(W1)와 제3 반도체 웨이퍼(W3)를 제1 스크라이브 레인(SL1) 및 제3 스크라이브 레인(SL2)을 따라서 절삭하여, 서로 대응되는 제1 내지 제4 반도체 칩(C1, C2, C3, C4) 별로 분리된 반도체 패키지(1h)를 형성한다.
반도체 패키지(1h)는 서로 대응되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)이 이루는 제1 적층 구조체(M1a) 상에 서로 대응되는 제3 반도체 칩(C3) 및 제4 반도체 칩(C4)이 이루는 제2 적층 구조체(M2a)가 적층된 형상에, 제1 내지 제3 관통 전극(120, 220, 320)과 전기적으로 연결되는 외부 연결 범프(190)를 더 포함하는 웨이퍼 레벨 패키지(WLP, Wafer-Level Package)일 수 있다. 도시되지는 않았지만, 반도체 패키지(1h)의 측면 및 제4 반도체 칩(C4) 측의 면을 감싸는 보호층(encapsulation layer)이 더 형성될 수 있다. 상기 보호층은 반도체 패키지(1h)의 제1 반도체 칩(C1) 측의 면 중 외부 연결 범프(190)가 부착된 부분을 제외한 곳들을 함께 감쌀 수 있다.
도 41 내지 도 48은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제9 양상을 나타내는 단면도들이다.
도 41은 본 발명의 일 실시 예에 따른 제2 캐리어 기판에 제2 반도체 웨이퍼를 부착하는 단계를 나타내는 단면도이다.
도 41을 참조하면, 제2 연결 범프(234)가 형성된 제2 반도체 웨이퍼(W2)를 제2 캐리어 기판(20)에 부착한다. 제2 반도체 웨이퍼(W2)은 제2 연결 범프(234)가 제2 캐리어 기판(20)을 향하도록, 제2 캐리어 기판(20)에 부착될 수 있다. 제2 연결 범프(234)는 제2 접착물질층(24)에 의하여 감싸질 수 있다.
제2 반도체 웨이퍼(W2)는 제2 스크라이브 레인(SL2)으로 구분되는 복수의 제2 반도체 칩(C2)으로 이루어질 수 있다. 제2 반도체 칩(C2)은 제2 반도체 기판(200), 제2 반도체 소자(210) 및 제2 관통 전극(220)을 포함한다. 제2 반도체 기판(200)은 서로 반대되는 제2 상면(202) 및 제2 하면(204b)을 가질 수 있다. 제2 반도체 웨이퍼(W2)는 도 3에 보인 제1 반도체 웨이퍼(W1)와 같이 상대적으로 두꺼운 상태로 준비된 후, 제2 반도체 기판(200)의 일부분을 제거하여 제2 관통 전극(220)이 노출되지 않는 제2 하면(204b)을 가지도록 할 수 있다. 그러나 이에 한정되지 않으며, 제2 반도체 기판(200)의 일부분을 제거하는 공정은 생략될 수 있다.
도 42는 본 발명의 일 실시 예에 따른 제2 반도체 칩을 준비하는 단계를 나타내는 단면도이다.
도 41 및 도 42를 함께 참조하면, 제2 반도체 웨이퍼(W2)를 제2 스크라이브 레인(SL2)을 따라서 절삭하여, 복수의 제2 반도체 칩(C2)으로 분리한다.
도 43은 본 발명의 일 실시 예에 따른 제1 반도체 웨이퍼 상에 제2 반도체 칩을 적층하는 단계를 나타내는 단면도이다.
도 43을 참조하면, 도 42에 보인 제2 캐리어 기판(20)으로부터 제2 반도체 칩(C2)을 분리하여, 도 6에 보인 제1 반도체 웨이퍼(W1) 상에 적층한다. 복수의 제2 반도체 칩(C2)은 제1 반도체 웨이퍼(W1)가 포함하는 복수의 제1 반도체 칩(C1)에 각각 대응되도록, 제1 반도체 웨이퍼(W1) 상에 적층될 수 있다. 즉, 제2 반도체 칩(C2)은 제1 반도체 칩(C1) 상에 적층될 수 있다. 이후, 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에 제1 언더필층(150)을 형성할 수 있다. 제1 언더필층(150)은 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이의 공간을 모두 채우도록 형성될 수 있다. 제1 언더필층(150)은 제2 연결 범프(234)를 모두 감싸도록 형성될 수 있다. 제1 언더필층(150)은 제2 반도체 칩(C2)의 제2 상면(202) 중 제2 연결 범프(234)에 의하여 노출되는 부분을 덮도록 형성될 수 있다. 제1 언더필층(150)은 제2 반도체 칩(C2) 측에서 제1 반도체 칩(C1) 측으로 접근할 수록 넓은 수평 단면적으로 가지도록 형성될 수 있다. 제1 언더필층(150)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 형성될 수 있다.
도 44는 본 발명의 일 실시 예에 따른 제1 몰드층을 형성하는 단계를 나타내는 단면도이다.
도 44를 참조하면, 제1 반도체 웨이퍼(W1) 상에 제2 반도체 칩(C2)을 덮는 제1 몰드층(162)을 형성한다. 제1 몰드층(162)은 제2 반도체 칩(C2)의 제2 하면(204b) 및 측면을 덮도록 형성될 수 있다. 제1 몰드층(162)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
도 45는 본 발명의 일 실시 예에 따른 제2 관통 전극을 노출시키는 단계를 나타내는 단면도이다.
도 45를 참조하면, 제1 몰드층(162) 및 제2 반도체 기판(200)의 일부분을 제거하여 제2 관통 전극(220)을 노출시킨다. 일부분이 제거된 제2 반도체 기판(200)의 제2 하면(204)에는 제2 관통 전극(220)이 노출될 수 있다. 제2 관통 전극(220)이 제2 하면(204)보다 돌출되도록, 제2 반도체 기판(200)의 일부분 및 제1 몰드층(162)의 일부분을 제거할 수 있다. 제2 관통 전극(220)이 제2 반도체 기판(200)의 제2 하면(204)에 노출됨으로, 제2 관통 전극(220)은 제2 반도체 기판(200)을 관통한 형상을 가질 수 있다.
제2 관통 전극(220)을 노출시키기 위하여 CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합을 이용하여 제2 반도체 기판(200)의 일부분 및 제1 몰드층(162)의 일부분을 제거할 수 있다.
제2 관통 전극(220)이 노출되도록 제1 몰드층(162) 및 제2 반도체 기판(200)의 일부분을 제거하여, 제1 몰드층(162)은 인접한 제2 반도체 칩(C2)들 사이의 공간을 채우며 잔류할 수 있다.
도 46은 본 발명의 일 실시 예에 따른 제2 후면 패드를 형성하는 단계를 나타내는 단면도이다.
도 46을 참조하면, 제2 반도체 칩(C2)의 노출면인 제2 하면(204)를 덮되, 제2 관통 전극(220)을 노출시키는 제2 후면 보호층(242)을 형성한다. 제2 후면 보호층(242)은 예를 들면, 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다. 제2 후면 보호층(242)은 예를 들면, 절연성 폴리머로 이루어질 수 있다.
이후 제2 후면 보호층(242)에 의하여 노출되는 제2 관통 전극(220) 부분과 전기적으로 연결되는 제2 후면 패드(244)를 형성한다. 제2 후면 패드(244)는 선택적으로 형성되지 않도록 생략될 수도 있다.
이후, 제2 후면 패드(244) 또는 제2 관통 전극(220)을 이용하여, 도 15에 보인 것과 같은 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)에 대한 불량 여부를 평가하는 제1 테스트를 수행할 수 있다.
도 47은 본 발명의 일 실시 예에 따른 제1 적층 구조체를 형성하는 단계를 나타내는 단면도이다.
도 46 및 도 47을 함께 참조하면, 제1 반도체 웨이퍼(W1)를 제1 스크라이브 레인(SL1)을 따라서 절삭하여, 서로 대응되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)이 이루는 제1 적층 구조체(M1b)로 분리한다.
도 48은 본 발명의 일 실시 예에 따른 반도체 패키지의 제9 양상을 나타내는 단면도이다.
도 48을 참조하면, 도 47에 보인 제1 적층 구조체(M1b)와 도 17에 보인 제2 적층 구조체(M2)를 이용하여 반도체 패키지(1i)를 형성한다. 반도체 패키지(1i)를 형성하기 위하여 도 18 내지 도 20에 보인 것과 유사한 공정을 수행할 수 있다.
즉, 제1 적층 구조체(M1b)을 인쇄회로기판(500)에 장착한 후, 제1 적층 구조체(M1b) 상에 제2 적층 구조체(M2)를 부착한다. 그 후, 제1 적층 구조체(M1b) 및 제2 적층 구조체(M1b)를 덮도록 인쇄회로기판(500) 상에 기판 몰드층(600)을 형성하여 반도체 패키지(1i)를 형성한다.
기판 몰드층(600) 중 일부분은 제1 적층 구조체(M1b)와 제2 적층 구조체(M2) 사이를 채우는 제3 언더필층(260)의 기능을 수행할 수 있다.
도 49는 본 발명의 일 실시 예에 따른 반도체 패키지의 제10 양상을 나타내는 단면도이다.
도 49를 참조하면, 도 21 내지 도 24에 보인 것과 유사하게, 제3 언더필층(270)을 사이에 두도록 제1 적층 구조체(M1b) 상에 제2 적층 구조체(M2)를 적층하고, 기판 몰드층(600)을 형성하여 반도체 패키지(1j)를 형성한다.
제3 언더필층(270)의 측면은 제2 적층 구조체(M2)를 부착할 때 가해지는 압력에 의하여 제2 적층 구조체(M2)의 측면, 즉 제3 반도체 칩(C3)의 측면에 대하여 볼록하게 돌출되는 형상을 가질 수 있다.
도 50은 본 발명의 일 실시 예에 따른 반도체 패키지의 제11 양상을 나타내는 단면도이다.
도 50을 참조하면, 도 25 및 도 26에 보인 것과 유사하게, 도 46에 보인 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제2 적층 구조체(M2)를 적층한 후, 제1 반도체 웨이퍼(W1)를 제1 스크라이브 레인(SL1)을 따라서 절삭하여 서로 대응되는 제1 적층 구조체(M1c) 및 제2 적층 구조체(M2)별로 분리한다. 이후 서로 대응되는 제1 적층 구조체(M1c) 및 제2 적층 구조체(M2)를 인쇄회로기판(500)에 부착하고, 기판 몰드층(600)을 형성하여 반도체 패키지(1k)를 형성한다.
도 51은 본 발명의 일 실시 예에 따른 반도체 패키지의 제12 양상을 나타내는 단면도이다.
도 51을 참조하면, 도 27 및 도 28에 보인 것과 유사하게, 도 46에 보인 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제3 언더필층(270)이 부착된 제2 적층 구조체(M2)를 적층한 후, 제1 반도체 웨이퍼(W1)를 제1 스크라이브 레인(SL1)을 따라서 절삭하여 서로 대응되는 제1 적층 구조체(M1c) 및 제2 적층 구조체(M2)별로 분리한다. 이후 서로 대응되는 제1 적층 구조체(M1c) 및 제2 적층 구조체(M2)를 인쇄회로기판(500)에 부착하고, 기판 몰드층(600)을 형성하여 반도체 패키지(1l)를 형성한다.
제3 언더필층(270)은 제1 적층 구조체(M1c)와 제2 적층 구조체(M2) 사이의 공간을 채울 수 있다. 제3 언더필층(270)의 측면은 제2 적층 구조체(M2)를 부착할 때 가해지는 압력에 의하여 제2 적층 구조체(M2)의 측면, 즉 제3 반도체 칩(C3)의 측면에 대하여 볼록하게 돌출되는 형상을 가질 수 있다.
도 52는 본 발명의 일 실시 예에 따른 반도체 패키지의 제13 양상을 나타내는 단면도이다.
도 52를 참조하면, 도 29 및 도 30에 보인 것과 유사하게, 도 46에 보인 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제2 적층 구조체(M2)를 적층한 후 제2 반도체 칩(C2)과 제2 적층 구조체(M2) 사이를 채우는 제3 언더필층(250)을 형성한다. 이후 제1 반도체 웨이퍼(W1)를 제1 스크라이브 레인(SL1)을 따라서 절삭하여 서로 대응되는 제1 적층 구조체(M1c) 및 제2 적층 구조체(M2)별로 분리하여 인쇄회로기판(500)에 부착하고, 기판 몰드층(600)을 형성하여 반도체 패키지(1m)를 형성한다.
도 53은 본 발명의 일 실시 예에 따른 반도체 패키지의 제14 양상을 나타내는 단면도이다.
도 53을 참조하면, 도 31 및 도 32에 보인 것과 유사하게, 도 46에 보인 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제4 반도체 칩(C4)이 적층된 제3 반도체 웨이퍼(W3)를 적층한다. 이후 제1 및 제3 반도체 웨이퍼(W1, W3)를 제1 및 제3 스크라이브 레인(SL1, SL3)을 따라서 절삭하여 서로 대응되는 제1 적층 구조체(M1c) 및 제2 적층 구조체(M2a)별로 분리하여 인쇄회로기판(500)에 부착하고, 기판 몰드층(600)을 형성하여 반도체 패키지(1n)를 형성한다.
도 54는 본 발명의 일 실시 예에 따른 반도체 패키지의 제15 양상을 나타내는 단면도이다.
도 54를 참조하면, 도 33 및 도 34에 보인 것과 유사하게, 도 46에 보인 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제4 반도체 칩(C4)이 적층된 제3 반도체 웨이퍼(W3)를 적층한다. 이후 제1 및 제3 반도체 웨이퍼(W1, W3)를 제1 및 제3 스크라이브 레인(SL1, SL3)을 따라서 절삭하여 서로 대응되는 제1 적층 구조체(M1c) 및 제2 적층 구조체(M2a)별로 분리하여 인쇄회로기판(500)에 부착하고, 기판 몰드층(600)을 형성하여 반도체 패키지(1o)를 형성한다.
제3 언더필층(270)은 제1 및 제3 반도체 웨이퍼(W1, W3)가 절삭될 때 함께 절삭되므로, 제2 적층 구조체(M2)의 측면, 즉 제3 반도체 칩(C3)의 측면에 대하여 돌출되지 않는 형상을 가질 수 있다.
도 55는 본 발명의 일 실시 예에 따른 반도체 패키지의 제16 양상을 나타내는 단면도이다.
도 55를 참조하면, 도 37 내지 도 40에 보인 것과 유사하게, 도 46에 보인 제2 반도체 칩(C2)이 적층된 제1 반도체 웨이퍼(W1) 상에 제4 반도체 칩(C4)이 적층된 제3 반도체 웨이퍼(W3)를 적층한다. 이후, 재배선층(182) 및 외부 연결 범프(190)를 형성하고, 제1 반도체 웨이퍼(W1)와 제3 반도체 웨이퍼(W3)를 제1 스크라이브 레인(SL1) 및 제3 스크라이브 레인(SL2)을 따라서 절삭하여, 반도체 패키지(1p)를 형성한다.
제3 언더필층(270)은 제1 및 제3 반도체 웨이퍼(W1, W3)가 절삭될 때 함께 절삭되므로, 제2 적층 구조체(M2)의 측면, 즉 제3 반도체 칩(C3)의 측면에 대하여 돌출되지 않는 형상을 가질 수 있다.
도 48 내지 도 55에서 보인 반도체 패키지(1i, 1j, 1k, 1l, 1m, 1n, 1o, 1p)는 제2 반도체 칩(C2)의 제2 관통 전극(220)을 노출시키는 방법에서 차이(즉, 도 7 내지 도 12에서 보인 방법 대신에, 도 41 내지 도 46에서 보인 방법을 사용)가 있을 뿐, 각각 도 20, 도 24, 도 26, 도 28, 도 30, 도 32, 도 34, 도 40에서 보인 반도체 패키지(1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h)의 제조 방법과 유사한 방법으로 형성할 수 있다. 따라서, 중복되는 내용은 설명되었다.
도 56 내지 도 61은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법의 제17 양상을 나타내는 단면도이다.
도 56은 본 발명의 일 실시 예에 따른 제1 반도체 웨이퍼 상에 제2 반도체 웨이퍼를 적층하는 단계를 나타내는 단면도이다.
도 56을 참조하면, 도 6에 보인 제1 반도체 웨이퍼(W1) 상에 도 41에 보인 제2 반도체 웨이퍼(W2)를 제1 언더필층(170)을 사이에 두도록 적층한다. 제2 반도체 웨이퍼(W2)가 포함하는 제2 반도체 칩(C2)의 제2 연결 범프(234)가 제1 반도체 웨이퍼(W1)가 포함하는 제1 후면 패드(144) 또는 제1 관통 전극(120)과 접촉하여 제1 관통 전극(120)과 제2 관통 전극(220)이 전기적으로 연결되도록, 제1 반도체 웨이퍼(W1) 상에 제2 반도체 웨이퍼(W2)를 제1 언더필층(170)을 사이에 두도록 적층한다.
제1 언더필층(170)은 도 21에 보인 제3 언더필층(270)과 동일하거나 유사한 물리적 특성을 가질 수 있다.
제2 반도체 웨이퍼(W2)는, 제2 스크라이브 레인(SL2)이 제1 반도체 웨이퍼의 제1 스트라이브 레인(SL1)과 제1 캐리어 기판(10)에 대하여 수직 방향으로 중첩되도록 제1 반도체 웨이퍼(W1) 상에 적층될 수 있다.
도 57은 본 발명의 일 실시 예에 따른 제2 관통 전극을 노출시키는 단계를 나타내는 단면도이다.
도 57을 참조하면, 제2 반도체 기판(200)의 일부분을 제거하여 제2 관통 전극(220)을 노출시킨다. 일부분이 제거된 제2 반도체 기판(200)의 제2 하면(204)에는 제2 관통 전극(220)이 노출될 수 있다.
제2 관통 전극(220)을 노출시키기 위하여 CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합을 이용하여 제2 반도체 기판(200)의 일부분을 제거할 수 있다.
도 58은 본 발명의 일 실시 예에 따른 제2 후면 패드를 형성하는 단계를 나타내는 단면도이다.
도 58을 참조하면, 제2 반도체 칩(C2)의 노출면인 제2 하면(204)를 덮되, 제2 관통 전극(220)을 노출시키는 제2 후면 보호층(242)을 형성한다. 제2 후면 보호층(242)은 예를 들면, 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다. 제2 후면 보호층(242)은 예를 들면, 절연성 폴리머로 이루어질 수 있다.
이후 제2 후면 보호층(242)에 의하여 노출되는 제2 관통 전극(220) 부분과 전기적으로 연결되는 제2 후면 패드(244)를 형성한다. 제2 후면 패드(244)는 선택적으로 형성되지 않도록 생략될 수도 있다.
이후, 제2 후면 패드(244) 또는 제2 관통 전극(220)을 이용하여, 도 15에 보인 것과 같은 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)에 대한 불량 여부를 평가하는 제1 테스트를 수행할 수 있다.
도 59는 본 발명의 일 실시 예에 따른 제3 반도체 웨이퍼 상에 제4 반도체 위에퍼를 적층하는 단계를 나타내는 단면도이다.
도 59를 참조하면, 제3 반도체 웨이퍼(W3) 상에 제4 반도체 웨이퍼(W4)를 제2 언더필층(370)을 사이에 두도록 적층한다. 제4 반도체 웨이퍼(W4)가 포함하는 제4 반도체 칩(C4)의 제4 연결 범프(434)가 제3 반도체 웨이퍼(W3)가 포함하는 제3 후면 패드(344) 또는 제3 관통 전극(320)과 접촉하여 제3 관통 전극(120)과 제4 반도체 칩(C4)이 전기적으로 연결되도록, 제3 반도체 웨이퍼(W3) 상에 제4 반도체 웨이퍼(W4)를 제2 언더필층(370)을 사이에 두도록 적층한다. 제2 언더필층(370)은 도 21에 보인 제3 언더필층(270)과 동일하거나 유사한 물리적 특성을 가질 수 있다.
제4 반도체 웨이퍼(W4)는, 제4 스크라이브 레인(SL4)이 제3 반도체 웨이퍼의 제3 스트라이브 레인(SL3)과 제3 캐리어 기판(30)에 대하여 수직 방향으로 중첩되도록 제3 반도체 웨이퍼(W3) 상에 적층될 수 있다.
제4 반도체 웨이퍼(W4)는 도 13에 보인 제4 반도체 칩(C4)들을 분리하기 전의 형상일 수 있다.
도 60은 본 발명의 일 실시 예에 따른 반도체 패키지의 제17 양상을 나타내는 단면도이다.
도 59 및 도 60을 함께 참조하면, 제2 반도체 웨이퍼(W2)가 적층된 제1 반도체 웨이퍼(W1) 상에 제4 반도체 웨이퍼(W4)가 적층된 제3 반도체 웨이퍼(W3)를 적층한 후, 제1 내지 제4 스크라이브 레인(SL1, SL2, SL3, SL4)을 따라서 제1 내지 제4 반도체 웨이퍼(W1, W2, W3, W4)를 절삭하여, 서로 대응되는 제1 내지 제4 반도체 칩(C1, C2, C3, C4) 별로 분리한다. 따라서 서로 대응되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)이 이루는 제1 적층 구조체(M1d) 상에 서로 대응되는 제3 반도체 칩(C3) 및 제4 반도체 칩(C4)이 이루는 제2 적층 구조체(M2d)가 적층된 형상을 얻을 수 있다. 따라서 제1 내지 제4 반도체 칩(C1, C2, C3, C4)은 동일한 수평 단면적을 가질 수 있다.
이후, 제2 적층 구조체(M2d)가 적층된 제1 적층 구조체(M1d)를 인쇄회로기판(500)에 장착한 후, 인쇄회로기판(500) 상에 제1 및 제2 적층 구조체(M1d, M2d)를 덮는 기판 몰드층(600)을 형성하여 반도체 패키지(1q)를 형성한다. 기판 몰드층(600) 중 일부분은 제1 적층 구조체(M1d)와 제2 적층 구조체(M2d) 사이를 채우는 제3 언더필층(260)의 기능을 수행할 수 있다.
도 61은 본 발명의 일 실시 예에 따른 반도체 패키지의 제18 양상을 나타내는 단면도이다.
도 61을 참조하면, 제2 반도체 웨이퍼(W2)가 적층된 제1 반도체 웨이퍼(W1) 상에 제4 반도체 웨이퍼(W4)가 적층되고 도 33에 보인 것과 유사하게 제3 언더필층(270)이 형성된 제3 반도체 웨이퍼(W3)를 적층한다. 제3 연결 범프(334)가 제2 반도체 칩(C2)의 제2 관통 전극(220)과 연결되도록, 제4 반도체 웨이퍼(W4)가 적층되고 제3 언더필층(270)이 부착된 제3 반도체 웨이퍼(W3)를 부착할 때 압력이 가해질 수 있다. 압력에 의하여 제3 연결 범프(334)와 제2 관통 전극(220)이 제3 언더필층(270)을 관통하여 서로 연결될 수 있다. 제3 언더필층(270)은 제2 반도체 웨이퍼(W2)와 제3 반도체 웨이퍼(W3) 사이의 공간을 채울 수 있다.
이후, 제1 내지 제4 스크라이브 레인(SL1, SL2, SL3, SL4)을 따라서 제1 내지 제4 반도체 웨이퍼(W1, W2, W3, W4)를 절삭하여, 서로 대응되는 제1 내지 제4 반도체 칩(C1, C2, C3, C4) 별로 분리한다. 따라서 서로 대응되는 제1 반도체 칩(C1) 및 제2 반도체 칩(C2)이 이루는 제1 적층 구조체(M1d) 상에 서로 대응되는 제3 반도체 칩(C3) 및 제4 반도체 칩(C4)이 이루는 제2 적층 구조체(M2d)가 적층된 형상을 얻을 수 있다.
제3 언더필층(270)은 제1 내지 제4 반도체 웨이퍼(W1, W2, W3, W4)가 절삭될 때 함께 절삭되므로, 제2 적층 구조체(M2)의 측면, 즉 제3 반도체 칩(C3)의 측면에 대하여 돌출되지 않는 형상을 가질 수 있다.
이후, 제2 적층 구조체(M2d)가 적층된 제1 적층 구조체(M1d)를 인쇄회로기판(500)에 장착한 후, 인쇄회로기판(500) 상에 제1 및 제2 적층 구조체(M1d, M2d)를 덮는 기판 몰드층(600)을 형성하여 반도체 패키지(1r)를 형성한다. 제3 언더필층(270)은 제1 적층 구조체(M1d)와 제2 적층 구조체(M2d) 사이를 채울 수 있다.
도 62는 본 발명의 일 실시 예에 따른 메모리 모듈(1100)을 나타내는 평면도이다.
메모리 모듈(1100)은 모듈 기판(1110)과, 상기 모듈 기판(1110)에 부착된 복수의 반도체 칩(1120)을 포함한다.
반도체 칩(1120)은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함한다. 예를 들면, 반도체 칩(1120)은 도 20, 도 24, 도 26, 도 28, 도 30, 도 32, 도 34, 도 40, 도 48 내지 도 55, 도 60 및 도 61에 예시한 반도체 패키지(1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j, 1k, 1l, 1m, 1n, 1o, 1p, 1q, 1r)를 포함할 수 있다.
모듈 기판(1110)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1130)가 배치된다. 모듈 기판(1110) 상에는 세라믹 디커플링 커패시터(1140)가 배치된다. 본 발명에 의한 메모리 모듈(1100)은 도 62에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 63은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함하는 시스템(1200)을 나타내는 구성도이다.
시스템(1200)은 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)를 포함한다. 시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1210)는 시스템(1200)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1220)는 시스템(1200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1200)은 입/출력 장치(1220)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1220)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1230)는 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1210)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1230)는 본 발명의 일 실시 예에 따른 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1230)는 도 20, 도 24, 도 26, 도 28, 도 30, 도 32, 도 34, 도 40, 도 48 내지 도 55, 도 60 및 도 61에 예시한 반도체 패키지(1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j, 1k, 1l, 1m, 1n, 1o, 1p, 1q, 1r)를 포함할 수 있다.
인터페이스(1240)는 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)는 버스(1250)를 통해 서로 통신할 수 있다. 시스템(1200)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 64는 본 발명의 일 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드(1300)를 나타내는 구성도이다.
메모리 카드(1300)는 기억 장치(1310) 및 메모리 제어기(1320)를 포함한다.
기억 장치(1310)는 데이터를 저장할 수 있다. 일부 실시예에서, 기억 장치(1310)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 기억 장치(1310)는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1310)는 도 20, 도 24, 도 26, 도 28, 도 30, 도 32, 도 34, 도 40, 도 48 내지 도 55, 도 60 및 도 61에 예시한 반도체 패키지(1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j, 1k, 1l, 1m, 1n, 1o, 1p, 1q, 1r)를 포함할 수 있다.
메모리 제어기(1320)는 호스트(1330)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1310)에 저장된 데이터를 읽거나, 기억 장치(1310)의 데이터를 저장할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j, 1k, 1l, 1m, 1n, 1o, 1p, 1q, 1r : 반도체 패키지, M1 : 제1 적층 구조체, M2 : 제2 적층 구조체, C1/C2/C3/C4 : 제1/제2/제3/제4 반도체 칩, 100/200/300/400 : 제1/제2/제3/제4 반도체 기판, 110/210/310/410 : 제1/제2/제3/제4 반도체 소자, 120/220/320 : 제1/제2/제3 관통 전극, 150/170 : 제1 언더필층, 350/370 : 제2 언더필층, 250/260/270 : 제3 언더필층, 160 : 제1 몰드층, 360 : 제2 몰드층, 500 : 인쇄회로기판, 600 : 기판 몰드층

Claims (20)

  1. 제1 관통 전극을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 제1 언더필층을 사이에 두도록 적층되며, 제2 관통 전극을 포함하는 적어도 하나의 제2 반도체 칩;을 포함하는 제1 적층 구조체;
    제3 관통 전극을 포함하는 제3 반도체 칩; 및 상기 제3 반도체 칩 상에 제2 언더필층을 사이에 두도록 적층되는 적어도 하나의 제4 반도체 칩;을 포함하며 상기 제1 적층 구조체 상에 제3 언더필층을 사이에 두도록 적층되는 제2 적층 구조체; 및
    상기 제1 적층 구조체 및 상기 제2 적층 구조체를 감싸는 상기 제3 언더필층과 동일 물질로 이루어지는 몰딩 부재;를 포함하되, 상기 제3 언더필층은 상기 제1 언더필층 또는 상기 제2 언더필층과 구성분(component)의 물리적 특성이 다르고,
    상기 제2 반도체 칩의 수평 단면적은 상기 제1 반도체 칩의 수평 단면적보다 작으며,
    상기 몰딩 부재는 상기 제2 반도체 칩의 측면을 감싸도록 상기 제1 반도체 칩 상의 일부분에 형성되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제3 언더필층은 상기 제1 적층 구조체와 상기 제2 적층 구조체 사이의 공간을 채우는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제3 언더필층의 측면은, 상기 제2 적층 구조체의 측면에 대하여 볼록하게 돌출되는 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 내지 제3 언더필층은 각각 필러를 포함하며,
    상기 제3 언더필층은 상기 제1 언더필층 또는 상기 제2 언더필층보다 혼합된 필러의 비율이 낮은 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 내지 제3 언더필층은 각각 필러를 포함하며,
    상기 제3 언더필층에 혼합된 필러의 크기는 상기 제1 언더필층 또는 상기 제2 언더필층에 혼합된 필러의 크기보다 작은 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 적층 구조체가 장착되는 인쇄회로기판;를 더 포함하며,
    상기 제4 반도체 칩은 상기 제1 내지 제3 관통 전극을 통하여 상기 인쇄회로기판과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  7. 삭제
  8. 제1 관통 전극을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 제1 언더필층을 사이에 두도록 적층되며, 제2 관통 전극을 포함하는 적어도 하나의 제2 반도체 칩;을 포함하는 제1 적층 구조체;
    제3 관통 전극을 포함하는 제3 반도체 칩; 및 상기 제3 반도체 칩 상에 제2 언더필층을 사이에 두도록 적층되는 적어도 하나의 제4 반도체 칩;을 포함하며 상기 제1 적층 구조체 상에 제3 언더필층을 사이에 두도록 적층되는 제2 적층 구조체; 및
    상기 제1 적층 구조체 및 상기 제2 적층 구조체를 감싸는 상기 제3 언더필층과 동일 물질로 이루어지는 몰딩 부재;를 포함하되,
    상기 제3 언더필층은 상기 제1 언더필층 또는 상기 제2 언더필층과 구성분의 물리적 특성이 다르고,
    상기 제4 반도체 칩의 수평 단면적은 상기 제3 반도체 칩의 수평 단면적보다 작으며,
    상기 몰딩 부재는 상기 제4 반도체 칩의 측면을 감싸도록 상기 제3 반도체 칩의 상면 일부분 상에 형성되는 것을 특징으로 하는 반도체 패키지.
  9. 제6 항에 있어서,
    상기 몰딩 부재는 상기 제1 적층 구조체의 상면 일부를 감싸는 것을 특징으로 하는 반도체 패키지.
  10. 삭제
  11. 순차적으로 적층된 제1 내지 제4 반도체 칩;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되는 제1 언더필층;
    상기 제3 반도체 칩과 상기 제4 반도체 칩 사이에 배치되는 제2 언더필층;
    상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 배치되는 제3 언더필층; 및
    상기 제1 내지 제4 반도체 칩을 감싸는 상기 제3 언더필층과 동일 물질로 이루어지는 몰딩 부재;을 포함하며,
    상기 제1 내지 제3 반도체 칩은, 각각 제1 내지 제3 관통 전극을 가지며, 상기 제4 반도체 칩은 상기 제1 내지 제3 관통 전극과 전기적으로 연결되며,
    상기 제1 반도체 칩의 수평 단면적은 상기 제2 반도체 칩의 수평 단면적보다 크고, 상기 제3 반도체 칩의 수평 단면적은 상기 제2 반도체 칩 및 상기 제4 반도체 칩의 수평 단면적보다 크고,
    상기 제3 언더필층은 상기 제1 언더필층 또는 상기 제2 언더필층과 구성분의 물리적 특성이 다르고,
    상기 몰딩 부재는 상기 제2 반도체 칩의 측면을 감싸도록 상기 제1 반도체 칩 상의 일부분에 형성되는 것을 특징으로 하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 몰딩 부재는 상기 제4 반도체 칩의 측면을 감싸도록 상기 제3 반도체 칩의 상면 일부분 상에 형성되는 것을 특징으로 하는 반도체 패키지.
  13. 삭제
  14. 삭제
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