KR20160029386A - 적층형 반도체 장치 - Google Patents

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KR20160029386A
KR20160029386A KR1020140118848A KR20140118848A KR20160029386A KR 20160029386 A KR20160029386 A KR 20160029386A KR 1020140118848 A KR1020140118848 A KR 1020140118848A KR 20140118848 A KR20140118848 A KR 20140118848A KR 20160029386 A KR20160029386 A KR 20160029386A
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Abstract

본 기술은 유효 신호에 응답하여 데이터를 기록하도록 구성된 코어 다이; 및 외부에서 입력된 데이터를 스트로브 신호에 따라 래치하여 상기 코어 다이로 전송하고, 상기 스트로브 신호의 펄스들 중에서 유효한 펄스를 검출하여 상기 유효 신호를 생성하도록 구성된 베이스 다이를 포함할 수 있다.

Description

적층형 반도체 장치{STACK TYPE SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 특히 적층형 반도체 장치에 관한 것이다.
반도체 장치는 도 1과 같이, 라이트 동작 즉, 외부에서 입력된 데이터를 내부의 메모리 영역에 저장하는 동작을 수행함에 있어, 클럭 신호(CK)와 스트로브 신호(DQS, 이때 라이트 동작에 따른 스트로브 신호는 WDQS라 칭할 수 있다)의 관계를 나타내는 타이밍 규정인 tDQSS가 존재한다.
tDQSS에 따르면 스트로브 신호(WDQS)가 클럭 신호(CK) 대비 -0.25tCK ~ 0.25tCK의 차이를 벗어나지 않도록 되어 있다.
적층형 반도체 장치는 복수의 다이가 적층된 형태일 수 있다.
복수의 다이 중에서 어느 하나 예를 들어, 최하층의 다이가 인터포저(Interposer)를 통해 외부에서 입력된 데이터 및 커맨드 등을 상층의 다이들로 전송하도록 구성될 수 있다.
최하층의 다이는 라이트 동작 시, 도메인(Domain) 변경이 필요하다. 즉, 스트로브 신호(DQS) 도메인으로 데이터를 입력 받고 내부 적으로는 클럭 신호(CK) 도메인으로 데이터를 처리해야 한다.
따라서 반도체 장치는 tDQSS에 따른 타이밍 마진을 고려하여 회로 설계가 이루어질 필요가 있다.
본 발명의 실시예는 스트로브 신호 타이밍 규정에 자유로운 데이터 라이트 동작을 수행할 수 있는 적층형 반도체 장치를 제공한다.
본 발명의 실시예는 유효 신호에 응답하여 데이터를 기록하도록 구성된 코어 다이; 및 외부에서 입력된 데이터를 스트로브 신호에 따라 래치하여 상기 코어 다이로 전송하고, 상기 스트로브 신호의 펄스들 중에서 유효한 펄스를 검출하여 상기 유효 신호를 생성하도록 구성된 베이스 다이를 포함할 수 있다.
본 발명의 실시예는 유효 신호에 응답하여 데이터를 기록하도록 구성된 코어 다이; 및 외부에서 입력된 데이터를 제 1 타임 도메인을 기준으로 정렬하여 상기 코어 다이로 전송하고, 상기 제 1 타임 도메인 및 제 2 타임 도메인을 기준으로 스트로브 신호의 펄스들 중에서 유효한 펄스를 검출하여 상기 유효 신호를 생성하도록 구성된 베이스 다이를 포함할 수 있다.
본 발명의 실시예는 복수의 다이가 적층된 반도체 장치로서, 상기 복수의 다이 중에서 어느 하나의 다이가 외부에서 입력된 데이터를 스트로브 신호에 따라 정렬하여 생성한 정렬 데이터와, 상기 스트로브 신호의 펄스들 중에서 유효한 펄스를 검출하여 생성한 유효 신호를 상기 복수의 다이 중에서 나머지 다이들로 전송하도록 구성되며, 상기 나머지 다이들은 상기 유효 신호에 응답하여 상기 정렬 데이터를 기록하도록 구성될 수 있다.
본 기술은 반도체 장치의 라이트 동작 속도를 증가시키고, 소모 전류를 줄일 수 있다.
도 1은 tDQSS를 설명하기 위한 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 사시도,
도 3은 본 발명의 실시예에 따른 반도체 장치(100)의 블록도,
도 4는 본 발명의 다른 실시예에 따른 반도체 장치(101)의 블록도,
도 5는 도 4의 유효 구간신호 생성부(410)의 회로도,
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 반도체 장치(101)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치는 복수의 다이(Die)가 적층될 수 있다.
복수의 다이는 베이스 다이(Base Die) 및 코어 다이들(Core Die 0 - Core Die 3)을 포함할 수 있다.
베이스 다이는 반도체 장치 외부와 코어 다이들(Core Die 0 - Core Die 3) 사이의 인터페이스 역할을 수행하기 위한 PHY 영역 및 각종 로직 회로들을 포함할 수 있다.
코어 다이들(Core Die 0 - Core Die 3)은 메모리 영역 및 데이터 처리를 위한 회로 구성들을 포함할 수 있다.
각 코어 다이는 복수의 메모리 뱅크(B0 - B7) 및 입/출력 로직(128 I/O)을 포함할 수 있다.
각 코어 다이는 좌/우 메모리 뱅크들(BO - B7)(편의상 좌/우로 구분함)을 기준으로 채널로 구분될 수 있다. 예를 들어, Core Die 0는 채널들(CH0/CH2)로 구분되며, Core Die 3는 채널들(CH5/CH7)로 구분될 수 있다.
베이스 다이와 코어 다이들(Core Die 0 - Core Die 3)은 관통 전극 예를 들어, 쓰루 실리콘 비아(Through Silicon Via: TSV)를 통해 신호 전달이 이루어지도록 연결될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 베이스 다이(200) 및 코어 다이(300)를 포함할 수 있다.
이때 코어 다이(300)는 복수 개를 포함할 수 있으며, 도 3은 설명의 편의상 하나의 코어 다이(300)를 도시하였다.
베이스 다이(200)와 코어 다이(300)는 관통 전극들(TSV)을 통해 전기적으로 연결될 수 있다.
베이스 다이(200)는 제 1 내지 제 3 버퍼(210 - 230), 데이터 래치(240), 제 1 지연부(250), 라이트 플래그 생성부(260), 제 2 지연부(270), 정렬부(280) 및 드라이버(290)를 포함할 수 있다.
제 1 버퍼(210)는 반도체 장치(100) 외부 예를 들어, CUP 또는 GPU로부터 데이터(DQ)를 입력 받도록 구성될 수 있다.
제 2 버퍼(220)는 반도체 장치(100) 외부로부터 스트로브 신호(DQS)를 입력 받아 스트로브 펄스(DQSRP)를 생성하도록 구성될 수 있다.
제 3 버퍼(230)는 반도체 장치(100) 외부로부터 커맨드(CMD)를 입력 받도록 구성될 수 있다.
데이터 래치(240)는 스트로브(DQS) 도메인 즉, 스트로브 펄스(DQSRP)에 응답하여 제 1 버퍼(210)를 통해 입력된 데이터(DQ)를 정렬하여 출력하도록 구성될 수 있다.
제 1 지연부(250)는 데이터 래치(240)의 출력을 제 1 지연시간만큼 지연시켜 출력하도록 구성될 수 있다.
제 1 지연부(250)의 제 1 지연시간은 스트로브 타이밍 규정에 해당하는 지연시간이 될 수 있다.
스트로브 타이밍 규정은 클럭 신호(CK)와 스트로브 신호(DQS)의 관계를 나타내는 타이밍 규정인 tDQSS가 될 수 있다.
라이트 플래그 생성부(260)는 클럭 신호(CK) 및 제 3 버퍼(230)의 출력에 응답하여 라이트 플래그 신호(WT_FLAG)를 생성하도록 구성될 수 있다.
라이트 플래그 생성부(260)는 제 3 버퍼(230)를 통해 입력된 커맨드(CMD)에 응답하여 클럭 신호(CK)의 펄스 폭(0.5tCK)을 1tCK로 증가시킨 신호를 라이트 플래그 신호(WT_FLAG)로서 출력하도록 구성될 수 있다.
제 2 지연부(270)는 라이트 플래그 신호(WT_FLAG)를 지연시켜 지연 라이트 플래그 신호(WT_FLAGD)를 생성하도록 구성될 수 있다.
정렬부(280)는 클럭(CK) 도메인 즉, 지연 라이트 플래그 신호(WT_FLAGD)에 응답하여 제 1 지연부(250)에서 출력된 데이터를 정렬하여 출력하도록 구성될 수 있다.
드라이버(290)는 정렬부(280)에서 출력된 데이터를 관통 전극들(TSV)에 드라이빙하도록 구성될 수 있다.
코어 다이(300)는 파이프 래치(310)를 포함할 수 있다.
코어 다이(300)는 베이스 다이(200)에서 전송된 데이터를 스트로브 펄스(DQSRP) 중에서 지연 라이트 플래그 신호(WT_FLAGD)의 활성화 구간에 해당하는 펄스에 응답하여 래치하도록 구성될 수 있다.
상술한 본 발명의 실시예에 따른 반도체 장치(100)는 베이스 다이(200)가 외부에서 입력된 데이터를 스트로브(DQS) 도메인으로 정렬하고, tDQSS 마진을 보상한 후 클럭(CK) 도메인으로 정렬하여 코어 다이(300)로 전송한다.
따라서 코어 다이(300)는 스트로브 펄스(DQSRP) 및 지연 라이트 플래그 신호(WT_FLAGD)에 응답하여 tDQSS에 적합한 타이밍에 데이터를 입력 받을 수 있다.
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치(101)는 베이스 다이(400) 및 코어 다이(500)를 포함할 수 있다.
이때 코어 다이(500)는 복수 개를 포함할 수 있으며, 도 4는 설명의 편의상 하나의 코어 다이(500)를 도시하였다.
코어 다이(500)는 유효 신호(VALID_DQS)에 응답하여 데이터를 기록하도록 구성될 수 있다.
베이스 다이(400)는 외부에서 입력된 데이터를 제 1 타임 도메인 즉, 스트로브(DQS) 도메인을 기준으로 정렬하여 상기 코어 다이(500)로 전송하도록 구성될 수 있다.
베이스 다이(400)는 스트로브(DQS) 도메인 및 제 2 타임 도메인 즉, 클럭(CK) 도메인을 기준으로 유효 신호(VALID_DQS)를 생성하여 상기 코어 다이(500)로 전송하도록 구성될 수 있다.
베이스 다이(400)는 외부에서 입력된 데이터를 스트로브 신호(DQS)에 따라 래치하여 상기 코어 다이(500)로 전송하도록 구성될 수 있다.
베이스 다이(400)는 스트로브 신호(DQS)의 펄스들 중에서 유효한 펄스를 검출하여 유효 신호(VALID_DQS)를 생성하도록 구성될 수 있다.
베이스 다이(400)와 코어 다이(500)는 관통 전극들(TSV)을 통해 전기적으로 연결될 수 있다.
베이스 다이(400)는 제 1 내지 제 3 버퍼(210 - 230), 데이터 래치(240), 라이트 플래그 생성부(260), 유효 신호 검출부(410) 및 드라이버(420)를 포함할 수 있다.
제 1 버퍼(210)는 반도체 장치(101) 외부 예를 들어, CUP 또는 GPU로부터 데이터(DQ)를 입력 받도록 구성될 수 있다.
제 2 버퍼(220)는 반도체 장치(101) 외부로부터 스트로브 신호(DQS)를 입력 받아 스트로브 펄스(DQSRP)를 생성하도록 구성될 수 있다.
제 3 버퍼(230)는 반도체 장치(101) 외부로부터 커맨드(CMD)를 입력 받도록 구성될 수 있다.
데이터 래치(240)는 스트로브(DQS) 도메인 즉, 스트로브 펄스(DQSRP)에 응답하여 제 1 버퍼(210)를 통해 입력된 데이터(DQ)를 정렬하여 출력하도록 구성될 수 있다.
라이트 플래그 생성부(260)는 클럭 신호(CK) 및 제 3 버퍼(230)의 출력에 응답하여 라이트 플래그 신호(WT_FLAG)를 생성하도록 구성될 수 있다.
라이트 플래그 생성부(260)는 제 3 버퍼(230)를 통해 입력된 커맨드(CMD)에 응답하여 클럭 신호(CK)의 펄스 폭(0.5tCK)을 1tCK로 증가시킨 신호를 라이트 플래그 신호(WT_FLAG)로서 출력하도록 구성될 수 있다.
유효 신호 검출부(410)는 스트로브 펄스(DQSRP) 및 라이트 플래그 신호(WT_FLAG)에 응답하여 스트로브 펄스(DQSRP) 중에서 유효한 펄스를 검출하여 유효 신호(VALID_DQS)를 생성하도록 구성될 수 있다.
드라이버(420)는 데이터 래치(240)에서 출력된 데이터를 관통 전극들(TSV)에 드라이빙하도록 구성될 수 있다.
코어 다이(500)는 파이프 래치(510)를 포함할 수 있다.
코어 다이(500)는 베이스 다이(400)에서 전송된 데이터를 유효 신호(VALID_DQS)에 응답하여 래치하도록 구성될 수 있다.
도 5에 도시된 바와 같이, 유효 신호 검출부(410)는 라이트 플래그 신호(WT_FLAG)를 스트로브 펄스(DQSRP)에 응답하여 래치하고, 래치된 신호를 스트로브 펄스(DQSRP)와 조합한 결과를 유효 신호(VALID_DQS)로서 출력하도록 구성될 수 있다.
유효 신호 검출부(410)는 제 1 내지 제 4 인버터(411, 412, 414, 417), 제 1 및 제 2 패스 게이트(413, 415), 낸드 게이트(416) 및 트랜지스터(418)를 포함할 수 있다.
제 1 인버터(411)는 스트로브 펄스(DQSRP)를 반전시켜 출력한다.
제 2 인버터(412)는 제 1 인버터(411)의 출력을 반전시켜 출력한다.
제 1 패스 게이트(413)는 제 1 및 제 2 인버터(411, 412)의 출력에 따라 라이트 플래그 신호(WT_FLAG)를 통과시킨다.
제 1 패스 게이트(413)는 스트로브 펄스(DQSRP)가 로우 레벨인 구간 동안 라이트 플래그 신호(WT_FLAG)를 통과시킨다.
제 3 인버터(414)는 제 1 패스 게이트(413)의 출력을 반전시켜 출력한다.
제 2 패스 게이트(415)는 제 1 및 제 2 인버터(411, 412)의 출력에 따라 제 3 인버터(414)의 출력을 래치한다.
제 2 패스 게이트(415)는 스트로브 펄스(DQSRP)가 하이 레벨인 구간 동안 제 3 인버터(414)의 출력을 래치한다.
낸드 게이트(416) 및 제 4 인버터(417)는 제 3 인버터(414)의 출력(Node1)과 제 2 인버터(412)의 출력을 논리곱하여 유효 신호(VALID_DQS)로서 출력한다.
트랜지스터(418)는 리셋 신호(RSTB)에 응답하여 제 3 인버터(414)의 출력을 로우 레벨로 천이시킴으로써 유효 신호(VALID_DQS)를 로우 레벨로 리셋시킨다.
본 발명의 다른 실시예에 따른 반도체 장치(101)의 동작을 도 6a 내지 도 6c를 참조하여 설명하면 다음과 같다.
라이트 명령이 2 회 입력된 것으로 가정한다.
스트로브 펄스(DQSRP)는 프리 엠블(Pre-amble) 펄스, 유효 펄스(VALID), 프리 엠블(Pre-amble) 펄스, 유효 펄스(VALID) 순으로 입력된다.
이때 유효 펄스(VALID) 이후의 프리 엠블(Pre-amble) 펄스는 라이트 명령의 입력 간격에 따라 포스트 앰블(Post-amble) 펄스일 수 있다.
베이스 다이(400)는 외부에서 입력된 데이터를 클럭(CK) 도메인과 상관 없이 스트로브(DQS) 도메인만을 기준으로 정렬하여 코어 다이(500)로 전송한다.
2회의 라이트 명령에 따라 유효 펄스(VALID)에 대응되는 라이트 플래그 신호(WT_FLAG)가 2회 생성된다.
도 6a 내지 도 6c와 같이 유효 펄스(VALID)와 라이트 플래그 신호(WT_FLAG)의 타이밍 차이는 tDQSS의 차이에 따라 서로 다를 수 있다.
도 6a와 같은 tDQSS = '0'인 조건, 도 6b와 같은 tDQSS = '-0.25tCK'인 조건에서는 유효 펄스(VALID)가 라이트 플래그 신호(WT_FLAG)의 활성화 구간 즉, 하이 레벨 구간에 포함될 수 있다.
그러나 도 6c와 같은 tDQSS = '+0.25tCK'인 조건에서는 유효 펄스(VALID)가 라이트 플래그 신호(WT_FLAG)의 활성화 구간을 벗어날 수 있다.
2회의 라이트 플래그 신호(WT_FLAG)에 따라 도 5의 유효 신호 검출부(410)의 Node1의 파형이 생성된다.
Node1의 활성화 구간 즉, 하이 레벨 구간은 tDQSS 조건과 무관하게 모든 유효 펄스(VALID)를 포함하도록 생성될 수 있다.
전체 스트로브 펄스(DQSRP) 중에서 Node1의 활성화 구간에 해당하는 펄스 들이 유효 신호(VALID_DQS)로서 출력된다.
따라서 코어 다이(500)는 유효 신호(VALID_DQS)에 응답하여 tDQSS와 무관하게 정확한 데이터를 입력 받을 수 있다.
본 발명의 다른 실시예는 tDQSS에 자유로운 데이터 라이트 동작이 가능하다. 또한 베이스 다이(400)에서 tDQSS 마진을 보상할 필요가 없어 코어 다이(500)로의 신속한 데이터 전송이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 외부에서 입력된 데이터를 스트로브 신호에 따라 래치하여 출력하고, 상기 스트로브 신호의 펄스들 중에서 유효한 펄스를 검출하여 유효 신호를 생성하도록 구성된 제 1 다이; 및
    상기 유효 신호에 응답하여 상기 제 1 다이에서 전송된 데이터를 기록하도록 구성된 제 2 다이를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 다이는
    상기 스트로브 신호에 응답하여 상기 외부에서 입력된 데이터를 정렬하여 출력하도록 구성된 데이터 래치,
    클럭 신호 및 라이트 명령에 응답하여 라이트 플래그 신호를 생성하도록 구성된 라이트 플래그 생성부, 및
    상기 스트로브 신호 및 상기 라이트 플래그 신호에 응답하여 상기 스트로브 신호의 펄스들 중에서 상기 유효한 펄스를 검출하여 상기 유효 신호를 생성하도록 구성된 유효 신호 검출부를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 라이트 플래그 생성부는
    상기 라이트 명령의 펄스 폭을 증가시킨 신호를 상기 라이트 플래그 신호로서 출력하도록 구성되는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 유효 신호 검출부는
    상기 라이트 플래그 신호를 상기 스트로브 신호에 응답하여 래치하고, 래치된 신호를 상기 스트로브 신호와 조합한 결과를 상기 유효 신호로서 출력하도록 구성되는 반도체 장치.
  5. 외부에서 입력된 데이터를 제 1 타임 도메인을 기준으로 정렬하여 출력하고, 상기 제 1 타임 도메인 및 제 2 타임 도메인을 기준으로 스트로브 신호의 펄스들 중에서 유효한 펄스를 검출하여 유효 신호를 생성하도록 구성된 제 1 다이; 및
    상기 유효 신호에 응답하여 상기 제 1 다이에서 전송되는 데이터를 기록하도록 구성된 제 2 다이를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 타임 도메인은 상기 스트로브 신호를 포함하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 2 타임 도메인은 클럭 신호를 포함하는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 제 1 다이는
    상기 스트로브 신호에 응답하여 상기 외부에서 입력된 데이터를 정렬하여 출력하도록 구성된 데이터 래치,
    클럭 신호 및 라이트 명령에 응답하여 라이트 플래그 신호를 생성하도록 구성된 라이트 플래그 생성부, 및
    상기 스트로브 신호 및 상기 라이트 플래그 신호에 응답하여 상기 스트로브 신호의 펄스들 중에서 상기 유효한 펄스를 검출하여 상기 유효 신호를 생성하도록 구성된 유효 신호 검출부를 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 라이트 플래그 생성부는
    상기 라이트 명령의 펄스 폭을 증가시킨 신호를 상기 라이트 플래그 신호로서 출력하도록 구성되는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 유효 신호 검출부는
    상기 라이트 플래그 신호를 상기 스트로브 신호에 응답하여 래치하고, 래치된 신호를 상기 스트로브 신호와 조합한 결과를 상기 유효 신호로서 출력하도록 구성되는 반도체 장치.
  11. 복수의 다이가 적층된 반도체 장치로서,
    상기 복수의 다이 중에서 어느 하나의 다이가 외부에서 입력된 데이터를 스트로브 신호에 따라 정렬하여 생성한 정렬 데이터와, 상기 스트로브 신호의 펄스들 중에서 유효한 펄스를 검출하여 생성한 유효 신호를 상기 복수의 다이 중에서 나머지 다이들로 전송하도록 구성되며,
    상기 나머지 다이들은 상기 유효 신호에 응답하여 상기 정렬 데이터를 기록하도록 구성되는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 어느 하나의 다이는
    상기 반도체 장치 외부와 상기 나머지 다이들 사이의 인터페이스 역할을 수행하기 위한 PHY 영역 및 각종 로직 회로들을 포함하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 나머지 다이들은
    메모리 영역 및 데이터 처리를 위한 회로 구성들을 포함하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 어느 하나의 다이는
    상기 스트로브 신호에 응답하여 상기 외부에서 입력된 데이터를 정렬하여 상기 정렬 데이터를 생성하도록 구성된 데이터 래치,
    클럭 신호 및 라이트 명령에 응답하여 라이트 플래그 신호를 생성하도록 구성된 라이트 플래그 생성부, 및
    상기 스트로브 신호 및 상기 라이트 플래그 신호에 응답하여 상기 스트로브 신호의 펄스들 중에서 상기 유효한 펄스를 검출하여 상기 유효 신호를 생성하도록 구성된 유효 신호 검출부를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 라이트 플래그 생성부는
    상기 라이트 명령의 펄스 폭을 증가시킨 신호를 상기 라이트 플래그 신호로서 출력하도록 구성되는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 유효 신호 검출부는
    상기 라이트 플래그 신호를 상기 스트로브 신호에 응답하여 래치하고, 래치된 신호를 상기 스트로브 신호와 조합한 결과를 상기 유효 신호로서 출력하도록 구성되는 반도체 장치.
  17. 제 11 항에 있어서,
    상기 복수의 다이는
    관통 전극을 통해 서로 전기적으로 연결되는 반도체 장치.
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