KR20170079544A - 래치 회로 및 이를 포함하는 반도체 장치 - Google Patents
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Abstract
본 기술은 입/출력 제어신호들에 따라 입/출력 신호 라인들을 통해 전송되는 데이터를 저장 및 출력하도록 구성된 복수의 래치를 포함하고, 상기 복수의 래치 중에서 동일 순번의 입/출력 신호 라인과 연결되는 래치들이 상기 입/출력 제어신호들의 순번 별로 분산 배치되며, 분산 배치된 래치들 중에서 동일 순번의 입/출력 제어신호들을 입력받는 래치들로서 복수의 파이프 래치가 구성될 수 있다.
Description
본 발명은 반도체 회로에 관한 것으로서, 특히 래치 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 데이터 입/출력 속도를 증가시키기 어려우므로 입/출력 라인의 수를 증가시키는 방향으로 발전하고 있다.
입/출력 라인의 증가에 따라 데이터 입/출력단의 수도 증가하므로 데이터 입/출력 과정에서 데이터를 임시 저장하기 위한 저장 회로 예를 들어, 파이프 래치 또한 데이터 입/출력단의 수만큼 증가해야 한다.
따라서 한정된 면적에 파이프 래치 및 파이프 래치를 위한 신호 라인을 배치하는 문제가 커지고 있다.
본 발명의 실시예는 효율적인 파이프 래치 및 해당 신호 라인 배치가 가능하도록 한 래치 회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 입/출력 제어신호들에 따라 입/출력 신호 라인들을 통해 전송되는 데이터를 저장 및 출력하도록 구성된 복수의 래치를 포함하고, 상기 복수의 래치 중에서 동일 순번의 입/출력 신호 라인과 연결되는 래치들이 상기 입/출력 제어신호들의 순번 별로 분산 배치되며, 분산 배치된 래치들 중에서 동일 순번의 입/출력 제어신호들을 입력받는 래치들로서 복수의 파이프 래치가 구성될 수 있다.
본 발명의 실시예는 입/출력 제어신호들에 따라 입/출력 신호 라인들을 통해 전송되는 데이터를 저장 및 출력하도록 구성된 복수의 래치를 포함하고, 상기 복수의 래치 중에서 동일한 순번의 입/출력 신호 라인과 연결되는 래치들이 상기 입/출력 제어신호들의 제 1 순번에 따라 분산 및 상기 입/출력 제어신호들의 제 2 순번에 따라 구분하여 배치되며, 분산 배치된 래치들 중에서 동일 순번의 입/출력 제어신호들을 입력받는 래치들로서 복수의 파이프 래치가 구성될 수 있다.
본 발명의 실시예는 복수의 메모리 칩이 적층된 반도체 메모리를 포함하고, 상기 반도체 메모리 중에서 적어도 하나는 복수의 관통 전극이 배치된 관통 전극 영역, 및 상기 관통 전극 영역에 배치된 래치 회로를 포함하며, 상기 래치 회로는 입/출력 제어신호들에 따라 입/출력 신호 라인들을 통해 전송되는 데이터를 저장 및 출력하도록 구성된 복수의 래치 중에서 동일 순번의 입/출력 신호 라인과 연결되는 래치들이 상기 입/출력 제어신호들의 순번 별로 분산 배치될 수 있다.
본 기술은 파이프 래치 및 신호 라인을 효율적으로 배치함으로써 해당 회로 면적을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(100)의 구성을 나타낸 도면,
도 2는 도 1의 코어 다이(300)의 관통 전극 영역(301)을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 래치 회로(500)의 배치 방식을 보여주는 도면,
도 4는 도 3의 파이프 래치(510a, 510b)의 구성을 나타낸 도면,
도 5는 본 발명의 실시예에 따른 래치 회로(500)의 구성을 나타낸 도면,
도 6은 본 발명의 다른 실시예에 따른 래치 회로(501)의 구성을 나타낸 도면이고,
도 7은 도 6의 파이프 래치(520a, 520b)의 구성을 나타낸 도면이다.
도 2는 도 1의 코어 다이(300)의 관통 전극 영역(301)을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 래치 회로(500)의 배치 방식을 보여주는 도면,
도 4는 도 3의 파이프 래치(510a, 510b)의 구성을 나타낸 도면,
도 5는 본 발명의 실시예에 따른 래치 회로(500)의 구성을 나타낸 도면,
도 6은 본 발명의 다른 실시예에 따른 래치 회로(501)의 구성을 나타낸 도면이고,
도 7은 도 6의 파이프 래치(520a, 520b)의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예에 따른 반도체 시스템(100)는 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi~Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 복수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로도 구현될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)은 적층형 반도체 메모리(101), 메모리 컨트롤러(CPU 또는 GPU), 인터포저(Interposer) 및 패키지 기판(Package Substrate)을 포함할 수 있다.
적층형 반도체 메모리(101)는 복수의 메모리 칩 예를 들어, 복수의 다이(Die)를 적층하고, 관통 전극을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태로 구성될 수 있다.
패키지 기판 상부에 인터포저가 연결될 수 있다.
적층형 반도체 메모리(101)와 메모리 컨트롤러(CPU 또는 GPU)가 인터포저 상부에 연결될 수 있다.
적층형 반도체 메모리(101)와 메모리 컨트롤러(CPU 또는 GPU)는 인터포저를 통해 각각의 물리 영역(PHY)이 연결될 수 있다.
적층형 반도체 메모리(101)는 복수의 다이가 적층되어 구성될 수 있다.
복수의 다이는 베이스 다이(Base Die)(200) 및 복수의 코어 다이(Core Die)(300)를 포함할 수 있다.
베이스 다이(200) 및 복수의 코어 다이(300)는 관통 전극(예를 들어, TSV)를 통해 전기적으로 연결될 수 있다.
도 2에 도시된 바와 같이, 도 1의 코어 다이(300)는 관통 전극(TSV)들이 배치된 관통 전극 영역(301)을 포함할 수 있다.
관통 전극 영역(301)은 관통 전극들(TSV) 이외에도 입/출력 회로 영역(IO)(401) 및 래치 회로 영역(403)을 더 포함할 수 있다.
관통 전극들(TSV)은 데이터 입/출력단들(DQ)(미 도시)과 연결될 수 있다.
래치 회로 영역(403)은 입/출력 데이터를 저장하는 구성으로서, 관통 전극 영역(301)의 여분의 공간에 배치될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 래치 회로(500)는 관통 전극 영역(301) 내의 래치 회로 영역(403)에 배치될 수 있다.
래치 회로(500)는 입/출력 신호 라인들(GIO_EV<0:4>, GIO_OD<0:4>)과 연결될 수 있다.
래치 회로(500)는 입/출력 제어신호들(PIN_EV<0:7>, PIN_OD<0:7>, POUT_EV<0:7>, POUT_OD<0:7>)에 따라 입/출력 신호 라인들(GIO_EV<0:4>, GIO_OD<0:4>)을 통해 전송되는 데이터를 입력 받아 저장하거나 출력할 수 있다.
래치 회로(500)는 입/출력 신호 라인들(GIO_EV<0:4>, GIO_OD<0:4>)을 통해 전송되는 데이터를 입력 제어신호들(PIN_EV<0:7>, PIN_OD<0:7>)에 따라 저장할 수 있다.
래치 회로(500)는 저장된 데이터를 출력 제어신호들(POUT_EV<0:7>, POUT_OD<0:7>)에 따라 도 2의 입/출력 회로 영역(401)에 전송할 수 있다.
입/출력 회로 영역(401)에 전송된 데이터는 관통 전극(TSV)을 경유하여 코어 다이(300) 외부로 출력될 수 있다.
래치 회로(500)는 복수의 래치(511)를 포함할 수 있다.
복수의 래치(511)는 입/출력 신호 라인들(GIO_EV<0:4>, GIO_OD<0:4>) 중에서 동일한 순번의 입/출력 신호 라인과 연결되는 래치들이 입/출력 제어신호들(PIN_EV<0:7>, PIN_OD<0:7>, POUT_EV<0:7>, POUT_OD<0:7>)의 순번 별로 분산 배치될 수 있다.
분산 배치된 복수의 래치(511)는 입/출력 제어신호들(PIN_EV<0:7>, PIN_OD<0:7>, POUT_EV<0:7>, POUT_OD<0:7>) 중에서 동일 순번의 입/출력 제어신호들을 입력받는 래치들(511)이 파이프 래치(510a, 510b)를 구성할 수 있으며, 이를 도 4를 참조하여 상세히 설명하기로 한다.
이때 510a, 510b는 입력 신호가 다름에 따른 설명의 편의를 위하여 구분한 것으로서 동일하게 구성될 수 있다.
도 4에 도시된 바와 같이, 파이프 래치(510a)는 입/출력 신호 라인들(GIO_EV<0:4>, GIO_OD<0:4>)을 기준으로, 예를 들어, 10개의 래치들(511)을 포함할 수 있다.
파이프 래치(510a)의 래치들(511)은 A1, A2, ., E1, E2로 구분할 수 있고, 도시되어 있지는 않으나, 파이프 래치(510a) 우측의 파이프 래치의 래치들은 A3, A4, ..., E3, E4로 구분할 수 있으며, 이런 방식으로 최우측의 파이프 래치(510b)는 A15, A16, ..., E15, E16로 구분할 수 있다.
각 파이프 래치에서 동일한 알파벳이 부여된 래치들(511)은 입/출력 신호 라인들(GIO_EV<0>/GIO_OD<0> ~ GIO_EV<4>/GIO_OD<4>) 중에서 동일 순번의 입/출력 신호 라인들과 연결될 수 있고, 서로 다른 알파벳이 부여된 래치들(511)은 입/출력 신호 라인들(GIO_EV<0>/GIO_OD<0> ~ GIO_EV<4>/GIO_OD<4>) 중에서 서로 다른 순번의 입/출력 신호 라인들과 연결될 수 있다.
예를 들어, 래치들 A1, A3, A5 ~ A15에는 입/출력 신호 라인(GIO_EV<0>)이 연결될 수 있고, 래치들 A2, A4, A6 ~ A16에는 입/출력 신호 라인(GIO_OD<0>)이 연결될 수 있다.
한편, 래치들 E1, E3, E5 ~ E15에는 입/출력 신호 라인(GIO_EV<4>)이 연결될 수 있고, 래치들 E2, E4, E6 ~ E16에는 입/출력 신호 라인(GIO_OD<4>)이 연결될 수 있다.
파이프 래치(510a)의 래치들 A1, A2, ..., E1, E2에는 동일 순번의 입/출력 제어신호들(PIN_EV<0>, PIN_OD<0>, POUT_EV<0>, POUT_OD<0>)이 입력될 수 있다.
파이프 래치(510b)의 래치들 A15, A16, ..., E15, E16에는 동일 순번의 입/출력 제어신호들(PIN_EV<7>, PIN_OD<7>, POUT_EV<7>, POUT_OD<7>)이 입력될 수 있다.
상술한 바와 같이, 동일 순번의 입/출력 신호 라인이 연결되는 래치들을 분산 배치하고, 분산 배치된 래치들 중에서 동일 순번의 입/출력 제어신호들을 입력받는 래치들(511)을 그룹핑하여 파이프 래치(510a, 510b)를 구성할 수 있다.
도 5에 도시된 바와 같이, 래치 회로(500)는 복수의 파이프 래치(510a, 510b) 및 출력 선택부(600)를 포함할 수 있다.
복수의 파이프 래치(510a, 510b)는 입/출력 신호 라인들(GIO_EV<0>/GIO_OD<0> ~ GIO_EV<4>/GIO_OD<4>)을 통해 전송되는 데이터를 입력 제어신호들(PIN_EV<0:7>, PIN_OD<0:7>)에 따라 저장할 수 있다.
복수의 파이프 래치(510a, 510b)는 저장된 데이터를 정해진 타이밍에 맞도록 활성화되는 출력 제어신호들(POUT_EV<0:7>, POUT_OD<0:7>)에 따라 출력할 수 있다.
출력 선택부(600)는 복수의 파이프 래치(510a, 510b)에서 출력되는 데이터를 선택 제어신호들(SELA1 - SELA3)에 따라 선택하여 출력 신호(OUT)를 생성할 수 있다.
출력 선택부(600)는 복수의 파이프 래치(510a, 510b)에서 출력되는 데이터를 출력 제어신호들(POUT_EV<0:7>, POUT_OD<0:7>)의 제 1 순번(<0:3> 또는 <4:7>)에 따라 1차 다중화하여 출력하고, 1차 다중화된 데이터를 출력 제어신호들(POUT_EV<0:7>, POUT_OD<0:7>)의 제 2 순번(이븐/오드)에 따라 2차 다중화하여 출력할 수 있다.
이때 도 5의 출력 선택부(600)는 복수의 파이프 래치(510a, 510b)의 래치들(511) 중에서 동일 순번의 입/출력 신호 라인들(GIO_EV<0>, GIO_OD<0>)와 연결된 래치들(A1 ~ A16)의 출력 데이터를 처리하기 위한 구성만을 도시한 것으로서, 나머지 래치들(B1 ~ B16, C1 ~ C16 ~ E1 ~ E16)의 출력 데이터를 처리하기 위한 구성이 출력 선택부(600)와 동일하게 구성될 수 있다.
출력 선택부(600)는 제 1 다중화부(610) 내지 제 3 다중화부(630)를 포함할 수 있다.
제 1 다중화부(610)는 출력 제어신호들(POUT_EV<0:3>)에 따라 데이터가 출력되는 래치들(A1, A3, A5, A7)의 출력 데이터와 출력 제어신호들(POUT_EV<4:7>)에 따라 데이터가 출력되는 래치들(A9, A11, A13, A15)의 출력 데이터 중에서 하나를 제 1 선택 제어신호(SELA1)에 따라 선택하여 출력할 수 있다.
제 2 다중화부(620)는 출력 제어신호들(POUT_OD<0:3>)에 따라 데이터가 출력되는 래치들(A2, A4, A6, A8)의 출력 데이터와 출력 제어신호들(POUT_OD<4:7>)에 따라 데이터가 출력되는 래치들(A10, A12, A14, A16)의 출력 데이터 중에서 하나를 제 2 선택 제어신호(SELA2)에 따라 선택하여 출력할 수 있다.
제 3 다중화부(630)는 제 1 다중화부(610)의 출력 신호와 제 2 다중화부(620)의 출력 신호 중에서 하나를 제 3 선택 제어신호(SELA3)에 따라 선택하여 출력 신호(OUT)를 생성할 수 있다.
제 1 내지 제 3 선택 제어신호(SELA1 - SELA3)는 출력 제어신호들(POUT_EV<0:7>, POUT_OD<0:7>)을 기준으로 생성될 수 있다.
예를 들어, 제 1 선택 제어신호(SELA1)는 이븐 출력 제어신호들(POUT_EV<0:7>) 중에서 적어도 하나 예를 들어, POUT_EV<0:3> 또는 POUT_EV<4:7>을 이용하여 생성할 수 있다.
제 2 선택 제어신호(SELA2)는 오드 출력 제어신호들(POUT_OD<0:7>) 중에서 적어도 예를 들어, POUT_OD<0:3> 또는 POUT_OD<4:7>을 이용하여 생성할 수 있다.
제 3 선택 제어신호(SELA3)는 출력 제어신호들(POUT_EV<0:7>) 중에서 적어도 하나 또는 출력 제어신호들(POUT_OD<0:7>) 중에서 적어도 하나에 따라 생성할 수 있다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 래치 회로(501)는 복수의 파이프 래치(520a, 520b) 및 출력 선택부(601)를 포함할 수 있다.
복수의 파이프 래치(520a, 520b)는 입/출력 신호 라인들(GIO_EV<0>/GIO_OD<0> ~ GIO_EV<4>/GIO_OD<4>)을 통해 전송되는 데이터를 입력 제어신호들(PIN_EV<0:7>, PIN_OD<0:7>)에 따라 저장할 수 있다.
복수의 파이프 래치(520a, 520b)는 저장된 데이터를 정해진 타이밍에 맞도록 활성화되는 출력 제어신호들(POUT_EV<0:7>, POUT_OD<0:7>)에 따라 출력할 수 있다.
복수의 파이프 래치(520a, 520b)는 각각 복수의 래치(521)를 포함할 수 있다.
복수의 래치(521)는 입/출력 신호 라인들(GIO_EV<0:4>, GIO_OD<0:4>) 중에서 동일한 순번의 입/출력 신호 라인과 연결되는 래치들을 입/출력 제어신호들(PIN_EV<0:7>, PIN_OD<0:7>, POUT_EV<0:7>, POUT_OD<0:7>)의 제 1 순번(<0:3>/<4:7>)에 따라 분산 배치하고, 제 2 순번(이븐/오드)에 따라 구분하여 배치한 것이다.
분산 및 구분 배치된 래치들(521) 중에서 제 1 순번(<0:3>/<4:7>)과 제 2 순번(이븐/오드)이 일치하는 래치들이 파이프 래치(520a, 520b)를 구성할 수 있으며, 이를 도 7을 참조하여 상세히 설명하기로 한다.
도 7에 도시된 바와 같이, 복수의 파이프 래치(520a)와 복수의 파이프 래치(520b)는 입/출력 신호 라인들(GIO_EV<0:4>, GIO_OD<0:4>) 중에서 이븐 입/출력 신호 라인들(GIO_EV<0:4>)과 오드 입/출력 신호 라인들(GIO_OD<0:4>) 각각의 데이터를 독립적으로 처리하도록 구분될 수 있다.
파이프 래치(520a)의 래치들(521)은 A1 ~ E1으로 구분할 수 있고, 도시되어 있지는 않으나, 파이프 래치(520a) 우측의 파이프 래치의 래치들은 A2 ~ E2로 구분할 수 있으며, 이런 방식으로 최우측의 파이프 래치(520b)는 A16 ~ E16로 구분할 수 있다.
각 파이프 래치에서 동일한 알파벳이 부여된 래치들(521)은 입/출력 신호 라인들(GIO_EV<0>/GIO_OD<0> ~ GIO_EV<4>/GIO_OD<4>) 중에서 동일 순번의 입/출력 신호 라인들과 연결될 수 있고, 서로 다른 알파벳이 부여된 래치들(521)은 입/출력 신호 라인들(GIO_EV<0>/GIO_OD<0> ~ GIO_EV<4>/GIO_OD<4>) 중에서 서로 다른 순번의 입/출력 신호 라인들과 연결될 수 있다.
예를 들어, 래치들 A1 ~ A8에는 입/출력 신호 라인(GIO_EV<0>)이 연결될 수 있고, 래치들 A9 ~ A16에는 입/출력 신호 라인(GIO_OD<0>)이 연결될 수 있다.
한편, 래치들 E1 ~ E8에는 입/출력 신호 라인(GIO_EV<4>)이 연결될 수 있고, 래치들 E9 ~ E16에는 입/출력 신호 라인(GIO_OD<4>)이 연결될 수 있다.
파이프 래치(520a)의 래치들 A1 ~ E1에는 제 1 순번(<0:3>/<4:7>)과 제 2 순번(이븐/오드)이 일치하는 이븐 입/출력 제어신호들(PIN_EV<0>, POUT_EV<0>)이 입력될 수 있다.
파이프 래치(520b)의 래치들 A16 ~ E16에는 제 1 순번(<0:3>/<4:7>)과 제 2 순번(이븐/오드)이 일치하는 오드 입/출력 제어신호들(PIN_OD<7>, POUT_OD<7>)이 입력될 수 있다.
상술한 바와 같이, 동일한 순번의 입/출력 신호 라인과 연결되는 래치들을 입/출력 제어신호들(PIN_EV<0:7>, PIN_OD<0:7>, POUT_EV<0:7>, POUT_OD<0:7>)의 제 1 순번(<0:3>/<4:7>)에 따라 분산 및 제 2 순번(이븐/오드)에 따라 구분 배치하고, 분산 및 구분 배치된 래치들(521) 중에서 제 1 순번(<0:3>/<4:7>)과 제 2 순번(이븐/오드)이 일치하는 래치들(521)을 그룹핑하여 파이프 래치(520a, 520b)를 구성할 수 있다.
다시, 도 6을 참조하면, 출력 선택부(601)는 복수의 파이프 래치(520a, 520b)에서 출력되는 데이터를 선택 제어신호들(SELB1 - SELB3)에 따라 선택하여 출력 신호(OUT)를 생성할 수 있다.
출력 선택부(601)는 복수의 파이프 래치(520a, 520b)에서 출력되는 데이터를 출력 제어신호들(POUT_EV<0:7>, POUT_OD<0:7>)의 순번(<0:3>/<4:7>)에 따라 1차 다중화하여 출력하고, 1차 다중화된 데이터를 입/출력 신호 라인들(GIO_EV<0>/GIO_OD<0> ~ GIO_EV<4>/GIO_OD<4>)의 순번(이븐/오드)에 따라 2차 다중화하여 출력할 수 있다.
이때 도 6의 출력 선택부(601)는 복수의 파이프 래치(520a, 520b)의 래치들(521) 중에서 동일 순번의 입/출력 신호 라인들(GIO_EV<0>, GIO_OD<0>)와 연결된 래치들(A1 ~ A16)의 출력 데이터를 처리하기 위한 구성만을 도시한 것으로서, 나머지 래치들(B1 ~ B16, C1 ~ C16 ~ E1 ~ E16)의 출력 데이터를 처리하기 위한 구성이 출력 선택부(601)와 동일하게 구성될 수 있다.
출력 선택부(601)는 제 1 다중화부(611) 내지 제 3 다중화부(631)를 포함할 수 있다.
제 1 다중화부(611)는 이븐 출력 제어신호들(POUT_EV<0:3>)에 따라 데이터가 출력되는 래치들(A1 ~ A4)의 출력 데이터와 이븐 출력 제어신호들(POUT_EV<4:7>)에 따라 데이터가 출력되는 래치들(A5 - A8)의 출력 데이터 중에서 하나를 제 1 선택 제어신호(SELB1)에 따라 선택하여 출력할 수 있다.
제 2 다중화부(621)는 오드 출력 제어신호들(POUT_OD<0:3>)에 따라 데이터가 출력되는 래치들(A9 ~ A12)의 출력 데이터와 오드 출력 제어신호들(POUT_OD<4:7>)에 따라 데이터가 출력되는 래치들(A13 ~ A16)의 출력 데이터 중에서 하나를 제 2 선택 제어신호(SELB2)에 따라 선택하여 출력할 수 있다.
제 3 다중화부(631)는 제 1 다중화부(611)의 출력 신호와 제 2 다중화부(621)의 출력 신호 중에서 하나를 제 3 선택 제어신호(SELB3)에 따라 선택하여 출력 신호(OUT)를 생성할 수 있다.
제 1 내지 제 3 선택 제어신호(SELB1 - SELB3)는 출력 제어신호들(POUT_EV<0:7>, POUT_OD<0:7>)을 기준으로 생성될 수 있다.
예를 들어, 제 1 선택 제어신호(SELB1)는 이븐 출력 제어신호들(POUT_EV<0:7>) 중에서 적어도 하나 예를 들어, POUT_EV<0:3> 또는 POUT_EV<4:7>을 이용하여 생성할 수 있다.
제 2 선택 제어신호(SELB2)는 오드 출력 제어신호들(POUT_OD<0:7>) 중에서 적어도 예를 들어, POUT_OD<0:3> 또는 POUT_OD<4:7>을 이용하여 생성할 수 있다.
제 3 선택 제어신호(SELB3)는 출력 제어신호들(POUT_EV<0:7>) 중에서 적어도 하나 또는 출력 제어신호들(POUT_OD<0:7>) 중에서 적어도 하나에 따라 생성할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (16)
- 입/출력 제어신호들에 따라 입/출력 신호 라인들을 통해 전송되는 데이터를 저장 및 출력하도록 구성된 복수의 래치를 포함하고,
상기 복수의 래치 중에서 동일 순번의 입/출력 신호 라인과 연결되는 래치들이 상기 입/출력 제어신호들의 순번 별로 분산 배치되며,
분산 배치된 래치들 중에서 동일 순번의 입/출력 제어신호들을 입력받는 래치들로서 복수의 파이프 래치가 구성되는 래치 회로. - 제 1 항에 있어서,
상기 복수의 파이프 래치를 구성하는 래치들은 상기 입/출력 신호 라인들 중에서 서로 다른 순번의 입/출력 신호 라인들이 연결되는 래치 회로. - 제 1 항에 있어서,
상기 복수의 파이프 래치에서 출력되는 데이터를 상기 입/출력 제어신호들 중에서 출력 제어신호들의 제 1 순번에 따라 1차 다중화하여 출력하고, 1차 다중화된 데이터를 상기 출력 제어신호들의 제 2 순번에 따라 2차 다중화하여 출력하도록 구성된 출력 선택부를 더 포함하는 래치 회로. - 제 3 항에 있어서,
상기 출력 선택부는
이븐 출력 제어신호들 중에서 일부에 따라 데이터가 출력되는 래치들의 출력 데이터와 상기 이븐 출력 제어신호들 중에서 나머지에 따라 데이터가 출력되는 래치들의 출력 데이터 중에서 하나를 제 1 선택 제어신호에 따라 선택하여 출력하도록 구성된 제 1 다중화부,
오드 출력 제어신호들 중에서 일부에 따라 데이터가 출력되는 래치들의 출력 데이터와 상기 오드 출력 제어신호들 중에서 나머지에 따라 데이터가 출력되는 래치들의 출력 데이터 중에서 하나를 제 2 선택 제어신호에 따라 선택하여 출력하도록 구성된 제 2 다중화부, 및
상기 제 1 다중화부의 출력 신호와 상기 제 2 다중화부의 출력 신호 중에서 하나를 제 3 선택 제어신호에 따라 선택하여 출력 신호를 생성하도록 구성된 제 3 다중화부를 포함하는 래치 회로. - 입/출력 제어신호들에 따라 입/출력 신호 라인들을 통해 전송되는 데이터를 저장 및 출력하도록 구성된 복수의 래치를 포함하고,
상기 복수의 래치 중에서 동일한 순번의 입/출력 신호 라인과 연결되는 래치들이 상기 입/출력 제어신호들의 제 1 순번에 따라 분산 및 상기 입/출력 제어신호들의 제 2 순번에 따라 구분하여 배치되며,
분산 배치된 래치들 중에서 동일 순번의 입/출력 제어신호들을 입력받는 래치들로서 복수의 파이프 래치가 구성되는 래치 회로. - 제 5 항에 있어서,
상기 복수의 파이프 래치를 구성하는 래치들은 상기 입/출력 신호 라인들 중에서 서로 다른 순번의 입/출력 신호 라인들이 연결되는 래치 회로. - 제 5 항에 있어서,
상기 복수의 파이프 래치에서 출력되는 데이터를 상기 입/출력 제어신호들 중에서 출력 제어신호들의 순번에 따라 1차 다중화하여 출력하고, 1차 다중화된 데이터를 상기 입/출력 신호 라인들의 순번에 따라 2차 다중화하여 출력하도록 구성된 출력 선택부를 더 포함하는 래치 회로. - 제 7 항에 있어서,
상기 출력 선택부는
이븐 출력 제어신호들 중에서 일부에 따라 데이터가 출력되는 래치들의 출력 데이터와 상기 이븐 출력 제어신호들 중에서 나머지에 따라 데이터가 출력되는 래치들의 출력 데이터 중에서 하나를 제 1 선택 제어신호에 따라 선택하여 출력하도록 구성된 제 1 다중화부,
오드 출력 제어신호들 중에서 일부에 따라 데이터가 출력되는 래치들의 출력 데이터와 상기 오드 출력 제어신호들 중에서 나머지에 따라 데이터가 출력되는 래치들의 출력 데이터 중에서 하나를 제 2 선택 제어신호에 따라 선택하여 출력하도록 구성된 제 2 다중화부, 및
상기 제 1 다중화부의 출력 신호와 상기 제 2 다중화부의 출력 신호 중에서 하나를 제 3 선택 제어신호에 따라 선택하여 출력 신호를 생성하도록 구성된 제 3 다중화부를 포함하는 래치 회로. - 복수의 메모리 칩이 적층된 반도체 메모리를 포함하고,
상기 반도체 메모리 중에서 적어도 하나는 복수의 관통 전극이 배치된 관통 전극 영역, 및
상기 관통 전극 영역에 배치된 래치 회로를 포함하며,
상기 래치 회로는 입/출력 제어신호들에 따라 입/출력 신호 라인들을 통해 전송되는 데이터를 저장 및 출력하도록 구성된 복수의 래치 중에서 동일 순번의 입/출력 신호 라인과 연결되는 래치들이 상기 입/출력 제어신호들의 순번 별로 분산 배치되는 반도체 장치. - 제 9 항에 있어서,
상기 래치 회로는
동일 순번의 입/출력 신호 라인과 연결되는 래치들 중에서 동일 순번의 입/출력 제어신호들을 입력받는 래치들로서 복수의 파이프 래치가 구성되는 반도체 장치. - 제 10 항에 있어서,
상기 복수의 파이프 래치를 구성하는 래치들은 상기 입/출력 신호 라인들 중에서 서로 다른 순번의 입/출력 신호 라인들이 연결되는 반도체 장치. - 제 9 항에 있어서,
상기 래치 회로는
상기 복수의 파이프 래치에서 출력되는 데이터를 상기 입/출력 제어신호들 중에서 출력 제어신호들의 제 1 순번에 따라 1차 다중화하여 출력하고, 1차 다중화된 데이터를 상기 출력 제어신호들의 제 2 순번에 따라 2차 다중화하여 출력하도록 구성된 출력 선택부를 더 포함하는 반도체 장치. - 제 12 항에 있어서,
상기 출력 선택부는
이븐 출력 제어신호들 중에서 일부에 따라 데이터가 출력되는 래치들의 출력 데이터와 상기 이븐 출력 제어신호들 중에서 나머지에 따라 데이터가 출력되는 래치들의 출력 데이터 중에서 하나를 제 1 선택 제어신호에 따라 선택하여 출력하도록 구성된 제 1 다중화부,
오드 출력 제어신호들 중에서 일부에 따라 데이터가 출력되는 래치들의 출력 데이터와 상기 오드 출력 제어신호들 중에서 나머지에 따라 데이터가 출력되는 래치들의 출력 데이터 중에서 하나를 제 2 선택 제어신호에 따라 선택하여 출력하도록 구성된 제 2 다중화부, 및
상기 제 1 다중화부의 출력 신호와 상기 제 2 다중화부의 출력 신호 중에서 하나를 제 3 선택 제어신호에 따라 선택하여 출력 신호를 생성하도록 구성된 제 3 다중화부를 포함하는 반도체 장치. - 제 9 항에 있어서,
상기 래치 회로는
상기 복수의 래치 중에서 동일한 순번의 입/출력 신호 라인과 연결되는 래치들이 상기 입/출력 제어신호들의 제 1 순번에 따라 분산 및 상기 입/출력 제어신호들의 제 2 순번에 따라 구분하여 배치되며,
분산 배치된 래치들 중에서 동일 순번의 입/출력 제어신호들을 입력받는 래치들로서 복수의 파이프 래치가 구성되는 반도체 장치. - 제 9 항에 있어서,
상기 복수의 파이프 래치에서 출력되는 데이터를 상기 입/출력 제어신호들 중에서 출력 제어신호들의 순번에 따라 1차 다중화하여 출력하고, 1차 다중화된 데이터를 상기 입/출력 신호 라인들의 순번에 따라 2차 다중화하여 출력하도록 구성된 출력 선택부를 더 포함하는 반도체 장치. - 제 15 항에 있어서,
상기 출력 선택부는
이븐 출력 제어신호들 중에서 일부에 따라 데이터가 출력되는 래치들의 출력 데이터와 상기 이븐 출력 제어신호들 중에서 나머지에 따라 데이터가 출력되는 래치들의 출력 데이터 중에서 하나를 제 1 선택 제어신호에 따라 선택하여 출력하도록 구성된 제 1 다중화부,
오드 출력 제어신호들 중에서 일부에 따라 데이터가 출력되는 래치들의 출력 데이터와 상기 오드 출력 제어신호들 중에서 나머지에 따라 데이터가 출력되는 래치들의 출력 데이터 중에서 하나를 제 2 선택 제어신호에 따라 선택하여 출력하도록 구성된 제 2 다중화부, 및
상기 제 1 다중화부의 출력 신호와 상기 제 2 다중화부의 출력 신호 중에서 하나를 제 3 선택 제어신호에 따라 선택하여 출력 신호를 생성하도록 구성된 제 3 다중화부를 포함하는 반도체 장치.
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