KR20110028506A - 다단형 기판의 제조 방법 - Google Patents

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KR20110028506A
KR20110028506A KR1020117000840A KR20117000840A KR20110028506A KR 20110028506 A KR20110028506 A KR 20110028506A KR 1020117000840 A KR1020117000840 A KR 1020117000840A KR 20117000840 A KR20117000840 A KR 20117000840A KR 20110028506 A KR20110028506 A KR 20110028506A
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가부시키가이샤 알박
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Abstract

기판의 주면 상에, 각각이 이종 재료로 이루어지고, 또한 각각의 박리 수단이 상이한 복수의 마스크를 겹쳐 형성하고, 복수의 마스크 각각의 형상을 반영하여, 순차적으로 플라즈마를 사용하는 드라이 에칭을 실시함으로써 단차 가공을 실시하여, 복수의 단차를 갖는 다단형 기판을 얻는다.

Description

다단형 기판의 제조 방법{METHOD FOR MANUFACTURING MULTISTEP SUBSTRATE}
본 발명은, 다단형 기판의 제조 방법에 관한 것이다.
반도체 디바이스나, 마이크로 머신 및 MEMS 디바이스의 제조 방법에서는, 리소그래피 기술에 의한 패터닝 기술, 진공 증착법이나 스퍼터링법과 같은 물리 기상 성장법 및 화학 기상 성장법 등의 성막 기술, 웨트 에칭 및 드라이 에칭의 에칭 기술, 나아가서는, 기판끼리의 첩합 (貼合) 기술 등을 조합함으로써 여러 가지 3 차원 구조를 형성하고 있다.
종래부터, 기판을 에칭함으로써, 예를 들어 홈 가공, 박막의 중공 구조, 만곡 바 구조와 같은 구조를 미세 가공에 의해 형성하는 것이 실시되고 있다. 이와 같은 미세 가공에 의해 전기적 및 기계적인 특장 (特長) 을 살린 여러 가지 기능을 갖는 디바이스의 개발이 이루어지고 있다. 또한 최근에는, 에칭에 의해 형성한 미소한 영역을 이용하여, 미소 화학 분석이나 화학 반응이나 생물적 반응을 고집적화한 디바이스 내에서 실시하는 μ-TAS (Total Analysis Systems) 나 Lab-on-a-chip (Laboratory on a chip) 이라고 하는 시스템이 개발되어 실용화되고 있다.
에칭은 가공되는 기판과 용액의 화학 반응을 이용한 웨트 에칭과, 주로 진공 중에서 반응성의 기체나 이온 및 라디칼을 충돌시킴으로써 기판을 가공하는 드라이 에칭으로 분류된다. 또한 드라이 에칭에는, 반응성 기체에 노출함으로써 기판을 에칭하는 반응성 가스 에칭과, 플라즈마에 의해 기체를 이온화 내지는 라디칼화하여 기판을 에칭하는 플라즈마 에칭이 있다. 가공되는 기판의 재료와, 가공되는 형상에 따라 이들의 방법은 구분하여 사용되고 있다.
종래부터, 드라이 에칭에 있어서는, 규소, 산화규소, 질화규소 등의 각종 기판을 사용하여 할로겐계 가스 등을 에칭 가스로서 사용하고 있고, 특히 규소 기판의 경우, SF6, CF4 등의 불소계 가스, Cl2, CCl4 등의 염소계 가스, 불소 염소계 가스를 에칭 가스로서 사용하고 있다. 그러나, 드라이 에칭에서는, 에칭된 측벽이 수직 형상을 유지할 수 없다는 문제가 있다.
그 때문에, 예를 들어 규소 기판을 드라이 에칭할 때에 측벽의 수직 형상을 유지하기 위해서, 에칭 가스로서 CxFy 가스를 사용하고, 측벽 보호를 위한 탄화불소막의 형성을 반복하면서 에칭하는 수법이 제안되어 있다 (예를 들어, 특허문헌 1 참조).
또, 산화규소 기판 및 질화규소 기판을 드라이 에칭하는 경우, 에칭 가스로서 CHF3 등의 가스나, CF4 와 H2 의 혼합 가스, CxFy ((y/x)＜4) (예를 들어, C2F6 등) 와 같은 가스를 사용하는 것이 제안되어 있다 (예를 들어, 특허문헌 2 참조).
상기한 바와 같은 드라이 에칭 수법에 있어서는, 마스크의 재질이나 형상이 가공 형상에 크게 기여하므로, 가공 형상을 소정의 형상으로 유지하기 위해서는, 마스크의 재질과 형상을 적절히 선택하는 것이 필요하다.
또한, 차광막으로 이루어지는 마스크와 네거티브형 레지스트로 이루어지는 마스크를 겹쳐 사용하고, 또한, 패터닝된 측과 반대측으로부터 전체면 노광한 후에, 막면측을 노광하도록 한 다단 에칭형 기판의 제조 방법이 제안되어 있다 (예를 들어, 특허문헌 3 참조). 이 경우, 각 단차의 에칭에 있어서 기판측으로부터의 전체면 노광 공정이 필요하여 공정 수가 많은 데다가 반드시 고정밀도로 간편하게 기판에 대하여 단차 가공을 실시할 수 없다.
일본 공표특허공보 평7-503815호 (청구범위) 일본 공개특허공보 2005-298283호 (특허청구범위) 일본 공개특허공보 평9-54420호 (특허청구범위)
최근의 반도체 디바이스의 고집적화 및 복잡화에 수반하여, 그 가공 공정도 보다 고도화, 복잡화되고 있다. 특히, MEMS 디바이스와 같은 3 차원적인 구조를 갖는 가공에 있어서는, 마스크 패터닝과 에칭을 반복하는 공정을 많이 볼 수 있다.
복잡한 단차를 갖는 홈 가공을 하는 경우, 예를 들어, 도 1 에 나타내는 바와 같은 공정을 실시할 필요가 있다. 도 1 은 본 발명자들이 예비 실험으로서 실시한 산화규소 기판을 가공한 예를 모식적으로 나타내고 있다.
먼저, 기판 (101) 상에 진공 증착 혹은 스퍼터링법에 의해 Cr 막을 형성하고, 포토리소그래피법을 사용하여 Cr 막을 패터닝하여 제 1 마스크 (102) 를 형성한다 (도 1(a) 및 도 1(b)). 이 기판에 대하여 C3F8 가스를 사용하여 드라이 에칭을 실시하고, 제 1 마스크 (102) 의 두께보다 충분히 깊은 제 1 홈 (103) 을 형성한다 (도 1(c)). 이어서, 제 1 마스크 (102) 를 Cr 막용 박리액에 의해 박리한다 (도 1(d)). 이렇게 하여 얻어진 기판 상에, 상기 방법과 동일하게 하여 Cr 막의 형성 및 패터닝을 실시하여, 제 1 홈 (103) 의 바닥면의 일부를 포함하여 기판 표면을 덮는 제 2 마스크 (104) 를 형성한다 (도 1(e)). 그리고, 드라이 에칭을 실시하여 제 2 마스크 (104) 에 의해 덮여 있지 않은 제 1 홈 (103) 부분을 파나가 제 2 홈 (105) 을 형성한다 (도 1(f)). 그 후, 제 2 마스크 (104) 를 Cr 막용 박리액에 의해 박리한다 (도 1(g)). 이와 같이 하여 마스크의 형성과 드라이 에칭의 프로세스를 2 회 반복함으로써 2 개의 단차를 갖는 홈 가공을 실시할 수 있다. 이 프로세스에 의하면, 도 1(e) 에 나타내는 바와 같이, 제 2 마스크 (104) 는, 제 1 홈 (103) 의 측벽의 하방 부분으로 감에 따라 막두께가 얇아짐과 함께, 이 홈의 바닥면 부분에 형성되는 제 2 마스크의 막두께도 측벽과 바닥면이 만나는 부분으로 감에 따라 막두께가 얇아져 그 교차된 부분의 막두께는 보다 얇아져 (도면 중 안의 A 부분), 전체에 걸쳐서 균일한 두께를 갖는 제 2 마스크 (104) 로 하는 것이 곤란해진다. 그 때문에, 도 1(f) 에 나타내는 바와 같이, 2 번째 에칭으로 제 2 마스크 (104) 에 의해 덮인 부분 중 막두께가 얇은 A 부분도 에칭되어, 이른바 「캐비티」 (도면 중의 B 부분) 가 형성되는 문제가 있다는 것을 알 수 있었다.
또, 상기 프로세스의 경우, 제 2 마스크 (104) 를 형성하기 위해서, 포토레지스트를 스핀 코트에 의해 도포하고, 패터닝할 때에, 제 1 홈 (103) 의 깊이나 폭의 형상에 따라서는, 스핀 코트에 의해 기판 전체면에 걸쳐서 균일하게 코팅할 수 없거나, 포토레지스트가 홈의 바닥면부나 측면부, 특히 구석부를 완전히 덮을 수 없는 등의 문제가 발생하여 가공 조건이 한정된다는 문제가 있다. 즉, 상기 예와 같이 Cr 막을 마스크로 하고 있는 경우에는, 제 1 홈 (103) 의 단차부나 그 측벽에 대하여, 제 2 마스크로 하기 위한 Cr 막 및 리소그래피법을 사용하여 제 2 Cr 마스크를 패터닝하기 위한 포토레지스트에 의해 충분히 덮을 수 없어 제 2 마스크에 결함부가 발생하고, 그 결함부가 딥 에칭되어 목적하는 형상이 얻어지지 않는다는 문제가 있다. 이것은, 포토레지스트를 마스크로 하는 경우에도 마찬가지이다. 나아가서는, 제 1 홈 가공부와 제 2 마스크 (홈 가공부) 가 접하는 구조인 경우, 그 얼라이먼트 정밀도가 충분하지 않아, 결과적으로 원하는 구조가 얻어지지 않는다는 문제가 있다.
본 발명의 과제는, 상기 서술한 종래 기술 및 예비 실험의 문제점을 해결하는 것에 있으며, 기판 상에 복수 층의 마스크를 형성한 후, 이 마스크의 수에 대응하는 복수회의 드라이 에칭 공정을 실시하고, 고정밀도로 간편하게 기판에 대하여 단차 가공을 실시하여 다단형 기판을 제조하는 방법을 제공하는 것에 있다.
본 발명자들은, 기판 상에 각각이 이종 (異種) 재료로 이루어지는 복수 종의 마스크를 형성한 후에, 마스크마다 드라이 에칭, 즉 다단계 에칭을 실시함으로써 복수의 단차를 갖는 홈 가공이 가능해져 상기 과제를 해결할 수 있는 것을 알아내어, 본 발명을 완성하기에 이르렀다.
본 발명의 다단형 기판의 제조 방법은, 플라즈마를 사용하는 드라이 에칭에 의해 기판을 가공하여, 복수의 단차를 갖는 다단형 기판을 제조하는 방법으로서, 그 기판의 주면 상에, 각각이 이종 재료로 이루어지고, 또한 각각의 박리 수단이 상이한 복수의 마스크를 겹쳐 형성하고, 그 복수의 마스크 각각의 형상을 반영하여 순차적으로 드라이 에칭을 실시함으로써 단차 가공을 실시하여, 복수의 단차를 갖는 다단형 기판을 제조하는 것을 특징으로 한다.
각각이 이종 재료로 이루어지는 복수의 마스크를 겹쳐 형성한 후에, 이 복수의 마스크 각각의 형상을 반영하는 드라이 에칭을 순차적으로 실시함으로써, 고정밀도로 간편하게 기판에 대하여 단차 가공을 실시할 수 있다. 또, 각각의 마스크의 박리 수단이 상이한 복수의 마스크를 겹쳐 형성하기 때문에, 하층의 마스크에 영향을 주는 일도 없고, 각각의 마스크의 박리를 실시할 수 있다.
상기 복수의 마스크 각각이, (1) 페놀 수지, 에폭시 수지, 아크릴 수지, 메타크릴 수지, 폴리이미드, 및 폴리우레아에서 선택된 감광성이 아닌 유기 고분자 재료, (2) 페놀 수지, 에폭시 수지, 아크릴 수지, 메타크릴 수지, 폴리이미드, 및 폴리우레아에서 선택된 유기 고분자 재료를 주성분으로 하는 감광성을 갖는 포토레지스트, (3) Cr, Ti, Pt, Au, Ag, Al, Ni, Cu, Fe, Zr 및 Ta 에서 선택된 금속, 이들 금속의 적어도 2 종의 합금, 그리고 이들 금속의 산화물 및 질화물에서 선택된 재료, 또는 (4) 반도체막 재료, 상기 반도체막 재료의 산화물 및 질화물, 상기 반도체막 재료와 텅스텐 또는 몰리브덴과의 합금, 그리고 SiON 에서 선택된 재료로 구성되어 있는 것이 바람직하다.
상기 마스크 중 하나가, 수지로 이루어지는 것이 바람직하다. 본 발명에 있어서 수지란, 유기 고분자 재료로 구성되는 것이면 특별히 한정되지 않으며, 바람직하게는 상기 수지이다. 포토리소그래피에 의해 패터닝이 가능한 감광성 수지, 요컨대 포토레지스트이면 마스크 형성 공정이 적어 보다 바람직하다. 포토레지스트의 주성분으로는, 상기한 바와 같은 일반적으로 입수 가능한 페놀 수지 (노볼락 수지 등), 폴리이미드, 폴리우레아, 에폭시 수지, 아크릴 수지, 메타크릴 수지 등을 들 수 있다. 또, 포토레지스트가 아닌 수지의 경우, 예를 들어, 후술하는 방법으로 이 수지 재료로 이루어지는 마스크를 형성할 수 있다.
상기 마스크 중 하나는, Cr 막 또는 알루미늄막인 것이 바람직하다. Cr 은 다른 물질과 화합물을 형성하기 쉽고, 일반적으로 밀착층으로서 사용되도록 여러 가지 재질에 직접 안정적인 막을 형성할 수 있고, 나아가서는 그 패터닝도 리프트 오프법, 웨트 에칭법, 드라이 에칭법과 같은 종래의 수단을 사용함으로써 가능해지기 때문이다.
상기 기판의 가공면이 규소인 경우, 그 마스크 중 하나가 산화규소 또는 질화규소막으로 이루어지는 것이 바람직하다. 이 산화규소 또는 질화규소막은 증착법이나 스퍼터링법과 같은 물리 기상 성장법, 화학 기상 성장법, 스핀 코트법에 의해 형성시킬 수 있다.
또, 상기 기판의 가공면이 산화규소 (예를 들어, 수정이나 열산화막 등), 질화규소 또는 SiON 인 경우는, 상기 마스크 중 하나가 규소막인 것이 바람직하다. 규소막은 증착법이나 스퍼터링법과 같은 물리 기상 성장법, 화학 기상 성장법, 스핀 코트법 등의 수단에 의해 성막할 수 있다.
본 발명의 다단형 기판의 제조 방법은, 플라즈마를 사용하는 드라이 에칭에 의해 표면이 규소로 이루어지는 기판을 가공하여, 복수의 단차를 갖는 다단형 기판을 제조하는 방법으로서, 그 기판의 주면 상에, 각각이 이종 재료로 이루어지고, 각각의 박리 수단이 상이한 복수의 마스크로서, 그 복수의 마스크 중 하나가 화학 기상 성장법에 의해 형성된 산화규소막 또는 질화규소막으로 이루어져 있는 복수의 마스크를 겹쳐 형성하고, 그 복수의 마스크 각각의 형상을 반영하여 순차적으로 드라이 에칭을 실시함으로써 단차 가공을 실시하여, 복수의 단차를 갖는 다단형 기판을 제조하는 것이 바람직하다. 이 경우의 마스크 중 하나가, 수지로 이루어지는 것이 바람직하다.
본 발명의 다단형 기판의 제조 방법은 또, 플라즈마를 사용하는 드라이 에칭에 의해 산화규소 기판 또는 질화규소 기판을 가공하여, 복수의 단차를 갖는 다단형 기판을 제조하는 방법으로서, 그 산화규소 기판 또는 질화규소 기판의 주면 상에, 각각이 이종 재료로 이루어지고, 각각의 박리 수단이 상이한 복수의 마스크로서, 그 복수의 마스크 중 하나가 스퍼터링법 또는 증착법에 의해 형성된 규소막으로 이루어져 있는 복수의 마스크를 겹쳐 형성하고, 그 복수의 마스크 각각의 형상을 반영하여 순차적으로 드라이 에칭을 실시함으로써 단차 가공을 실시하여, 복수의 단차를 갖는 다단형 기판을 제조하는 것이 바람직하다. 이 경우의 마스크 중 하나가, 수지로 이루어지는 것이 바람직하다.
본 발명에 의하면, 기판에 대하여 고정밀도로 간편하게 복수의 단차 가공을 실시하여, 다단형 기판을 제조할 수 있다는 효과를 발휘한다.
도 1 은 단차를 갖는 다단형 기판을 제조하는 예비 실험의 방법을 나타내는 모식적 공정도이다.
도 2 는 본 발명에 따라 복수의 단차를 갖는 다단형 기판을 제조하는 방법을 나타내는 모식적 공정도이다.
도 3 은 실시예 1 에 따라 얻어진 2 개의 단차를 갖는 다단형 기판의 가공 형상을 모식적으로 나타내는 것으로서, (a) 는 가공된 기판의 상면도, (b) 는 가공된 기판의 단면도이다.
도 4 는 실시예 1 에 따라 2 개의 단차를 갖는 다단형 기판을 제조하는 방법을 나타내는 모식적 공정도이다.
도 5 는 실시예 1 에 따라 얻어진 규소 기판의 단면의 전자 현미경 사진이다.
도 6 은 실시예 2 에 따라 얻어진 3 개의 단차를 갖는 다단형 기판을 제조하는 방법을 나타내는 모식적 공정도이다.
도 7 은 실시예 3 에 따라 얻어진 3 개의 단차를 갖는 다단형 기판을 제조하는 방법을 나타내는 모식적 공정도이다.
발명을 실시하기 위한 형태
본 발명에 관련된 다단형 기판의 제조 방법의 실시형태에 의하면, 기판의 주면 상에 드라이 에칭하지 않는 영역을 보호하기 위한 마스크를 복수 층 형성한 후에, 각각의 마스크의 형상을 반영하도록 드라이 에칭을 실시한다. 이 경우, 각각의 마스크가 이종 재료로 이루어지고, 또한 각각의 마스크의 박리 수단이 모두 상이한 복수 종의 마스크를 기판 상에 겹쳐 형성하고, 각각의 마스크의 형상을 반영하도록 플라즈마를 사용하는 드라이 에칭을 순차적으로 실시함으로써 미세한 홈 가공을 하기 때문에, 미세한 복수의 단차를 갖는 다단형 기판을 제조하기 위한 홈 가공을 고정밀도로 간편하게 실시할 수 있다.
본 발명에 따라 가공하는 기판으로는, 드라이 에칭할 수 있는 기판이면 특별히 제한없이 사용할 수 있다. 예를 들어, 규소, 산화규소, 질화규소, 사파이어, 유리, 석영, 탄탈산리튬, 니오브산리튬, 탄화규소, 갈륨비소, 및 질화갈륨 등에서 선택된 기판, 그리고 이들 재료의 적층물로 이루어지는 적층 기판을 사용할 수 있다. 적층 기판의 경우, 본 발명의 방법에 의해 에칭하지 않는 층의 재료에는 제한은 없다. 또, 광 반도체인 반도체 광 증폭기 (SOA) 를 실장하기 위한 실장대인 도파로 기판 (PLC) 등도 사용할 수 있다. 또한, 기판 표면에, 마스크의 박리 수단에 의해 데미지를 받지 않는 재료의 막이 형성되어 있는 기판이어도 동일하게 사용할 수 있다.
기판의 형상으로는, 복수의 단차를 가공할 수 있는 것이면 특별히 제한은 없어, 평탄한 표면을 갖는 것이어도 되고, 볼록 형상 및/또는 오목 형상의 구 형상 표면을 갖는 것이어도 된다.
본 발명에 의하면, 상기한 바와 같이 복수 종의 마스크를 기판의 주면 상에 적층하여 형성한 후에 드라이 에칭함으로써 고정밀도로 간편하게 다단계의 홈 가공을 할 수 있게 된다.
이 마스크 재료는, 가공하는 기판의 종류에 따라 적절히 선택되고, 사용하는 복수의 마스크 재료는 각 마스크의 박리 수단이 상이하도록 조합하여 사용한다.
마스크 재료로는, 예를 들어, (1) 페놀 수지 (노볼락 수지 등), 에폭시 수지, 아크릴 수지, 메타크릴 수지, 폴리이미드, 폴리우레아 등에서 선택된 감광성이 아닌 유기 고분자 재료, (2) 페놀 수지 (노볼락 수지 등), 에폭시 수지, 아크릴 수지, 메타크릴 수지, 폴리이미드, 폴리우레아 등에서 선택된 유기 고분자 재료를 주성분으로 하는 수지로서 감광성을 갖는 포토레지스트나, 시판품인 OFPR (상품명, 토쿄 오카 공업 주식회사 제조), TMSR-iN (상품명, 토쿄 오카 공업 주식회사 제조), SU-8 (상품명, 카야꾸 마이크로켐 주식회사 제조), ZPN (닛폰 제온 주식회사 제조) 등에서 선택된 포토레지스트, (3) Cr, Ti, Pt, Au, Ag, Al, Ni, Cu, Fe, Zr 및 Ta 등에서 선택된 금속, 이들 금속의 적어도 2 종의 합금, 그리고 이들 금속의 산화물 및 질화물 (예를 들어, Al2O3 및 AlN), (4) 규소 (Si) 등의 반도체막 재료, 이들의 반도체막 재료의 산화물 (예를 들어, SiO2) 및 질화물 (예를 들어, SixNy), 이들 반도체막 재료와 텅스텐이나 몰리브덴 등과의 합금 (WSi, MoSi), 그리고 SiON 등을 사용할 수 있다. 이 중에서는, 사용의 편의성 등을 고려하면, 포토레지스트 및 Cr 이 바람직하다.
또한, 가공 표면의 재료와 동일한 재료를 마스크재로 하면, 마스크를 박리할 때에 기판의 가공면에 데미지를 주기 때문에 바람직하지 않다. 요컨대, 가공 표면이 규소인 경우, 규소는 마스크로서는 적합하지 않다. 마찬가지로, 석영이나 SiO2 가 가공 표면인 경우에 산화규소 (SiO2) 를 마스크로 하는 것은 바람직하지 않다. 또, 마스크의 박리 수단에 의해 가공 표면이 데미지를 받는 조합, 예를 들어 가공 표면이 석영이나 SiO2 인 경우에 SiN 이나 SiON 을 마스크로 하면, 마스크의 박리 수단에 의해 가공 표면이 데미지를 받기 때문에, 마스크 재료로는 부적절하다. 한편으로, 마스크 재료의 박리 수단이 가공 표면 재료에 영향을 주지 않으면 사용할 수 있다. 예를 들어, 가공 표면이 규소인 경우, 산화규소 (SiO2), 질화규소 (SixNy) 혹은 SiON 을 선택할 수 있다. 또, 가공 표면이 산화규소 (SiO2), 질화규소 (SixNy), SiON 등에서는 규소를 마스크로서 사용할 수 있다.
마스크 재료로서 상기 수지에서 선택된 감광성이 아닌 유기 고분자 재료를 사용하는 경우, 이 수지로 이루어지는 마스크는 다음과 같이 하여 제작할 수 있다. 예를 들어, (1) 금속이나 수지로 제작된 목적하는 형상을 따라 구멍이 뚫려 있는 얇은 판이나 막을 기판 상에 두고, 그 위로부터 스프레이 코트나 스핀 코트, 증착 등의 방법으로 마스크 재료의 수지를 부착시키고, 그 후에 얇은 판이나 막을 제거함으로써, 목적으로 하는 패턴을 갖는 마스크를 제작할 수 있다. (2) 미리 기판 상에 패터닝한 포토레지스트 상으로부터 스프레이 코트나 스핀 코트, 증착 등의 방법으로 마스크 재료인 수지를 부착시키고, 그 후에 레지스트를 알칼리계 용액 (예를 들어, 토쿄 오카 공업 주식회사 제조의 레지스트 박리액 105) 등으로 제거함으로써 목적으로 하는 패턴을 갖는 마스크를 제작할 수 있다. (3) 마스크 재료의 수지를 기판 상에 코팅하고, 그 수지막 상에 포토레지스트를 형성하여 이 레지스트를 패터닝하고, 그 후에 O2 애싱 등을 실시하여 수지막을 에칭 가공하고, 마지막으로 포토레지스트를 알칼리계 용액 (예를 들어, 토쿄 오카 공업 주식회사 제조의 레지스트 박리액 105) 등으로 제거함으로써 목적으로 하는 패턴을 갖는 마스크를 제작할 수 있다.
다음으로, 상기한 마스크 재료의 성막 방법과 박리 수단의 관계를 표 1 에 정리하여 나타내는데, 이것은 단순한 예시로서, 본 발명의 목적을 달성할 수 있는 것이면 이들에 제한되지 않는 것은 당연하다.
Figure pct00001
또, 앞에서도 기술했지만, 마스크의 박리 수단에 의해 가공 표면이 데미지를 받는 재료를 마스크로 하는 것은 바람직하지 않다.
표 1 에 예시한 마스크 재료로부터 원하는 마스크 재료를 선택하고, 박리 수단이 상이한 마스크 재료를 적절히 조합하여, 이종 재료로 이루어지는 복수의 마스크를 기판의 주면 상에 겹쳐 형성한 후, 마스크마다 드라이 에칭하면, 각 에칭 후에, 하층의 마스크에 악영향을 미치지 않고, 각각의 마스크 재료에 따른 박리 수단에 의해 마스크의 박리를 할 수 있게 된다. 이 경우, 표 1 에 있어서, 마스크 재료를 그룹으로 나눴지만, 동일한 그룹이든 상이한 그룹이든, 선택하는 마스크 재료의 각각에 대한 박리 수단이 상이한 마스크 재료를 선택하면 된다.
예를 들어, 포토레지스트의 경우, OFPR (상품명, 토쿄 오카 공업 주식회사 제조) 막에서는, 아세톤이나 메틸피롤리돈에 의해 박리가 가능하고, 또 SU-8 (상품명, 카야꾸 마이크로켐 주식회사 제조) 막에서는, 아세톤이나 메틸피롤리돈 등의 유기 용매에 대하여 내성이 있지만, 강산화제의 박리액이나 산소 플라즈마에 의한 애싱에 의해 박리할 수 있다. 이와 같이, 마스크 재료가 동일한 포토레지스트이어도, 박리 수단이 상이한 포토레지스트를 사용함으로써, 하층의 마스크에 악영향을 주지 않고 본 발명을 실시할 수 있다.
이어서, 상기 표 1 에 나타낸 마스크 재료와 박리 수단의 대표적인 조합의 예에 대하여, 2 개의 단차를 갖는 다단계 홈 가공을 실시하는 경우를 예로 들어 표 2 에 정리하여 나타낸다. 표 2 는 기판 표면 상에 마스크 1 (하부 마스크) 및 마스크 2 (상부 마스크) 를 순차적으로 형성하여 홈 가공을 하는 경우에 대하여, 마스크 1 의 재료 및 그 박리 수단과 마스크 2 의 재료 및 그 박리 수단과의 바람직한 관계를 예시한다. 2 개보다 많은 단차를 갖는 다단계 홈 가공을 실시하는 경우에도, 각 마스크 재료와 박리 수단을 상기에 준하여 적절히 조합하여 복수의 마스크를 순차적으로 형성하여 홈 가공하면 된다.
Figure pct00002
본 발명에 의하면, 규소로 이루어지는 표면을 갖는 기판을 단차 가공할 때에는, 복수의 마스크 중 하나가 산화규소 또는 질화규소로 제작되어 있는 것이 바람직하고, 이 경우, 본 발명의 가공법에 의하면, 보다 고정밀도로 간편하게 단차 가공을 실시할 수 있다. 기판 표면이 규소로 이루어져 있으면, 규소 단독으로 이루어지는 기판이어도 되고, 최상층이 규소로 이루어져 있는 첩합 기판이어도 된다. 또, 산화규소 및 질화규소의 성막 수단으로는, 스퍼터링법이나 화학 기상 성장법 (CVD 법) 등을 채용하면 된다.
상기한 기판, 마스크 재료, 성막 방법 및 박리 수단을 사용하여, 본 발명에 따라 에칭에 의해 단차 가공을 실시하여 복수의 단차를 갖는 다단형 기판을 제조하는 방법에 있어서, 2 개의 단차를 갖는 다단계의 홈 가공에 대하여, 도 2(a) ∼ 도 2(g) 에 나타내는 가공 프로세스에 따라 이하에 설명한다.
먼저, 기판 (201) 상에, 표 1 에 나타내는 성막 방법에 의해, 제 1 마스크가 되는 마스크 재료로 이루어지는 막을 형성하고, 포토리소그래피법 등을 사용하여 패터닝하여 제 1 마스크 (202) 를 형성한다 (도 2(a) 및 도 2(b)). 이렇게 하여 얻어진 제 1 마스크 (202) 의 표면을 포함하는 기판 (201) 의 표면 상에, 제 1 마스크 (202) 와 다른 재료로 이루어지고, 또한 박리 수단이 상이한 재료로 제 2 마스크가 되는 막을 형성하고, 패터닝하여 제 1 마스크 (202) 상 및 기판 (201) 의 표면 상의 일부에 제 2 마스크 (203) 를 형성한다 (도 2(c)). 이어서, 얻어진 기판에 대하여 드라이 에칭하여 제 2 마스크 (203) 의 형상을 반영하는 홈 (204) 을 파, 홈 (204) 을 갖는 기판 (201a) 을 얻는다 (도 2(d)). 그 후, 제 2 마스크 (203) 를 박리하여, 제 1 마스크 (202) 및 기판 (201a) 의 표면을 노출시킨다 (도 2(e)). 이 상태에서 드라이 에칭을 실시하여 제 1 마스크 (202) 에 의해 덮여 있지 않은 홈 (204) 부분과 기판 (201a) 의 표면을 파나가 제 1 마스크 (202) 의 형상을 반영하는 홈 (205) 을 형성하여, 홈 (204 및 205) 을 갖는 기판 (201b) 을 얻는다 (도 2(f)). 마지막으로, 제 1 마스크 (202) 를 박리하면, 홈 (204 및 205) 을 접하여 갖는 기판 (201b) 이 얻어져 (도 2(g)), 2 개의 단차를 갖는 다단계의 홈 가공을 고정밀도로 간편하게 실시할 수 있다.
상기한 바와 같이, 본 발명에 의하면, 기판에 형성하는 홈의 가공은 작은 홈가공부터 큰 홈 가공으로 실시되기 때문에, 에칭하는 패턴으로는, 먼저 에칭하는 패턴보다 뒤에 에칭하는 패턴쪽이 커진다.
3 개 이상의 단차를 갖는 다단계의 홈 가공의 경우에 대해서도, 도 2(a) ∼ 도 2(g) 에 나타내는 프로세스에 준하여 복수의 마스크의 형성, 각 드라이 에칭, 각 마스크의 박리를 실시함으로써, 각 마스크의 형상을 반영하는 홈을 파 복수의 단차를 갖는 다단계의 홈 가공을 실시할 수 있다.
상기 방법에 있어서 홈 (204 및 205) 을 형성하는 드라이 에칭 공정에 대하여 이하에 설명한다.
상기한 바와 같이 하여 제 2 마스크 (203) 를 형성한 기판에 대하여, DRIE (딥 반응성 이온 에칭) 법에 의해 드라이 에칭을 실시한다. 먼저, 진공조 내로 반입한 기판을 정전척 상에 재치하여 정전척 상에 밀착시켜 진공조 내의 진공 배기를 실시함과 함께, 기판 하부에 냉각용 불활성 가스를 도입하여 방전시의 기판의 표면이 소정의 온도 (예를 들어, 80 ∼ 100 ℃) 가 되도록 냉각시킨다. 이어서, 보호막 형성용 가스 (예를 들어, C4F8 등의 가스) 를 도입하여 진공조 내가 소정의 압력 (예를 들어, 1 ∼ 10 ㎩, 바람직하게는 2 ㎩) 이 되도록 조정하고, 안테나에 대하여 소정의 전력 (예를 들어, 500 W ∼ 1 ㎾) 을 소정 시간 (예를 들어, 5 ∼ 20 초간, 바람직하게는 15 초간) 인가하여 기판 전체에 보호막을 부착시킨다. 그 후, 반응 가스 (예를 들어, SF6 가스 등) 를 도입하여 진공조 내가 소정의 압력 (예를 들어, 1 ∼ 10 ㎩, 바람직하게는 5 ㎩) 이 되도록 조정하고, 안테나에 대하여 소정의 전력 (예를 들어, 500 W ∼ 1 ㎾) 을, 또 기판에 대하여 바이어스 파워로서 소정의 전력 (예를 들어, 30 ∼ 100 W) 을 소정의 시간 (예를 들어, 5 ∼ 20 초간, 바람직하게는 15 초간) 인가하여 기판을 에칭한다. 상기 보호막을 부착시키는 공정 및 기판의 에칭 공정을 반복하여 측벽을 보호하면서 수직으로 에칭을 실시한다.
상기 드라이 에칭에 있어서는, 예를 들어, 규소, 산화규소, 질화규소, 사파이어, 탄탈산리튬, 니오브산리튬, 탄화규소, 갈륨비소, 질화갈륨 등으로 이루어지는 기판을 사용하는 경우, 불소, 염소, 브롬 및 요오드에서 선택된 적어도 1 종의 할로겐계 가스를 에칭 가스로서 사용하는 것이 바람직하다.
규소 기판의 경우에는, 또한 SF6, CF4, NF3, SiF4, BF3, CBrF3 및 XeF2 등에서 선택된 불소계 가스, 그리고 Cl2, CCl4, SiCl4, PCl3, BCl3 및 HCl 등에서 선택된 염소계 가스나, ClClmFn 과 같은 불소 염소계 가스를 에칭 가스로서 사용할 수 있다.
또, 산화규소 기판 및 질화규소 기판을 드라이 에칭하는 경우, 에칭 가스로서 CHF3, CH2F2, CH3F 등의 가스나, CF4 와 H2 의 혼합 가스, CxFy ((y/x)＜4), 예를 들어 C2F6, C3F8 과 같은 가스를 사용할 수도 있다.
상기 이산화규소 (SiO2) 기판을 드라이 에칭하는 경우, 먼저, 진공조 내로 반입한 기판을 정전척 상에 재치하여 정전척 상에 밀착시켜 진공조 내의 진공 배기를 실시함과 함께, 기판 하부에 냉각용 불활성 가스를 도입하여 방전시의 기판의 표면 온도가 80 ∼ 100 ℃ 가 되도록 냉각시켰다. 이어서, C3F8 가스를 도입하여 진공조 내가 0.5 ∼ 5 ㎩ (바람직하게는 0.5 ㎩) 가 되도록 조정하고, 안테나에 대하여 500 W ∼ 2 ㎾ 의 전력을, 기판에 대하여 바이어스 파워로서 50 ∼ 500 W 의 전력을 인가하여 기판을 에칭할 수 있다.
본 발명에 의해 다단계 에칭함에 따른 홈 형상에 대한 영향에 관하여, 각 에칭에 있어서 에칭 조건이 동일하면, 최초로 에칭한 형상은, 이후의 에칭 공정시에 얕아지는 방향으로 어긋남을 일으킨다. 따라서, 목적하는 형상을 얻기 위해서, 형상이 어느 정도 변화할지를 미리 확인해 두고, 그 변화를 고려하여 최초로 에칭하는 부분에서는 미리 깊게 해 두는 등의 조정을 하면 된다. 또, 가스가 충분히 파고들어가는 개구인 경우이면, 바이어스 파워를 거의 인가하지 않고, 에칭을 진행시킴으로써 어느 정도 에칭 레이트차를 줄일 수 있다.
상기에서는 기판의 주면 상에 복수의 마스크를 형성하여, 드라이 에칭에 의해 순차적으로 파나가, 기판의 바닥면을 남기도록 한 경우에 대하여 설명하였다. 그러나, 본 발명에 따라 제조되는 다단형 기판의 용도에 따라서는, 에칭을 진행시켜 기판 바닥면을 제거하여 기판을 관통하도록 에칭해도 되고, 또 기판 두께가 두껍거나 한 경우에는 기판의 주면과 반대측으로부터 동일하게 하여 에칭하여 파나가 관통시켜도 된다.
실시예 1
본 실시예에서는 도 3(a) 및 도 3(b) 에 나타내는 기판 (301) 의 가공 형상, 그리고 도 4(a) ∼ 도 4(j) 에 나타내는 가공 프로세스에 따라 실시한 단차를 2 개 갖는 홈 가공에 대하여 설명한다.
본 실시예에서 가공한 후의 형상을 나타내는 도 3(a) 는 기판의 상면도이고, 도 3(b) 는 그 단면도이며, 180×60 ㎛ 의 직사각형의 홈 (302) 과, Φ30 ㎛ 의 원형의 홈 (303) 을 단차를 가지고 형성하였다.
도 4 를 참조하면, 먼저, 기판 (401 ; 규소 기판) 상에 플라즈마 지원형 CVD 법을 사용하여 테트라에톡시실란 (TEOS) 가스에 의해 산화규소막 (402) 을 1 ㎛ 형성하였다 (도 4(a) 및 도 4(b)). 이 산화규소막 (402) 상에 포토레지스트인 OFPR (상품명, 토쿄 오카 공업 주식회사 제조) 막을 형성하여, 포토리소그래피법을 사용하여 패터닝하여 패턴 (403) 을 형성하고 (도 4(c)), 이 패턴 (403) 을 마스크로 하여 C4F8, C3F8 의 플라즈마에 의해 상기 산화규소막 (402) 을 드라이 에칭하여 기판 (401) 표면을 노출시켰다 (도 4(d)). 이어서, OFPR 로 이루어지는 패턴 (403) 을 아세톤으로 박리하여, 산화규소막의 패턴을 노출시켜 제 1 마스크 (402') 로 하였다 (도 4(e)). 계속해서, 제 1 마스크 (402') 및 기판 (401) 의 표면 상에 OFPR 막을 형성하고, 포토리소그래피법을 사용하여 패터닝하여 제 2 마스크 (404) 를 형성하였다 (도 4(f)).
상기 방법으로 얻어진 기판에 대하여, DRIE 법에 의해 드라이 에칭을 실시하였다. 먼저, 진공조 내로 반입한 기판을 정전척 상에 재치하여 정전척 상에 밀착시켜 진공조 내의 진공 배기를 실시함과 함께, 기판 하부에 냉각용 불활성 가스를 도입하여 방전시의 기판의 표면 온도가 80 ∼ 100 ℃ 가 되도록 냉각시켰다. 이어서, C4F8 가스를 도입하여 진공조 내가 2 ㎩ 가 되도록 조정하고, 안테나에 대하여 500 W ∼ 1 ㎾ 의 전력을 15 초간 인가하여 기판 전체에 보호막을 부착시켰다. 그 후, 반응 가스인 SF6 가스를 도입하여 진공조 내가 5 ㎩ 가 되도록 조정하고, 안테나에 대하여 500 W ∼ 1 ㎾ 의 전력을, 기판에 대하여 바이어스 파워로서 30 ∼ 100 W 의 전력을 각각 15 초간 인가하여 제 2 마스크 (404) 의 형상을 반영하도록 기판을 드라이 에칭하였다. 상기 보호막을 부착시키는 공정 및 기판의 드라이 에칭 공정을 반복하여 측벽을 보호하면서 수직으로 에칭을 실시하였다.
이렇게 하여 OFPR 로 이루어지는 제 2 마스크 (404) 의 형상을 반영한 깊이 20.5 ㎛ 의 홈 (405) 이 형성되어, 홈 (405) 을 갖는 기판 (401a) 을 얻을 수 있었다 (도 4(g)). 이어서, 제 2 마스크 (404) 를 아세톤으로 박리한 (도 4(h)) 후, 산화규소로 이루어지는 제 1 마스크 (402') 를 마스크로 하여 상기 DRIE 법과 동일 조건에서 드라이 에칭을 실시한 후, 마스크 (402') 를 박리하였다. 그 결과, 깊이 42.8 ㎛ (t2) 인 홈 (406a) 과 깊이 12.2 ㎛ (t1) 인 홈 (406b) 의 2 단계의 홈이 형성된 기판 (401b) 이 얻어졌다 (도 4(i), 도 4(j)). 이 2 단계의 홈의 깊이 (t1 및 t2) (도 3(b)) 는, 상기 방법으로 가공한 규소 기판의 단면의 전자 현미경 사진을 나타내는 도 5 로부터 관측하였다.
본 실시예에 의해 고정밀도로 간편하게 기판에 대하여 단차 가공을 실시할 수 있었다.
상기 홈 (406b) 의 깊이는 도 4(g) 및 도 4(h) 로 나타낸 홈 (405) 의 깊이와 상이하다. 이 원인은 2 번째에 에칭할 때에, 최초로 에칭하여 얻어진 홈 (405) 의 부분에 대한 에칭 속도와, 제 1 마스크 (402') 를 마스크로 하여 에칭한 나머지 부분에 대한 에칭 속도 사이에 차가 발생했기 때문이다. 각 홈의 깊이를 동일하게 하는 것이 요구되는 경우에는, 상기한 에칭 속도의 차분에 의한 형상 변화를 미리 고려하여, 먼저 에칭하는 부분의 형상을 깊게 하는 조건에서 에칭하면 된다.
이 각 홈의 깊이에 관해서는 에칭 속도 등의 에칭 조건을 적절히 설정하면, 가공된 기판의 사용 목적에 맞추어 임의의 깊이의 홈을 용이하게 형성할 수 있다. 예를 들어, 각 홈의 깊이를 동일하게 하는 것이 요구되는 경우라도, 그리고 각 홈의 깊이를 상이하도록 하는 것이 요구되는 경우라도 에칭 조건을 적절히 설정하면 가능하다. 또, 드라이 에칭할 때에, 기판에 인가되는 전압 (바이어스 파워) 을 높게 하여 에칭 속도에 차이가 없는 조건을 설정함으로써 각 홈의 깊이를 동일하게 할 수도 있고, 이 바이어스 파워를 임의로 변화시켜 에칭 속도 등의 조건을 설정하는 것에 의해서도 각 홈의 깊이를 임의로 설정할 수 있다.
실시예 2
본 실시예에서는 도 6(a) ∼ 도 6(o) 에 나타내는 가공 프로세스에 따라 단차를 3 개 갖는 홈 가공에 대하여 설명한다.
먼저, 규소 기판 (601) 상에 스퍼터링법 혹은 증착법을 사용하여 Al 막 (602) 을 1 ㎛ 형성하였다 (도 6(a) 및 도 6(b)). 이 Al 막 (602) 상에 포토레지스트인 OFPR (상품명, 토쿄 오카 공업 주식회사 제조) 막을 형성하고, 포토리소그래피법을 사용하여 패터닝하여 패턴 (603) 을 얻었다 (도 6(c)). 패턴 (603) 을 마스크로 하여 Al 막 (602) 을 Al 에칭액 (칸토 화학 주식회사 제조) 으로 웨트 에칭하여 기판 (601) 의 표면을 노출시킨 (도 6(d)) 후에, 패턴 (603) 을 아세톤으로 박리하여 Al 막인 제 1 마스크 (602') 를 얻었다 (도 6(e)). 이렇게 하여 얻어진 제 1 마스크 (602') 의 표면 및 노출된 기판 (601) 의 표면 상에, 플라즈마 지원형 CVD 법을 사용하여 실란 (SiH4) 가스와 일산화이질소 (N2O) 가스에 의해 산화규소 (SiO2) 막 (604) 를 1 ㎛ 형성하였다 (도 6(f)).
이 산화규소막 (604) 상에 OFPR 막을 형성하고, 포토리소그래피법을 사용하여 패터닝하여 패턴 (605) 을 얻었다 (도 6(g)). 패턴 (605) 을 마스크로 하여 C3F8 의 플라즈마에 의해 산화규소막 (604) 를 드라이 에칭하여 기판 표면을 노출시키고, 패턴 (605) 을 아세톤으로 박리하여 산화규소막으로 이루어지는 제 2 마스크 (604') 를 얻었다 (도 6(h)). 이렇게 하여 얻어진 기판 상에, 제 2 마스크 (604') 의 표면을 포함하여 OFPR 막을 형성하고, 포토리소그래피에 의해 패터닝하여 제 3 마스크 (606) 를 형성하였다 (도 6(i)).
상기 방법으로 얻어진 기판에 대하여, 실시예 1 에 기재된 방법에 따라, DRIE 법을 사용하여, 동일한 조건에서 보호막을 부착시키는 공정 및 드라이 에칭 공정을 반복하여 측벽을 보호하면서 수직으로 에칭을 실시하였다. 즉, OFPR 로 이루어지는 제 3 마스크 (606) 의 형상을 반영하도록 드라이 에칭하여 홈을 갖는 기판 (601a) 을 얻었다 (도 6(j)).
이어서, 제 3 마스크 (606) 를 아세톤으로 박리한 (도 6(k)) 후에, 산화규소막으로 이루어지는 제 2 마스크 (604') 의 형상을 반영하도록 상기 DRIE 법과 동일한 조건에서 드라이 에칭하여 2 단의 홈을 갖는 기판 (601b) 을 얻었다 (도 6(l)). 그 후, 제 2 마스크 (604') 를 불화수소산으로 박리하였다 (도 6(m)). 마지막으로, Al 막으로 이루어지는 제 1 마스크 (602') 의 형상을 반영하도록 드라이 에칭을 실시하여 3 단의 홈을 갖는 기판 (601c) 을 얻은 (도 6(n)) 후, Al 에칭액을 사용하여 제 1 마스크 (602') 를 박리하였다 (도 6(o)).
이렇게 하여 고정밀도로 간편하게 3 단계의 홈이 형성된 다단계 구조 기판을 얻을 수 있었다.
실시예 3
본 실시예에서는 도 7(a) ∼ 도 7(o) 에 나타내는 가공 프로세스에 따라, 실시예 2 와 상이한 기판, 마스크의 재료 및 박리 수단을 사용하여 실시한 단차를 3 개 갖는 홈 가공에 대하여 설명한다.
먼저, 이산화규소 (SiO2) 기판 (701) 상에 스퍼터링법 혹은 증착법을 사용하여 Cr 막 (702) 을 1 ㎛ 형성하였다 (도 7(a) 및 도 7(b)). 이 Cr 막 (702) 상에 포토레지스트인 OFPR (상품명, 토쿄 오카 공업 주식회사 제조) 막을 형성하여, 포토리소그래피법을 사용하여 패터닝하여 패턴 (703) 을 얻었다 (도 7(c)). 패턴 (703) 을 마스크로 하여 Cr 막 (702) 을 Cr 에칭액 (하야시 순약 공업 주식회사 제조) 으로 웨트 에칭하여 기판 (701) 의 표면을 노출시켰다 (도 7(d)). 그 후, 패턴 (703) 을 아세톤으로 박리하여 Cr 막인 제 1 마스크 (702') 를 얻었다 (도 7(e)). 이렇게 하여 얻어진 제 1 마스크 (702') 의 표면 및 노출된 기판 (701) 의 표면 상에, 스퍼터링법 혹은 플라즈마 지원형 CVD 법을 사용하여 Si 막 (704) 을 형성하였다 (도 7(f)).
이 Si 막 (704) 상에 OFPR 막을 형성하고, 포토리소그래피법을 사용하여 패터닝하여 패턴 (705) 을 얻었다 (도 7(g)). 패턴 (705) 을 마스크로 하여 수산화칼륨 용액으로 Si 막 (704) 을 웨트 에칭하여 기판 표면을 노출시키고, 패턴 (705) 을 아세톤으로 박리하여 Si 막으로 이루어지는 제 2 마스크 (704') 를 얻었다 (도 7(h)). 이렇게 하여 얻어진 기판 상에, 제 2 마스크 (704') 의 표면을 포함하여 OFPR 막을 형성하고, 포토리소그래피에 의해 패터닝하여 제 3 마스크 (706) 를 형성하였다 (도 7(i)).
상기 방법으로 얻어진 기판에 대하여, 먼저, 진공조 내로 반입한 기판을 정전척 상에 재치하여 정전척 상에 밀착시켜 진공조 내의 진공 배기를 실시함과 함께, 기판 하부에 냉각용 불활성 가스를 도입하여 방전시의 기판의 표면 온도가 80 ∼ 100 ℃ 가 되도록 냉각시켰다. 이어서, C3F8 가스를 도입하여 진공조 내가 0.5 ㎩ 가 되도록 조정하고, 안테나에 대하여 500 W ∼ 2 ㎾ 의 전력을, 기판에 대하여 바이어스 파워로서 50 ∼ 500 W 의 전력을 인가하여 OFPR 로 이루어지는 제 3 마스크 (706) 의 형상을 반영하도록 드라이 에칭하여 홈을 갖는 기판 (701a) 을 얻었다 (도 7(j)).
이어서, 제 3 마스크 (706) 를 아세톤으로 박리한 (도 7(k)) 후에, Si 로 이루어지는 제 2 마스크 (704') 의 형상을 반영하도록 상기와 동일한 프로세스 조건에서 드라이 에칭하여 2 단의 홈을 갖는 기판 (701b) 을 얻었다 (도 7(l)). 그 후, Si 막으로 이루어지는 제 2 마스크 (704') 를 수산화칼륨 용액으로 박리하였다 (도 7(m)). 마지막으로, Cr 막으로 이루어지는 제 1 마스크 (702') 의 형상을 반영하도록, 상기와 동일한 프로세스 조건에서 드라이 에칭을 실시하여 3 단의 홈을 갖는 기판 (701c) 을 얻은 (도 7(n)) 후, Cr 에칭액 (하야시 순약 주식회사 제조) 을 사용하여 제 1 마스크 (702') 를 박리하였다 (도 7(o)).
이렇게 하여 고정밀도로 간편하게 3 단계의 홈이 형성된 다단계 구조 기판을 얻을 수 있었다.
산업상 이용가능성
본 발명에 의하면, 기판에 대하여 고정밀도로 간편하게 다단계의 단차 가공을 실시할 수 있기 때문에, 본 발명은 반도체 디바이스나 마이크로 머신 및 MEMS 디바이스 등의 기술 분야에 있어서의 미세 가공에 이용할 수 있다.
101 기판 102 제 1 마스크
103 제 1 홈 104 제 2 마스크
105 제 2 홈 201, 201a, 201b 기판
202 제 1 마스크 203 제 2 마스크
204, 205 홈 301 기판
302, 303 홈 401, 401a, 401b 기판
402 산화규소막 402' 제 1 마스크
403 패턴 404 제 2 마스크
405, 406a, 406b 홈
601, 601a, 601b, 601c 규소 기판
602 Al 막 602' 제 1 마스크
603 패턴 604 산화규소막
604' 제 2 마스크 605 패턴
606 제 3 마스크
701, 701a, 701b, 701c 이산화규소 기판
702 Cr 막 702' 제 1 마스크
703 패턴 704 Si 막
704' 제 2 마스크 705 패턴
706 제 3 마스크

Claims (11)

  1. 플라즈마를 사용하는 드라이 에칭에 의해 기판을 가공하여, 복수의 단차를 갖는 다단형 기판을 제조하는 방법으로서,
    상기 기판의 주면 상에, 각각이 이종 재료로 이루어지고, 또한 각각의 박리 수단이 상이한 복수의 마스크를 겹쳐 형성하고, 상기 복수의 마스크 각각의 형상을 반영하여 순차적으로 드라이 에칭을 실시함으로써 단차 가공을 실시하여, 복수의 단차를 갖는 다단형 기판을 제조하는 것을 특징으로 하는 다단형 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 복수의 마스크 각각이, (1) 페놀 수지, 에폭시 수지, 아크릴 수지, 메타크릴 수지, 폴리이미드, 및 폴리우레아에서 선택된 감광성이 아닌 유기 고분자 재료, (2) 페놀 수지, 에폭시 수지, 아크릴 수지, 메타크릴 수지, 폴리이미드, 및 폴리우레아에서 선택된 유기 고분자 재료를 주성분으로 하는 감광성을 갖는 포토레지스트, (3) Cr, Ti, Pt, Au, Ag, Al, Ni, Cu, Fe, Zr 및 Ta 에서 선택된 금속, 이들 금속의 적어도 2 종의 합금, 그리고 이들 금속의 산화물 및 질화물에서 선택된 재료, 또는 (4) 반도체막 재료, 상기 반도체막 재료의 산화물 및 질화물, 상기 반도체막 재료와 텅스텐 또는 몰리브덴과의 합금, 그리고 SiON 에서 선택된 재료로 구성되어 있는 것을 특징으로 하는 다단형 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 마스크 중 하나가, 수지로 이루어지는 것을 특징으로 하는 다단형 기판의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 마스크 중 하나가, 크롬막 또는 알루미늄막인 것을 특징으로 하는 다단형 기판의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판이 규소로 이루어지는 표면을 갖고, 상기 마스크 중 하나가 산화규소막 또는 질화규소막으로 이루어지는 것을 특징으로 하는 다단형 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 마스크 중 하나로서 사용하는 산화규소막 또는 질화규소막이, 증착법, 물리 기상 성장법, 화학 기상 성장법 또는 스핀 코트법에 의해 형성되어 있는 것을 특징으로 하는 다단형 기판의 제조 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판이 산화규소, 질화규소 또는 SiON 으로 이루어지는 표면을 갖고, 상기 마스크 중 하나가 규소막으로 이루어지는 것을 특징으로 하는 다단형 기판의 제조 방법.
  8. 플라즈마를 사용하는 드라이 에칭에 의해 표면이 규소로 이루어지는 기판을 가공하여, 복수의 단차를 갖는 다단형 기판을 제조하는 방법으로서,
    상기 기판의 주면 상에, 각각이 이종 재료로 이루어지고, 각각의 박리 수단이 상이한 복수의 마스크로서, 상기 복수의 마스크 중 하나가 증착법, 물리 기상 성장법, 화학 기상 성장법 또는 스핀 코트법에 의해 형성된 산화규소막 또는 질화규소막으로 이루어져 있는 복수의 마스크를 겹쳐 형성하고, 상기 복수의 마스크 각각의 형상을 반영하여 순차적으로 드라이 에칭을 실시함으로써 단차 가공을 실시하여, 복수의 단차를 갖는 다단형 기판을 제조하는 것을 특징으로 하는 다단형 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 마스크 중 하나가, 수지로 이루어지는 것을 특징으로 하는 다단형 기판의 제조 방법.
  10. 플라즈마를 사용하는 드라이 에칭에 의해 산화규소 기판 또는 질화규소 기판을 가공하여, 복수의 단차를 갖는 다단형 기판을 제조하는 방법으로서,
    상기 산화규소 기판 또는 질화규소 기판의 주면 상에, 각각이 이종 재료로 이루어지고, 각각의 박리 수단이 상이한 복수의 마스크로서, 상기 복수의 마스크 중 하나가 스퍼터링법 또는 증착법에 의해 형성된 규소막으로 이루어져 있는 복수의 마스크를 겹쳐 형성하고, 상기 복수의 마스크 각각의 형상을 반영하여 순차적으로 드라이 에칭을 실시함으로써 단차 가공을 실시하여, 복수의 단차를 갖는 다단형 기판을 제조하는 것을 특징으로 하는 다단형 기판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 마스크 중 하나가, 수지로 이루어지는 것을 특징으로 하는 다단형 기판의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102125712B1 (ko) 2020-04-07 2020-06-23 황인 습식 에칭을 이용한 다단형 기판의 제조방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201200465A (en) * 2010-06-29 2012-01-01 Univ Nat Central Nano/micro-structure and fabrication method thereof
CN102431965A (zh) * 2011-12-15 2012-05-02 上海先进半导体制造股份有限公司 凸柱结构的制造方法
CN102543682A (zh) * 2012-02-17 2012-07-04 上海先进半导体制造股份有限公司 多级深台阶的形成方法
CN102602881B (zh) * 2012-04-01 2014-04-09 杭州士兰集成电路有限公司 Mems封帽硅片的多硅槽形成方法及其刻蚀掩膜结构
CN102642806A (zh) * 2012-04-28 2012-08-22 上海先进半导体制造股份有限公司 半导体多级台阶结构的制作方法
HK1199605A2 (en) * 2014-04-23 2015-07-03 Master Dynamic Ltd A method of manufacture of micro components, and components formed by such a process
CN104445051A (zh) * 2014-12-02 2015-03-25 中国科学院半导体研究所 在衬底上制备多级台阶的方法
CN106032265A (zh) * 2015-03-12 2016-10-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106032268A (zh) * 2015-03-20 2016-10-19 中芯国际集成电路制造(上海)有限公司 一种mems器件的制作方法
JP6759004B2 (ja) 2016-08-29 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法
CN107546114B (zh) * 2017-09-07 2020-01-03 中国工程物理研究院电子工程研究所 一种SiC高压功率器件结终端的制备方法
KR102492733B1 (ko) 2017-09-29 2023-01-27 삼성디스플레이 주식회사 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법
US11121229B2 (en) 2017-12-28 2021-09-14 Vanguard International Semiconductor Corporation Methods of fabricating semiconductor structures and high electron mobility transistors
CN109956446A (zh) * 2019-03-08 2019-07-02 武汉耐普登科技有限公司 一种台阶结构及其制造方法
US11220742B2 (en) * 2019-03-22 2022-01-11 International Business Machines Corporation Low temperature lift-off patterning for glassy carbon films
CN110112079B (zh) * 2019-04-29 2021-06-15 中国电子科技集团公司第十三研究所 台阶样块的刻蚀工艺参数评价方法
CN110329985B (zh) * 2019-06-18 2022-02-15 长沙新材料产业研究院有限公司 一种金刚石表面复杂结构及其制备方法
CN111099554A (zh) * 2019-11-29 2020-05-05 杭州臻镭微波技术有限公司 一种微***模组中硅空腔下tsv地互联孔结构的制作方法
JP7333752B2 (ja) * 2019-12-25 2023-08-25 東京エレクトロン株式会社 基板処理方法及び基板処理装置
CN111071986B (zh) * 2019-12-30 2023-05-16 北京航空航天大学 一种激光改性辅助制备碳化硅多级微结构的方法及一种加速度传感器
CN111204704B (zh) * 2020-01-14 2023-09-19 无锡韦感半导体有限公司 一种台阶结构的制造方法
JP7045428B2 (ja) * 2020-09-02 2022-03-31 東京エレクトロン株式会社 被処理体を処理する方法
CN112758888B (zh) * 2021-02-20 2022-12-27 北京航天控制仪器研究所 一种带有硅通孔的硅mems微结构的加工工艺
CN116344437B (zh) * 2023-04-13 2023-10-20 中芯先锋集成电路制造(绍兴)有限公司 衬底处理方法及半导体器件制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61172336A (ja) * 1985-01-25 1986-08-04 Mitsubishi Electric Corp 半導体装置電極開口部の形成方法
EP0570609B1 (de) * 1992-05-20 1999-11-03 International Business Machines Corporation Verfahren zum Erzeugen einer mehrstufigen Struktur in einem Substrat
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
JP3415335B2 (ja) 1995-08-11 2003-06-09 大日本印刷株式会社 多段エッチング型基板の製造方法
JP3352895B2 (ja) * 1996-12-25 2002-12-03 株式会社東芝 半導体集積回路、半導体集積回路の設計方法および製造方法
KR100751826B1 (ko) * 1998-03-20 2007-08-23 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
JP4094174B2 (ja) * 1999-06-04 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2001168188A (ja) * 1999-12-06 2001-06-22 Sony Corp 半導体装置の製造方法
US6242344B1 (en) * 2000-02-07 2001-06-05 Institute Of Microelectronics Tri-layer resist method for dual damascene process
JP3669681B2 (ja) * 2000-03-31 2005-07-13 株式会社東芝 半導体装置の製造方法
JP4477750B2 (ja) * 2000-06-26 2010-06-09 東京エレクトロン株式会社 エッチング方法
JP2003282704A (ja) * 2002-03-26 2003-10-03 Nec Electronics Corp デュアルダマシンによる半導体装置の製造方法
JP2004106199A (ja) * 2002-09-13 2004-04-08 Hitachi Koki Co Ltd インクジェットヘッドのノズル形成方法
JP4104426B2 (ja) * 2002-10-30 2008-06-18 富士通株式会社 半導体装置の製造方法
US7199046B2 (en) * 2003-11-14 2007-04-03 Tokyo Electron Ltd. Structure comprising tunable anti-reflective coating and method of forming thereof
JP4399310B2 (ja) 2004-04-13 2010-01-13 株式会社アルバック ドライエッチング方法並びにマイクロレンズアレイ及びその作製方法
US7244663B2 (en) * 2004-08-31 2007-07-17 Micron Technology, Inc. Wafer reinforcement structure and methods of fabrication
KR101424824B1 (ko) * 2005-11-18 2014-08-01 레플리서러스 그룹 에스에이에스 다중 층 구조 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102125712B1 (ko) 2020-04-07 2020-06-23 황인 습식 에칭을 이용한 다단형 기판의 제조방법

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Publication number Publication date
TW201003782A (en) 2010-01-16
CN102067289A (zh) 2011-05-18
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WO2009154173A1 (ja) 2009-12-23
EP2306498A1 (en) 2011-04-06

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