CN107546114B

CN107546114B - 一种SiC高压功率器件结终端的制备方法

Info

Publication number: CN107546114B
Application number: CN201710801218.0A
Authority: CN
Inventors: 李志强; 李俊焘; 徐星亮; 张�林; 代刚
Original assignee: Institute of Electronic Engineering of CAEP
Current assignee: Institute of Electronic Engineering of CAEP
Priority date: 2017-09-07
Filing date: 2017-09-07
Publication date: 2020-01-03
Anticipated expiration: 2037-09-07
Also published as: CN107546114A

Abstract

本发明公开了一种SiC高压功率器件结终端的制备方法。首先，根据不同等级的阻断电压需求确定台阶级数（2ⁿ级）并进行掩膜版图形结构设计；然后在SiC样片上通过多次台阶制备工艺（包括制备硬掩膜层、刻蚀台阶区域、去除氧化硅硬掩膜层）形成多级台阶结构，最终经过n+1次台阶刻蚀形成2ⁿ级台阶；本发明对于制作多级台阶的SiC高压功率器件结终端，只需要进行极少次数的台阶刻蚀即可完成制备；因此，该方法能实现多级台阶进而极大提高SiC高压功率器件阻断电压同时，并且能极大地效简化多台阶结终端制备工艺，因而在SiC高压功率器件中有着极大的应用前景。

Description

一种SiC高压功率器件结终端的制备方法

技术领域

本发明属于超大规模集成电路（ULSI）工艺制造技术领域，具体涉及一种SiC基高压功率器件结终端的制备方法。

背景技术

功率半导体器件以承受高电压、大电流和耐高温为其基本特点，这就要求其制造材料具有较宽的禁带、较高的临界雪崩击穿电场强度和较高的热导率。碳化硅相比于传统的硅材料以其全面占优的物理特性(高击穿电场强度，优越热稳定性，高载流子饱和漂移速度以及高热导率)，使其在高温、高频、大功率以及抗辐照等方面的应用领域倍受青睐，是实现高压大功率器件的理想材料，也成为现代功率器件的主流发展方向之一。

功率器件向更高电压方向的发展在理论上受限于雪崩击穿现象，其与器件结构内部的电场分布密切有关，功率器件的漂移层越厚、掺杂浓度越低，能实现的阻断电压就越高。而在实际的SiC功率器件中，由于SiC材料缺陷等问题，SiC功率器件材料生长过程中漂移层的厚度并不能生长太厚。另一方面，在SiC功率器件中由于结的不连续，在结的边、角存在曲率，导致表面电力线密集，结的外边电场强度比体内高导致器件发生提前击穿。这种效应严重影响了功率器件的阻断特性。对于SiC高压功率器件，结终端扩展技术是缓解结外边沿电场集中效应、提高器件击穿电压有效手段，具有工艺实现简单、对结深要求低、提高击穿电压效率高，且占用器件面积小等优点。

结终端技术是通过缓解结外边沿电场集中效应从而提高器件击穿电压，根据结构的不同可以分为边缘延伸结构与刻蚀台阶结构，主要包括场限环结构、金属场板结构以及JTE技术。其中，场限环结构虽然具有工艺简单的优点，然而它对界面电荷非常敏感，且对结深的精确控制提出严格要求。场板终端是用于器件边缘终端的传统技术，高场是由金属场板下的氧化层来支撑，然而，在SiC器件中，在阻断状态的电场可能非常高，高的氧化场可能导致长期的可靠性问题。JTE技术由Temple于1977年在IEEE Transactions on ElectronDevices上提出，可通过选择性增加结内电荷形成结终端扩展区从而改变缓解电场集中效应，其实现方法包括离子注入和台阶刻蚀的方法。相比于离子注入方法，台阶刻蚀方法工艺更为简单，效率高，而且避免了高温退火引入的缺陷损伤和表面***糙等问题，因此，大于10 kV的SiC器件一般多采用刻蚀型JTE结构。

对于刻蚀型JTE技术，电荷分布梯度越平缓，对缓解外沿电场集中效应越显著，功率器件的阻断电压的提升越明显，这就需要制备多达数十级台阶以实现高阻断电压。但是如果按每步刻蚀工艺制备一级台阶的方式制备多级台阶，这将极大地增加器件制备的复杂度和制作成本，同时多达数十次的刻蚀将极大降低器件的可靠性和重复性。因此，本发明针对上述问题提出了一种制备多级刻蚀台阶JTE结构的工艺制备方法，该方法能在实现多级刻蚀台阶JTE结构的同时，并不增加器件制备工艺的复杂度，在高压功率器件中具有非常显著的应用前景。

发明内容

针对上述SiC高压功率器件结终端存在的问题，本发明提出了一种SiC高压功率器件结终端的制备方法，该方法在实现多级台阶刻蚀的同时，并有效简化结终端制备的工艺技术，最终达到极大地提高SiC高压功率器件阻断电压的目的。

本发明的技术方案如下：

一种SiC高压功率器件结终端的制备方法，其特征在于制备步骤如下：

（1）提供一块制备高压功率器件的SiC半导体衬底；所述SiC材料用于制备结终端结构的材料层厚度为D；

（2）制备1级台阶区域。通过光刻定义1级台阶区域，反应离子刻蚀掉1级台阶区域的氧化硅层后，去除光刻胶形成SiC刻蚀硬掩膜；然后通过反应离子刻蚀（RIE）、感应耦合等离子体刻蚀（ICP）等刻蚀方法刻蚀台阶区域，刻蚀深度为d1，然后采用氢氟酸（HF）或缓冲氧化物刻蚀液（BOE）等方法去除氧化硅硬掩膜层，形成1级台阶；

（3）制备2级台阶区域。在1级台阶上，先制作氧化硅硬掩膜层（制作方法与步骤2方法相同），然后通过RIE、ICP等刻蚀方法刻蚀台阶区域，刻蚀深度为(D-d1)/2，然后采用HF酸或BOE等方法去除氧化硅硬掩膜层，形成2级台阶区域；

（4）制备2ⁿ级台阶区域。根据设计需要，同样的制作方法，在2^n-1级台阶上制作氧化硅硬掩膜层，然后刻蚀制作2ⁿ级台阶，刻蚀深度为(D-d1)/ 2ⁿ，然后去除氧化硅硬掩膜层，形成2ⁿ级台阶，其中，n＞1；

（5）制备高压器件隔离区域。同样的制作方法，在2ⁿ级台阶上先制作氧化硅硬掩膜层，然后通过RIE、ICP等刻蚀方法刻蚀台阶区域，刻蚀深度为(D-d1)/ 2ⁿ + d_OE μm，d_OE是隔离过刻蚀量，其取值范围在1~3μm，然后采用HF酸或BOE等方法去除氧化硅硬掩膜层，完成SiC高压功率器件隔离。

所述半导体材料包括但不限于Si材料、SiC材料、GaN材料或AlN材料等。

与现有技术相比，本发明的有益效果是：

通过刻蚀掩膜版设计，本发明能在实现多级刻蚀台阶结终端、提升高压功率器件阻断电压的同时，有效减少器件制备过程中刻蚀次数，降低工艺复杂度，极大地节约器件制备成本。以实现16级刻蚀台阶JTE结构为例，普通刻蚀方法需要16次刻蚀才能完成16级台阶的JTE结构制备。而采用本发明所提出的方法，只需要5次刻蚀就能完成16级台阶的JTE结构，极大地减少了刻蚀次数。如果要实现更多级数的台阶JTE结构，采用本发明方法能更加显著地减少刻蚀次数。由此可见，本发明方法相对于传统刻蚀方法，能更简单地实现多级台阶的JTE结构，极大地提高SiC功率器件的阻断特性，并显著地降低器件的制作成本、提高制备器件的可靠性和重复性。

附图说明

图1-8为本发明提出的制备SiC高压功率器件结终端的分步流程图。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细描述：

采用本发明制备16级台阶的SiC高压功率器件为例，共5次刻蚀，按照图1-图8所示的SiC高压功率器件结终端制备示意图，其具体制备步骤如下：

步骤1：提供一块制备高压功率器件的SiC材料结构。如图1所示，SiC材料层中制备结终端的SiC层材料层厚度为D。其中半导体材料可以是Si材料、SiC材料、GaN材料和AlN材料等。

步骤2：进行

级刻蚀制作1级台阶。在SiC材料层上淀积氧化硅层，通过光刻定义1级阱区域，RIE刻蚀掉1级台阶区域的氧化硅层后，去除光刻胶形成SiC刻蚀硬掩膜。然后通过RIE、ICP等刻蚀方法刻蚀SiC台阶区域，刻蚀深度为d1，然后采用HF酸或BOE等方法去除氧化硅硬掩膜层，形成SiC 1级台阶，完成图如图2所示。

步骤3：进行

级刻蚀制作2级台阶。先制作氧化硅硬掩膜层（制作方法与步骤2方法相同），然后通过RIE、ICP等刻蚀方法刻蚀SiC台阶区域，刻蚀深度为(D-d1)/2，然后采用HF酸或BOE等方法去除氧化硅硬掩膜层，形成SiC 2级台阶，完成图如图3所示。

步骤4：进行级刻蚀制作4级台阶。先制作氧化硅硬掩膜层（制作方法与步骤2方法相同），然后通过RIE、ICP等刻蚀方法刻蚀SiC台阶区域，刻蚀深度为(D-d1)/4，然后采用HF酸或BOE等方法去除氧化硅硬掩膜层，形成SiC 4级台阶，完成图如图4所示。

步骤5：进行

级刻蚀制作8级台阶。先制作氧化硅硬掩膜层（制作方法与步骤2方法相同），然后通过RIE、ICP等刻蚀方法刻蚀SiC台阶区域，刻蚀深度为(D-d1)/8，然后采用HF酸或BOE等方法去除氧化硅硬掩膜层，形成SiC 8级台阶，完成图如图5所示。

步骤6：进行

级刻蚀制作16级台阶。先制作氧化硅硬掩膜层（制作方法与步骤2方法相同），然后通过RIE、ICP等刻蚀方法刻蚀SiC台阶区域，刻蚀深度为(D-d1)/16，然后采用HF酸或BOE等方法去除氧化硅硬掩膜层，形成SiC 16级台阶，完成图如图6所示。

步骤7：进行SiC高压器件隔离刻蚀。先制作氧化硅硬掩膜层（制作方法与步骤2方法相同），然后通过RIE、ICP等刻蚀方法刻蚀SiC台阶区域，刻蚀深度为(D-d1)/16+d_OE μm，d_OE是隔离过刻蚀量(取值范围在1~3μm)，完成如图7所示SiC高压功率器件隔离刻蚀。

步骤8：隔离掩膜去除。采用HF酸或BOE等方法去除氧化硅硬掩膜层，形成SiC 高压器件结终端最终结构，完成图如图8所示。

本发明能有效实现多级台阶结终端结构，进而显著提高SiC高压功率器件的阻断电压；同时，该方法相对于常规多级台阶刻蚀的方法，能大幅度地减少实现SiC多级台阶结终端的工艺刻蚀次数，降低工艺复杂度和器件制备成本，提高SiC功率器件制备的可靠性和重复性。总的来讲，相对于现有工艺制备方法，所述SiC高压功率器件多级台阶结终端的制备方法能显著提高SiC高压功率器件的阻断电压并能有效降低工艺复杂度，在SiC高压功率器件中具有非常显著的应用前景。

以上通过优选实施例详细描述了本发明所提出的一种SiC基高压功率器件结终端的制备方法，本领域的技术人员应当理解，以上所述仅为本发明的优选实施例，在不脱离本发明实质的范围内，可以对本发明的制作方法做一定的变形或修改，例如采用该方法可以实现任意台阶级数的结终端结构等；其制备方法也不限于实施例中所公开的内容，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种SiC高压功率器件结终端的制备方法，其特征在于制备步骤如下：

（2）通过光刻定义1级台阶区域，反应离子刻蚀掉1级台阶区域的氧化硅层后，去除光刻胶形成SiC刻蚀硬掩膜；然后刻蚀台阶区域，刻蚀深度为d1，然后去除氧化硅硬掩膜层，形成1级台阶；

（3）在1级台阶上，先制作氧化硅硬掩膜层，然后刻蚀台阶区域，刻蚀深度为(D-d1)/2，然后去除氧化硅硬掩膜层，形成2级台阶区域；

（4）根据设计需要，同样的制作方法，在2^n-1级台阶上制作氧化硅硬掩膜层，然后刻蚀制作2ⁿ级台阶，刻蚀深度为(D-d1)/2ⁿ，然后去除氧化硅硬掩膜层，形成2ⁿ级台阶，其中，n＞1；

（5）在2ⁿ级台阶上先制作氧化硅硬掩膜层，然后刻蚀台阶区域，刻蚀深度为(D-d1)/2ⁿ +d_OE μm，d_OE是隔离过刻蚀量，d_OE的取值范围在1~3μm；然后去除氧化硅硬掩膜层，完成SiC高压功率器件隔离。

2.根据权利要求1所述的SiC高压功率器件结终端的制备方法，其特征在于：所述刻蚀台阶区域采用的刻蚀方法均为反应离子刻蚀方法或感应耦合等离子体刻蚀方法。

3.根据权利要求1所述的SiC高压功率器件结终端的制备方法，其特征在于：所述去除氧化硅硬掩膜层均是采用氢氟酸或缓冲氧化物刻蚀液去除。