JP2003282704A - デュアルダマシンによる半導体装置の製造方法 - Google Patents
デュアルダマシンによる半導体装置の製造方法Info
- Publication number
- JP2003282704A JP2003282704A JP2002086954A JP2002086954A JP2003282704A JP 2003282704 A JP2003282704 A JP 2003282704A JP 2002086954 A JP2002086954 A JP 2002086954A JP 2002086954 A JP2002086954 A JP 2002086954A JP 2003282704 A JP2003282704 A JP 2003282704A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- film
- forming
- etching
- interlayer film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000011229 interlayer Substances 0.000 claims abstract description 180
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 13
- -1 silicon oxide nitride Chemical class 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 127
- 230000009977 dual effect Effects 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 claims description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 6
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- OJCDKHXKHLJDOT-UHFFFAOYSA-N fluoro hypofluorite;silicon Chemical compound [Si].FOF OJCDKHXKHLJDOT-UHFFFAOYSA-N 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 4
- 229920000265 Polyparaphenylene Polymers 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 11
- 238000012545 processing Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 22
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 239000010949 copper Substances 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 8
- 230000017525 heat dissipation Effects 0.000 description 8
- 230000003628 erosive effect Effects 0.000 description 5
- 229910010272 inorganic material Inorganic materials 0.000 description 4
- 239000011147 inorganic material Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910000881 Cu alloy Inorganic materials 0.000 description 3
- 235000013405 beer Nutrition 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 244000132059 Carica parviflora Species 0.000 description 2
- 235000014653 Carica parviflora Nutrition 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 241000272470 Circus Species 0.000 description 1
- 101150042515 DA26 gene Proteins 0.000 description 1
- 101100350458 Oryza sativa subsp. japonica RR25 gene Proteins 0.000 description 1
- 101150016011 RR11 gene Proteins 0.000 description 1
- 101150048609 RR21 gene Proteins 0.000 description 1
- 239000005441 aurora Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- CNHDIAIOKMXOLK-UHFFFAOYSA-N toluquinol Chemical compound CC1=CC(O)=CC=C1O CNHDIAIOKMXOLK-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 放熱性が良好で、製造コストが低く、微細加
工に好適なデュアルダマシンによる半導体装置の製造方
法を提供する。 【解決手段】 基板１上に無機層間膜５、有機層間膜
６、シリコン酸化膜からなる下部マスク７、シリコン窒
化膜からなる上部マスク８を形成し、上部マスク８上に
シリコン酸化窒化膜からなり膜厚が２０乃至１００ｎｍ
であるカバーマスク１０を形成する。そして、反射防止
膜１１及びレジスト膜１２を形成する。次に、レジスト
膜１２をマスクとして、反射防止膜１１、カバーマスク
１０、下部マスク７をエッチングする。そして、カバー
マスク１０をマスクとして、有機層間膜６及び無機層間
膜５をエッチングしてビアホールを形成する。次に、上
部マスク８をマスクとして有機層間膜６をエッチングし
て配線溝を形成する。
工に好適なデュアルダマシンによる半導体装置の製造方
法を提供する。 【解決手段】 基板１上に無機層間膜５、有機層間膜
６、シリコン酸化膜からなる下部マスク７、シリコン窒
化膜からなる上部マスク８を形成し、上部マスク８上に
シリコン酸化窒化膜からなり膜厚が２０乃至１００ｎｍ
であるカバーマスク１０を形成する。そして、反射防止
膜１１及びレジスト膜１２を形成する。次に、レジスト
膜１２をマスクとして、反射防止膜１１、カバーマスク
１０、下部マスク７をエッチングする。そして、カバー
マスク１０をマスクとして、有機層間膜６及び無機層間
膜５をエッチングしてビアホールを形成する。次に、上
部マスク８をマスクとして有機層間膜６をエッチングし
て配線溝を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ビア層間膜に無機
低誘電率膜を使用したデュアルダマシンによる半導体装
置の製造方法に関し、特に、ビア層間膜に無機低誘電率
膜を使用し配線層間膜に有機低誘電率膜を使用したハイ
ブリッド構造の半導体装置の製造方法に関する。
低誘電率膜を使用したデュアルダマシンによる半導体装
置の製造方法に関し、特に、ビア層間膜に無機低誘電率
膜を使用し配線層間膜に有機低誘電率膜を使用したハイ
ブリッド構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ（Large Scale Integrated circu
it：大規模集積回路）等の半導体装置においては、半導
体基板上に、各素子を相互に接続するための多層配線が
設けられている。この多層配線においては、配線層とビ
ア層とが交互に積層されており、配線層においては層間
絶縁膜に配線が埋め込まれており、ビア層においては層
間絶縁膜に前記配線同士を接続するビアが埋め込まれて
いる。
it：大規模集積回路）等の半導体装置においては、半導
体基板上に、各素子を相互に接続するための多層配線が
設けられている。この多層配線においては、配線層とビ
ア層とが交互に積層されており、配線層においては層間
絶縁膜に配線が埋め込まれており、ビア層においては層
間絶縁膜に前記配線同士を接続するビアが埋め込まれて
いる。
【０００３】近時、半導体装置における動作速度の高速
化及び消費電力の低減が求められており、層間絶縁膜に
は低誘電率膜（Ｌｏｗ−Ｋ膜）が多く使用されている。
低誘電率膜には大別して有機材料からなる有機低誘電率
膜及び無機材料からなる無機低誘電率膜がある。有機低
誘電率膜は、無機材料からなるハードマスクとの間で高
いエッチング選択比を実現することができ、ハードマス
ク及びレジスト膜を薄くすることができるため、加工性
の点で有利である。
化及び消費電力の低減が求められており、層間絶縁膜に
は低誘電率膜（Ｌｏｗ−Ｋ膜）が多く使用されている。
低誘電率膜には大別して有機材料からなる有機低誘電率
膜及び無機材料からなる無機低誘電率膜がある。有機低
誘電率膜は、無機材料からなるハードマスクとの間で高
いエッチング選択比を実現することができ、ハードマス
ク及びレジスト膜を薄くすることができるため、加工性
の点で有利である。
【０００４】また、配線及びビアを形成する材料には、
導電性、化学的安定性、エレクトロマイグレーション耐
性及びストレスマイグレーション耐性が優れた銅又は銅
合金（以下、総称して銅という）が好適に使用されてい
る。銅からなる配線及びビアは化学的に安定しているた
め、エッチングにより加工することが困難である。この
ため、銅からなる配線及びビアは、ダマシン法によって
形成されている。即ち、予め層間絶縁膜に配線溝及びビ
アホールを形成し、この配線溝及びビアホールを含む全
面に銅からなる膜を成膜し、その後、層間絶縁膜上の不
要な銅膜を除去して、配線及びビアを形成する。特に微
細な多層配線の形成には、配線及びビアを同時に形成す
るデュアルダマシン法が適している。
導電性、化学的安定性、エレクトロマイグレーション耐
性及びストレスマイグレーション耐性が優れた銅又は銅
合金（以下、総称して銅という）が好適に使用されてい
る。銅からなる配線及びビアは化学的に安定しているた
め、エッチングにより加工することが困難である。この
ため、銅からなる配線及びビアは、ダマシン法によって
形成されている。即ち、予め層間絶縁膜に配線溝及びビ
アホールを形成し、この配線溝及びビアホールを含む全
面に銅からなる膜を成膜し、その後、層間絶縁膜上の不
要な銅膜を除去して、配線及びビアを形成する。特に微
細な多層配線の形成には、配線及びビアを同時に形成す
るデュアルダマシン法が適している。
【０００５】特開２００１−１５６１７０号公報におい
ては、有機絶縁膜からなる層間絶縁膜を２層備えた多層
配線を、２層マスク（ＤＨＭ：Dual Hard Mask）を使用
してデュアルダマシン法により形成する技術が開示され
ている。図５（ａ）乃至（ｅ）及び図６（ａ）乃至
（ｅ）は、特開２００１−１５６１７０号公報に開示さ
れた従来の多層配線の製造方法をその工程順に示す断面
図である。
ては、有機絶縁膜からなる層間絶縁膜を２層備えた多層
配線を、２層マスク（ＤＨＭ：Dual Hard Mask）を使用
してデュアルダマシン法により形成する技術が開示され
ている。図５（ａ）乃至（ｅ）及び図６（ａ）乃至
（ｅ）は、特開２００１−１５６１７０号公報に開示さ
れた従来の多層配線の製造方法をその工程順に示す断面
図である。
【０００６】図５（ａ）に示すように、この従来の技術
においては、基板１１０上にパッシベーション膜１１１
を形成し、第１の有機層間膜１１２を形成する。第１の
有機層間膜１１２はポリアリルエーテルからなる。そし
て、第１の有機層間膜１１２上にエッチングストッパ層
１１３を形成し、その上に第２の有機層間膜１１４を形
成する。第２の有機層間膜１１４もポリアリルエーテル
からなる。そして、この上に酸化シリコンからなる下部
マスク１１５を形成し、窒化シリコンからなる上部マス
ク１１６を形成する。下部マスク１１５及び上部マスク
１１６により、２層マスク（ＤＨＭ）が形成されてい
る。そして、上部マスク１１６上に、配線溝を形成する
ための開口部１３２を備えたレジストマスク１３１を形
成する。
においては、基板１１０上にパッシベーション膜１１１
を形成し、第１の有機層間膜１１２を形成する。第１の
有機層間膜１１２はポリアリルエーテルからなる。そし
て、第１の有機層間膜１１２上にエッチングストッパ層
１１３を形成し、その上に第２の有機層間膜１１４を形
成する。第２の有機層間膜１１４もポリアリルエーテル
からなる。そして、この上に酸化シリコンからなる下部
マスク１１５を形成し、窒化シリコンからなる上部マス
ク１１６を形成する。下部マスク１１５及び上部マスク
１１６により、２層マスク（ＤＨＭ）が形成されてい
る。そして、上部マスク１１６上に、配線溝を形成する
ための開口部１３２を備えたレジストマスク１３１を形
成する。
【０００７】次に、図５（ｂ）に示すように、レジスト
マスク１３１をマスクとして上部マスク１１６にエッチ
ングを施し、溝パターン１１７を形成する。次に、図５
（ｃ）に示すように、上部マスク１１６上及び下部マス
ク１１５の露出部上に、ＴａＮからなる絶縁膜１１８を
形成する。そして、図５（ｄ）に示すように、絶縁膜１
１８をエッチングして上部マスク１１６の溝パターン１
１７の側壁にサイドウォール１１９を形成する。次い
で、図５（ｅ）に示すように、ビアホールを形成するた
めの開口部１３４を有するレジストマスク１３３を形成
する。このとき、平面視で、レジストマスク１３３の開
口部１３４は、溝パターン１１７の開口部内に位置して
いる。
マスク１３１をマスクとして上部マスク１１６にエッチ
ングを施し、溝パターン１１７を形成する。次に、図５
（ｃ）に示すように、上部マスク１１６上及び下部マス
ク１１５の露出部上に、ＴａＮからなる絶縁膜１１８を
形成する。そして、図５（ｄ）に示すように、絶縁膜１
１８をエッチングして上部マスク１１６の溝パターン１
１７の側壁にサイドウォール１１９を形成する。次い
で、図５（ｅ）に示すように、ビアホールを形成するた
めの開口部１３４を有するレジストマスク１３３を形成
する。このとき、平面視で、レジストマスク１３３の開
口部１３４は、溝パターン１１７の開口部内に位置して
いる。
【０００８】次に、図６（ａ）に示すように、レジスト
マスク１３３をマスクとして下部マスク１１５をエッチ
ングしてビアホールパターン１２０を形成する。そし
て、図６（ｂ）に示すように、上記エッチングを更に進
めて第２の有機層間膜１１４にビアホールパターン１２
０を形成する。このとき、レジストマスク１３３も除去
される。レジストマスク１３３が除去された後は、下部
マスク１１５がマスクとして機能する。
マスク１３３をマスクとして下部マスク１１５をエッチ
ングしてビアホールパターン１２０を形成する。そし
て、図６（ｂ）に示すように、上記エッチングを更に進
めて第２の有機層間膜１１４にビアホールパターン１２
０を形成する。このとき、レジストマスク１３３も除去
される。レジストマスク１３３が除去された後は、下部
マスク１１５がマスクとして機能する。
【０００９】その後、図６（ｃ）に示すように、上部マ
スク１１６及びサイドウォール１１９をマスクとして下
部マスク１１５をエッチングする。このとき、エッチン
グストッパ層１１３もエッチングされ、エッチングスト
ッパ層１１３にビアホール１２１の上部が形成される。
次に、図６（ｄ）に示すように、上部マスク１１６及び
サイドウォール１１９をマスクとして、第２の有機層間
膜１１４をエッチングし、配線溝１２２を形成する。こ
のエッチングにより第１の有機層間膜１１２もエッチン
グされ、ビアホール１２１の主部が形成される。
スク１１６及びサイドウォール１１９をマスクとして下
部マスク１１５をエッチングする。このとき、エッチン
グストッパ層１１３もエッチングされ、エッチングスト
ッパ層１１３にビアホール１２１の上部が形成される。
次に、図６（ｄ）に示すように、上部マスク１１６及び
サイドウォール１１９をマスクとして、第２の有機層間
膜１１４をエッチングし、配線溝１２２を形成する。こ
のエッチングにより第１の有機層間膜１１２もエッチン
グされ、ビアホール１２１の主部が形成される。
【００１０】次に、図６（ｅ）に示すように、下部マス
ク１１５及びエッチングストッパ層１１３をマスクとし
て、ビアホール１２１の底部において露出しているパッ
シベーション膜１１１をエッチングして除去する。この
とき、上部マスク１１６及びサイドウォール１１９もエ
ッチングされて除去される。そして、下部マスク１１５
を除去し、ビアホール１２１及び配線溝１２２に金属材
料を埋め込み、余分な金属材料を除去する。このような
方法により、２層の有機層間絶縁膜を備えた多層配線を
形成することができる。
ク１１５及びエッチングストッパ層１１３をマスクとし
て、ビアホール１２１の底部において露出しているパッ
シベーション膜１１１をエッチングして除去する。この
とき、上部マスク１１６及びサイドウォール１１９もエ
ッチングされて除去される。そして、下部マスク１１５
を除去し、ビアホール１２１及び配線溝１２２に金属材
料を埋め込み、余分な金属材料を除去する。このような
方法により、２層の有機層間絶縁膜を備えた多層配線を
形成することができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
従来の技術には、以下に示すような問題点がある。即
ち、下部の第１の層間膜及び上部の第２の層間膜の双方
に有機層間絶縁膜を使用すると、放熱性が不十分とな
り、デバイスの特性を低下させる。また、有機層間絶縁
膜は極めて高価であるため、２層の層間絶縁膜として有
機層間絶縁膜を使用することにより、半導体装置全体の
コストを増大させてしまうという問題点がある。
従来の技術には、以下に示すような問題点がある。即
ち、下部の第１の層間膜及び上部の第２の層間膜の双方
に有機層間絶縁膜を使用すると、放熱性が不十分とな
り、デバイスの特性を低下させる。また、有機層間絶縁
膜は極めて高価であるため、２層の層間絶縁膜として有
機層間絶縁膜を使用することにより、半導体装置全体の
コストを増大させてしまうという問題点がある。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、放熱性が良好で、製造コストが低く、微細
加工に好適なデュアルダマシンによる半導体装置の製造
方法を提供することを目的とする。
のであって、放熱性が良好で、製造コストが低く、微細
加工に好適なデュアルダマシンによる半導体装置の製造
方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係るデュアルダ
マシンによる半導体装置の製造方法は、第１の無機低誘
電率膜からなる第１層間膜と、有機低誘電率膜又はエッ
チング速度が前記第１の無機低誘電率膜と異なる第２の
無機低誘電率膜からなる第２層間膜とを順次形成する工
程と、前記第２層間膜上に下部マスクを形成する工程
と、前記下部マスク上に配線溝がパターニングされた上
部マスクを形成する工程と、全面にカバーマスクを形成
する工程と、ビアホール形成用の開口部が形成されたレ
ジスト膜をマスクとして前記カバーマスク、下部マスク
及び第２層間膜をエッチングする工程と、前記カバーマ
スクをマスクとして前記第１層間膜をエッチングしてビ
アホールを形成すると共に前記カバーマスクも除去して
前記上部マスクを露出させる工程と、前記上部マスクを
マスクとして前記第２層間膜をエッチングして配線溝を
形成する工程とを有することを特徴とする。
マシンによる半導体装置の製造方法は、第１の無機低誘
電率膜からなる第１層間膜と、有機低誘電率膜又はエッ
チング速度が前記第１の無機低誘電率膜と異なる第２の
無機低誘電率膜からなる第２層間膜とを順次形成する工
程と、前記第２層間膜上に下部マスクを形成する工程
と、前記下部マスク上に配線溝がパターニングされた上
部マスクを形成する工程と、全面にカバーマスクを形成
する工程と、ビアホール形成用の開口部が形成されたレ
ジスト膜をマスクとして前記カバーマスク、下部マスク
及び第２層間膜をエッチングする工程と、前記カバーマ
スクをマスクとして前記第１層間膜をエッチングしてビ
アホールを形成すると共に前記カバーマスクも除去して
前記上部マスクを露出させる工程と、前記上部マスクを
マスクとして前記第２層間膜をエッチングして配線溝を
形成する工程とを有することを特徴とする。
【００１４】本発明においては、第１層間膜を無機低誘
電率膜により形成することにより、第１層間膜及び第２
層間膜の双方を有機低誘電率膜により形成する場合と比
較して、放熱性を向上させ、且つ、半導体装置のコスト
を低減することができる。また、上部マスク上にカバー
マスクを設け、このカバーマスクをマスクとして前記第
１層間膜をエッチングしてビアホールを形成すると共に
前記カバーマスクも除去して前記上部マスクを露出させ
ることにより、この工程中においてカバーマスクにより
上部マスクをエッチングから保護できると共に、エッチ
ング終了時には上部マスクを露出させることができる。
これにより、前記第２層間膜をエッチングして配線溝を
形成する工程において、マスクとして上部マスクを使用
できると共に、この工程中に上部マスクが消失すること
を防止できる。これにより、配線溝を精度よく形成する
ことができる。この結果、微細な配線を形成することが
でき、半導体装置の高集積化を図ることができる。な
お、前記カバーマスクは通常のマスクとは異なり、エッ
チング中に除去されていく膜である。
電率膜により形成することにより、第１層間膜及び第２
層間膜の双方を有機低誘電率膜により形成する場合と比
較して、放熱性を向上させ、且つ、半導体装置のコスト
を低減することができる。また、上部マスク上にカバー
マスクを設け、このカバーマスクをマスクとして前記第
１層間膜をエッチングしてビアホールを形成すると共に
前記カバーマスクも除去して前記上部マスクを露出させ
ることにより、この工程中においてカバーマスクにより
上部マスクをエッチングから保護できると共に、エッチ
ング終了時には上部マスクを露出させることができる。
これにより、前記第２層間膜をエッチングして配線溝を
形成する工程において、マスクとして上部マスクを使用
できると共に、この工程中に上部マスクが消失すること
を防止できる。これにより、配線溝を精度よく形成する
ことができる。この結果、微細な配線を形成することが
でき、半導体装置の高集積化を図ることができる。な
お、前記カバーマスクは通常のマスクとは異なり、エッ
チング中に除去されていく膜である。
【００１５】本発明に係る他のデュアルダマシンによる
半導体装置の製造方法は、第１の無機低誘電率膜からな
る第１層間膜と、有機低誘電率膜又はエッチング速度が
前記第１の無機低誘電率膜と異なる第２の無機低誘電率
膜からなる第２層間膜とを順次形成する工程と、前記第
２層間膜上に下部マスクを形成する工程と、前記下部マ
スク上に配線溝がパターニングされた上部マスクを形成
する工程と、全面に前記下部マスクと前記上部マスクと
の中間のエッチング速度を有する材料からなるカバーマ
スクを形成する工程と、ビアホール形成用の開口部が形
成されたレジスト膜をマスクとして前記カバーマスク、
下部マスク及び第２層間膜をエッチングする工程と、前
記カバーマスクをマスクとして前記第１層間膜をエッチ
ングしてビアホールを形成する工程と、前記上部マスク
をマスクとして前記第２層間膜をエッチングして配線溝
を形成する工程とを有することを特徴とする。
半導体装置の製造方法は、第１の無機低誘電率膜からな
る第１層間膜と、有機低誘電率膜又はエッチング速度が
前記第１の無機低誘電率膜と異なる第２の無機低誘電率
膜からなる第２層間膜とを順次形成する工程と、前記第
２層間膜上に下部マスクを形成する工程と、前記下部マ
スク上に配線溝がパターニングされた上部マスクを形成
する工程と、全面に前記下部マスクと前記上部マスクと
の中間のエッチング速度を有する材料からなるカバーマ
スクを形成する工程と、ビアホール形成用の開口部が形
成されたレジスト膜をマスクとして前記カバーマスク、
下部マスク及び第２層間膜をエッチングする工程と、前
記カバーマスクをマスクとして前記第１層間膜をエッチ
ングしてビアホールを形成する工程と、前記上部マスク
をマスクとして前記第２層間膜をエッチングして配線溝
を形成する工程とを有することを特徴とする。
【００１６】本発明においては、第１層間膜を無機低誘
電率膜により形成することにより、第１層間膜及び第２
層間膜の双方を有機低誘電率膜により形成する場合と比
較して、放熱性を向上させ、且つ、半導体装置のコスト
を低減することができる。また、カバーマスクを下部マ
スクと上部マスクとの中間のエッチング速度を有する材
料により形成し、カバーマスクのエッチング速度を上部
マスクのエッチング速度よりも高くすることにより、前
記カバーマスクをマスクとして前記第１層間膜をエッチ
ングしてビアホールを形成する工程において、カバーマ
スクによりエッチングの途中まで上部マスクを保護する
ことができる。また、カバーマスクのエッチング速度を
下部マスクのエッチング速度よりも低くすることによ
り、前記カバーマスクをマスクとして前記第１層間膜を
エッチングしてビアホールを形成する工程において、エ
ッチング終了時にはカバーマスクのみを除去して上部マ
スクを露出させることができる。これにより、第２層間
膜をエッチングして配線溝を形成する際に、マスクとし
て上部マスクを使用できると共に、このエッチング中に
上部マスクが消失することを防止できる。この結果、配
線溝を精度よく形成することができる。このため、半導
体装置において微細な配線を形成することができ、半導
体装置の高集積化を図ることができる。
電率膜により形成することにより、第１層間膜及び第２
層間膜の双方を有機低誘電率膜により形成する場合と比
較して、放熱性を向上させ、且つ、半導体装置のコスト
を低減することができる。また、カバーマスクを下部マ
スクと上部マスクとの中間のエッチング速度を有する材
料により形成し、カバーマスクのエッチング速度を上部
マスクのエッチング速度よりも高くすることにより、前
記カバーマスクをマスクとして前記第１層間膜をエッチ
ングしてビアホールを形成する工程において、カバーマ
スクによりエッチングの途中まで上部マスクを保護する
ことができる。また、カバーマスクのエッチング速度を
下部マスクのエッチング速度よりも低くすることによ
り、前記カバーマスクをマスクとして前記第１層間膜を
エッチングしてビアホールを形成する工程において、エ
ッチング終了時にはカバーマスクのみを除去して上部マ
スクを露出させることができる。これにより、第２層間
膜をエッチングして配線溝を形成する際に、マスクとし
て上部マスクを使用できると共に、このエッチング中に
上部マスクが消失することを防止できる。この結果、配
線溝を精度よく形成することができる。このため、半導
体装置において微細な配線を形成することができ、半導
体装置の高集積化を図ることができる。
【００１７】本発明に係る更に他のデュアルダマシンに
よる半導体装置の製造方法は、無機低誘電率膜からなる
第１層間膜とエッチングストッパ膜と有機低誘電率膜又
は無機低誘電率膜からなる第２層間膜とを順次形成する
工程と、前記第２層間膜上に下部マスクを形成する工程
と、前記下部マスク上に配線溝がパターニングされた上
部マスクを形成する工程と、全面にカバーマスクを形成
する工程と、ビアホール形成用の開口部が形成されたレ
ジスト膜をマスクとして前記カバーマスク、下部マスク
及び第２層間膜をエッチングする工程と、前記カバーマ
スクをマスクとして前記第１層間膜をエッチングしてビ
アホールを形成すると共に前記カバーマスクも除去して
前記上部マスクを露出させる工程と、前記上部マスクを
マスクとして前記第２層間膜をエッチングして配線溝を
形成する工程とを有することを特徴とする。
よる半導体装置の製造方法は、無機低誘電率膜からなる
第１層間膜とエッチングストッパ膜と有機低誘電率膜又
は無機低誘電率膜からなる第２層間膜とを順次形成する
工程と、前記第２層間膜上に下部マスクを形成する工程
と、前記下部マスク上に配線溝がパターニングされた上
部マスクを形成する工程と、全面にカバーマスクを形成
する工程と、ビアホール形成用の開口部が形成されたレ
ジスト膜をマスクとして前記カバーマスク、下部マスク
及び第２層間膜をエッチングする工程と、前記カバーマ
スクをマスクとして前記第１層間膜をエッチングしてビ
アホールを形成すると共に前記カバーマスクも除去して
前記上部マスクを露出させる工程と、前記上部マスクを
マスクとして前記第２層間膜をエッチングして配線溝を
形成する工程とを有することを特徴とする。
【００１８】本発明に係る更に他のデュアルダマシンに
よる半導体装置の製造方法は、無機低誘電率膜からなる
第１層間膜とエッチングストッパ膜と有機低誘電率膜又
は無機低誘電率膜からなる第２層間膜とを順次形成する
工程と、前記第２層間膜上に下部マスクを形成する工程
と、前記下部マスク上に配線溝がパターニングされた上
部マスクを形成する工程と、全面に前記下部マスクと前
記上部マスクとの中間のエッチング速度を有する材料か
らなるカバーマスクを形成する工程と、ビアホール形成
用の開口部が形成されたレジスト膜をマスクとして前記
カバーマスク、下部マスク及び第２層間膜をエッチング
する工程と、前記カバーマスクをマスクとして前記第１
層間膜をエッチングしてビアホールを形成する工程と、
前記上部マスクをマスクとして前記第２層間膜をエッチ
ングして配線溝を形成する工程とを有することを特徴と
する。
よる半導体装置の製造方法は、無機低誘電率膜からなる
第１層間膜とエッチングストッパ膜と有機低誘電率膜又
は無機低誘電率膜からなる第２層間膜とを順次形成する
工程と、前記第２層間膜上に下部マスクを形成する工程
と、前記下部マスク上に配線溝がパターニングされた上
部マスクを形成する工程と、全面に前記下部マスクと前
記上部マスクとの中間のエッチング速度を有する材料か
らなるカバーマスクを形成する工程と、ビアホール形成
用の開口部が形成されたレジスト膜をマスクとして前記
カバーマスク、下部マスク及び第２層間膜をエッチング
する工程と、前記カバーマスクをマスクとして前記第１
層間膜をエッチングしてビアホールを形成する工程と、
前記上部マスクをマスクとして前記第２層間膜をエッチ
ングして配線溝を形成する工程とを有することを特徴と
する。
【００１９】また、前記カバーマスク上に反射防止膜を
形成した後、前記レジスト膜を形成することが好まし
い。これにより、レジスト膜のパターニングを精度よく
行うことができる。
形成した後、前記レジスト膜を形成することが好まし
い。これにより、レジスト膜のパターニングを精度よく
行うことができる。
【００２０】更に、前記ビアホール形成用の開口部が形
成されたレジスト膜をマスクとして前記カバーマスク、
下部マスク及び第２層間膜をエッチングする工程は、前
記レジスト膜をマスクとして前記カバーマスク及び下部
マスクをエッチングする工程と、前記レジスト膜をマス
クとして前記第２層間膜をエッチングすると共に前記レ
ジスト膜も除去して前記カバーマスクを露出させる工程
と、を有することができる。これにより、各エッチング
条件を最適化できると共に、第２層間膜をエッチングす
る際にレジスト膜も除去できるため、レジスト膜を除去
するための特別な工程を設ける必要がなくなる。
成されたレジスト膜をマスクとして前記カバーマスク、
下部マスク及び第２層間膜をエッチングする工程は、前
記レジスト膜をマスクとして前記カバーマスク及び下部
マスクをエッチングする工程と、前記レジスト膜をマス
クとして前記第２層間膜をエッチングすると共に前記レ
ジスト膜も除去して前記カバーマスクを露出させる工程
と、を有することができる。これにより、各エッチング
条件を最適化できると共に、第２層間膜をエッチングす
る際にレジスト膜も除去できるため、レジスト膜を除去
するための特別な工程を設ける必要がなくなる。
【００２１】更にまた、前記カバーマスクが、シリコン
酸化窒化膜、シリコン窒化膜、シリコン炭化膜、シリコ
ン炭化窒化膜及びシリコン酸化膜からなる群より選択さ
れた１種又は２種以上の膜からなることが好ましい。こ
れにより、カバーマスクの安定性を向上させることがで
きる。特に、前記下部マスクがシリコン酸化膜からな
り、前記上部マスクがシリコン窒化膜からなり、前記カ
バーマスクがシリコン酸化窒化膜からなることが好まし
い。
酸化窒化膜、シリコン窒化膜、シリコン炭化膜、シリコ
ン炭化窒化膜及びシリコン酸化膜からなる群より選択さ
れた１種又は２種以上の膜からなることが好ましい。こ
れにより、カバーマスクの安定性を向上させることがで
きる。特に、前記下部マスクがシリコン酸化膜からな
り、前記上部マスクがシリコン窒化膜からなり、前記カ
バーマスクがシリコン酸化窒化膜からなることが好まし
い。
【００２２】更にまた、前記カバーマスクの膜厚が２０
乃至１００ｎｍであることが好ましい。これにより、前
記カバーマスクをマスクとして前記第１層間膜をエッチ
ングしてビアホールを形成する工程において、上部マス
クをエッチングから保護しつつ、カバーマスクを除去し
て上部マスクを露出させることが容易になる。
乃至１００ｎｍであることが好ましい。これにより、前
記カバーマスクをマスクとして前記第１層間膜をエッチ
ングしてビアホールを形成する工程において、上部マス
クをエッチングから保護しつつ、カバーマスクを除去し
て上部マスクを露出させることが容易になる。
【００２３】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１（ａ）乃至
（ｃ）及び図２（ａ）乃至（ｃ）は、本発明の実施例に
係るデュアルダマシンによる半導体装置の製造方法をそ
の工程順に示す断面図である。
付の図面を参照して具体的に説明する。図１（ａ）乃至
（ｃ）及び図２（ａ）乃至（ｃ）は、本発明の実施例に
係るデュアルダマシンによる半導体装置の製造方法をそ
の工程順に示す断面図である。
【００２４】先ず、図１（ａ）に示すように、表層に配
線層２が形成されている基板１を準備する。配線層２に
おいては、絶縁膜中に例えば銅又は銅合金（以下、総称
して銅という）からなる配線３が埋め込まれている。基
板１上に例えば酸化シリコンからなるストッパ膜４を形
成し、ストッパ膜４上に無機層間膜５を形成する。無機
層間膜５は無機材料からなる低誘電率膜により形成し、
例えば、アプライドマテリアル社製Ｂｌａｃｋ Ｄｉａ
ｍｏｎｄを、プラズマＣＶＤ法（Chemical Vapor Depos
ition法：化学気相成長法）により、厚さが例えば３５
０ｎｍになるように成膜して形成する。なお、無機層間
膜５は、ノベラスシステムズ社製Ｃｏｒａｌ又はＡＳＭ
社製Ａｕｒｏｌａ等により形成してもよい。なお、前述
のＢｌａｃｋ Ｄｉａｍｏｎｄ、Ｃｏｒａｌ及びＡｕｒ
ｏｌａは、いずれも炭素添加シリコン酸化膜（ＳｉＯＣ
膜）である。
線層２が形成されている基板１を準備する。配線層２に
おいては、絶縁膜中に例えば銅又は銅合金（以下、総称
して銅という）からなる配線３が埋め込まれている。基
板１上に例えば酸化シリコンからなるストッパ膜４を形
成し、ストッパ膜４上に無機層間膜５を形成する。無機
層間膜５は無機材料からなる低誘電率膜により形成し、
例えば、アプライドマテリアル社製Ｂｌａｃｋ Ｄｉａ
ｍｏｎｄを、プラズマＣＶＤ法（Chemical Vapor Depos
ition法：化学気相成長法）により、厚さが例えば３５
０ｎｍになるように成膜して形成する。なお、無機層間
膜５は、ノベラスシステムズ社製Ｃｏｒａｌ又はＡＳＭ
社製Ａｕｒｏｌａ等により形成してもよい。なお、前述
のＢｌａｃｋ Ｄｉａｍｏｎｄ、Ｃｏｒａｌ及びＡｕｒ
ｏｌａは、いずれも炭素添加シリコン酸化膜（ＳｉＯＣ
膜）である。
【００２５】次に、無機層間膜５上に有機層間膜６を形
成する。有機層間膜６は有機材料からなる低誘電率膜に
より形成し、例えば、ダウケミカル社製ＳｉＬＫを、ス
ピンコートによる塗布により、厚さが例えば３００ｎｍ
になるように成膜して形成する。なお、有機層間膜６
は、ハネウェル社製Ｆｌａｒｅ等により形成してもよ
い。また、無機層間膜５と有機層間膜６との間に、密着
層（図示せず）を設けてもよい。なお、前述のＳｉＬＫ
はポリフェニレンであり、前述のＦｌａｒｅはポリアリ
ルエーテルである。
成する。有機層間膜６は有機材料からなる低誘電率膜に
より形成し、例えば、ダウケミカル社製ＳｉＬＫを、ス
ピンコートによる塗布により、厚さが例えば３００ｎｍ
になるように成膜して形成する。なお、有機層間膜６
は、ハネウェル社製Ｆｌａｒｅ等により形成してもよ
い。また、無機層間膜５と有機層間膜６との間に、密着
層（図示せず）を設けてもよい。なお、前述のＳｉＬＫ
はポリフェニレンであり、前述のＦｌａｒｅはポリアリ
ルエーテルである。
【００２６】次に、有機層間膜６上に下部マスク７を形
成する。下部マスク７は例えばシリコン酸化膜を例えば
１２０ｎｍの厚さに成膜することにより形成する。そし
て、下部マスク７上に上部マスク８を形成する。上部マ
スク８は、例えばシリコン窒化膜を例えば８０ｎｍの厚
さに成膜し、このシリコン窒化膜にパターニングを施す
ことにより形成する。このパターニングにより、上部マ
スク８に、後の工程において有機層間膜６に配線溝を形
成するためのパターンが形成される。即ち、上部マスク
８においては、有機層間膜６に配線溝を形成する予定の
領域に相当する領域に開口部９が形成されている。下部
マスク７及び上部マスク８により２層マスク（ＤＨＭ）
が構成されている。
成する。下部マスク７は例えばシリコン酸化膜を例えば
１２０ｎｍの厚さに成膜することにより形成する。そし
て、下部マスク７上に上部マスク８を形成する。上部マ
スク８は、例えばシリコン窒化膜を例えば８０ｎｍの厚
さに成膜し、このシリコン窒化膜にパターニングを施す
ことにより形成する。このパターニングにより、上部マ
スク８に、後の工程において有機層間膜６に配線溝を形
成するためのパターンが形成される。即ち、上部マスク
８においては、有機層間膜６に配線溝を形成する予定の
領域に相当する領域に開口部９が形成されている。下部
マスク７及び上部マスク８により２層マスク（ＤＨＭ）
が構成されている。
【００２７】次に、上部マスク８上の全面にカバーマス
ク１０を形成する。カバーマスク１０は、例えばシリコ
ン酸化窒化膜をプラズマＣＶＤ法により例えば２０乃至
１００ｎｍの厚さに成膜して形成する。このとき、カバ
ーマスク１０の上面にはパターニングされた上部マスク
８の形状を反映して凹凸が形成される。カバーマスク１
０のエッチング速度は、下部マスク７のエッチング速度
よりも低く、上部マスク８のエッチング速度よりも高い
速度とする。
ク１０を形成する。カバーマスク１０は、例えばシリコ
ン酸化窒化膜をプラズマＣＶＤ法により例えば２０乃至
１００ｎｍの厚さに成膜して形成する。このとき、カバ
ーマスク１０の上面にはパターニングされた上部マスク
８の形状を反映して凹凸が形成される。カバーマスク１
０のエッチング速度は、下部マスク７のエッチング速度
よりも低く、上部マスク８のエッチング速度よりも高い
速度とする。
【００２８】次に、カバーマスク１０上に反射防止膜
（ＡＲＣ：Anti-Reflection Coating）１１を形成し、
その上にレジスト膜１２を形成する。このとき、反射防
止膜１１の上面にはカバーマスク１０の上面の凹凸を反
映した凹凸が形成される。そして、レジスト膜１２にビ
アホール形成用のパターニングを施し、開口部１３を形
成する。即ち、開口部１３は、無機層間膜５にビアホー
ルが形成される予定の領域に形成される。このため、基
板１の表面に垂直な方向から見て、理想的にはレジスト
膜１２の開口部１３は上部マスク８の開口部９の内部に
位置する。しかしながら、目ズレが発生し、開口部１３
内に上部マスク８の一部が重なる場合もある。
（ＡＲＣ：Anti-Reflection Coating）１１を形成し、
その上にレジスト膜１２を形成する。このとき、反射防
止膜１１の上面にはカバーマスク１０の上面の凹凸を反
映した凹凸が形成される。そして、レジスト膜１２にビ
アホール形成用のパターニングを施し、開口部１３を形
成する。即ち、開口部１３は、無機層間膜５にビアホー
ルが形成される予定の領域に形成される。このため、基
板１の表面に垂直な方向から見て、理想的にはレジスト
膜１２の開口部１３は上部マスク８の開口部９の内部に
位置する。しかしながら、目ズレが発生し、開口部１３
内に上部マスク８の一部が重なる場合もある。
【００２９】次に、図１（ｂ）に示すように、レジスト
膜１２をマスクとして、反射防止膜１１、カバーマスク
１０及び下部マスク７を順次エッチングして選択的に除
去する。なお、上述の目ズレが発生した場合には、レジ
スト膜１２をマスクとして上部マスク８もエッチングさ
れる。このとき、エッチングガスには例えばＣＦ４／Ａ
ｒ／Ｏ２ガスを使用する。
膜１２をマスクとして、反射防止膜１１、カバーマスク
１０及び下部マスク７を順次エッチングして選択的に除
去する。なお、上述の目ズレが発生した場合には、レジ
スト膜１２をマスクとして上部マスク８もエッチングさ
れる。このとき、エッチングガスには例えばＣＦ４／Ａ
ｒ／Ｏ２ガスを使用する。
【００３０】次に、図１（ｃ）に示すように、カバーマ
スク１０をマスクとして有機層間膜６をエッチングし、
選択的に除去する。このとき、エッチングガスには例え
ばＮ ２／Ｈ２ガスを使用する。このエッチングにより、
レジスト膜１２及び反射防止膜１１（図１（ｂ）参照）
はエッチングされて除去される。
スク１０をマスクとして有機層間膜６をエッチングし、
選択的に除去する。このとき、エッチングガスには例え
ばＮ ２／Ｈ２ガスを使用する。このエッチングにより、
レジスト膜１２及び反射防止膜１１（図１（ｂ）参照）
はエッチングされて除去される。
【００３１】次に、カバーマスク１０をマスクとして、
無機層間膜５をエッチングして選択的に除去する。この
とき、エッチングガスには例えばＣ５Ｆ８／Ａｒ／Ｏ２
ガスを使用する。これにより、例えばシリコン酸化窒化
膜からなるカバーマスク１０のエッチング速度は、例え
ばシリコン窒化膜からなる上部マスク８のエッチング速
度よりも高くなる。なお、カバーマスク１０は、通常の
マスクとは異なり、このエッチング中に除去されてい
く。
無機層間膜５をエッチングして選択的に除去する。この
とき、エッチングガスには例えばＣ５Ｆ８／Ａｒ／Ｏ２
ガスを使用する。これにより、例えばシリコン酸化窒化
膜からなるカバーマスク１０のエッチング速度は、例え
ばシリコン窒化膜からなる上部マスク８のエッチング速
度よりも高くなる。なお、カバーマスク１０は、通常の
マスクとは異なり、このエッチング中に除去されてい
く。
【００３２】この結果、図２（ａ）に示すように、無機
層間膜５にビアホール１４が形成される。このとき、ビ
アホール１４の寸法は、ビアホール形状にパターニング
された有機層間膜６により規定される。また、前述の如
く、このエッチングによりカバーマスク１０が除去さ
れ、上部マスク８が露出する。同時に、上部マスク８を
マスクとして下部マスク７がエッチングされ、下部マス
ク７は配線形状に開口される。
層間膜５にビアホール１４が形成される。このとき、ビ
アホール１４の寸法は、ビアホール形状にパターニング
された有機層間膜６により規定される。また、前述の如
く、このエッチングによりカバーマスク１０が除去さ
れ、上部マスク８が露出する。同時に、上部マスク８を
マスクとして下部マスク７がエッチングされ、下部マス
ク７は配線形状に開口される。
【００３３】次に、図２（ｂ）に示すように、上部マス
ク８をマスクとして有機層間膜６をエッチングして選択
的に除去する。このとき、エッチングガスには例えばＮ
２／Ｈ２ガスを使用する。これにより、有機層間膜６に
配線溝１５が形成される。次に、ＣＨＦ３／Ａｒ／Ｏ２
ガスをエッチングガスとして、配線溝１５の底部に露出
しているストッパ膜４をエッチングし、除去する。この
エッチングにより上部マスク８が除去される。
ク８をマスクとして有機層間膜６をエッチングして選択
的に除去する。このとき、エッチングガスには例えばＮ
２／Ｈ２ガスを使用する。これにより、有機層間膜６に
配線溝１５が形成される。次に、ＣＨＦ３／Ａｒ／Ｏ２
ガスをエッチングガスとして、配線溝１５の底部に露出
しているストッパ膜４をエッチングし、除去する。この
エッチングにより上部マスク８が除去される。
【００３４】次に、ビアホール１４及び配線溝１５の内
部を含む全面に例えば銅からなる膜を成膜し、有機層間
膜６上に形成された膜をＣＭＰ（Chemical Mechanical
Polishing：化学的機械研磨）により除去し、ビアホー
ル１４及び配線溝１５の内部に夫々銅からなるビア１７
及び配線１８を形成する。このとき、配線１８の幅は例
えば１４０ｎｍとする。なお、下部マスク７はＣＭＰに
おいて、有機層間膜６のエロージョンを防止する役割を
果たす。
部を含む全面に例えば銅からなる膜を成膜し、有機層間
膜６上に形成された膜をＣＭＰ（Chemical Mechanical
Polishing：化学的機械研磨）により除去し、ビアホー
ル１４及び配線溝１５の内部に夫々銅からなるビア１７
及び配線１８を形成する。このとき、配線１８の幅は例
えば１４０ｎｍとする。なお、下部マスク７はＣＭＰに
おいて、有機層間膜６のエロージョンを防止する役割を
果たす。
【００３５】このようにして、多層配線を形成すること
ができ、半導体装置を製造することができる。図２
（ｃ）に示すように、この多層配線においては、基板１
上にストッパ膜４が設けられており、このストッパ膜４
上に無機層間膜５が設けられている。ストッパ膜４及び
無機層間膜５にはビアホール１４が形成されており、こ
のビアホール１４内にビア１７が埋め込まれている。ま
た、無機層間膜５上には有機層間膜６が設けられてお
り、有機層間膜６上には下部マスク７が設けられてい
る。有機層間膜６及び下部マスク７には配線溝１５が形
成されており、この配線溝１５内に配線１８が埋め込ま
れている。配線１８はビア１７に接続されており、ビア
１７は基板１の表層に形成されている配線３に接続され
ている。
ができ、半導体装置を製造することができる。図２
（ｃ）に示すように、この多層配線においては、基板１
上にストッパ膜４が設けられており、このストッパ膜４
上に無機層間膜５が設けられている。ストッパ膜４及び
無機層間膜５にはビアホール１４が形成されており、こ
のビアホール１４内にビア１７が埋め込まれている。ま
た、無機層間膜５上には有機層間膜６が設けられてお
り、有機層間膜６上には下部マスク７が設けられてい
る。有機層間膜６及び下部マスク７には配線溝１５が形
成されており、この配線溝１５内に配線１８が埋め込ま
れている。配線１８はビア１７に接続されており、ビア
１７は基板１の表層に形成されている配線３に接続され
ている。
【００３６】なお、カバーマスク１０のエッチング前の
膜厚が２０ｎｍ未満であると、図２（ａ）に示すカバー
マスク１０をマスクとして無機層間膜５をエッチングす
る工程において、カバーマスク１０がエッチングの初期
段階で除去されてしまい、その後、上部マスク８がエッ
チングに長時間曝されることになるため、上部マスク８
を保護する効果が低減する。一方、カバーマスク１０の
エッチング前の膜厚が１００ｎｍを超えると、図２
（ａ）に示す工程において、カバーマスク１０を除去す
ることが困難になる。従って、カバーマスク１０のエッ
チング前の膜厚は２０乃至１００ｎｍであることが好ま
しい。
膜厚が２０ｎｍ未満であると、図２（ａ）に示すカバー
マスク１０をマスクとして無機層間膜５をエッチングす
る工程において、カバーマスク１０がエッチングの初期
段階で除去されてしまい、その後、上部マスク８がエッ
チングに長時間曝されることになるため、上部マスク８
を保護する効果が低減する。一方、カバーマスク１０の
エッチング前の膜厚が１００ｎｍを超えると、図２
（ａ）に示す工程において、カバーマスク１０を除去す
ることが困難になる。従って、カバーマスク１０のエッ
チング前の膜厚は２０乃至１００ｎｍであることが好ま
しい。
【００３７】本実施例においては、ビア層間膜として無
機材料からなる無機層間膜を使用しているため、有機層
間膜を使用する場合と比較して、放熱性を向上させるこ
とができると共に、半導体装置のコストを低減すること
ができる。
機材料からなる無機層間膜を使用しているため、有機層
間膜を使用する場合と比較して、放熱性を向上させるこ
とができると共に、半導体装置のコストを低減すること
ができる。
【００３８】また、カバーマスク１０は、有機層間膜６
をエッチングするために使用するＮ ２／Ｈ２ガスに対し
て高い選択比を有する。このため、図１（ｃ）に示すカ
バーマスク１０をマスクとして有機層間膜６をエッチン
グする工程において、レジスト膜１２が除去された後
も、カバーマスク１０が下部マスク７及び有機層間膜６
のマスクとして機能し、下部マスク７及び有機層間膜６
におけるレジスト膜１２の開口部１３に相当する領域以
外の領域がエッチングされることを防止できる。
をエッチングするために使用するＮ ２／Ｈ２ガスに対し
て高い選択比を有する。このため、図１（ｃ）に示すカ
バーマスク１０をマスクとして有機層間膜６をエッチン
グする工程において、レジスト膜１２が除去された後
も、カバーマスク１０が下部マスク７及び有機層間膜６
のマスクとして機能し、下部マスク７及び有機層間膜６
におけるレジスト膜１２の開口部１３に相当する領域以
外の領域がエッチングされることを防止できる。
【００３９】更に、本実施例においては、カバーマスク
１０のエッチング速度を下部マスク７のエッチング速度
よりも低くしている。これにより、カバーマスク１０の
エッチング速度を無機層間膜５のエッチング速度よりも
低くすると共に、下部マスク７のエッチング速度を無機
層間膜５のエッチング速度と同程度にすることができ
る。カバーマスク１０のエッチング速度を無機層間膜５
のエッチング速度よりも低くすることにより、無機層間
膜５のエッチング中にカバーマスク１０がエッチングさ
れることを抑制し、上部マスク８のエロージョンを防止
できる。また、下部マスク７のエッチング速度を無機層
間膜５のエッチング速度と同程度とすることにより、上
部マスク８が露出してから下部マスク７が配線溝形状に
加工されるまでの時間を短縮することができ、上部マス
ク８のエロージョンを防止できる。この結果、上部マス
ク８がエッチングされる時間を短縮し、上部マスク８の
エロージョンを抑制することができる。一方、カバーマ
スク１０のエッチング速度を上部マスク８のエッチング
速度よりも高くすることにより、図２（ａ）に示すカバ
ーマスク１０をマスクとして無機層間膜５をエッチング
する工程において、エッチング終了時には、カバーマス
ク１０を除去して上部マスク８をエッチングせずに露出
させることができる。これにより、図２（ｂ）に示す有
機層間膜６をエッチングして配線溝１５を形成する工程
において、上部マスク８をマスクとして使用することが
できると共に、この工程の途中において上部マスク８が
消失することを防止でき、配線溝１５を精度よく形成す
ることができる。この結果、幅が例えば１４０ｎｍ程度
の微細な配線を形成することができ、半導体装置の高集
積化を図ることができる。
１０のエッチング速度を下部マスク７のエッチング速度
よりも低くしている。これにより、カバーマスク１０の
エッチング速度を無機層間膜５のエッチング速度よりも
低くすると共に、下部マスク７のエッチング速度を無機
層間膜５のエッチング速度と同程度にすることができ
る。カバーマスク１０のエッチング速度を無機層間膜５
のエッチング速度よりも低くすることにより、無機層間
膜５のエッチング中にカバーマスク１０がエッチングさ
れることを抑制し、上部マスク８のエロージョンを防止
できる。また、下部マスク７のエッチング速度を無機層
間膜５のエッチング速度と同程度とすることにより、上
部マスク８が露出してから下部マスク７が配線溝形状に
加工されるまでの時間を短縮することができ、上部マス
ク８のエロージョンを防止できる。この結果、上部マス
ク８がエッチングされる時間を短縮し、上部マスク８の
エロージョンを抑制することができる。一方、カバーマ
スク１０のエッチング速度を上部マスク８のエッチング
速度よりも高くすることにより、図２（ａ）に示すカバ
ーマスク１０をマスクとして無機層間膜５をエッチング
する工程において、エッチング終了時には、カバーマス
ク１０を除去して上部マスク８をエッチングせずに露出
させることができる。これにより、図２（ｂ）に示す有
機層間膜６をエッチングして配線溝１５を形成する工程
において、上部マスク８をマスクとして使用することが
できると共に、この工程の途中において上部マスク８が
消失することを防止でき、配線溝１５を精度よく形成す
ることができる。この結果、幅が例えば１４０ｎｍ程度
の微細な配線を形成することができ、半導体装置の高集
積化を図ることができる。
【００４０】なお、本実施例においては、下部マスクを
シリコン酸化膜により形成し、上部マスクをシリコン窒
化膜により形成する例を示したが、本発明はこれに限定
されない。例えば、下部マスクを、シリコン炭化膜、シ
リコン窒化膜、シリコン炭化窒化膜、タングステン膜、
タングステンシリサイド膜、シリコン酸化フッ化膜、Ｈ
ＳＱ（Hydrogen-Silsesquioxane）膜、ＭＳＱ（Methyl-
Silsesquioxane）膜又はＭＨＳＱ（Methyl-Hydroquinon
e）膜により形成してもよい。また、例えば、上部マス
クを、シリコン炭化膜、シリコン炭化窒化膜、タングス
テン膜、タングステンシリサイド膜、シリコン酸化フッ
化膜、ＨＳＱ膜、ＭＳＱ膜又はＭＨＳＱ膜により形成し
てもよい。但し、下部マスク、上部マスク及びカバーマ
スクを形成する材料の組み合わせは、カバーマスクをマ
スクとして無機層間膜をエッチングしてビアホールを形
成する際のエッチング条件において、カバーマスクのエ
ッチング速度が、上部マスクのエッチング速度よりも高
く、且つ下部マスクのエッチング速度よりも低いエッチ
ング速度になるようにする。これにより、カバーマスク
をマスクとして無機層間膜をエッチングしてビアホール
を形成する際に、エッチングの途中までカバーマスクが
上部マスクを保護でき、且つエッチング終了時にはカバ
ーマスクが除去されて上部マスクを露出させることがで
きる。
シリコン酸化膜により形成し、上部マスクをシリコン窒
化膜により形成する例を示したが、本発明はこれに限定
されない。例えば、下部マスクを、シリコン炭化膜、シ
リコン窒化膜、シリコン炭化窒化膜、タングステン膜、
タングステンシリサイド膜、シリコン酸化フッ化膜、Ｈ
ＳＱ（Hydrogen-Silsesquioxane）膜、ＭＳＱ（Methyl-
Silsesquioxane）膜又はＭＨＳＱ（Methyl-Hydroquinon
e）膜により形成してもよい。また、例えば、上部マス
クを、シリコン炭化膜、シリコン炭化窒化膜、タングス
テン膜、タングステンシリサイド膜、シリコン酸化フッ
化膜、ＨＳＱ膜、ＭＳＱ膜又はＭＨＳＱ膜により形成し
てもよい。但し、下部マスク、上部マスク及びカバーマ
スクを形成する材料の組み合わせは、カバーマスクをマ
スクとして無機層間膜をエッチングしてビアホールを形
成する際のエッチング条件において、カバーマスクのエ
ッチング速度が、上部マスクのエッチング速度よりも高
く、且つ下部マスクのエッチング速度よりも低いエッチ
ング速度になるようにする。これにより、カバーマスク
をマスクとして無機層間膜をエッチングしてビアホール
を形成する際に、エッチングの途中までカバーマスクが
上部マスクを保護でき、且つエッチング終了時にはカバ
ーマスクが除去されて上部マスクを露出させることがで
きる。
【００４１】また、本実施例においては、配線層間膜を
有機層間膜６により形成する例を示したが、本発明はこ
れに限定されず、下部マスクを形成する材料として、配
線層間膜よりもエッチング速度が低くなる材料を選べ
ば、配線層間膜を無機層間膜により形成することができ
る。この場合、ビア層間膜及び配線層間膜の双方が無機
層間膜により形成されることになり、放熱性がより向上
し、コストがより低減する。但し、このとき、ビア層間
膜を形成する無機層間膜とエッチング速度と配線層間膜
を形成する無機層間膜とエッチング速度とを相互に異な
らせるか、又は、ビア層間膜と配線層間膜との間にエッ
チングストッパ膜を設ける必要がある。
有機層間膜６により形成する例を示したが、本発明はこ
れに限定されず、下部マスクを形成する材料として、配
線層間膜よりもエッチング速度が低くなる材料を選べ
ば、配線層間膜を無機層間膜により形成することができ
る。この場合、ビア層間膜及び配線層間膜の双方が無機
層間膜により形成されることになり、放熱性がより向上
し、コストがより低減する。但し、このとき、ビア層間
膜を形成する無機層間膜とエッチング速度と配線層間膜
を形成する無機層間膜とエッチング速度とを相互に異な
らせるか、又は、ビア層間膜と配線層間膜との間にエッ
チングストッパ膜を設ける必要がある。
【００４２】次に、本発明の範囲から外れる比較例につ
いて説明する。図３（ａ）乃至（ｃ）及び図４（ａ）乃
至（ｃ）は、本比較例に係るデュアルダマシンによる半
導体装置の製造方法をその工程順に示す断面図である。
本比較例は、カバーマスクを設けない点が前述の本発明
の実施例と異なっている。
いて説明する。図３（ａ）乃至（ｃ）及び図４（ａ）乃
至（ｃ）は、本比較例に係るデュアルダマシンによる半
導体装置の製造方法をその工程順に示す断面図である。
本比較例は、カバーマスクを設けない点が前述の本発明
の実施例と異なっている。
【００４３】先ず、図３（ａ）に示すように、前述の実
施例と同様な方法により、基板１上にストッパ膜４及び
無機層間膜５を形成する。そして、無機層間膜５上に密
着層１６を形成する。その後、前述の実施例と同様な方
法により、有機層間膜６、下部マスク７及び上部マスク
８を形成する。上部マスク８には開口部９を形成する。
次に、上部マスク８上に、カバーマスクを形成せずに、
反射防止膜１１及びレジスト膜１２を形成する。そし
て、レジスト膜１２にビアホール形成用のパターニング
を施し、開口部１３を形成する。
施例と同様な方法により、基板１上にストッパ膜４及び
無機層間膜５を形成する。そして、無機層間膜５上に密
着層１６を形成する。その後、前述の実施例と同様な方
法により、有機層間膜６、下部マスク７及び上部マスク
８を形成する。上部マスク８には開口部９を形成する。
次に、上部マスク８上に、カバーマスクを形成せずに、
反射防止膜１１及びレジスト膜１２を形成する。そし
て、レジスト膜１２にビアホール形成用のパターニング
を施し、開口部１３を形成する。
【００４４】次に、図３（ｂ）に示すように、レジスト
膜１２をマスクとして、反射防止膜１１及び下部マスク
７を順次エッチングして選択的に除去する。次に、図３
（ｃ）に示すように、上部マスク８をマスクとして有機
層間膜６をエッチングし、選択的に除去する。このエッ
チングにより、レジスト膜１２及び反射防止膜１１（図
３（ｂ）参照）もエッチングされて除去され、上部マス
ク８が露出する。
膜１２をマスクとして、反射防止膜１１及び下部マスク
７を順次エッチングして選択的に除去する。次に、図３
（ｃ）に示すように、上部マスク８をマスクとして有機
層間膜６をエッチングし、選択的に除去する。このエッ
チングにより、レジスト膜１２及び反射防止膜１１（図
３（ｂ）参照）もエッチングされて除去され、上部マス
ク８が露出する。
【００４５】次に、上部マスク８をマスクとして、無機
層間膜５をエッチングして選択的に除去する。この結
果、図４（ａ）に示すように、無機層間膜５にビアホー
ル１４が形成される。しかしながら、無機層間膜５にビ
アホール１４を形成するためのエッチング条件では、上
部マスク８もエッチングされてしまう。このため、上部
マスク８のエロージョンが激しく、エッチング終了時に
は上部マスク８が殆ど残らない。そして、上部マスク８
の消失に伴い、下部マスク７もエッチングされ、その開
口部が大きく拡大してしまう。
層間膜５をエッチングして選択的に除去する。この結
果、図４（ａ）に示すように、無機層間膜５にビアホー
ル１４が形成される。しかしながら、無機層間膜５にビ
アホール１４を形成するためのエッチング条件では、上
部マスク８もエッチングされてしまう。このため、上部
マスク８のエロージョンが激しく、エッチング終了時に
は上部マスク８が殆ど残らない。そして、上部マスク８
の消失に伴い、下部マスク７もエッチングされ、その開
口部が大きく拡大してしまう。
【００４６】この結果、図４（ｂ）に示すように、有機
層間膜６をエッチングして配線溝１５を形成しようとす
ると、本来、マスクとして機能するはずの上部マスク８
が殆ど消失してしまっており、下部マスク７もその開口
部が大きく拡大してしまっているため、配線溝１５のト
レンチ寸法が、設計値から大きくプラスにシフトしてし
まう。
層間膜６をエッチングして配線溝１５を形成しようとす
ると、本来、マスクとして機能するはずの上部マスク８
が殆ど消失してしまっており、下部マスク７もその開口
部が大きく拡大してしまっているため、配線溝１５のト
レンチ寸法が、設計値から大きくプラスにシフトしてし
まう。
【００４７】その後、前述の実施例と同様に、図４
（ｃ）に示すように、配線溝１５の底部に露出している
ストッパ膜４をエッチング除去し、ビアホール１４及び
配線溝１５の内部に夫々銅からなるビア及び配線を形成
するが、配線の幅は設計値よりも大きくなってしまう。
例えば、設計では配線トレンチの寸法を１４０ｎｍとし
ても、実際には１８０ｎｍとなってしまう。
（ｃ）に示すように、配線溝１５の底部に露出している
ストッパ膜４をエッチング除去し、ビアホール１４及び
配線溝１５の内部に夫々銅からなるビア及び配線を形成
するが、配線の幅は設計値よりも大きくなってしまう。
例えば、設計では配線トレンチの寸法を１４０ｎｍとし
ても、実際には１８０ｎｍとなってしまう。
【００４８】このように、シリコン窒化膜からなる上部
マスク８に対して高い選択性を有し、無機層間膜５に対
して十分な抜け性を有するようなエッチング条件、即
ち、上部マスク８をあまりエッチングせずに無機層間膜
５を十分にエッチングするようなエッチング条件を設定
することは困難であるため、無機層間膜５をエッチング
してビアホール１４を形成しようとすると、上部マスク
８もエッチングしてしまう。このため、本比較例の方法
では、配線トレンチの寸法を１９０ｎｍ以下、例えば１
４０ｎｍとした半導体装置を製造することはできない。
マスク８に対して高い選択性を有し、無機層間膜５に対
して十分な抜け性を有するようなエッチング条件、即
ち、上部マスク８をあまりエッチングせずに無機層間膜
５を十分にエッチングするようなエッチング条件を設定
することは困難であるため、無機層間膜５をエッチング
してビアホール１４を形成しようとすると、上部マスク
８もエッチングしてしまう。このため、本比較例の方法
では、配線トレンチの寸法を１９０ｎｍ以下、例えば１
４０ｎｍとした半導体装置を製造することはできない。
【００４９】なお、本比較例の問題点を解決する手段と
して、上部マスク８の膜厚を厚くして、エッチングに対
する耐性を高める方法も考えられるが、上部マスク８を
厚くすると、反射防止膜１１の上面の凹凸が大きくなっ
てしまう。このため、レジスト膜１２の露光時に焦点が
ぼけてしまい、レジスト膜１２をリソグラフィにより微
細に加工することができなくなる。この結果、無機層間
膜５及び有機層間膜６を微細に加工することができなく
なる。レジスト膜１２にトレンチ寸法を１４０ｎｍとし
た加工を行うためには、露光マージンを確保するため
に、上部マスク８の膜厚を８０ｎｍ程度以下とする必要
がある。
して、上部マスク８の膜厚を厚くして、エッチングに対
する耐性を高める方法も考えられるが、上部マスク８を
厚くすると、反射防止膜１１の上面の凹凸が大きくなっ
てしまう。このため、レジスト膜１２の露光時に焦点が
ぼけてしまい、レジスト膜１２をリソグラフィにより微
細に加工することができなくなる。この結果、無機層間
膜５及び有機層間膜６を微細に加工することができなく
なる。レジスト膜１２にトレンチ寸法を１４０ｎｍとし
た加工を行うためには、露光マージンを確保するため
に、上部マスク８の膜厚を８０ｎｍ程度以下とする必要
がある。
【００５０】これに対して、前述の本発明の実施例にお
いては、無機層間膜５をエッチングする間、カバーマス
ク１０が上部マスク８を保護するため、上部マスク８の
膜厚を厚くする必要がない。また、ビアホール形状にパ
ターニングされたレジスト膜１２を形成する時点では、
カバーマスク１０は全面に形成されており、上部マスク
８の凹凸を強調することがないため、カバーマスク１０
を設けても反射防止膜１１の段差は拡大しない。このた
め、レジスト膜１２を微細に加工することができる。
いては、無機層間膜５をエッチングする間、カバーマス
ク１０が上部マスク８を保護するため、上部マスク８の
膜厚を厚くする必要がない。また、ビアホール形状にパ
ターニングされたレジスト膜１２を形成する時点では、
カバーマスク１０は全面に形成されており、上部マスク
８の凹凸を強調することがないため、カバーマスク１０
を設けても反射防止膜１１の段差は拡大しない。このた
め、レジスト膜１２を微細に加工することができる。
【００５１】また、本比較例の問題点を解決する他の手
段として、反射防止膜１１を厚くしてカバーマスク１０
の代替とする方法も考えられるが、通常、反射防止膜１
１は有機材料により形成されているため、有機層間膜６
をエッチングする際に、反射防止膜１１はレジスト膜１
２と共に消失してしまう。従って、反射防止膜１１を厚
くしてカバーマスク１０の代替とすることはできない。
段として、反射防止膜１１を厚くしてカバーマスク１０
の代替とする方法も考えられるが、通常、反射防止膜１
１は有機材料により形成されているため、有機層間膜６
をエッチングする際に、反射防止膜１１はレジスト膜１
２と共に消失してしまう。従って、反射防止膜１１を厚
くしてカバーマスク１０の代替とすることはできない。
【００５２】
【発明の効果】以上詳述したように、本発明によれば、
半導体装置の製造方法において、ビア層間膜を無機層間
膜により形成しているため放熱性が良好であると共に製
造コストが低く、２層マスクの上部マスク上にカバーマ
スクを設け、無機層間膜のエッチング時に上部マスクが
エッチングされることを防止すると共にエッチング終了
時には上部マスクを露出させるため、配線層間膜の微細
な加工が可能となる。この結果、集積度が高く、放熱性
が優れ、製造コストが低い半導体装置を製造することが
できる。
半導体装置の製造方法において、ビア層間膜を無機層間
膜により形成しているため放熱性が良好であると共に製
造コストが低く、２層マスクの上部マスク上にカバーマ
スクを設け、無機層間膜のエッチング時に上部マスクが
エッチングされることを防止すると共にエッチング終了
時には上部マスクを露出させるため、配線層間膜の微細
な加工が可能となる。この結果、集積度が高く、放熱性
が優れ、製造コストが低い半導体装置を製造することが
できる。
【図１】（ａ）乃至（ｃ）は、本発明の実施例に係るデ
ュアルダマシンによる半導体装置の製造方法をその工程
順に示す断面図である。
ュアルダマシンによる半導体装置の製造方法をその工程
順に示す断面図である。
【図２】（ａ）乃至（ｃ）は、本実施例に係るデュアル
ダマシンによる半導体装置の製造方法をその工程順に示
す断面図であり、図１の次の工程を示す。
ダマシンによる半導体装置の製造方法をその工程順に示
す断面図であり、図１の次の工程を示す。
【図３】（ａ）乃至（ｃ）は、本発明の比較例に係るデ
ュアルダマシンによる半導体装置の製造方法をその工程
順に示す断面図である。
ュアルダマシンによる半導体装置の製造方法をその工程
順に示す断面図である。
【図４】（ａ）乃至（ｃ）は、本比較例に係るデュアル
ダマシンによる半導体装置の製造方法をその工程順に示
す断面図であり、図３の次の工程を示す。
ダマシンによる半導体装置の製造方法をその工程順に示
す断面図であり、図３の次の工程を示す。
【図５】（ａ）乃至（ｅ）は、特開２００１−１５６１
７０号公報に開示された従来の多層配線の製造方法をそ
の工程順に示す断面図である。
７０号公報に開示された従来の多層配線の製造方法をそ
の工程順に示す断面図である。
【図６】（ａ）乃至（ｅ）は、この従来の多層配線の製
造方法をその工程順に示す断面図であり、図５の次の工
程を示す。
造方法をその工程順に示す断面図であり、図５の次の工
程を示す。
１；基板
２；配線層
３；配線
４；ストッパ膜
５；無機層間膜
６；有機層間膜
７；下部マスク
８；上部マスク
９；開口部
１０；カバーマスク
１１；反射防止膜
１２；レジスト膜
１３；開口部
１４；ビアホール
１５；配線溝
１６；密着層
１７；ビア
１８；配線
１１０；基板
１１１；パッシベーション膜
１１２；第１の有機層間膜
１１３；エッチングストッパ層
１１４；第２の有機層間膜
１１５；下部マスク
１１６；上部マスク
１１７；溝パターン
１１８；絶縁膜
１１９；サイドウォール
１２０；ビアホールパターン
１２１；ビアホール
１２２；配線溝
１３１、１３３；レジストマスク
１３２、１３４；開口部
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F004 AA09 DA00 DA23 DA24 DA25
DA26 EA06 EA07 EA28 EB01
5F033 HH11 HH12 HH19 HH28 JJ11
JJ12 KK11 KK12 MM02 QQ02
QQ09 QQ10 QQ11 QQ25 QQ27
QQ28 QQ35 QQ37 QQ48 RR01
RR04 RR06 RR08 RR11 RR21
RR25 SS15 SS21 TT04 WW02
XX03 XX22 XX24
Claims (14)
- 【請求項１】 第１の無機低誘電率膜からなる第１層間
膜と、有機低誘電率膜又はエッチング速度が前記第１の
無機低誘電率膜と異なる第２の無機低誘電率膜からなる
第２層間膜とを順次形成する工程と、前記第２層間膜上
に下部マスクを形成する工程と、前記下部マスク上に配
線溝がパターニングされた上部マスクを形成する工程
と、全面にカバーマスクを形成する工程と、ビアホール
形成用の開口部が形成されたレジスト膜をマスクとして
前記カバーマスク、下部マスク及び第２層間膜をエッチ
ングする工程と、前記カバーマスクをマスクとして前記
第１層間膜をエッチングしてビアホールを形成すると共
に前記カバーマスクも除去して前記上部マスクを露出さ
せる工程と、前記上部マスクをマスクとして前記第２層
間膜をエッチングして配線溝を形成する工程とを有する
ことを特徴とするデュアルダマシンによる半導体装置の
製造方法。 - 【請求項２】 第１の無機低誘電率膜からなる第１層間
膜と、有機低誘電率膜又はエッチング速度が前記第１の
無機低誘電率膜と異なる第２の無機低誘電率膜からなる
第２層間膜とを順次形成する工程と、前記第２層間膜上
に下部マスクを形成する工程と、前記下部マスク上に配
線溝がパターニングされた上部マスクを形成する工程
と、全面に前記下部マスクと前記上部マスクとの中間の
エッチング速度を有する材料からなるカバーマスクを形
成する工程と、ビアホール形成用の開口部が形成された
レジスト膜をマスクとして前記カバーマスク、下部マス
ク及び第２層間膜をエッチングする工程と、前記カバー
マスクをマスクとして前記第１層間膜をエッチングして
ビアホールを形成する工程と、前記上部マスクをマスク
として前記第２層間膜をエッチングして配線溝を形成す
る工程とを有することを特徴とするデュアルダマシンに
よる半導体装置の製造方法。 - 【請求項３】 無機低誘電率膜からなる第１層間膜とエ
ッチングストッパ膜と有機低誘電率膜又は無機低誘電率
膜からなる第２層間膜とを順次形成する工程と、前記第
２層間膜上に下部マスクを形成する工程と、前記下部マ
スク上に配線溝がパターニングされた上部マスクを形成
する工程と、全面にカバーマスクを形成する工程と、ビ
アホール形成用の開口部が形成されたレジスト膜をマス
クとして前記カバーマスク、下部マスク及び第２層間膜
をエッチングする工程と、前記カバーマスクをマスクと
して前記第１層間膜をエッチングしてビアホールを形成
すると共に前記カバーマスクも除去して前記上部マスク
を露出させる工程と、前記上部マスクをマスクとして前
記第２層間膜をエッチングして配線溝を形成する工程と
を有することを特徴とするデュアルダマシンによる半導
体装置の製造方法。 - 【請求項４】 無機低誘電率膜からなる第１層間膜とエ
ッチングストッパ膜と有機低誘電率膜又は無機低誘電率
膜からなる第２層間膜とを順次形成する工程と、前記第
２層間膜上に下部マスクを形成する工程と、前記下部マ
スク上に配線溝がパターニングされた上部マスクを形成
する工程と、全面に前記下部マスクと前記上部マスクと
の中間のエッチング速度を有する材料からなるカバーマ
スクを形成する工程と、ビアホール形成用の開口部が形
成されたレジスト膜をマスクとして前記カバーマスク、
下部マスク及び第２層間膜をエッチングする工程と、前
記カバーマスクをマスクとして前記第１層間膜をエッチ
ングしてビアホールを形成する工程と、前記上部マスク
をマスクとして前記第２層間膜をエッチングして配線溝
を形成する工程とを有することを特徴とするデュアルダ
マシンによる半導体装置の製造方法。 - 【請求項５】 前記カバーマスク上に反射防止膜を形成
した後、前記レジスト膜を形成することを特徴とする請
求項１乃至４のいずれか１項に記載のデュアルダマシン
による半導体装置の製造方法。 - 【請求項６】 前記ビアホール形成用の開口部が形成さ
れたレジスト膜をマスクとして前記カバーマスク、下部
マスク及び第２層間膜をエッチングする工程は、前記レ
ジスト膜をマスクとして前記カバーマスク及び下部マス
クをエッチングする工程と、前記レジスト膜をマスクと
して前記第２層間膜をエッチングすると共に前記レジス
ト膜も除去して前記カバーマスクを露出させる工程と、
を有することを特徴とする請求項１乃至５のいずれか１
項に記載のデュアルダマシンによる半導体装置の製造方
法。 - 【請求項７】 前記カバーマスクが、シリコン酸化窒化
膜、シリコン窒化膜、シリコン炭化膜、シリコン炭化窒
化膜及びシリコン酸化膜からなる群より選択された１種
又は２種以上の膜からなることを特徴とする請求項１乃
至６のいずれか１項に記載のデュアルダマシンによる半
導体装置の製造方法。 - 【請求項８】 前記カバーマスクの膜厚が２０乃至１０
０ｎｍであることを特徴とする請求項１乃至７のいずれ
か１項に記載のデュアルダマシンによる半導体装置の製
造方法。 - 【請求項９】 前記下部マスクが、シリコン酸化膜、シ
リコン炭化膜、シリコン窒化膜、シリコン炭化窒化膜、
タングステン膜、タングステンシリサイド膜、シリコン
酸化フッ化膜、ＨＳＱ膜、ＭＳＱ膜及びＭＨＳＱ膜から
なる群より選択された１種又は２種以上の膜からなるこ
とを特徴とする請求項１乃至８のいずれか１項に記載の
デュアルダマシンによる半導体装置の製造方法。 - 【請求項１０】 前記上部マスクが、シリコン窒化膜、
シリコン炭化膜、シリコン炭化窒化膜、タングステン
膜、タングステンシリサイド膜、シリコン酸化フッ化
膜、ＨＳＱ膜、ＭＳＱ膜及びＭＨＳＱ膜からなる群より
選択された１種又は２種以上の膜からなることを特徴と
する請求項１乃至９のいずれか１項に記載のデュアルダ
マシンによる半導体装置の製造方法。 - 【請求項１１】 前記下部マスクがシリコン酸化膜から
なり、前記上部マスクがシリコン窒化膜からなり、前記
カバーマスクがシリコン酸化窒化膜からなることを特徴
とする請求項７乃至１０のいずれか１項に記載のデュア
ルダマシンによる半導体装置の製造方法。 - 【請求項１２】 前記第１層間膜がメチルシロキサン又
はシリコン酸化膜からなることを特徴とする請求項１乃
至１１のいずれか１項に記載のデュアルダマシンによる
半導体装置の製造方法。 - 【請求項１３】 前記第２層間膜がポリフェニレン又は
ポリアリルエーテルからなることを特徴とする請求項１
乃至１２のいずれか１項に記載のデュアルダマシンによ
る半導体装置の製造方法。 - 【請求項１４】 前記第２層間膜がメチルシロキサン又
はシリコン酸化膜からなることを特徴とする請求項１乃
至１２のいずれか１項に記載のデュアルダマシンによる
半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002086954A JP2003282704A (ja) | 2002-03-26 | 2002-03-26 | デュアルダマシンによる半導体装置の製造方法 |
| TW092106729A TW200304687A (en) | 2002-03-26 | 2003-03-25 | Method for manufacturing semiconductor device using dual-damascene techniques |
| KR10-2003-0018616A KR20030077455A (ko) | 2002-03-26 | 2003-03-25 | 이중상감법을 사용한 반도체장치 제조방법 |
| CN03107534A CN1447413A (zh) | 2002-03-26 | 2003-03-26 | 使用双波纹技术制造半导体器件的方法 |
| US10/397,784 US20030186534A1 (en) | 2002-03-26 | 2003-03-26 | Method for manufacturing semiconductor device using dual-damascene techniques |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002086954A JP2003282704A (ja) | 2002-03-26 | 2002-03-26 | デュアルダマシンによる半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003282704A true JP2003282704A (ja) | 2003-10-03 |
Family
ID=28449340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002086954A Pending JP2003282704A (ja) | 2002-03-26 | 2002-03-26 | デュアルダマシンによる半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20030186534A1 (ja) |
| JP (1) | JP2003282704A (ja) |
| KR (1) | KR20030077455A (ja) |
| CN (1) | CN1447413A (ja) |
| TW (1) | TW200304687A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235978A (ja) * | 2004-02-19 | 2005-09-02 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP2007266291A (ja) * | 2006-03-28 | 2007-10-11 | Tokyo Electron Ltd | 半導体装置の製造方法、プラズマ処理装置及び記憶媒体。 |
| WO2009154173A1 (ja) * | 2008-06-17 | 2009-12-23 | 株式会社アルバック | 多段型基板の製造方法 |
| US8278763B2 (en) | 2006-05-17 | 2012-10-02 | Nec Corporation | Semiconductor device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0505894D0 (en) * | 2005-03-22 | 2005-04-27 | Ten Cate Advanced Textiles Bv | Composition for dot on demand finishing of a textile article |
| JP4160569B2 (ja) * | 2004-05-31 | 2008-10-01 | 株式会社東芝 | 半導体装置の製造方法 |
| US9330915B2 (en) | 2013-12-10 | 2016-05-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Surface pre-treatment for hard mask fabrication |
| US9385086B2 (en) * | 2013-12-10 | 2016-07-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bi-layer hard mask for robust metallization profile |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020111013A1 (en) * | 2001-02-15 | 2002-08-15 | Okada Lynn A. | Method for formation of single inlaid structures |
| US6545753B2 (en) * | 2001-06-27 | 2003-04-08 | Advanced Micro Devices, Inc. | Using scatterometry for etch end points for dual damascene process |
| US20030064582A1 (en) * | 2001-09-28 | 2003-04-03 | Oladeji Isaiah O. | Mask layer and interconnect structure for dual damascene semiconductor manufacturing |
| US20030119305A1 (en) * | 2001-12-21 | 2003-06-26 | Huang Robert Y. S. | Mask layer and dual damascene interconnect structure in a semiconductor device |
-
2002
- 2002-03-26 JP JP2002086954A patent/JP2003282704A/ja active Pending
-
2003
- 2003-03-25 KR KR10-2003-0018616A patent/KR20030077455A/ko not_active Application Discontinuation
- 2003-03-25 TW TW092106729A patent/TW200304687A/zh unknown
- 2003-03-26 US US10/397,784 patent/US20030186534A1/en not_active Abandoned
- 2003-03-26 CN CN03107534A patent/CN1447413A/zh active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235978A (ja) * | 2004-02-19 | 2005-09-02 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP2007266291A (ja) * | 2006-03-28 | 2007-10-11 | Tokyo Electron Ltd | 半導体装置の製造方法、プラズマ処理装置及び記憶媒体。 |
| US8278763B2 (en) | 2006-05-17 | 2012-10-02 | Nec Corporation | Semiconductor device |
| JP5168142B2 (ja) * | 2006-05-17 | 2013-03-21 | 日本電気株式会社 | 半導体装置 |
| WO2009154173A1 (ja) * | 2008-06-17 | 2009-12-23 | 株式会社アルバック | 多段型基板の製造方法 |
| JPWO2009154173A1 (ja) * | 2008-06-17 | 2011-12-01 | 株式会社アルバック | 多段型基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1447413A (zh) | 2003-10-08 |
| TW200304687A (en) | 2003-10-01 |
| US20030186534A1 (en) | 2003-10-02 |
| KR20030077455A (ko) | 2003-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100583957B1 (ko) | 희생금속산화막을 채택하여 이중다마신 금속배선을형성하는 방법 | |
| US6951709B2 (en) | Method of fabricating a semiconductor multilevel interconnect structure | |
| JP4169150B2 (ja) | 犠牲ハードマスクを用いて金属パターンを形成する方法 | |
| US7304386B2 (en) | Semiconductor device having a multilayer wiring structure | |
| JP2003318258A (ja) | 低誘電率絶縁膜を利用したデュアルダマシン配線の形成方法 | |
| JP2008294335A (ja) | 半導体装置の製造方法 | |
| JP2001102446A (ja) | 半導体装置の製造方法 | |
| US20110175233A1 (en) | Semiconductor device and method for fabricating the same | |
| US7378340B2 (en) | Method of manufacturing semiconductor device and semiconductor device | |
| JP2004063859A (ja) | 半導体装置の製造方法 | |
| JP2004281936A (ja) | 半導体装置の製造方法 | |
| JP2003100724A (ja) | 誘電体エッチング用アルミニウムハードマスク | |
| US6767827B1 (en) | Method for forming dual inlaid structures for IC interconnections | |
| JP5201326B2 (ja) | 多層配線の製造方法 | |
| KR100614782B1 (ko) | 이중 다마신 구조를 포함하는 집적회로 제조방법 및 집적회로 | |
| JP2003282704A (ja) | デュアルダマシンによる半導体装置の製造方法 | |
| JP2004273483A (ja) | 配線構造の形成方法 | |
| US20040185655A1 (en) | Barc etch comprising a selective etch chemistry and a high polymerizing gas for CD control | |
| JP2006179515A (ja) | 半導体素子の製造方法、及びエッチング方法 | |
| JP2006216964A (ja) | ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法 | |
| JP2005159008A (ja) | 半導体装置の製造方法 | |
| US20050191850A1 (en) | Method for manufacturing semiconductor device | |
| JP3683570B2 (ja) | 半導体装置の製造方法 | |
| JP4207113B2 (ja) | 配線構造の形成方法 | |
| JP2004311477A (ja) | 半導体装置の製造方法 |