CN102067289A - 多段型衬底的制造方法 - Google Patents

多段型衬底的制造方法 Download PDF

Info

Publication number
CN102067289A
CN102067289A CN2009801226553A CN200980122655A CN102067289A CN 102067289 A CN102067289 A CN 102067289A CN 2009801226553 A CN2009801226553 A CN 2009801226553A CN 200980122655 A CN200980122655 A CN 200980122655A CN 102067289 A CN102067289 A CN 102067289A
Authority
CN
China
Prior art keywords
substrate
mask
multistage type
elevation
type substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009801226553A
Other languages
English (en)
Inventor
田中爱
吉良敦史
不破耕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Publication of CN102067289A publication Critical patent/CN102067289A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00103—Structures having a predefined profile, e.g. sloped or rounded grooves
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0323—Grooves
    • B81B2203/033—Trenches
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0369—Static structures characterized by their profile
    • B81B2203/0392—Static structures characterized by their profile profiles not provided for in B81B2203/0376 - B81B2203/0384

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)

Abstract

本发明提供一种多段型衬底，在衬底的主面上，重叠形成各自包含不同种类材料、且各自的剥离方法不同的多个掩膜，映射多个掩膜的各自的形状依次进行使用等离子体的干蚀刻，由此进行台阶高差加工，获得具有多个台阶高差的多段型衬底。

Description

多段型衬底的制造方法
技术领域
本发明涉及多段型(multistep)衬底的制造方法。
背景技术
在半导体器件、微机械及MEMS器件的制造方法中，通过组合利用平版印刷技术的图案化技术、真空蒸镀法或溅射法这样的物理气相沉积法及化学气相沉积法等成膜技术、湿蚀刻及干蚀刻的蚀刻技术、还有衬底彼此的贴合技术等，可形成各种各样的3维结构。
目前，通过对衬底进行蚀刻来进行通过微细加工形成例如槽加工、薄膜的中空结构、弯曲棒结构这样的结构。通过这样的微细加工，进行利用了电气及机械特长的具有各种功能的器件的开发。进而近年来，正在开发、实用化一种被称作μ-TAS(Total Analysis Systems)、Lab-on-a-chip(Laboratory on a chip)的***，该***利用通过蚀刻形成的微小的区域，在高集成化了的器件内进行微化学分析、化学反应或生物反应。
蚀刻可分类为利用了所加工的衬底和溶液的化学反应的湿蚀刻和通过主要在真空中使反应性的气体、离子及自由基进行碰撞来对衬底进行加工的干蚀刻。进而，干蚀刻中，有通过暴露在反应性气体中来对衬底进行蚀刻的反应性气体蚀刻和通过等离子体将气体离子化或自由基化来对衬底进行蚀刻的等离子体蚀刻。根据所加工的衬底的材料和所加工的形状来分别使用这些方法。
一直以来，在干蚀刻中，使用硅、氧化硅、氮化硅等的各种衬底，将卤素系气体等用作蚀刻气体，特别是在硅衬底的情况下，将SF6、CF4等的氟系气体、Cl2、CCl4等的氯系气体、氟氯系气体用作蚀刻气体。但是，在干蚀刻中，存在收到蚀刻的侧壁不能保持垂直形状这样的问题。
因此，提案有如下手法：例如，在对硅衬底进行干蚀刻时，为了保持侧壁的垂直形状，使用CxFy气体作为蚀刻气体，一边重复用于侧壁保护的碳化氟膜的形成，一边进行蚀刻(例如，参照专利文献1)。
另外，提案有在对氧化硅衬底及氮化硅衬底进行干蚀刻的情况下，使用CHF3等的气体、CF4和H2的混合气体、CxFy((y/x)＜4)(例如C2F6等)这样的气体作为蚀刻气体(例如，参照专利文献2)。
在如上所述的干蚀刻手法中，由于掩膜的材质、形状对加工形状有大的影响，因此，为了将加工形状保持为规定的形状，需要适当选择掩膜的材质和形状。
进而，提案有多步骤蚀刻型衬底的制造方法，其将由遮光膜组成的掩膜和由负型抗蚀剂组成的掩膜重叠使用，且从与图案化了的侧的相反侧全面曝光后，对膜面侧进行曝光(例如，参照专利文献3)。这种情况下，在各台阶高差的蚀刻中，需要自衬底侧的全面曝光的工序，工序数多，而且不一定能够精度良好简便地对衬底进行台阶高差加工。
现有技术文献
专利文献
专利文献1：特表平7-503815号公报(权利要求书)
专利文献2：特开2005-298283号公报(专利权利要求书)
专利文献3：特开平9-54420号公报(专利权利要求书)
发明内容
发明要解决的课题
伴随着近年的半导体器件的高集成化及复杂化，其加工工序也更加高度化、复杂化。特别是在MEMS器件之类的具有3维结构的加工中，重复进行掩膜图案化和蚀刻的工序较为多见。
在进行带有复杂的台阶高差的槽加工的情况下，需要实施例如图1所示的工序。图1示意性地表示本发明人等作为预备实验进行的对氧化硅衬底进行加工的实例。
首先，在衬底101上通过真空蒸镀或溅射法形成Cr膜，用光刻法对Cr膜进行图案化来形成第一掩膜102(图1(a)及(b))。对该衬底用C3F8气体进行干蚀刻，形成与第一掩膜102的厚度相比足够深的第一槽103(图1(c))。接着，通过Cr膜用的剥离液将第一掩膜102剥离(图1(d))。在如此得到的衬底上，与上述方法同样，进行Cr膜的形成及图案化，形成包含第一槽103的一部分底面且覆盖衬底表面的第二掩膜104(图1(e))。然后，进行干蚀刻，凿进未被第二掩膜104覆盖的第一槽103部分，形成第二槽105(图1(f))。其后，通过Cr膜用的剥离液将第二掩膜104剥离(图1(g))。这样，通过重复2次掩膜的形成和干蚀刻的工艺，可以进行具有2个台阶高差的槽加工。根据该工艺，如图1(e)所示，对于第二掩膜104而言，随着向第一槽103的侧壁的下方部分延伸，膜厚变薄，同时形成于该槽的底面部分的第二掩膜的膜厚也随着向侧壁和底面的相交部分延伸而膜厚变薄，其相交部分的膜厚变得更薄(图中的A部分)，难以形成整体具有均匀厚度的第二掩膜104。因此，如图1(f)所示可知存在如下问题：由第2次蚀刻被第二掩膜104覆盖的部分中，膜厚薄的A部分也被蚀刻了，形成所谓的“气孔(す)”(图中的B部分)。
另外，在上述工艺的情况下，为了形成第二掩膜104，在通过旋涂法涂布光致抗蚀剂、进行图案化时，产生如下麻烦：因第一槽103的深度、宽度的形状的不同，用旋涂法不能对衬底整个面均匀进行涂覆、或光致抗蚀剂不能完全覆盖槽的底面部或侧面部、特别是角落部，存在加工条件受限制这样的问题。即，存在如下问题：在如上述实例那样以Cr膜作为掩膜的情况下，对于第一槽103的台阶高差部或其侧壁，通过用于形成第二掩膜的Cr膜及用于用平版印刷法对第二Cr掩膜进行图案化的光致抗蚀剂不能充分覆盖，第二掩膜上产生了缺陷部，该缺陷部被深凿蚀刻，得不到目标形状。这在即使在将光致抗蚀剂作为掩膜的情况下也同样。进而，存在如下问题：在第一槽加工部和第二掩膜(槽加工部)相接这样的结构的情况下，其对准精度不充分，结果得不到所希望的结构。
本发明的课题在于，解决上述现有技术及预备实验的问题点，提供一种制造多段型衬底的方法，该方法在衬底上形成多层掩膜后，实施对应于该掩膜数的多次干蚀刻工序，精度良好、简便地对衬底进行台阶高差加工。
用于解决课题的手段
本发明人等发现，在衬底上形成各自由不同种类材料形成的多种掩膜后，对每个掩膜进行干蚀刻、即多阶段蚀刻，由此可进行具有多个台阶高差的槽加工，解决上述课题，从而完成了本发明。
本发明的多段型衬底的制造方法，为通过使用等离子体的干蚀刻对衬底进行加工来制造具有多个台阶高差的多段型衬底的方法，其特征在于，在该衬底的主面上，重叠形成各自由不同种类材料形成的、且各自的剥离手段不同的多个掩膜，映射该多个掩膜的各自的形状而依次进行干蚀刻，由此进行台阶高差加工，制造具有多个台阶高差的多段型衬底。
在重叠形成各自由不同种类材料形成的多个掩膜后，依次进行映射该多个掩膜的各自的形状的干蚀刻，由此可以精度良好、简便地对衬底进行台阶高差加工。另外，由于重叠形成各自的掩膜的剥离手段不同的多个掩膜，因此可以不对下层的掩膜造成影响地进行各自的掩膜的剥离。
优选前述多个掩膜各自由下述材料构成：(1)选自酚醛树脂、环氧树脂、丙烯酸类树脂、甲基丙烯酸类树脂、聚酰亚胺及聚脲中的非感光性的有机高分子材料；(2)以选自酚醛树脂、环氧树脂、丙烯酸类树脂、甲基丙烯酸类树脂、聚酰亚胺及聚脲中的有机高分子材料为主要成分的具有感光性的光致抗蚀剂；(3)选自金属、这些金属的至少2种的合金、以及这些金属的氧化物及氮化物中的材料，所述金属选自Cr、Ti、Pt、Au、Ag、Al、Ni、Cu、Fe、Zr及Ta；或(4)选自半导体膜材料、所述半导体膜材料的氧化物及氮化物、所述半导体膜材料与钨或钼的合金、以及SiON中的材料。
优选前述掩膜的其中之一由树脂形成。在本发明中，所谓树脂，只要是由有机高分子材料构成的树脂就没有特别限定，优选为上述树脂。如果是可通过光刻进行图案化的感光性树脂、即光致抗蚀剂，则掩膜形成工序少，更优选。作为光致抗蚀剂的主要成分，可举出如上所述的通常可得到的酚醛树脂(酚醛清漆树脂等)、聚酰亚胺、聚脲、环氧树脂、丙烯酸类树脂、甲基丙烯酸类树脂等。另外，在为非光致抗蚀剂的树脂的情况下，例如可以用后述的方法形成由该树脂材料形成的掩膜。
优选前述掩膜的其中之一为Cr膜或铝膜。这是因为，Cr容易与其它物质形成化合物，可以在通常作为密合层使用的各种材质上直接形成稳定的膜，而且其图案化也可通过剥离法、湿蚀刻法、干蚀刻法这样的现有的手段来进行。
在前述衬底的加工面为硅的情况下，优选其掩膜之一由氧化硅或氮化硅膜形成。该氧化硅或氮化硅膜可通过蒸镀法、溅射法之类的物理气相沉积法、化学气相沉积法、旋涂法形成。
另外，在前述衬底的加工面为氧化硅(例如水晶或热氧化膜等)、氮化硅或SiON的情况下，优选前述掩膜之一为硅膜。硅膜可通过蒸镀法、溅射法之类的物理气相沉积法、化学气相沉积法、旋涂法等的手段来进行成膜。
本发明的多段型衬底的制造方法，为通过使用等离子体的干蚀刻对表面由硅形成的衬底进行加工来制造具有多个台阶高差的多段型衬底的方法，优选在该衬底的主面上重叠形成各自由不同种类材料形成的、各自的剥离手段不同的多个掩膜，该多个掩膜之一由通过化学气相沉积法形成的氧化硅膜或氮化硅膜形成，映射该多个掩膜的各自的形状而依次进行干蚀刻，由此进行台阶高差加工，制造具有多个台阶高差的多段型衬底。优选该情况下的掩膜之一由树脂形成。
本发明的多段型衬底的制造方法，另外为通过使用等离子体的干蚀刻对氧化硅衬底或氮化硅衬底进行加工来制造具有多个台阶高差的多段型衬底的方法，优选在该氧化硅衬底或氮化硅衬底的主面上重叠形成各自由不同种类材料形成的、各自的剥离手段不同的多个掩膜，该多个掩膜之一由通过溅射法或蒸镀法形成的硅膜形成，映射该多个掩膜的各自的形状而依次进行干蚀刻，由此进行台阶高差加工，制造具有多个台阶高差的多段型衬底。优选该情况下的掩膜之一由树脂形成。
发明的效果
根据本发明，实现如下效果：可以精度良好、简便地对衬底进行多个台阶高差加工，制造多段型衬底。
附图说明
图1是表示制造带有台阶高差的多段型衬底的预备实验的方法的示意工序图。
图2是表示根据本发明制造具有多个台阶高差的多段型衬底的方法的示意工序图。
图3是示意性表示根据实施例1所得到的具有2个台阶高差的多段型衬底的加工形状的图，(a)为所加工的衬底的俯视图，(b)为所加工的衬底的剖面图。
图4是表示根据实施例1制造具有2个台阶高差的多段型衬底的方法的示意工序图。
图5是根据实施例1所得到的硅衬底的剖面的电子显微镜照片。
图6是表示制造根据实施例2所得到的具有3个台阶高差的多段型衬底的方法的示意工序图。
图7是表示制造根据实施例3所得到的具有3个台阶高差的多段型衬底的方法的示意工序图。
具体实施方式
根据本发明涉及的多段型衬底的制造方法的实施方式，在衬底的主面上形成多层用于保护不进行干蚀刻的区域的掩膜后，以映射各自的掩膜的形状的方式进行干蚀刻。在这种情况下，由于在衬底上重叠形成各自的掩膜由不同种类材料形成、且各自的掩膜的剥离手段均不相同的多种掩膜，以映射各自的掩膜的形状的方式依次进行使用等离子体的干蚀刻，由此进行微细的槽加工，因此可以精度良好、简便地进行用于制造具有微细的多个台阶高差的多段型衬底的槽加工。
作为根据本发明进行加工的衬底，只要是可以进行干蚀刻的衬底，就可以没有特别限制地使用。例如，可以使用选自硅、氧化硅、氮化硅、蓝宝石、玻璃、石英、钽酸锂、铌酸锂、碳化硅、砷化镓及氮化镓等中的衬底以及由这些材料的层叠物形成的层叠衬底。在层叠衬底的情况下，对不通过本发明的方法进行蚀刻的层的材料没有限定。另外，也可以使用用于安装作为光半导体的半导体光放大器(SOA)的安装台即波导衬底(PLC)等。进而，即使是衬底表面形成有不会因掩膜的剥离手段而受损的材料的膜的衬底，也同样可以使用。
作为衬底的形状，只要是可以加工多个台阶高差就没有特别限定，可以为具有平坦的表面的形状、也可以为具有凸状及/或凹状的球状表面的形状。
根据本发明，如上所述，通过将多种掩膜层叠设置在衬底的主面上后进行干蚀刻，可以精度良好、简便地进行多阶段的槽加工。
该掩膜材料，可根据所加工的衬底的种类适当选择，所用的多种掩膜材料按各掩膜的剥离手段不同的方式组合使用。
作为掩膜材料，可以使用例如：(1)选自酚醛树脂(酚醛清漆树脂等)、环氧树脂、丙烯酸类树脂、甲基丙烯酸类树脂、聚酰亚胺、聚脲等中的非感光性有机高分子材料；(2)为以选自酚醛树脂(酚醛清漆树脂等)、环氧树脂、丙烯酸类树脂、甲基丙烯酸类树脂、聚酰亚胺、聚脲等中的有机高分子材料为主要成分的树脂具有感光性的光致抗蚀剂、选自市售品OFPR(商品名，东京应化工业株式会社制)、TMSR-iN(商品名，东京应化工业株式会社制)、SU-8(商品名，化药マィクロケ厶株式会社制)、ZPN(日本ゼ才ン株式会社制)等中的光致抗蚀剂，(3)选自Cr、Ti、Pt、Au、Ag、Al、Ni、Cu、Fe、Zr及Ta等中的金属、这些金属中的至少2种的合金、以及这些金属的氧化物及氮化物(例如Al2O3及AlN)、(4)硅(Si)等的半导体膜材料、这些半导体膜材料的氧化物(例如SiO2)及氮化物(例如SixNy)、这些半导体膜材料与钨、钼等的合金(WSi、MoSi)以及SiON等。其中，如果考虑使用的方便性等，优选光致抗蚀剂及Cr。
需要说明的是，如果将与加工表面的材料相同的材料作为掩膜材料，则由于剥离掩膜时对衬底的加工面带来损伤，因此不优选。即，在加工表面为硅的情况下，硅不适合作为掩膜。同样地，在石英或SiO2为加工表面的情况下，不优选将氧化硅(SiO2)作为掩膜。另外，如果将加工表面因掩膜的剥离手段而受损的组合、例如加工表面为石英或SiO2的情况下将SiN或SiON作为掩膜，则由于加工表面因掩膜的剥离手段而受损，因此不合适作为掩膜材料。另一方面，只要掩膜材料的剥离手段不对加工表面材料带来影响就可以使用。例如，在加工表面为硅的情况下，可选择氧化硅(SiO2)、氮化硅(SixNy)或SiON。另外，在加工表面为氧化硅(SiO2)、氮化硅(SixNy)、SiON等时，可以将硅用作掩膜。
在用选自上述树脂的非感光性有机高分子材料作为掩膜材料的情况下，由该树脂形成的掩膜可以如下制作。例如，(1)将用金属或树脂制作的按照目标形状开孔的薄板或膜置于衬底上，从其上用喷涂或旋涂、蒸镀等的方法附加掩膜材料的树脂，其后，除掉薄板或膜，由此可以制作具有目标图案的掩膜。(2)自预先在衬底上进行了图案化的光致抗蚀剂上用喷涂或旋涂、蒸镀等的方法附加掩膜材料的树脂，其后用碱系溶液(例如东京应化工业株式会社制造的抗蚀剂剥离液105)等除掉抗蚀剂，由此可以制作具有目标图案的掩膜。(3)将掩膜材料的树脂涂覆在衬底上，在该树脂膜上形成光致抗蚀剂，对该抗蚀剂进行图案化，其后实施O2灰化等，对树脂膜进行蚀刻加工，最后用碱系溶液(例如东京应化工业株式会社制的抗蚀剂剥离液105)等除掉光致抗蚀剂，由此可以制作具有目标图案的掩膜。
下面，将上述的掩膜材料的成膜方法和剥离手段的关系汇总示于表1，但这仅仅是示例，当然，只要能够达到本发明的目的，就不限定于这些。
表1
Figure BDA0000038795450000091
另外，虽然已经在先叙述过，但不优选将加工表面因掩膜的剥离手段而受损这样的材料作为掩膜材料。
如果从如表1所示例的掩膜材料中选择所希望的掩膜材料、适当组合剥离手段不同的掩膜材料、在衬底的主面上重叠形成由不同种类材料构成的多个掩膜后、每个掩膜进行干蚀刻，则在进行各蚀刻后，不对下层的掩膜带来不良影响地通过基于各掩膜材料的剥离手段而剥离掩膜成为可能。这种情况下，在表1中，虽然对掩膜材料进行了分组，但不论是相同的组还是不同的组，只要选择相对所选择的各掩膜材料的剥离手段不同的掩膜材料即可。
例如，在光致抗蚀剂的情况下，对于OFPR(商品名，东京应化工业株式会社制)膜而言，通过丙酮、甲基吡咯烷酮可剥离，另外，对于SU-8(商品名，化药マィクロケ厶株式会社制)膜而言，虽然对于丙酮、甲基吡咯烷酮等的有机溶剂有耐性，但通过强氧化剂的剥离液、利用氧等离子体的灰化可剥离。这样，即使掩膜材料为相同光致抗蚀剂，也可以通过使用剥离手段不同的光致抗蚀剂不对下层的掩膜带来不良影响地实施本发明。
接下来，对于上述表1所示的掩膜材料和剥离手段的代表性的组合的实例，以实施具有2个台阶高差的多阶段槽加工的情况为例，汇总示于表2。表2对于在衬底表面上依次形成掩膜1(下部掩膜)及掩膜2(上部掩膜)而进行槽加工的情况，示例掩膜1的材料及其剥离手段和掩膜2的材料及其剥离手段的优选的关系。即使在实施具有多于2个台阶高差的多阶段槽加工的情况下，也以上述为基准适当组合各掩膜材料和剥离手段，依次形成多个掩膜来进行槽加工即可。
表2
根据本发明，在对具有由硅形成的表面的衬底进行台阶高差加工时，优选多个掩膜之一由氧化硅或氮化硅制作，这种情况下，根据本发明的加工方法，可更加精度良好、简便地进行台阶高差加工。如果衬底表面由硅形成，则可以是单纯由硅形成的衬底，也可以是最上层由硅形成的贴合衬底。另外，作为氧化硅及氮化硅的成膜手段，采用溅射法或化学气相沉积法(CVD法)等即可。
在用上述的衬底、掩膜材料、成膜方法及剥离手段，根据本发明通过蚀刻进行台阶高差加工来制造具有多个台阶高差的多段型衬底的制造方法中，对于具有2个台阶高差的多阶段的槽加工，根据图2(a)～(g)所示的加工工艺说明如下。
首先，在衬底201上，通过表1所示的成膜方法，形成成为第一掩膜的由掩膜材料形成的膜，用光刻法等进行图案化，形成第一掩膜202(图2(a)及(b))。在含有如此得到的第一掩膜202的表面的衬底201的表面上，用由与第一掩膜202不同的材料形成的、且剥离手段不同的材料形成成为第二掩膜的膜，进行图案化，在第一掩膜202上及衬底201的一部分表面上形成第二掩膜203(图2(c))。接着，对所得到的衬底进行干蚀刻，凿映射第二掩膜203的形状的槽204，得到具有槽204的衬底201a(图2(d))。其后，剥离第二掩膜203，使第一掩膜202及衬底201a的表面露出(图2(e))。在该状态下进行干蚀刻，凿进未被第一掩膜202覆盖的槽204部分和衬底201a的表面，形成映射第一掩膜202的形状的槽205，得到具有槽204及205的衬底201b(图2(f))。最后，只要剥离第一掩膜202，就可得到接连而具有槽204及205的衬底201b(图2(g))，可以精度良好、简便地实施具有2个台阶高差的多阶段的槽加工。
如上所述，根据本发明，由于设置于衬底的槽的加工是从小的槽加工到大的槽加工来进行，因此作为进行蚀刻的图案，与先进行蚀刻的图案相比，后进行蚀刻的图案大。
即使对于具有3个以上的台阶高差的多阶段的槽加工的情况，也可以以图2(a)～(g)所示的工艺为标准，通过进行多个掩膜的形成、各干蚀刻、各掩膜的剥离，凿刻映射各掩膜的形状的槽，实施具有多个台阶高差的多阶段的槽加工。
在上述方法中，对于形成槽204及205的干蚀刻的工序，以下进行说明。
对于如上形成了第二掩膜203的衬底，通过DRIE(深反应离子蚀刻)法进行干蚀刻。首先，将搬进真空槽内的衬底放置在静电吸盘上使其密合于静电吸盘，进行真空槽内的真空排气，同时在衬底下部导入冷却用的惰性气体进行冷却，以使放电时的衬底的表面达到规定的温度(例如80～100℃)。接着，导入保护膜形成用气体(例如C4F8等的气体)进行调节，以使真空槽内达到规定的压力(例如1～10Pa、优选2Pa)，对天线施加规定的电力(例如500W～1kW)规定的时间(例如5～20秒、优选15秒)，对整个衬底附加保护膜。其后，导入反应气体(例如SF6气体等)进行调节，以使真空槽内达到规定的压力(例如1～10Pa、优选5Pa)，对天线施加规定的电力(例如500W～1kW)、对衬底施加作为偏压电源的规定的电力(例如30～100W)规定的时间(例如5～20秒、优选15秒)，对衬底进行蚀刻。重复上述附加保护膜的工序及衬底的蚀刻工序，一边对侧壁进行保护一边垂直地进行蚀刻。
在上述干蚀刻中，在使用由例如硅、氧化硅、氮化硅、蓝宝石、钽酸锂、铌酸锂、碳化硅、砷化镓、氮化镓等形成的衬底的情况下，优选使用选自氟、氯、溴及碘中的至少1种的卤素气体作为蚀刻气体。
在硅衬底的情况下，进而可以使用选自SF6、CF4、NF3、SiF4、BF3、CBrF3及XeF2等的氟系气体以及选自Cl2、CCl4、SiCl4、PCl3、BCl3及HCl等的氯系气体、C1ClmFn之类的氟氯系气体作为蚀刻气体。
另外，在对氧化硅衬底及氮化硅衬底进行干蚀刻的情况下，也可以使用CHF3、CH2F2、CH3F等的气体、CF4和H2的混合气体、CxFy((y/x)＜4)、例如C2F6、C3F8这样的气体作为蚀刻气体。
在对上述二氧化硅(SiO2)衬底进行干蚀刻的情况下，首先，将搬进真空槽内的衬底放置在静电吸盘上使其密合于静电吸盘，进行真空槽内的真空排气，同时在衬底下部导入冷却用的惰性气体进行冷却，以使放电时的衬底的表面温度达到80～100℃。接着，导入C3F8气体进行调节，以使真空槽内达到0.5～5Pa(优选0.5Pa)，对天线施加500W～2kW的电力、对衬底施加作为偏压电源的50～500W的电力，可以对衬底进行蚀刻。
关于因本发明进行多阶段蚀刻引起的对槽形状的影响，在各蚀刻中，当蚀刻条件相同时，最初蚀刻了的形状在后面的蚀刻工序时沿变浅的方向发生交错不齐，因而，为了得到目标形状，只要确认形状发生哪种程度变化，考虑其变化，在最初进行蚀刻的部分预先进行加深等的调节即可。另外，如果是气体充分进入的开口的情况下，可以在几乎不施加偏压电源的情况下减小作为进行蚀刻的程度蚀刻速率差。
在上述中，对在衬底的主面上形成多个掩膜、通过干蚀刻依次凿进以残留衬底的底面的情况进行了说明。但是，根据依照本发明所制造的多段型衬底的用途，也可以以进行蚀刻而穿透衬底底面、将衬底贯通的方式进行蚀刻，另外，在衬底厚度厚的情况下等，也可以从与衬底的主面相反侧进行同样进行蚀刻而凿进，使其贯通。
实施例1
在本实施例中，对根据图3(a)及(b)所示的衬底301的加工形状、以及图4(a)～(j)所示加工工艺进行的具有2个台阶高差的槽加工进行说明。
表示本实施例加工后的形状的图3(a)为衬底的俯视图、图3(b)为其剖面图，以台阶高差形成180×60μm的长方形的槽302和φ30μm的圆形的槽303。
如果参照图4，首先，在衬底(硅衬底)401上用等离子体增强型CVD法通过四乙氧基硅烷(TEOS)气体形成1μm氧化硅膜402(图4(a)及(b))。在该氧化硅膜402上形成作为光致抗蚀剂的OFPR(商品名，东京应化工业株式会社制)膜，用光刻法进行图案化来形成图案403(图4(c))，以该图案403作为掩膜，通过C4F8、C3F8的等离子体，对上述氧化硅膜402进行干蚀刻，使衬底401表面露出(图4(d))。接着，用丙酮剥离由OFPR形成的图案403，使氧化硅膜的图案露出，形成第一掩膜402′(图4(e))。接下来，在第一掩膜402′及衬底401的表面上形成OFPR膜，用光刻法进行图案化来形成第二掩膜404(图4(f))。
对于用上述方法得到的衬底，通过DRIE法进行干蚀刻。首先，将搬进真空槽内的衬底放置在静电吸盘上使其密合于静电吸盘，进行真空槽内的真空排气，同时在衬底下部导入冷却用的惰性气体进行冷却，以使放电时的衬底的表面温度成为80～100℃。接着，导入C4F8气体进行调节，以使真空槽内达到2Pa，对天线施加500W～1kW的电力15秒，对整个衬底附加保护膜。其后，导入作为反应气体的SF6气体进行调节，以使真空槽内达到5Pa，分别对天线施加500W～1kW的电力、对衬底施加作为偏压电源的30～100W的电力15秒，按映射第二掩膜404的形状的方式对衬底进行干蚀刻。重复上述附加保护膜的工序及衬底的干蚀刻工序，一边对侧壁进行保护一边垂直地进行蚀刻。
如此，形成映射由OFPR形成的第二掩膜404的形状的、深20.5μm的槽405，得到具有槽405的衬底401a(图4(g))。接着，用丙酮剥离第二掩膜404(图4(h))后，以由氧化硅形成的第一掩膜402′作为掩膜，在与上述DRIE法相同条件下进行干蚀刻后，剥离掩膜402′。其结果，得到形成有深42.8μm(t2)的槽406a和深12.2μm(t1)的槽406b的2阶段的槽的衬底401b(图4(i)、图4(j))。该2阶段的槽的深度t1及t2(图3(b))从表示用上述方法加工的硅衬底的剖面的电子显微镜照片的图5进行观测。
通过本实施例，可以精度良好、简便地对衬底进行台阶高差加工。
上述槽406b的深度，与图4(g)及(h)表示的槽405的深度不同。其原因是由于第2次进行蚀刻时，在对最初进行蚀刻所得到的槽405的部分的蚀刻速度和对以第一掩膜402′作为掩膜进行蚀刻的剩余部分的蚀刻速度之间产生了差异。在要求各槽的深度相同的情况下，预先考虑因上述的蚀刻速度的差值所引起的形状变化、在加深先进行蚀刻的部分的形状这样的条件下进行蚀刻即可。
关于各槽的深度，只要适当设定蚀刻速度等的蚀刻条件，就可以按照所加工的衬底的使用目的容易地形成任意深度的槽。例如，不管是要求各槽的深度相同的情况，还是要求各槽的深度不同的情况，只要适当设定蚀刻条件即可。另外，在进行干蚀刻时，通过提高施加于衬底的电压(偏压电源)、设定蚀刻速度没有差异的条件，也可以使各槽的深度相同，通过使该偏压电源任意变化、设定蚀刻速度等条件，也可以任意地设定各槽的深度。
实施例2
在本实施例中，依照图6(a)～(o)所示的加工工艺，对于具有3个台阶高差的槽加工进行说明。
首先，在硅衬底601上，用溅射法或蒸镀法形成1μm的Al膜602(图6(a)及(b))。在该Al膜602上形成作为光致抗蚀剂的OFPR(商品名，东京应化工业株式会社制)膜，用光刻法进行图案化，得到图案603(图6(c))。以图案603作为掩膜，用Al蚀刻液(关东化学株式会社制)对Al膜602进行湿蚀刻，使衬底601的表面露出(图6(d))后，用丙酮剥离图案603，得到作为Al膜的第一掩膜602′(图6(e))。在如此得到的第一掩膜602′的表面及露出的衬底601的表面上，用等离子体增强型CVD法，通过硅烷(SiH4)气体和一氧化二氮(N2O)气体形成1μm的氧化硅(SiO2)膜604(图6(f))。
在该氧化硅膜604上形成OFPR膜，用光刻法进行图案化，得到图案605(图6(g))。以图案605作为掩膜，通过C3F8的等离子体对氧化硅膜604进行干蚀刻使衬底表面露出，用丙酮剥离图案605，得到由氧化硅膜形成的第二掩膜604′(图6(h))。在如此得到的衬底上，包含第二掩膜604′的表面形成OFPR膜，通过光刻进行图案化，形成第三掩膜606(图6(i))。
对于用上述方法得到的衬底，根据实施例1记载的方法，用DRIE法，在同样的条件下，重复附加保护膜的工序及干蚀刻工序，一边对侧壁进行保护一边垂直地进行蚀刻。即，以映射由OFPR形成的第三掩膜606的形状的方式进行干蚀刻，得到具有槽的衬底601a(图6(j))。
接着，用丙酮剥离第三掩膜606(图6(k))后，以映射由氧化硅膜形成的第二掩膜604′的形状的方式在与上述DRIE法相同条件下进行干蚀刻，得到具有2段的槽的衬底601b(图6(l))。其后，用氢氟酸剥离第二掩膜604′(图6(m))。最后，以映射由Al膜形成的第一掩膜602′的形状的方式进行干蚀刻，得到具有3段的槽的衬底601c(图6(n))后，用Al蚀刻液剥离第一掩膜602′(图6(o))。
如此，可以精度良好、简便地得到形成有3阶段的槽的多阶段结构衬底。
实施例3
在本实施例中，对根据图7(a)～(o)所示的加工工艺，使用与实施例2不同的衬底、掩膜材料及剥离手段进行的具有3个台阶高差的槽加工进行说明。
首先，在二氧化硅(SiO2)衬底701上，用溅射法或者蒸镀法形成1μm Cr膜702(图7(a)及(b))。在该Cr膜702上形成作为光致抗蚀剂的OFPR(商品名，东京应化工业株式会社制)膜，用光刻法进行图案化，得到图案703(图7(c))。以图案703作为掩膜，用Cr蚀刻液(林纯药工业株式会社制)对Cr膜702进行湿蚀刻，使衬底701的表面露出(图7(d))。其后，用丙酮剥离图案703，得到Cr膜的第一掩膜702′(图7(e))。在如此得到的第一掩膜702′的表面及露出的衬底701的表面上，用溅射法或者等离子体增强型CVD法形成Si膜704(图7(f))。
在该Si膜704上形成OFPR膜，用光刻法进行图案化，得到图案705(图7(g))。以图案705作为掩膜，用氢氧化钾溶液对Si膜704进行湿蚀刻使衬底表面露出，用丙酮剥离图案705，得到由Si膜形成的第二掩膜704′(图7(h))。在如此得到的衬底上，包含第二掩膜704′的表面形成OFPR膜，通过光刻进行图案化，形成第三掩膜706(图7(i))。
对于用上述方法得到的衬底，首先，将搬进真空槽内的衬底放置在静电吸盘上使其密合于静电吸盘，进行真空槽内的真空排气，同时在衬底下部导入冷却用的惰性气体进行冷却，以使放电时的衬底的表面温度成为80～100℃。接着，导入C3F8气体进行调节，以使真空槽内达到0.5Pa，对天线施加500W～2kW的电力、对衬底施加作为偏压电源的50～500W的电力，以映射由OFPR形成的第三掩膜706的形状的方式进行干蚀刻，得到具有槽的衬底701a(图7(j))。
接着，用丙酮剥离第三掩膜706(图7(k))后，以映射由Si形成的第二掩膜704′的形状的方式、在与上述相同的工艺条件下进行干蚀刻，得到具有2段的槽的衬底701b(图7(l))。其后，用氢氧化钾溶液剥离由Si膜形成的第二掩膜704′(图7(m))。最后，以映射由Cr膜形成的第一掩膜702′的形状的方式、在与上述相同的工艺条件下进行干蚀刻，得到具有3段的槽的衬底701c(图7(n))后，用Cr蚀刻液(林纯药株式会社制)剥离第一掩膜702′(图7(o))。
如此，可以精度良好、简便地得到形成有3阶段的槽的多阶段结构衬底。
产业上的可利用性
根据本发明，可以精度良好简便地对衬底进行多阶段的台阶高差加工，因此，本发明可用于半导体器件、微机械及MEMS器件等的技术领域中的微细加工。
符号的说明
101 衬底                102 第一掩膜
103 第一槽              104 第二掩膜
105 第二槽              201、201a、201b 衬底
202 第一掩膜            203 第二掩膜
204、205 槽             301 衬底
302、303 槽             401、401a、401b 衬底
402 氧化硅膜            402′ 第一掩膜
403 图案                404 第二掩膜
405、406a、406b 槽
601、601a、601b、601c 硅衬底
602 Al膜                      602′ 第一掩膜
603 图案                      604 氧化硅膜
604′ 第二掩膜                605 图案
606 第三掩膜
701、701a、701b、701c 二氧化硅衬底
702 Cr膜                      702′ 第一掩膜
703 图案                      704 Si膜
704′ 第二掩膜                705 图案
706 第三掩膜

Claims (11)

1.一种多段型衬底的制造方法，其为通过使用等离子体的干蚀刻对衬底进行加工来制造具有多个台阶高差的多段型衬底的方法，其特征在于，在该衬底的主面上重叠形成各自由不同种类材料形成的、且各自的剥离手段不同的多个掩膜，映射该多个掩膜的各自的形状而依次进行干蚀刻，由此进行台阶高差加工，制造具有多个台阶高差的多段型衬底。
2.如权利要求1所述的多段型衬底的制造方法，其特征在于，所述多个掩膜各自用以下材料构成：(1)选自酚醛树脂、环氧树脂、丙烯酸类树脂、甲基丙烯酸类树脂、聚酰亚胺及聚脲中的非感光性的有机高分子材料；(2)以选自酚醛树脂、环氧树脂、丙烯酸类树脂、甲基丙烯酸类树脂、聚酰亚胺及聚脲中的有机高分子材料为主要成分的具有感光性的光致抗蚀剂；(3)选自金属、这些金属的至少2种的合金、以及这些金属的氧化物及氮化物中的材料，所述金属选自Cr、Ti、Pt、Au、Ag、Al、Ni、Cu、Fe、Zr及Ta；或(4)选自半导体膜材料、所述半导体膜材料的氧化物及氮化物、所述半导体膜材料与钨或钼的合金、以及SiON中的材料。
3.如权利要求1所述的多段型衬底的制造方法，其特征在于，所述掩膜之一由树脂形成。
4.如权利要求1或3所述的多段型衬底的制造方法，其特征在于，所述掩膜之一为铬膜或铝膜。
5.如权利要求1～4中的任一项所述的多段型衬底的制造方法，其特征在于，所述衬底具有由硅形成的表面，所述掩膜之一由氧化硅膜或氮化硅膜形成。
6.如权利要求5所述的多段型衬底的制造方法，其特征在于，作为所述掩膜之一使用的氧化硅膜或氮化硅膜通过蒸镀法、物理气相沉积法、化学气相沉积法或旋涂法形成。
7.如权利要求1～4中的任一项所述的多段型衬底的制造方法，其特征在于，所述衬底具有由氧化硅、氮化硅或SiON形成的表面，所述掩膜之一由硅膜形成。
8.一种多段型衬底的制造方法，其为通过使用等离子体的干蚀刻对表面由硅形成的衬底进行加工来制造具有多个台阶高差的多段型衬底的方法，其特征在于，在该衬底的主面上重叠形成各自由不同种类材料形成的、各自的剥离手段不同的多个掩膜，该多个掩膜之一由通过、蒸镀法、物理气相沉积法、化学气相沉积法或旋涂法形成的氧化硅膜或氮化硅膜形成，映射该多个掩膜的各自的形状而依次进行干蚀刻，由此进行台阶高差加工，制造具有多个台阶高差的多段型衬底。
9.如权利要求8所述的多段型衬底的制造方法，其特征在于，所述掩膜之一由树脂形成。
10.一种多段型衬底的制造方法，其为通过使用等离子体的干蚀刻对氧化硅衬底或氮化硅衬底进行加工来制造具有多个台阶高差的多段型衬底的方法，其特征在于，在该氧化硅衬底或氮化硅衬底的主面上重叠形成各自由不同种类材料形成的、各自的剥离手段不同的多个掩膜，该多个掩膜之一由通过溅射法或蒸镀法形成的硅膜形成，映射该多个掩膜的各自的形状而依次进行干蚀刻，由此进行台阶高差加工，制造具有多个台阶高差的多段型衬底。
11.如权利要求10所述的多段型衬底的制造方法，其特征在于，所述掩膜之一由树脂形成。
CN2009801226553A 2008-06-17 2009-06-15 多段型衬底的制造方法 Pending CN102067289A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008158538 2008-06-17
JP2008-158538 2008-06-17
PCT/JP2009/060883 WO2009154173A1 (ja) 2008-06-17 2009-06-15 多段型基板の製造方法

Publications (1)

Publication Number Publication Date
CN102067289A true CN102067289A (zh) 2011-05-18

Family

ID=41434089

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801226553A Pending CN102067289A (zh) 2008-06-17 2009-06-15 多段型衬底的制造方法

Country Status (7)

Country Link
US (1) US20110089141A1 (zh)
EP (1) EP2306498A1 (zh)
JP (1) JPWO2009154173A1 (zh)
KR (1) KR20110028506A (zh)
CN (1) CN102067289A (zh)
TW (1) TW201003782A (zh)
WO (1) WO2009154173A1 (zh)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102431965A (zh) * 2011-12-15 2012-05-02 上海先进半导体制造股份有限公司 凸柱结构的制造方法
CN102543682A (zh) * 2012-02-17 2012-07-04 上海先进半导体制造股份有限公司 多级深台阶的形成方法
CN102642806A (zh) * 2012-04-28 2012-08-22 上海先进半导体制造股份有限公司 半导体多级台阶结构的制作方法
WO2013149547A1 (zh) * 2012-04-01 2013-10-10 杭州士兰集成电路有限公司 Mems封帽硅片的多硅槽形成方法及其刻蚀掩膜结构
CN104445051A (zh) * 2014-12-02 2015-03-25 中国科学院半导体研究所 在衬底上制备多级台阶的方法
WO2015161808A1 (en) * 2014-04-23 2015-10-29 Master Dynamic Limited A method of manufacture of micro components, and components formed by such a process
CN106032265A (zh) * 2015-03-12 2016-10-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106032268A (zh) * 2015-03-20 2016-10-19 中芯国际集成电路制造(上海)有限公司 一种mems器件的制作方法
CN107546114A (zh) * 2017-09-07 2018-01-05 中国工程物理研究院电子工程研究所 一种SiC高压功率器件结终端的制备方法
CN109956446A (zh) * 2019-03-08 2019-07-02 武汉耐普登科技有限公司 一种台阶结构及其制造方法
CN110112079A (zh) * 2019-04-29 2019-08-09 中国电子科技集团公司第十三研究所 台阶样块的刻蚀工艺参数评价方法
CN110329985A (zh) * 2019-06-18 2019-10-15 长沙新材料产业研究院有限公司 一种金刚石表面复杂结构及其制备方法
CN111071986A (zh) * 2019-12-30 2020-04-28 北京航空航天大学 一种激光改性辅助制备碳化硅多级微结构的方法及一种加速度传感器
CN111204704A (zh) * 2020-01-14 2020-05-29 无锡韦尔半导体有限公司 一种台阶结构的制造方法
CN111689460A (zh) * 2019-11-29 2020-09-22 浙江集迈科微电子有限公司 一种微***模组中硅空腔下tsv地互联孔结构的制作方法
CN112758888A (zh) * 2021-02-20 2021-05-07 北京航天控制仪器研究所 一种带有硅通孔的硅mems微结构的加工工艺
CN116344437A (zh) * 2023-04-13 2023-06-27 中芯先锋集成电路制造(绍兴)有限公司 衬底处理方法及半导体器件制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201200465A (en) * 2010-06-29 2012-01-01 Univ Nat Central Nano/micro-structure and fabrication method thereof
JP6759004B2 (ja) 2016-08-29 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法
KR102492733B1 (ko) 2017-09-29 2023-01-27 삼성디스플레이 주식회사 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법
US11121229B2 (en) * 2017-12-28 2021-09-14 Vanguard International Semiconductor Corporation Methods of fabricating semiconductor structures and high electron mobility transistors
US11220742B2 (en) * 2019-03-22 2022-01-11 International Business Machines Corporation Low temperature lift-off patterning for glassy carbon films
JP7333752B2 (ja) * 2019-12-25 2023-08-25 東京エレクトロン株式会社 基板処理方法及び基板処理装置
KR102125712B1 (ko) 2020-04-07 2020-06-23 황인 습식 에칭을 이용한 다단형 기판의 제조방법
JP7045428B2 (ja) * 2020-09-02 2022-03-31 東京エレクトロン株式会社 被処理体を処理する方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61172336A (ja) * 1985-01-25 1986-08-04 Mitsubishi Electric Corp 半導体装置電極開口部の形成方法
EP0570609B1 (de) * 1992-05-20 1999-11-03 International Business Machines Corporation Verfahren zum Erzeugen einer mehrstufigen Struktur in einem Substrat
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
JP3415335B2 (ja) 1995-08-11 2003-06-09 大日本印刷株式会社 多段エッチング型基板の製造方法
JP3352895B2 (ja) * 1996-12-25 2002-12-03 株式会社東芝 半導体集積回路、半導体集積回路の設計方法および製造方法
KR100751826B1 (ko) * 1998-03-20 2007-08-23 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
JP4094174B2 (ja) * 1999-06-04 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2001168188A (ja) * 1999-12-06 2001-06-22 Sony Corp 半導体装置の製造方法
US6242344B1 (en) * 2000-02-07 2001-06-05 Institute Of Microelectronics Tri-layer resist method for dual damascene process
JP3669681B2 (ja) * 2000-03-31 2005-07-13 株式会社東芝 半導体装置の製造方法
JP4477750B2 (ja) * 2000-06-26 2010-06-09 東京エレクトロン株式会社 エッチング方法
JP2003282704A (ja) * 2002-03-26 2003-10-03 Nec Electronics Corp デュアルダマシンによる半導体装置の製造方法
JP2004106199A (ja) * 2002-09-13 2004-04-08 Hitachi Koki Co Ltd インクジェットヘッドのノズル形成方法
JP4104426B2 (ja) * 2002-10-30 2008-06-18 富士通株式会社 半導体装置の製造方法
US7199046B2 (en) * 2003-11-14 2007-04-03 Tokyo Electron Ltd. Structure comprising tunable anti-reflective coating and method of forming thereof
JP4399310B2 (ja) 2004-04-13 2010-01-13 株式会社アルバック ドライエッチング方法並びにマイクロレンズアレイ及びその作製方法
US7244663B2 (en) * 2004-08-31 2007-07-17 Micron Technology, Inc. Wafer reinforcement structure and methods of fabrication
EP1948852B1 (en) * 2005-11-18 2018-08-29 Luxembourg Institute of Science and Technology (LIST) Master electrode and method of forming the master electrode

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102431965A (zh) * 2011-12-15 2012-05-02 上海先进半导体制造股份有限公司 凸柱结构的制造方法
CN102543682A (zh) * 2012-02-17 2012-07-04 上海先进半导体制造股份有限公司 多级深台阶的形成方法
US10081541B2 (en) 2012-04-01 2018-09-25 Hangzhou Silan Integrated Circuit Co., Ltd Multiple silicon trenches forming method for MEMS sealing cap wafer and etching mask structure thereof
WO2013149547A1 (zh) * 2012-04-01 2013-10-10 杭州士兰集成电路有限公司 Mems封帽硅片的多硅槽形成方法及其刻蚀掩膜结构
US10513431B2 (en) 2012-04-01 2019-12-24 Hangzhou Silan Integrated Circuit Co., Ltd Multiple silicon trenches forming method for MEMS sealing cap wafer and etching mask structure thereof
CN102642806A (zh) * 2012-04-28 2012-08-22 上海先进半导体制造股份有限公司 半导体多级台阶结构的制作方法
WO2015161808A1 (en) * 2014-04-23 2015-10-29 Master Dynamic Limited A method of manufacture of micro components, and components formed by such a process
CN106415798A (zh) * 2014-04-23 2017-02-15 动力专家有限公司 微元件制造方法及由该方法形成的元件
CN104445051A (zh) * 2014-12-02 2015-03-25 中国科学院半导体研究所 在衬底上制备多级台阶的方法
CN106032265A (zh) * 2015-03-12 2016-10-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106032268A (zh) * 2015-03-20 2016-10-19 中芯国际集成电路制造(上海)有限公司 一种mems器件的制作方法
CN107546114A (zh) * 2017-09-07 2018-01-05 中国工程物理研究院电子工程研究所 一种SiC高压功率器件结终端的制备方法
CN107546114B (zh) * 2017-09-07 2020-01-03 中国工程物理研究院电子工程研究所 一种SiC高压功率器件结终端的制备方法
CN109956446A (zh) * 2019-03-08 2019-07-02 武汉耐普登科技有限公司 一种台阶结构及其制造方法
CN110112079A (zh) * 2019-04-29 2019-08-09 中国电子科技集团公司第十三研究所 台阶样块的刻蚀工艺参数评价方法
CN110329985A (zh) * 2019-06-18 2019-10-15 长沙新材料产业研究院有限公司 一种金刚石表面复杂结构及其制备方法
CN110329985B (zh) * 2019-06-18 2022-02-15 长沙新材料产业研究院有限公司 一种金刚石表面复杂结构及其制备方法
CN111689460A (zh) * 2019-11-29 2020-09-22 浙江集迈科微电子有限公司 一种微***模组中硅空腔下tsv地互联孔结构的制作方法
CN111071986A (zh) * 2019-12-30 2020-04-28 北京航空航天大学 一种激光改性辅助制备碳化硅多级微结构的方法及一种加速度传感器
CN111071986B (zh) * 2019-12-30 2023-05-16 北京航空航天大学 一种激光改性辅助制备碳化硅多级微结构的方法及一种加速度传感器
CN111204704A (zh) * 2020-01-14 2020-05-29 无锡韦尔半导体有限公司 一种台阶结构的制造方法
CN111204704B (zh) * 2020-01-14 2023-09-19 无锡韦感半导体有限公司 一种台阶结构的制造方法
CN112758888A (zh) * 2021-02-20 2021-05-07 北京航天控制仪器研究所 一种带有硅通孔的硅mems微结构的加工工艺
CN116344437A (zh) * 2023-04-13 2023-06-27 中芯先锋集成电路制造(绍兴)有限公司 衬底处理方法及半导体器件制造方法
CN116344437B (zh) * 2023-04-13 2023-10-20 中芯先锋集成电路制造(绍兴)有限公司 衬底处理方法及半导体器件制造方法

Also Published As

Publication number Publication date
US20110089141A1 (en) 2011-04-21
TW201003782A (en) 2010-01-16
KR20110028506A (ko) 2011-03-18
JPWO2009154173A1 (ja) 2011-12-01
EP2306498A1 (en) 2011-04-06
WO2009154173A1 (ja) 2009-12-23

Similar Documents

Publication Publication Date Title
CN102067289A (zh) 多段型衬底的制造方法
US20010055855A1 (en) Method for sectioning a substrate wafer into a plurality of substrate chips
US6752931B2 (en) Method for using DRIE with reduced lateral etching
US10319899B2 (en) Method of forming a semiconductor device
CN112408314A (zh) 一种多层掩膜分步刻蚀方法
KR102251149B1 (ko) 반도체 구조물을 제조하는 방법
CN111446158B (zh) 一种晶圆背面切割后金属沉积工艺
US8293124B2 (en) Method of multi-stage substrate etching and terahertz oscillator manufactured using the same method
US6544863B1 (en) Method of fabricating semiconductor wafers having multiple height subsurface layers
US7585423B2 (en) Liquid discharge head and producing method therefor
US6930051B1 (en) Method to fabricate multi-level silicon-based microstructures via use of an etching delay layer
EP3041784B1 (en) Method of forming deposited patterns on a surface
US10062674B1 (en) Systems and methods for display formation using photo-machinable material substrate layers
KR19990075921A (ko) 피식각막 식각방법
CN111099555B (zh) 一种适用于圆片级真空封装的玻璃腔体制造方法
US8514027B2 (en) Method of multi-stage substrate etching and terahertz oscillator manufactured using the same method
JP5608462B2 (ja) インプリントモールドの製造方法
US6156217A (en) Method for the purpose of producing a stencil mask
CN108383077A (zh) 斜坡状非晶硅薄膜成膜方法
CN104934293B (zh) 一种金属层图形化方法
US10662058B1 (en) Wet etch patterning of an aluminum nitride film
JP2002004034A (ja) 蒸着用マスクおよびその製造方法
JP2007144915A (ja) 液滴吐出ヘッドの製造方法およびパターン形成方法
US20060003590A1 (en) Process for producing a mask on a substrate
KR100243012B1 (ko) 반도체 소자의 트랜치구조 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110518