JP3352895B2 - 半導体集積回路、半導体集積回路の設計方法および製造方法 - Google Patents
半導体集積回路、半導体集積回路の設計方法および製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 41
- 238000000034 method Methods 0.000 title claims description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010410 layer Substances 0.000 claims description 148
- 229910052751 metal Inorganic materials 0.000 claims description 56
- 239000002184 metal Substances 0.000 claims description 56
- 239000011229 interlayer Substances 0.000 claims description 39
- 239000004020 conductor Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 2
- 239000011295 pitch Substances 0.000 description 77
- 229920005591 polysilicon Polymers 0.000 description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 44
- 238000013461 design Methods 0.000 description 36
- 230000010354 integration Effects 0.000 description 16
- 239000000758 substrate Substances 0.000 description 13
- 239000002131 composite material Substances 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000005380 borophosphosilicate glass Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910018125 Al-Si Inorganic materials 0.000 description 3
- 229910018520 Al—Si Inorganic materials 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 101000617550 Dictyostelium discoideum Presenilin-A Proteins 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910008812 WSi Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ・ＬＳＩ等の
半導体集積回路の配線技術に関する。特に、特定用途向
けＩＣ（ＡＳＩＣ−ＩＣ）の設計において、基本セルを
構成するＭＯＳＦＥＴのソース／ドレイン領域に接続さ
れる金属配線層（第１の配線層）の配線ピッチを相対的
に変更可能とし、集積密度を向上させる技術に係る。
半導体集積回路の配線技術に関する。特に、特定用途向
けＩＣ（ＡＳＩＣ−ＩＣ）の設計において、基本セルを
構成するＭＯＳＦＥＴのソース／ドレイン領域に接続さ
れる金属配線層（第１の配線層）の配線ピッチを相対的
に変更可能とし、集積密度を向上させる技術に係る。
【０００２】
【従来の技術】フルカスタムＩＣは高性能ＩＣを大量に
製造する場合に適しているが、ＡＳＩＣ−ＩＣに代表さ
れるセミカスタムＩＣはＳＳＩ，ＭＳＩ（ＬＳＩ）レベ
ルの機能を有する論理セルを準備し、ユーザの希望する
ＬＳＩを、これらの論理セルの計算機による自動設計で
行うことにより、短期間に開発する場合に適している。
フルカスタム設計においても、計算機による自動設計を
取り入れる場合もあるが、この場合は主として回路動作
の予測とパターンの検証に自動化が適用されている。設
計の他の部分では自動設計の標準化がなされておらず、
設計者が対話的に行う、いわゆる計算機の助けを借りた
設計手法が取り入れられている。
製造する場合に適しているが、ＡＳＩＣ−ＩＣに代表さ
れるセミカスタムＩＣはＳＳＩ，ＭＳＩ（ＬＳＩ）レベ
ルの機能を有する論理セルを準備し、ユーザの希望する
ＬＳＩを、これらの論理セルの計算機による自動設計で
行うことにより、短期間に開発する場合に適している。
フルカスタム設計においても、計算機による自動設計を
取り入れる場合もあるが、この場合は主として回路動作
の予測とパターンの検証に自動化が適用されている。設
計の他の部分では自動設計の標準化がなされておらず、
設計者が対話的に行う、いわゆる計算機の助けを借りた
設計手法が取り入れられている。
【０００３】一方、セミカスタム手法は設計手法の標準
化された、計算機による自動設計であるといえる。ＡＳ
ＩＣ−ＩＣに用いられるゲートアレイは図１２（ａ），
図１４に示すような基本セルを格子状に並べたマスター
チップ（図１２（ｂ），図１３）を、あらかじめ作成し
ておき、基本セルの上部の金属配線層の設計のみを行な
い、この金属配線層の配線接続だけを図１５，図１６に
示すように行うことにより、ユーザの希望に沿ったＬＳ
Ｉを短期間に開発できる特長をもっている。
化された、計算機による自動設計であるといえる。ＡＳ
ＩＣ−ＩＣに用いられるゲートアレイは図１２（ａ），
図１４に示すような基本セルを格子状に並べたマスター
チップ（図１２（ｂ），図１３）を、あらかじめ作成し
ておき、基本セルの上部の金属配線層の設計のみを行な
い、この金属配線層の配線接続だけを図１５，図１６に
示すように行うことにより、ユーザの希望に沿ったＬＳ
Ｉを短期間に開発できる特長をもっている。
【０００４】ゲートアレイが短期間に開発できる要因と
しては １）製造工程は金属配線層の配線工程だけである。
しては １）製造工程は金属配線層の配線工程だけである。
【０００５】２）あらかじめチップサイズ・パッド数な
どが決まっているため、実装・評価の（準備）期間が短
い。
どが決まっているため、実装・評価の（準備）期間が短
い。
【０００６】３）検証ずみのセルを用い、自動設計（Ｄ
Ａ）によってＬＳＩが設計され、論理検証が行われるた
め、機能の確認が速やかでミスによるトラブルがない。
Ａ）によってＬＳＩが設計され、論理検証が行われるた
め、機能の確認が速やかでミスによるトラブルがない。
【０００７】などがあげられる。
【０００８】図１２（ｂ）は、ゲートアレイのチップ構
成の一例である。この例では基本セル６１が列状に配置
されており、各列の間に配線領域６３をもっている。ま
た、別の例として、図１３に示すように島状に基本セル
群を配列し、縦横双方に配線領域６５，６６を設ける方
法もある。基本セル６１の配置方法と配線領域６３，６
５，６６の設定は、使用するプロセス技術、基本セル６
１の構造、自動配置配線プログラムのつくりやすさなど
を考慮して決められる。チップの周辺部には、Ｉ／Ｏセ
ル６２が配置されており、配線マスクにより、各端子ご
とに入力バッファ、出力バッファ、双方向性バッファな
どを構成することができる。Ｉ／Ｏセルのさらに外側に
はボンディングパッド７１が形成され、パッケージのピ
ンと金線等のボンディングワイヤーで接続される。
成の一例である。この例では基本セル６１が列状に配置
されており、各列の間に配線領域６３をもっている。ま
た、別の例として、図１３に示すように島状に基本セル
群を配列し、縦横双方に配線領域６５，６６を設ける方
法もある。基本セル６１の配置方法と配線領域６３，６
５，６６の設定は、使用するプロセス技術、基本セル６
１の構造、自動配置配線プログラムのつくりやすさなど
を考慮して決められる。チップの周辺部には、Ｉ／Ｏセ
ル６２が配置されており、配線マスクにより、各端子ご
とに入力バッファ、出力バッファ、双方向性バッファな
どを構成することができる。Ｉ／Ｏセルのさらに外側に
はボンディングパッド７１が形成され、パッケージのピ
ンと金線等のボンディングワイヤーで接続される。
【０００９】図１２（ａ）や図１４に示すような所定の
マスクパターンに統一された基本セル６１に金属配線を
施すと、ＮＯＴ，ＮＡＮＤあるいはＮＯＲのように、希
望の論理ゲートに変えることができる。また基本セル間
の配線領域も、金属配線を施すと希望の論理ゲート間の
接続が行える。たとえば図１５，図１６に示すように水
平方向の第１の配線層６と、垂直方向の第２の配線層７
からなる金属配線を施せば２入力のＮＡＮＤ回路が構成
できる。
マスクパターンに統一された基本セル６１に金属配線を
施すと、ＮＯＴ，ＮＡＮＤあるいはＮＯＲのように、希
望の論理ゲートに変えることができる。また基本セル間
の配線領域も、金属配線を施すと希望の論理ゲート間の
接続が行える。たとえば図１５，図１６に示すように水
平方向の第１の配線層６と、垂直方向の第２の配線層７
からなる金属配線を施せば２入力のＮＡＮＤ回路が構成
できる。
【００１０】このようにＡＳＩＣにおいてはあらかじめ
設計されて、登録された基本セル６１に対して、第１お
よび第２の配線層等の金属配線層のパターン６，７だけ
を設計することにより自由な結線が可能である。セル列
間に用意された配線領域は、水平方向（ゲートポリシリ
コン１と直交する方向）の配線は第１の配線層６を用
い、垂直方向（ゲートポリシリコン１と平行方向）の配
線はその上部にある第２の配線層７を用いるのが普通で
ある。ただし、図１６に示すように一部においてはゲー
トポリシリコンと平行方向の第１の配線層６も設計され
る。水平方向の第１の配線層６と垂直方向の第２の配線
層７は、マスクパターンとして重なっていても、厚さ方
向の層が違い、互いに層間絶縁膜で分離されているため
に電気的には接続されない。基本セル６１中のｎ+ ソー
ス・ドレイン領域１２、ｐ+ ソース・ドレイン領域２２
と第１の配線層６とを電気的に接続するためには層間絶
縁膜中にコンタクト窓３を用いて接続する必要がある。
設計されて、登録された基本セル６１に対して、第１お
よび第２の配線層等の金属配線層のパターン６，７だけ
を設計することにより自由な結線が可能である。セル列
間に用意された配線領域は、水平方向（ゲートポリシリ
コン１と直交する方向）の配線は第１の配線層６を用
い、垂直方向（ゲートポリシリコン１と平行方向）の配
線はその上部にある第２の配線層７を用いるのが普通で
ある。ただし、図１６に示すように一部においてはゲー
トポリシリコンと平行方向の第１の配線層６も設計され
る。水平方向の第１の配線層６と垂直方向の第２の配線
層７は、マスクパターンとして重なっていても、厚さ方
向の層が違い、互いに層間絶縁膜で分離されているため
に電気的には接続されない。基本セル６１中のｎ+ ソー
ス・ドレイン領域１２、ｐ+ ソース・ドレイン領域２２
と第１の配線層６とを電気的に接続するためには層間絶
縁膜中にコンタクト窓３を用いて接続する必要がある。
【００１１】ＡＳＩＣにおけるゲートアレイのＮＡＮ
Ｄ，ＮＯＲもしくはＮＯＴなどの基本論理ゲートの基本
セル６１のｎ+ ソース・ドレイン領域１２、ｐ+ ソース
・ドレイン領域２２、ゲートポリシリコン１等のパター
ンはあらかじめ設計されていて、セルライブラリとして
計算機に登録されているのが普通である。また大きな論
理ブロックも、複数の基本セルを用いると実現可能であ
る。フリップフロップや基本的な複合ゲートも、あらか
じめ設計されていて計算機上に登録されている。これら
は複数の基本セルを利用するので、マクロセルと呼ばれ
ている。
Ｄ，ＮＯＲもしくはＮＯＴなどの基本論理ゲートの基本
セル６１のｎ+ ソース・ドレイン領域１２、ｐ+ ソース
・ドレイン領域２２、ゲートポリシリコン１等のパター
ンはあらかじめ設計されていて、セルライブラリとして
計算機に登録されているのが普通である。また大きな論
理ブロックも、複数の基本セルを用いると実現可能であ
る。フリップフロップや基本的な複合ゲートも、あらか
じめ設計されていて計算機上に登録されている。これら
は複数の基本セルを利用するので、マクロセルと呼ばれ
ている。
【００１２】ゲートアレイでは、同じゲート数の回路で
あれば金属配線層以外の下の基本セルの層は共通化する
ことができる。論理回路の論理設計が終了したら、レイ
アウト設計では金属配線層の設計を行えば、希望の論理
回路が実現できる。金属配線層はチップの最上部でもあ
るので、金属配線層以外の基本セル部はあらかじめ製造
しておけば集積回路のコストを安くすることができる。
この意味で、セミカスタムＩＣとして広く利用されてい
る。
あれば金属配線層以外の下の基本セルの層は共通化する
ことができる。論理回路の論理設計が終了したら、レイ
アウト設計では金属配線層の設計を行えば、希望の論理
回路が実現できる。金属配線層はチップの最上部でもあ
るので、金属配線層以外の基本セル部はあらかじめ製造
しておけば集積回路のコストを安くすることができる。
この意味で、セミカスタムＩＣとして広く利用されてい
る。
【００１３】金属配線層の設計は一般には、図１４で示
したグリッド上において行なわれる。グリッドは所定の
ピッチを有し、グリッドの交点上に正方形のコンタクト
ホールが置かれる。図１４はｎウエル９中に２つのｐ+
領域２２、ｎウエルの外部に２つのｎ+ 領域１２を有し
た基本セルである。各ｎ+ 領域１２、ｐ+ 領域２２には
一定の間隔でゲートポリシリコン１が２本、それぞれ、
配置されている。図１４でグリッドの交点と、ゲートポ
リシリコン１は重なってはいないが、実際のパターンで
はゲートポリシリコン上にも交点が位置し、ゲートポリ
シリコン１の所定の場所にコンタクトホールが開口され
る。ゲートアレイの回路は図１４に示されるような基本
セルが、図１３に示すように上下左右に配置される。そ
して第１および第２の配線層をグリッド上のみに引くこ
とにより、自動設計を可能としている。図１５，図１６
は、それぞれ、ＡＳＩＣの手法により設計した２入力Ｎ
ＡＮＤ回路、２入力ＡＮＤ回路の第１の配線層６および
第２の配線層７を示す。
したグリッド上において行なわれる。グリッドは所定の
ピッチを有し、グリッドの交点上に正方形のコンタクト
ホールが置かれる。図１４はｎウエル９中に２つのｐ+
領域２２、ｎウエルの外部に２つのｎ+ 領域１２を有し
た基本セルである。各ｎ+ 領域１２、ｐ+ 領域２２には
一定の間隔でゲートポリシリコン１が２本、それぞれ、
配置されている。図１４でグリッドの交点と、ゲートポ
リシリコン１は重なってはいないが、実際のパターンで
はゲートポリシリコン上にも交点が位置し、ゲートポリ
シリコン１の所定の場所にコンタクトホールが開口され
る。ゲートアレイの回路は図１４に示されるような基本
セルが、図１３に示すように上下左右に配置される。そ
して第１および第２の配線層をグリッド上のみに引くこ
とにより、自動設計を可能としている。図１５，図１６
は、それぞれ、ＡＳＩＣの手法により設計した２入力Ｎ
ＡＮＤ回路、２入力ＡＮＤ回路の第１の配線層６および
第２の配線層７を示す。
【００１４】図１５は細い線で第１の配線層６、太い線
で第２の配線層、黒塗りの丸印でコンタクトホール（ヴ
ィアホール）を示した２入力ＮＡＮＤ回路の線図であ
る。図１６は２入力ＡＮＤ回路をより具体的に示す平面
図で、第１の配線層６、第２の配線層７、コンタクトホ
ール７４，７５，７６，ヴィアホール７７を示してい
る。第１の配線層と第２の配線層の間には層間絶縁膜が
形成され、両者を分離しているが、一定の場所でヴィア
ホール７７を介して接続されている。また第１の配線層
はコンタクトホール７６を介してゲートポリシリコン１
と、コンタクトホール７５を介してｎ+ ソース・ドレイ
ン領域１２と、コンタクトホール７４を介してｐ+ ソー
ス・ドレイン領域と接続されている。
で第２の配線層、黒塗りの丸印でコンタクトホール（ヴ
ィアホール）を示した２入力ＮＡＮＤ回路の線図であ
る。図１６は２入力ＡＮＤ回路をより具体的に示す平面
図で、第１の配線層６、第２の配線層７、コンタクトホ
ール７４，７５，７６，ヴィアホール７７を示してい
る。第１の配線層と第２の配線層の間には層間絶縁膜が
形成され、両者を分離しているが、一定の場所でヴィア
ホール７７を介して接続されている。また第１の配線層
はコンタクトホール７６を介してゲートポリシリコン１
と、コンタクトホール７５を介してｎ+ ソース・ドレイ
ン領域１２と、コンタクトホール７４を介してｐ+ ソー
ス・ドレイン領域と接続されている。
【００１５】図９（ａ）は従来のＡＳＩＣ−ＭＯＳ・Ｌ
ＳＩの平面パターンの一部を示す。図１０（ａ）は図９
（ａ）のＩ−Ｉ方向に沿った断面図で、図１０（ｂ）は
図９（ａ）のII−II方向に沿った断面図である。従来の
技術では、図１０（ａ）の断面図に示すように、ソース
領域１２およびドレイン領域１２の間のチャネル領域の
上部にゲート酸化膜を介してゲートポリシリコン１を置
き、ＭＯＳトランジスタを構成している。そしてゲート
ポリシリコン端からデザインルールで決められた間隔
（マスク合わせ余裕）ａだけ離して、第一の配線層６と
ソース・ドレイン領域を接続するためのコンタクトホー
ル３を開けて、ＭＯＳトランジスタへの電気的接続をし
ている。又、ゲートポリシリコン１の幅、コンタクトホ
ール３の幅、ゲートポリシリコン１とコンタクトホール
３との間隔より、このトランジスタを基礎とするＭＯＳ
ＬＳＩのピッチが決められ、図１４に示すようなグリッ
ドが定められている。
ＳＩの平面パターンの一部を示す。図１０（ａ）は図９
（ａ）のＩ−Ｉ方向に沿った断面図で、図１０（ｂ）は
図９（ａ）のII−II方向に沿った断面図である。従来の
技術では、図１０（ａ）の断面図に示すように、ソース
領域１２およびドレイン領域１２の間のチャネル領域の
上部にゲート酸化膜を介してゲートポリシリコン１を置
き、ＭＯＳトランジスタを構成している。そしてゲート
ポリシリコン端からデザインルールで決められた間隔
（マスク合わせ余裕）ａだけ離して、第一の配線層６と
ソース・ドレイン領域を接続するためのコンタクトホー
ル３を開けて、ＭＯＳトランジスタへの電気的接続をし
ている。又、ゲートポリシリコン１の幅、コンタクトホ
ール３の幅、ゲートポリシリコン１とコンタクトホール
３との間隔より、このトランジスタを基礎とするＭＯＳ
ＬＳＩのピッチが決められ、図１４に示すようなグリッ
ドが定められている。
【００１６】また、図１０（ｂ）に示すように、ソース
・ドレイン領域１２の端からデザインルールで決められ
たマスク合わせ余裕ｃだけとって、コンタクトホール３
を開けている。
・ドレイン領域１２の端からデザインルールで決められ
たマスク合わせ余裕ｃだけとって、コンタクトホール３
を開けている。
【００１７】図１１（ａ）は従来のＬＤＤ・ＭＯＳＦＥ
Ｔを用いた半導体集積回路で、図１１（ｂ）はそのIII
−III 方向断面図である。図１１においては深い、高不
純物密度のｎ+ ソース・ドレイン領域１２にオーミック
・コンタクトを形成する必要があり、ゲートポリシリコ
ン１とコンタクトホール３の間隔は通常のＭＯＳＦＥＴ
よりも広くなっている。
Ｔを用いた半導体集積回路で、図１１（ｂ）はそのIII
−III 方向断面図である。図１１においては深い、高不
純物密度のｎ+ ソース・ドレイン領域１２にオーミック
・コンタクトを形成する必要があり、ゲートポリシリコ
ン１とコンタクトホール３の間隔は通常のＭＯＳＦＥＴ
よりも広くなっている。
【００１８】ＡＳＩＣにおいてはゲート（トランジスタ
数）に合わせて数品種〜十数品種のマスターチップが準
備されているので、所望のＬＳＩの規模に合わせて、マ
スターチップを選択する。選択されたマスターチップに
所望の機能を実現するため、まず、各セル間の接続関係
を考慮して基本セルが（自動）配置される。
数）に合わせて数品種〜十数品種のマスターチップが準
備されているので、所望のＬＳＩの規模に合わせて、マ
スターチップを選択する。選択されたマスターチップに
所望の機能を実現するため、まず、各セル間の接続関係
を考慮して基本セルが（自動）配置される。
【００１９】基本セルが配置されると、セル間の接続と
して図１４に示すようなグリッド上で自動配線が行われ
る。ゲートアレイの配線領域は図１２（ｂ）、図１３に
も示すとおり固定であり、配線ツールとしては、論理セ
ルの行間での配線（チャネル・ルーティング）が行われ
る。このあと未配線の信号に対して、迷路探索法などを
用いた配線が行われる。未配線が生じた場合、設計者に
よる対話的な配線がなされる。この場合でも、従来のフ
ルカスタム設計のときのマニュアル配線と異なり、セル
間の接続情報や設計ルールなどが入った計算機のデータ
ベース上での配線が一般的であり、接続ミスや設計ルー
ル違反などは生じない。また対話的な配線の必要が生じ
た場合においても、なるべく基本セル上のグリッドのデ
ータベース、コンタクトホールの位置、ピッチ、形状、
第１の配線層６の配線ピッチ、第２の配線層７の配線ピ
ッチ等を変更しないで行うことが好ましい。
して図１４に示すようなグリッド上で自動配線が行われ
る。ゲートアレイの配線領域は図１２（ｂ）、図１３に
も示すとおり固定であり、配線ツールとしては、論理セ
ルの行間での配線（チャネル・ルーティング）が行われ
る。このあと未配線の信号に対して、迷路探索法などを
用いた配線が行われる。未配線が生じた場合、設計者に
よる対話的な配線がなされる。この場合でも、従来のフ
ルカスタム設計のときのマニュアル配線と異なり、セル
間の接続情報や設計ルールなどが入った計算機のデータ
ベース上での配線が一般的であり、接続ミスや設計ルー
ル違反などは生じない。また対話的な配線の必要が生じ
た場合においても、なるべく基本セル上のグリッドのデ
ータベース、コンタクトホールの位置、ピッチ、形状、
第１の配線層６の配線ピッチ、第２の配線層７の配線ピ
ッチ等を変更しないで行うことが好ましい。
【００２０】
【発明が解決しようとする課題】図９（ａ），（ｂ），
図１０（ａ），（ｂ）は従来のＡＳＩＣにおいて、ユー
ザの希望により種々のＬＳＩパターンを設計する場合の
問題点を説明するための図である。すなわち、図９
（ａ），（ｂ），図１０（ａ），（ｂ）に示したような
従来技術においては、 （イ）図９（ｂ）に示すようにユーザの要求仕様によっ
てはＬＳＩパターンの金属配線の第１の配線層６の位置
が、セルライブラリとして登録された基本セルのコンタ
クトホール３のピッチ（ピッチ１）に適合しなくなるよ
うな場合が発生する。第１の配線層は図１４に示したよ
うなグリッド上になされ、コンタクトホールはグリッド
の交点に設けられるので、この場合、ピッチ１を広げ
て、隣のグリッドの交点にコンタクトホール３を配置し
なければ、コンタクトホール３を介して第１の配線層６
をソース・ドレイン領域１２に接続できなくなる。しか
しピッチ１をピッチ２まで広げると図１０（ｂ）に示し
たソース・ドレイン領域１２の端からのコンタクトホー
ル３の位置までのマスク合わせ余裕がとれなくなってし
まうか、コンタクトホール３の位置がソース・ドレイン
領域１２から全くはみ出してしまう。したがって、結果
的に、ソース・ドレイン領域１２を広くすることにな
り、基本セルのパターン変更が必要となり、ＡＳＩＣと
しての特徴を失うこととなる。さらにはソース・ドレイ
ン領域１２を広くすることによりソース・ドレイン領域
の抵抗率で決まる寄生的な抵抗（ソース抵抗、ドレイン
抵抗）が増大し、面積増大に伴う接合容量の増大も生
じ、高速・高周波特性や雑音特性が劣化するという問題
を生じさせていた。
図１０（ａ），（ｂ）は従来のＡＳＩＣにおいて、ユー
ザの希望により種々のＬＳＩパターンを設計する場合の
問題点を説明するための図である。すなわち、図９
（ａ），（ｂ），図１０（ａ），（ｂ）に示したような
従来技術においては、 （イ）図９（ｂ）に示すようにユーザの要求仕様によっ
てはＬＳＩパターンの金属配線の第１の配線層６の位置
が、セルライブラリとして登録された基本セルのコンタ
クトホール３のピッチ（ピッチ１）に適合しなくなるよ
うな場合が発生する。第１の配線層は図１４に示したよ
うなグリッド上になされ、コンタクトホールはグリッド
の交点に設けられるので、この場合、ピッチ１を広げ
て、隣のグリッドの交点にコンタクトホール３を配置し
なければ、コンタクトホール３を介して第１の配線層６
をソース・ドレイン領域１２に接続できなくなる。しか
しピッチ１をピッチ２まで広げると図１０（ｂ）に示し
たソース・ドレイン領域１２の端からのコンタクトホー
ル３の位置までのマスク合わせ余裕がとれなくなってし
まうか、コンタクトホール３の位置がソース・ドレイン
領域１２から全くはみ出してしまう。したがって、結果
的に、ソース・ドレイン領域１２を広くすることにな
り、基本セルのパターン変更が必要となり、ＡＳＩＣと
しての特徴を失うこととなる。さらにはソース・ドレイ
ン領域１２を広くすることによりソース・ドレイン領域
の抵抗率で決まる寄生的な抵抗（ソース抵抗、ドレイン
抵抗）が増大し、面積増大に伴う接合容量の増大も生
じ、高速・高周波特性や雑音特性が劣化するという問題
を生じさせていた。
【００２１】（ロ）ピッチ１を、それよりも広いピッチ
２に合わせるということは、結果的に基本セルのゲート
ポリシリコン１のピッチを狭くすることができないとい
うことになり、半導体集積回路の集積度を高くすること
ができないという問題につながっていた。
２に合わせるということは、結果的に基本セルのゲート
ポリシリコン１のピッチを狭くすることができないとい
うことになり、半導体集積回路の集積度を高くすること
ができないという問題につながっていた。
【００２２】（ハ）ＡＳＩＣにおいてはコンタクトホー
ルは図１４に示すようなグリッドの交点に所定の面積の
正方形で配置して自動設計を行うが、第１の配線層６と
ソース・ドレイン領域１２を接続するコンタクトホール
（グリッドの交点）の数が少ない時に、図９（ａ）に示
すソース・ドレイン領域の幅（チャネル幅）Ｗを大きく
すると、チャネル幅に沿った方向での拡散抵抗が増加し
てしまう問題があった。
ルは図１４に示すようなグリッドの交点に所定の面積の
正方形で配置して自動設計を行うが、第１の配線層６と
ソース・ドレイン領域１２を接続するコンタクトホール
（グリッドの交点）の数が少ない時に、図９（ａ）に示
すソース・ドレイン領域の幅（チャネル幅）Ｗを大きく
すると、チャネル幅に沿った方向での拡散抵抗が増加し
てしまう問題があった。
【００２３】これらの問題点を鑑み、本発明は基本セル
中のソース・ドレイン領域のパターンのデータベースや
このソース・ドレイン領域に対して配置されるコンタク
トホールのピッチおよび、第１の配線層のピッチ等のデ
ータベースを変更せずに、迅速にＬＳＩのパターンの自
動設計可能な設計手法およびこれを用いた半導体集積回
路を提供することを目的とする。
中のソース・ドレイン領域のパターンのデータベースや
このソース・ドレイン領域に対して配置されるコンタク
トホールのピッチおよび、第１の配線層のピッチ等のデ
ータベースを変更せずに、迅速にＬＳＩのパターンの自
動設計可能な設計手法およびこれを用いた半導体集積回
路を提供することを目的とする。
【００２４】より具体的には、本発明はＡＳＩＣにおけ
る金属配線層を構成する第１の配線層のピッチ（ピッチ
２）に影響されずに、基本セルを構成するゲートポリシ
リコンのピッチを狭く維持することも、基本セルのピッ
チとは独立に金属配線層のピッチを狭く設定することも
可能な半導体集積回路を提供することを目的とする。
る金属配線層を構成する第１の配線層のピッチ（ピッチ
２）に影響されずに、基本セルを構成するゲートポリシ
リコンのピッチを狭く維持することも、基本セルのピッ
チとは独立に金属配線層のピッチを狭く設定することも
可能な半導体集積回路を提供することを目的とする。
【００２５】本発明の他の目的はコンタクトホールとソ
ース・ドレイン領域との余裕を大きく保ち、しかもソー
ス・ドレイン領域の面積を大きくする必要がない半導体
集積回路を提供することである。つまり、ソース・ドレ
イン領域の面積の増大に起因した寄生抵抗や寄生容量の
増大を伴うことなく、集積度を向上させることが可能
で、しかも設計・製造が容易な半導体集積回路の配線技
術を提供することである。
ース・ドレイン領域との余裕を大きく保ち、しかもソー
ス・ドレイン領域の面積を大きくする必要がない半導体
集積回路を提供することである。つまり、ソース・ドレ
イン領域の面積の増大に起因した寄生抵抗や寄生容量の
増大を伴うことなく、集積度を向上させることが可能
で、しかも設計・製造が容易な半導体集積回路の配線技
術を提供することである。
【００２６】本発明のさらに他の目的はＡＳＩＣにおけ
る基本セル中のＭＯＳＦＥＴのゲート長をパラメータと
したデザインルールと、金属配線層の配線幅をパラメー
タとしたデザインルールとを互いに独立して設計するこ
とをも可能とすることである。つまり、金属配線層のデ
ザインルールが金属の抵抗によって制限を受けるような
ゲート長０．０２５〜０．０２μｍ程度の微細化の極限
におけるＭＯＳＦＥＴを基本セルとしたデザインを可能
とし、より高集積密度化が可能なＡＳＩＣ−ＩＣの配線
技術を提供することである。
る基本セル中のＭＯＳＦＥＴのゲート長をパラメータと
したデザインルールと、金属配線層の配線幅をパラメー
タとしたデザインルールとを互いに独立して設計するこ
とをも可能とすることである。つまり、金属配線層のデ
ザインルールが金属の抵抗によって制限を受けるような
ゲート長０．０２５〜０．０２μｍ程度の微細化の極限
におけるＭＯＳＦＥＴを基本セルとしたデザインを可能
とし、より高集積密度化が可能なＡＳＩＣ−ＩＣの配線
技術を提供することである。
【００２７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は図１に例示するようなＡＳＩ
Ｃ−ＩＣであって、ゲートアレイの基本セルを構成する
ＭＯＳＦＥＴのソース・ドレイン領域１２の上部で、ソ
ース・ドレイン領域１２に直接接する第１のコンタクト
ホール（中継コンタクト）５のピッチ（ピッチ１）と、
ゲートアレイの基本セルの上部の金属配線層を構成する
第１の配線層６の下部で第１の配線層６に直接接する第
２のコンタクトホール３のピッチ（ピッチ２）とが異な
る半導体集積回路であることである。ピッチ１およびピ
ッチ２とは、図１に示すように基本セルのゲート電極１
を挟んで、ゲート電極１の長手の方向に垂直方向に測っ
たピッチを言う。ピッチ１は図１のようにピッチ２より
も小さくてもよく、図８に例示するように大きくてもよ
い。
に、本発明の第１の特徴は図１に例示するようなＡＳＩ
Ｃ−ＩＣであって、ゲートアレイの基本セルを構成する
ＭＯＳＦＥＴのソース・ドレイン領域１２の上部で、ソ
ース・ドレイン領域１２に直接接する第１のコンタクト
ホール（中継コンタクト）５のピッチ（ピッチ１）と、
ゲートアレイの基本セルの上部の金属配線層を構成する
第１の配線層６の下部で第１の配線層６に直接接する第
２のコンタクトホール３のピッチ（ピッチ２）とが異な
る半導体集積回路であることである。ピッチ１およびピ
ッチ２とは、図１に示すように基本セルのゲート電極１
を挟んで、ゲート電極１の長手の方向に垂直方向に測っ
たピッチを言う。ピッチ１は図１のようにピッチ２より
も小さくてもよく、図８に例示するように大きくてもよ
い。
【００２８】すなわち、本発明によれば基本セルパター
ンとしてあらかじめ定められたピッチ１に対して金属配
線層のピッチ２を独立に選択してゲートアレイを構成す
ることが可能になる。このため基本セル中のソース・ド
レイン領域の再設計やそれに伴う不必要な面積増大を防
止し、しかもＡＳＩＣ−ＩＣの集積密度を増大すること
ができる。
ンとしてあらかじめ定められたピッチ１に対して金属配
線層のピッチ２を独立に選択してゲートアレイを構成す
ることが可能になる。このため基本セル中のソース・ド
レイン領域の再設計やそれに伴う不必要な面積増大を防
止し、しかもＡＳＩＣ−ＩＣの集積密度を増大すること
ができる。
【００２９】本発明の第２の特徴は、図２および図４
（ｆ）に例示するようにチャネル領域となる第１の半導
体領域１１と、第１の半導体領域の上部の一部に形成さ
れた第２導電型のソース領域１２およびドレイン領域１
２と、ソース領域およびドレイン領域の間の第１の半導
体領域（チャネル領域）１１の上部のゲート酸化膜を介
して形成されたポリシリコン，高融点金属もしくは高融
点金属のシリサイド又はこれらの複合膜からなるゲート
電極１と、ゲート電極１、ドレイン領域１２およびソー
ス領域１２の上部に形成されたＳｉＯ2 ，ＰＳＧもしく
はＢＰＳＧ膜又はこれらの複合膜からなる第１の層間絶
縁膜１３から構成された基本セルと、ソース領域１２，
ドレイン領域１２のそれぞれの上部の第１の層間絶縁膜
１３中に開孔された第１のコンタクトホール（中継コン
タクト）５と、第１のコンタクトホール５中に埋め込ま
れたポリシリコン、高融点金属もしくは高融点金属のシ
リサイド又はこれらの複合膜等の高導電性物質からなる
第１のプラグ５５と、第１のプラグ５５と重なる位置に
配置され、第１のプラグ５５と電気的に接続されたポリ
シリコン膜又は金属膜からなる中継配線４と、中継配線
４および中継配線４の形成されていない第１の層間絶縁
膜１３の上部に形成されたＳｉＯ2 ，ＰＳＧ，ＢＰＳＧ
膜、もしくはＳｉ3 Ｎ4 膜又はこれらの複合膜からなる
第２の層間絶縁膜１４と、中継配線４の上部の第２の層
間絶縁膜１４中に形成された第２のコンタクトホール３
とを少なくとも有する半導体集積回路であることであ
る。好ましくは図４（ｆ）に示すように第２コンタクト
ホール３中にはポリシリコン，高融点金属、もしくは高
融点金属のシリサイド、又はこれらの複合膜等の高導電
性物質からなる第２のプラグ３３が埋め込まれ、第２の
プラグ３３を介して、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−
Ｓｉ，Ｗ，Ｔｉ等の金属膜，ＷＳｉ2 ，ＭｏＳｉ2 等の
高融点金属のシリサイド膜、もしくはポリシリコン膜ま
たはこれらの複合膜からなる第１の配線層６とを有する
ことである。図５にはｐ基板中にｎウエル９を形成し、
ｎウエル中にｐ+ 領域２２、ｐ基板中にｎ+ 領域１２を
形成し、さらにその上部にゲート電極１を有する基本セ
ルの平面図を示した。図５において符号４が中継配線で
あり、ほぼソース・ドレイン領域の近傍に中継配線４が
形成されている。中継配線の最大領域は基本セルの外部
まで延長されることはなく、この点で第１の配線層とは
明確に区別される。
（ｆ）に例示するようにチャネル領域となる第１の半導
体領域１１と、第１の半導体領域の上部の一部に形成さ
れた第２導電型のソース領域１２およびドレイン領域１
２と、ソース領域およびドレイン領域の間の第１の半導
体領域（チャネル領域）１１の上部のゲート酸化膜を介
して形成されたポリシリコン，高融点金属もしくは高融
点金属のシリサイド又はこれらの複合膜からなるゲート
電極１と、ゲート電極１、ドレイン領域１２およびソー
ス領域１２の上部に形成されたＳｉＯ2 ，ＰＳＧもしく
はＢＰＳＧ膜又はこれらの複合膜からなる第１の層間絶
縁膜１３から構成された基本セルと、ソース領域１２，
ドレイン領域１２のそれぞれの上部の第１の層間絶縁膜
１３中に開孔された第１のコンタクトホール（中継コン
タクト）５と、第１のコンタクトホール５中に埋め込ま
れたポリシリコン、高融点金属もしくは高融点金属のシ
リサイド又はこれらの複合膜等の高導電性物質からなる
第１のプラグ５５と、第１のプラグ５５と重なる位置に
配置され、第１のプラグ５５と電気的に接続されたポリ
シリコン膜又は金属膜からなる中継配線４と、中継配線
４および中継配線４の形成されていない第１の層間絶縁
膜１３の上部に形成されたＳｉＯ2 ，ＰＳＧ，ＢＰＳＧ
膜、もしくはＳｉ3 Ｎ4 膜又はこれらの複合膜からなる
第２の層間絶縁膜１４と、中継配線４の上部の第２の層
間絶縁膜１４中に形成された第２のコンタクトホール３
とを少なくとも有する半導体集積回路であることであ
る。好ましくは図４（ｆ）に示すように第２コンタクト
ホール３中にはポリシリコン，高融点金属、もしくは高
融点金属のシリサイド、又はこれらの複合膜等の高導電
性物質からなる第２のプラグ３３が埋め込まれ、第２の
プラグ３３を介して、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−
Ｓｉ，Ｗ，Ｔｉ等の金属膜，ＷＳｉ2 ，ＭｏＳｉ2 等の
高融点金属のシリサイド膜、もしくはポリシリコン膜ま
たはこれらの複合膜からなる第１の配線層６とを有する
ことである。図５にはｐ基板中にｎウエル９を形成し、
ｎウエル中にｐ+ 領域２２、ｐ基板中にｎ+ 領域１２を
形成し、さらにその上部にゲート電極１を有する基本セ
ルの平面図を示した。図５において符号４が中継配線で
あり、ほぼソース・ドレイン領域の近傍に中継配線４が
形成されている。中継配線の最大領域は基本セルの外部
まで延長されることはなく、この点で第１の配線層とは
明確に区別される。
【００３０】より好ましくは、図８に示すように、ゲー
ト電極１の端部と第１のコンタクトホールの端部との間
のマスク合わせ余裕ａが、ゲート電極１の端部と第２の
コンタクトホール３の端部との間のマスク合わせ余裕ｆ
よりも大きいことである。
ト電極１の端部と第１のコンタクトホールの端部との間
のマスク合わせ余裕ａが、ゲート電極１の端部と第２の
コンタクトホール３の端部との間のマスク合わせ余裕ｆ
よりも大きいことである。
【００３１】本発明の第２の特徴において、図７に示す
ようにソース領域１２，ドレイン領域１２の端部と、第
１のコンタクトホール５の端部との間のマスク合わせ余
裕ｃが、ソース領域１２，ドレイン領域１２の端部と第
２のコンタクトホール３の端部との間のマスク合わせ余
裕ｄよりも大きいことが好ましい。
ようにソース領域１２，ドレイン領域１２の端部と、第
１のコンタクトホール５の端部との間のマスク合わせ余
裕ｃが、ソース領域１２，ドレイン領域１２の端部と第
２のコンタクトホール３の端部との間のマスク合わせ余
裕ｄよりも大きいことが好ましい。
【００３２】本発明の第２の特徴によれば、ソース領
域，ドレイン領域を再設計し、その面積を大きくしなく
てもよい。すなわち基本セルのパターン変更をしなくて
も一定のマスク合わせ余裕が担保され、しかも高集積密
度化が可能となる。さらにゲート容量の低減化、ショー
トチャネル効果の抑制、あるいは高耐圧化も高集積密度
化と同時に達成できる。
域，ドレイン領域を再設計し、その面積を大きくしなく
てもよい。すなわち基本セルのパターン変更をしなくて
も一定のマスク合わせ余裕が担保され、しかも高集積密
度化が可能となる。さらにゲート容量の低減化、ショー
トチャネル効果の抑制、あるいは高耐圧化も高集積密度
化と同時に達成できる。
【００３３】本発明の第３の特徴は所定の基本セルのパ
ターンの上部に金属配線層を配線するＡＳＩＣ−ＩＣの
設計方法であって、この基本セル中に形成する第１のコ
ンタクトホールのピッチ１が、金属配線層を構成する第
１の配線層直下の第２のコンタクトホールのピッチ２と
異なることである。
ターンの上部に金属配線層を配線するＡＳＩＣ−ＩＣの
設計方法であって、この基本セル中に形成する第１のコ
ンタクトホールのピッチ１が、金属配線層を構成する第
１の配線層直下の第２のコンタクトホールのピッチ２と
異なることである。
【００３４】ここで、第１のコンタクトホールと第２の
コンタクトホールの間に図５に示すような基本セルの範
囲内に位置する中継配線４を設けることが好ましい。
「基本セルの範囲内」とは図５に示すようにソース・ド
レイン領域１２，２２とオーバーラップし、その一部が
若干はみ出す程度の範囲を意味する。特にピッチ１は固
定として第１の配線層の設計をすることが好ましい。
コンタクトホールの間に図５に示すような基本セルの範
囲内に位置する中継配線４を設けることが好ましい。
「基本セルの範囲内」とは図５に示すようにソース・ド
レイン領域１２，２２とオーバーラップし、その一部が
若干はみ出す程度の範囲を意味する。特にピッチ１は固
定として第１の配線層の設計をすることが好ましい。
【００３５】本発明の第３の特徴によれば基本セルの再
設計が不要であり、これに伴うソース・ドレイン領域の
面積の増大もない。したがって高集積密度化が可能で、
高速、低消費電力特性を有した半導体集積回路が短時間
で簡単に設計できる。
設計が不要であり、これに伴うソース・ドレイン領域の
面積の増大もない。したがって高集積密度化が可能で、
高速、低消費電力特性を有した半導体集積回路が短時間
で簡単に設計できる。
【００３６】本発明の第４の特徴は少なくともゲート電
極形成用の第１のマスクパターンとソース・ドレイン領
域形成用の第２のマスクパターンとを用いて基本セル部
を形成する第１工程と、ソース・ドレイン領域内に位置
する第１のコンタクトホール形成用の第３のマスクパタ
ーンと、第１のコンタクトホールと重なる位置で、ソー
ス・ドレイン領域近傍にのみ配置される中継配線形成用
の第４のマスクパターンとを用いて、ソース・ドレイン
領域と中継配線とを接続する第２工程と、中継配線と重
なる位置に配置される第２のコンタクトホール形成用の
第５のマスクパターンと、第２のコンタクトホールと重
なる位置に形成された第１の配線層形成用の第６のマス
クパターンとを用いて中継配線と第１の配線層とを接続
する第３工程とを少なくとも具備するＡＳＩＣ−ＩＣで
あることである。図３が第１および第２のマスクパター
ンを用いた第１工程に対応し、図４（ｄ）および図４
（ｅ）が第３および第４のマスクパターンを用いた第２
工程に対応し、図４（ｆ）が第５および第６のマスクパ
ターンを用いた第３工程に対応する。
極形成用の第１のマスクパターンとソース・ドレイン領
域形成用の第２のマスクパターンとを用いて基本セル部
を形成する第１工程と、ソース・ドレイン領域内に位置
する第１のコンタクトホール形成用の第３のマスクパタ
ーンと、第１のコンタクトホールと重なる位置で、ソー
ス・ドレイン領域近傍にのみ配置される中継配線形成用
の第４のマスクパターンとを用いて、ソース・ドレイン
領域と中継配線とを接続する第２工程と、中継配線と重
なる位置に配置される第２のコンタクトホール形成用の
第５のマスクパターンと、第２のコンタクトホールと重
なる位置に形成された第１の配線層形成用の第６のマス
クパターンとを用いて中継配線と第１の配線層とを接続
する第３工程とを少なくとも具備するＡＳＩＣ−ＩＣで
あることである。図３が第１および第２のマスクパター
ンを用いた第１工程に対応し、図４（ｄ）および図４
（ｅ）が第３および第４のマスクパターンを用いた第２
工程に対応し、図４（ｆ）が第５および第６のマスクパ
ターンを用いた第３工程に対応する。
【００３７】本発明の第４の特徴によれば、第１および
第２のマスクパターンを固定マスクパターンとして、基
本セルを用意し、基本セルの上部に第６のマスクパター
ンを自由に設計することが可能となり、ユーザの希望す
るＬＳＩを短期間に開発することが可能となる。
第２のマスクパターンを固定マスクパターンとして、基
本セルを用意し、基本セルの上部に第６のマスクパター
ンを自由に設計することが可能となり、ユーザの希望す
るＬＳＩを短期間に開発することが可能となる。
【００３８】本発明の第５の特徴は所定の基本セルの上
部に金属配線層を形成するＡＳＩＣ−ＩＣの製造方法で
あって、図４に示すように第１導電型の半導体領域１１
と、半導体領域１１の上部の一部に形成された第２導電
型のソース領域およびドレイン領域１２と、ソース領域
およびドレイン領域１２の間の半導体領域１１の上部の
ゲート酸化膜２０４を介して形成されたゲート電極１
と、ソース領域、ドレイン領域１２およびゲート電極１
の上部に形成された第１の層間絶縁膜１３とからなる部
分を有する基本セルを形成する第１工程と、ソース領
域、ドレイン領域１２のそれぞれの上部の第１の層間絶
縁膜１３中に第１のコンタクトホールを開孔し、ソース
領域、ドレイン領域の一部を露出させる第２工程と、第
２のコンタクトホール中に高導電性物質を埋め込み、図
４（ｄ）に示すように第１のプラグ５５を形成する第３
工程と、第１のプラグ５５に電気的に接続された高導電
性物質からなる中継配線４を図４（ｅ）に示すように、
ソース領域、ドレイン領域１２の近傍に局所的に形成す
る第４工程と、中継配線４および該第１の層間絶縁膜１
３の上部に図４（ｆ）に示すように第２の層間絶縁膜１
４を形成する第５工程と、中継配線４の上部の第２の層
間絶縁膜１４中に第２のコンタクトホールを開孔し、中
継配線の一部を露出させる第６工程とを少なくとも含む
ことである。この第６工程の後に、さらに、第２のコン
タクトホール中に高導電性物質を埋め込み、図４（ｆ）
に示すように第２のプラグ３３を形成する第７工程と、
第２のプラグ３３と電気的に接続された高導電性物質か
らなる第１の配線層６を形成することが好ましい。第１
の配線層６は従来のＡＳＩＣ−ＩＣにおける金属配線層
の一部に対応する。
部に金属配線層を形成するＡＳＩＣ−ＩＣの製造方法で
あって、図４に示すように第１導電型の半導体領域１１
と、半導体領域１１の上部の一部に形成された第２導電
型のソース領域およびドレイン領域１２と、ソース領域
およびドレイン領域１２の間の半導体領域１１の上部の
ゲート酸化膜２０４を介して形成されたゲート電極１
と、ソース領域、ドレイン領域１２およびゲート電極１
の上部に形成された第１の層間絶縁膜１３とからなる部
分を有する基本セルを形成する第１工程と、ソース領
域、ドレイン領域１２のそれぞれの上部の第１の層間絶
縁膜１３中に第１のコンタクトホールを開孔し、ソース
領域、ドレイン領域の一部を露出させる第２工程と、第
２のコンタクトホール中に高導電性物質を埋め込み、図
４（ｄ）に示すように第１のプラグ５５を形成する第３
工程と、第１のプラグ５５に電気的に接続された高導電
性物質からなる中継配線４を図４（ｅ）に示すように、
ソース領域、ドレイン領域１２の近傍に局所的に形成す
る第４工程と、中継配線４および該第１の層間絶縁膜１
３の上部に図４（ｆ）に示すように第２の層間絶縁膜１
４を形成する第５工程と、中継配線４の上部の第２の層
間絶縁膜１４中に第２のコンタクトホールを開孔し、中
継配線の一部を露出させる第６工程とを少なくとも含む
ことである。この第６工程の後に、さらに、第２のコン
タクトホール中に高導電性物質を埋め込み、図４（ｆ）
に示すように第２のプラグ３３を形成する第７工程と、
第２のプラグ３３と電気的に接続された高導電性物質か
らなる第１の配線層６を形成することが好ましい。第１
の配線層６は従来のＡＳＩＣ−ＩＣにおける金属配線層
の一部に対応する。
【００３９】本発明の第５の特徴によれば、図４に示す
ような基本セルを有したマスターチップを用意し、金属
配線層の設計に際しては基本セル部の再設計を不要と
し、迅速に自動設計することができる。特に基本セル部
に固有のピッチと、金属配線層に固有のピッチが異なる
場合においてもデータベースの変更等を不要とし、短期
間にＡＳＩＣ−ＩＣを開発できる。
ような基本セルを有したマスターチップを用意し、金属
配線層の設計に際しては基本セル部の再設計を不要と
し、迅速に自動設計することができる。特に基本セル部
に固有のピッチと、金属配線層に固有のピッチが異なる
場合においてもデータベースの変更等を不要とし、短期
間にＡＳＩＣ−ＩＣを開発できる。
【００４０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００４１】（第１の実施の形態）図１は本発明の第１
の実施の形態に係る半導体集積回路（ＡＳＩＣ−ＩＣ）
の平面図で、図２は図１のＡ−Ａ方向から見た断面図で
ある。本発明の第１の実施の形態においては、従来のＡ
ＳＩＣ−ＩＣのようにゲートアレイを構成している基本
セルのソース・ドレイン領域１２に直接コンタクトホー
ル３を開口し、金属配線層に接続するのではなく、図２
に示すように第１の層間絶縁膜１３中に中継コンタクト
（第１のコンタクトホール）５を開口し、中継コンタク
ト５中にタングステン（Ｗ）、タングステンシリサイド
（ＷＳｉ2 ）あるいはポリシリコン等のプラグを形成し
ている（図２においてはプラグの図示を省略している。
図４（ｆ）のプラグ５５を参照されたい。）。このプラ
グと接続するようにＷ，ＷＳｉ2 ，ポリシリコン等の中
継配線４を形成し、中継配線の上部に形成した第２の層
間絶縁膜中に第２のコンタクトホール３を開口してい
る。したがってこの第２のコンタクトホール３を介して
第１の配線層（図示省略）６と中継配線４とが接続され
ている。第１の配線層６は従来のＡＳＩＣ−ＩＣの金属
配線層に対応するが、Ａｌ，Ａｌ−Ｓｉ，Ｗ，ＷＳ
ｉ2 ，あるいはポリシリコン等の高導電性の膜で形成す
ればよい。一方中継配線は図１に示すように基本セルを
構成するソース・ドレイン領域１２の上部およびその近
傍のみに配置される配線であって、基本セルの外部、す
なわち図１２（ｂ）、図１３に示す配線領域６３，６
５，６６まで延長して配置される第１の配線層６とは明
確に区別される配線である。中継配線４とプラグは同一
導電性材料で一体として形成してもよい。
の実施の形態に係る半導体集積回路（ＡＳＩＣ−ＩＣ）
の平面図で、図２は図１のＡ−Ａ方向から見た断面図で
ある。本発明の第１の実施の形態においては、従来のＡ
ＳＩＣ−ＩＣのようにゲートアレイを構成している基本
セルのソース・ドレイン領域１２に直接コンタクトホー
ル３を開口し、金属配線層に接続するのではなく、図２
に示すように第１の層間絶縁膜１３中に中継コンタクト
（第１のコンタクトホール）５を開口し、中継コンタク
ト５中にタングステン（Ｗ）、タングステンシリサイド
（ＷＳｉ2 ）あるいはポリシリコン等のプラグを形成し
ている（図２においてはプラグの図示を省略している。
図４（ｆ）のプラグ５５を参照されたい。）。このプラ
グと接続するようにＷ，ＷＳｉ2 ，ポリシリコン等の中
継配線４を形成し、中継配線の上部に形成した第２の層
間絶縁膜中に第２のコンタクトホール３を開口してい
る。したがってこの第２のコンタクトホール３を介して
第１の配線層（図示省略）６と中継配線４とが接続され
ている。第１の配線層６は従来のＡＳＩＣ−ＩＣの金属
配線層に対応するが、Ａｌ，Ａｌ−Ｓｉ，Ｗ，ＷＳ
ｉ2 ，あるいはポリシリコン等の高導電性の膜で形成す
ればよい。一方中継配線は図１に示すように基本セルを
構成するソース・ドレイン領域１２の上部およびその近
傍のみに配置される配線であって、基本セルの外部、す
なわち図１２（ｂ）、図１３に示す配線領域６３，６
５，６６まで延長して配置される第１の配線層６とは明
確に区別される配線である。中継配線４とプラグは同一
導電性材料で一体として形成してもよい。
【００４２】本発明の第１の実施の形態においては図１
に示すようにあらかじめ定められた狭いピッチ（ピッチ
１）で基本セル中に中継コンタクト５を配置し、基本セ
ルの上部の金属配線層はピッチ１よりも広いピッチ（ピ
ッチ２）で所定のグリッド上に第１の配線層６が配置さ
れ、設計されている。そして、中継コンタクト５と重な
る位置に中継配線４を形成し、この中継配線４を仮想的
なソース・ドレイン領域とみなしコンタクトホール（第
２のコンタクトホール）を開口し、第１の配線層６と接
続している。
に示すようにあらかじめ定められた狭いピッチ（ピッチ
１）で基本セル中に中継コンタクト５を配置し、基本セ
ルの上部の金属配線層はピッチ１よりも広いピッチ（ピ
ッチ２）で所定のグリッド上に第１の配線層６が配置さ
れ、設計されている。そして、中継コンタクト５と重な
る位置に中継配線４を形成し、この中継配線４を仮想的
なソース・ドレイン領域とみなしコンタクトホール（第
２のコンタクトホール）を開口し、第１の配線層６と接
続している。
【００４３】図１および２に示す構造によれば、ユーザ
の要求により、金属配線層の第１の配線層６のピッチ
（ピッチ２）が広くなる場合でも、基本セルのパターン
変更（再設計）をする必要がない。このため再設計にと
もなうソース・ドレイン領域１２の面積の拡大も生じな
い。したがって、ソース・ドレイン領域の不純物密度で
決まる抵抗率に起因した寄生ソース・ドレイン抵抗の増
大や不必要にソース・ドレイン領域を大きくすることに
伴う、寄生容量となる接合容量の増大等の問題も生じな
い。したがって、ＡＳＩＣ−ＩＣの集積密度が増大する
と共に、高速スイッチング、高周波動作が可能となる。
なお、図１および２では基本セルとしてｎＭＯＳＦＥＴ
の部分について図示したが、導電性を全く逆にしてｐＭ
ＯＳＦＥＴにしてもよいことはもちろんである。図５お
よび図６に示すようにｐ基板１１中にｎウエル９を形成
してもよく、逆にｎ基板中にｐウエルを形成してもよ
い。さらにｐウエルやｎウエルの内部にｎＭＯＳＦＥＴ
や，ｐＭＯＳＦＥＴを構成してもよく、ＣＭＯＳ構成、
ＢｉＣＭＯＳ構成の基本セルとしてもよいことは本発明
の趣旨から容易に理解できるであろう。
の要求により、金属配線層の第１の配線層６のピッチ
（ピッチ２）が広くなる場合でも、基本セルのパターン
変更（再設計）をする必要がない。このため再設計にと
もなうソース・ドレイン領域１２の面積の拡大も生じな
い。したがって、ソース・ドレイン領域の不純物密度で
決まる抵抗率に起因した寄生ソース・ドレイン抵抗の増
大や不必要にソース・ドレイン領域を大きくすることに
伴う、寄生容量となる接合容量の増大等の問題も生じな
い。したがって、ＡＳＩＣ−ＩＣの集積密度が増大する
と共に、高速スイッチング、高周波動作が可能となる。
なお、図１および２では基本セルとしてｎＭＯＳＦＥＴ
の部分について図示したが、導電性を全く逆にしてｐＭ
ＯＳＦＥＴにしてもよいことはもちろんである。図５お
よび図６に示すようにｐ基板１１中にｎウエル９を形成
してもよく、逆にｎ基板中にｐウエルを形成してもよ
い。さらにｐウエルやｎウエルの内部にｎＭＯＳＦＥＴ
や，ｐＭＯＳＦＥＴを構成してもよく、ＣＭＯＳ構成、
ＢｉＣＭＯＳ構成の基本セルとしてもよいことは本発明
の趣旨から容易に理解できるであろう。
【００４４】本発明の第１実施の形態に係る半導体集積
回路は図３および図４に示すような工程で製造すること
ができる。図３は基本セル部の製造方法を説明する工程
断面図で、図４はユーザの希望に応じて、この基本セル
部の上部に金属配線層を形成する場合の工程断面図であ
る。
回路は図３および図４に示すような工程で製造すること
ができる。図３は基本セル部の製造方法を説明する工程
断面図で、図４はユーザの希望に応じて、この基本セル
部の上部に金属配線層を形成する場合の工程断面図であ
る。
【００４５】（ａ）まず不純物密度５×１０15〜３×１
０17ｃｍ-3のｐ（１００）基板を用意し、ＬＯＣＯＳ法
等の選択酸化技術により、図３（ａ）に示すように素子
分離用の酸化膜（フィールド酸化膜）２３を厚さ０．３
〜１μｍで形成し、隣接する素子間を電気的に分離す
る。集積密度の高い場合は（図６に示すような）ＢＯＸ
法（Buried OXide法）等の他の素子分離技術を用いても
よい。（なお、ｎ（１００）基板を用いて素子分離用酸
化膜２３を形成してから11Ｂ+ のイオン注入、ドライブ
インを行ってｐウエルを形成してもよい。）その後、ゲ
ート酸化膜２０４を１０〜３０ｎｍの厚さで形成し、リ
ンドープのポリシリコン１を３００ｎｍの厚さでＣＶＤ
法により堆積する。そして第１のマスクパターンを用い
たフォトリソグラフィーおよびＲＩＥを用いた工程によ
り図３（ａ）に示すような、ゲート長０．５μｍのゲー
ト電極１を形成する。
０17ｃｍ-3のｐ（１００）基板を用意し、ＬＯＣＯＳ法
等の選択酸化技術により、図３（ａ）に示すように素子
分離用の酸化膜（フィールド酸化膜）２３を厚さ０．３
〜１μｍで形成し、隣接する素子間を電気的に分離す
る。集積密度の高い場合は（図６に示すような）ＢＯＸ
法（Buried OXide法）等の他の素子分離技術を用いても
よい。（なお、ｎ（１００）基板を用いて素子分離用酸
化膜２３を形成してから11Ｂ+ のイオン注入、ドライブ
インを行ってｐウエルを形成してもよい。）その後、ゲ
ート酸化膜２０４を１０〜３０ｎｍの厚さで形成し、リ
ンドープのポリシリコン１を３００ｎｍの厚さでＣＶＤ
法により堆積する。そして第１のマスクパターンを用い
たフォトリソグラフィーおよびＲＩＥを用いた工程によ
り図３（ａ）に示すような、ゲート長０．５μｍのゲー
ト電極１を形成する。
【００４６】（ｂ）次に、後酸化膜１７を厚さ１０ｎｍ
で形成した後、第２のマスクパターンを用いて31Ｐ+ を
加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ
-2でイオン注入する。次に、８５０℃、３０分のアニー
ルを施し図３（ｂ）に示すようにｎ+ ソース領域、ｎ+
ドレイン領域１２を形成する。前もって、第２のマスク
パターンを用いてフィールド酸化膜２３を形成しておけ
ば（図３（ａ）参照）、イオン注入時に第２のマスクパ
ターンは不要である。
で形成した後、第２のマスクパターンを用いて31Ｐ+ を
加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ
-2でイオン注入する。次に、８５０℃、３０分のアニー
ルを施し図３（ｂ）に示すようにｎ+ ソース領域、ｎ+
ドレイン領域１２を形成する。前もって、第２のマスク
パターンを用いてフィールド酸化膜２３を形成しておけ
ば（図３（ａ）参照）、イオン注入時に第２のマスクパ
ターンは不要である。
【００４７】（ｃ）次に３００〜５００ｎｍのＳｉＯ2
膜又はＳｉＯ2 膜とＰＳＧ，ＢＰＳＧ膜等の複合膜から
らなる層間絶縁膜１３をＣＶＤ法により堆積する。その
後層間絶縁膜１３の表面を化学的機械研磨（ＣＭＰ）法
等を用いて図３（ｃ）に示すように平坦化し基本セルを
完成する。ＡＳＩＣ−ＩＣにおいてはここまでの工程の
基板をあらかじめ用意しておくことになる。
膜又はＳｉＯ2 膜とＰＳＧ，ＢＰＳＧ膜等の複合膜から
らなる層間絶縁膜１３をＣＶＤ法により堆積する。その
後層間絶縁膜１３の表面を化学的機械研磨（ＣＭＰ）法
等を用いて図３（ｃ）に示すように平坦化し基本セルを
完成する。ＡＳＩＣ−ＩＣにおいてはここまでの工程の
基板をあらかじめ用意しておくことになる。
【００４８】（ｄ）次に、ユーザの希望により、この上
部に金属配線層を設計し、以下のような工程でその金属
配線層を形成する。すなわち、この層間絶縁膜１３中に
第３のマスクパターンを用いて第１のコンタクトホール
（中継コンタクト）５を開口する。中継コンタクト５
は、図１に示すようにピッチ１で配置され、ＲＩＥ等を
用いて開口する。そして、この開口部５にＰやＡｓ等の
ｎ型の不純物をドープしたポリシリコン（ドープドポリ
シリコン）又はＷ等の高融点金属又はＷＳｉ2 等の高融
点金属のシリサイドを図４（ｄ）に示すように埋め込
み、いわゆるプラグ（第１プラグ）５５とする。第１の
プラグ５５の形成は選択ＣＶＤ法によって埋め込んでも
よいし、全面に堆積してからＣＭＰ法等によって中継コ
ンタクト５の内部のみに残存させてもよい。
部に金属配線層を設計し、以下のような工程でその金属
配線層を形成する。すなわち、この層間絶縁膜１３中に
第３のマスクパターンを用いて第１のコンタクトホール
（中継コンタクト）５を開口する。中継コンタクト５
は、図１に示すようにピッチ１で配置され、ＲＩＥ等を
用いて開口する。そして、この開口部５にＰやＡｓ等の
ｎ型の不純物をドープしたポリシリコン（ドープドポリ
シリコン）又はＷ等の高融点金属又はＷＳｉ2 等の高融
点金属のシリサイドを図４（ｄ）に示すように埋め込
み、いわゆるプラグ（第１プラグ）５５とする。第１の
プラグ５５の形成は選択ＣＶＤ法によって埋め込んでも
よいし、全面に堆積してからＣＭＰ法等によって中継コ
ンタクト５の内部のみに残存させてもよい。
【００４９】（ｅ）次に電子ビーム（ＥＢ）蒸着法、Ｄ
Ｃマグネトロンスパッタリング法、あるいはＣＶＤ法等
により、Ｗ，Ｔｉ，Ｍｏ，ＷＳｉ2 ，ＴｉＳｉ2 、Ｍｏ
Ｓｉ2 ，ドープドポリシリコン等を堆積し、第４のマス
クパターンを用いて図４（ｅ）示すように中継配線４の
形状にパターンニングする。パターニングは周知のフォ
トリソグラフィー法およびＲＩＥ法を用い、第１のプラ
グ５５と接続されるように、第１のコンタクトホールの
位置と重なる位置に形成する。
Ｃマグネトロンスパッタリング法、あるいはＣＶＤ法等
により、Ｗ，Ｔｉ，Ｍｏ，ＷＳｉ2 ，ＴｉＳｉ2 、Ｍｏ
Ｓｉ2 ，ドープドポリシリコン等を堆積し、第４のマス
クパターンを用いて図４（ｅ）示すように中継配線４の
形状にパターンニングする。パターニングは周知のフォ
トリソグラフィー法およびＲＩＥ法を用い、第１のプラ
グ５５と接続されるように、第１のコンタクトホールの
位置と重なる位置に形成する。
【００５０】（ｆ）そして、中継配線４の上部にＳｉＯ
2 ，ＰＳＧ，ＢＰＳＧ，Ｓｉ3 Ｎ4膜、又はこれらの複
合膜からなる第２の層間絶縁膜１４をＣＶＤ法により堆
積する。続いてこの層間絶縁膜１４中の、中継配線４と
重なる部分に第５のマスクパターンを用いて第２のコン
タクトホール３を開口する。第２のコンタクトホール３
は図１に示すようにピッチ２で開口する。そしてこの第
２のコンタクトホール３中にＷ，Ｔｉ，Ｍｏ，ＷＳ
ｉ2 ，あるいはドープドポリシリコン等の第２のプラグ
３３を形成する。そしてＡｌ，Ａｌ−Ｓｉ，Ｗ，ドープ
ドポリシリコン等の高導電性物質の層をＥＢ蒸着法、ス
パッタリング法、又はＣＶＤ法で堆積し、第６のマスク
パターンを用いて、第１の配線層６を図４（ｆ）に示す
ように形成すれば、本発明の第１の実施の形態に係る半
導体集積回路が完成する。
2 ，ＰＳＧ，ＢＰＳＧ，Ｓｉ3 Ｎ4膜、又はこれらの複
合膜からなる第２の層間絶縁膜１４をＣＶＤ法により堆
積する。続いてこの層間絶縁膜１４中の、中継配線４と
重なる部分に第５のマスクパターンを用いて第２のコン
タクトホール３を開口する。第２のコンタクトホール３
は図１に示すようにピッチ２で開口する。そしてこの第
２のコンタクトホール３中にＷ，Ｔｉ，Ｍｏ，ＷＳ
ｉ2 ，あるいはドープドポリシリコン等の第２のプラグ
３３を形成する。そしてＡｌ，Ａｌ−Ｓｉ，Ｗ，ドープ
ドポリシリコン等の高導電性物質の層をＥＢ蒸着法、ス
パッタリング法、又はＣＶＤ法で堆積し、第６のマスク
パターンを用いて、第１の配線層６を図４（ｆ）に示す
ように形成すれば、本発明の第１の実施の形態に係る半
導体集積回路が完成する。
【００５１】図５は本発明の第１の実施の形態に係るＡ
ＳＩＣ−ＩＣの他の例（第１の変形例）を示し、特に中
継配線４の範囲を示す。図５においてｐ基板中にｎウエ
ル９が形成され、ｎウエル９中にソース・ドレイン領域
となるｐ+ 領域２２およびｎ+ コンタクト領域２８が形
成されている。一方ｎウエル９の外側のｐ基板中にはｎ
+ 領域１２がソース・ドレイン領域として形成され、さ
らにその近傍にｐ+ コンタクト領域２９が形成されてい
る。そして各ｎ+ 領域１２、ｐ+ 領域２２の上部にはそ
れぞれゲートポリシリコン１が２本ずつ配置され基本セ
ルを構成している。図５に示すように中継配線４は各ソ
ース・ドレイン領域１２，２２の上部およびその近傍の
みに配置され、一方のソース・ドレイン領域の上部の中
継配線が、隣接するソース・ドレイン領域の上部まで延
長して形成されることは原則として禁止される。つまり
図１４に示すようなグリッドで測れば、高々１〜２グリ
ッド分、ソース・ドレイン領域から外側にはみ出した範
囲内のみに配置された配線として中継配線４は定義され
る。
ＳＩＣ−ＩＣの他の例（第１の変形例）を示し、特に中
継配線４の範囲を示す。図５においてｐ基板中にｎウエ
ル９が形成され、ｎウエル９中にソース・ドレイン領域
となるｐ+ 領域２２およびｎ+ コンタクト領域２８が形
成されている。一方ｎウエル９の外側のｐ基板中にはｎ
+ 領域１２がソース・ドレイン領域として形成され、さ
らにその近傍にｐ+ コンタクト領域２９が形成されてい
る。そして各ｎ+ 領域１２、ｐ+ 領域２２の上部にはそ
れぞれゲートポリシリコン１が２本ずつ配置され基本セ
ルを構成している。図５に示すように中継配線４は各ソ
ース・ドレイン領域１２，２２の上部およびその近傍の
みに配置され、一方のソース・ドレイン領域の上部の中
継配線が、隣接するソース・ドレイン領域の上部まで延
長して形成されることは原則として禁止される。つまり
図１４に示すようなグリッドで測れば、高々１〜２グリ
ッド分、ソース・ドレイン領域から外側にはみ出した範
囲内のみに配置された配線として中継配線４は定義され
る。
【００５２】図６は本発明の第１の実施例に係るさらに
他のＡＳＩＣ−ＩＣ（第２の変形例）の断面図を示す。
図６においてｐ（１００）基板１１中にｎウエル９が形
成され、ＢＯＸ法によって形成されたフィールド酸化膜
２３により素子分離されている。ｎウエル中にはソース
・ドレイン領域となるｐ+ 領域２２が形成され、ｐ基板
１１中にはソース・ドレイン領域となるｎ+ 領域１２が
形成されている。そしてソース・ドレイン領域の間のチ
ャネル領域となるｎウエル９の上部にはゲート酸化膜２
０４が形成されている。ｎウエル９中にはさらにｎ+ コ
ンタクト領域２８が、ｐ基板１１中には図示を省略した
ｐ+ コンタクト領域が形成されている。そして、ゲート
酸化膜２０４の上部にはゲートポリシリコン１が形成さ
れている。ゲートポリシリコンの両側にはサイドウォー
ルが形成され、さらにその上部には後酸化膜１７が形成
されている。後酸化膜１７の上部にはＳｉＯ2 ，ＰＳ
Ｇ，ＢＰＳＧ又はこれらの複合膜等からなる第１の層間
絶縁膜１３が形成され、基本セル部が構成されている。
他のＡＳＩＣ−ＩＣ（第２の変形例）の断面図を示す。
図６においてｐ（１００）基板１１中にｎウエル９が形
成され、ＢＯＸ法によって形成されたフィールド酸化膜
２３により素子分離されている。ｎウエル中にはソース
・ドレイン領域となるｐ+ 領域２２が形成され、ｐ基板
１１中にはソース・ドレイン領域となるｎ+ 領域１２が
形成されている。そしてソース・ドレイン領域の間のチ
ャネル領域となるｎウエル９の上部にはゲート酸化膜２
０４が形成されている。ｎウエル９中にはさらにｎ+ コ
ンタクト領域２８が、ｐ基板１１中には図示を省略した
ｐ+ コンタクト領域が形成されている。そして、ゲート
酸化膜２０４の上部にはゲートポリシリコン１が形成さ
れている。ゲートポリシリコンの両側にはサイドウォー
ルが形成され、さらにその上部には後酸化膜１７が形成
されている。後酸化膜１７の上部にはＳｉＯ2 ，ＰＳ
Ｇ，ＢＰＳＧ又はこれらの複合膜等からなる第１の層間
絶縁膜１３が形成され、基本セル部が構成されている。
【００５３】ＡＳＩＣにおいてはこの基本セルに第１の
配線層、第２の配線層等の金属配線層が形成されるので
あるが、図６に示した本発明の第１の実施の形態の第２
の変形例においては、基本セルのソース・ドレイン領域
１２，２２と第１の配線層６との間を中継コンタクトお
よび中継配線４とを用いて接続している。すなわち、図
６に示すように、第１の層間絶縁膜１３中にソース・ド
レイン領域１２，２２，ｎ+ コンタクト領域２８（およ
び図示を省略したｐ+ コンタクト領域）に達するように
第１のコンタクトホールとなる中継コンタクトが形成さ
れ、この中継コンタクト中にポリシリコン、あるいはＷ
等の高導電性物質からなる第１のプラグ５５が埋め込ま
れ、この第１のプラグ５５に接続するように中継配線４
が形成されている。この中継配線４は、平面パターンと
しては（図５と同様に）、ソース・ドレイン領域１２，
２２，ｎ+ コンタクト領域２８等の極く近傍のみに位置
するポリシリコン，Ｗ，ＷＳｉ2 ，ＴｉＳｉ2 等の高導
電性物質からなる配線層である。中継配線４の上部には
ＳｉＯ2 ，ＰＳＧ，ＢＰＳＧ又はこれらの複合膜等から
なる第２の層間絶縁膜１４が形成され、この第２の層間
絶縁膜１４中に第２のコンタクトホールが、中継配線４
の一部を露出するように形成されている。この第２のコ
ンタクトホール中にポリシリコン，Ｗ，Ｔｉ，Ｍｏ，Ｗ
Ｓｉ2 ，ＴｉＳｉ2 等の高導電性物質からなる第２のプ
ラグ３３が埋め込まれている。第２のプラグ３３に接す
るようにＡＳＩＣの第１の配線層６が形成されている。
この第１の配線層６の上部にはＳｉＯ2 ，ＰＳＧ，ＢＰ
ＳＧ，Ｓｉ3 Ｎ4 等からなる第３の層間絶縁膜１５が形
成され、この第３の層間絶縁膜１５中にヴィアホール７
７が設けられ、図示を省略した第２の配線層と第１の配
線層６とを接続している。
配線層、第２の配線層等の金属配線層が形成されるので
あるが、図６に示した本発明の第１の実施の形態の第２
の変形例においては、基本セルのソース・ドレイン領域
１２，２２と第１の配線層６との間を中継コンタクトお
よび中継配線４とを用いて接続している。すなわち、図
６に示すように、第１の層間絶縁膜１３中にソース・ド
レイン領域１２，２２，ｎ+ コンタクト領域２８（およ
び図示を省略したｐ+ コンタクト領域）に達するように
第１のコンタクトホールとなる中継コンタクトが形成さ
れ、この中継コンタクト中にポリシリコン、あるいはＷ
等の高導電性物質からなる第１のプラグ５５が埋め込ま
れ、この第１のプラグ５５に接続するように中継配線４
が形成されている。この中継配線４は、平面パターンと
しては（図５と同様に）、ソース・ドレイン領域１２，
２２，ｎ+ コンタクト領域２８等の極く近傍のみに位置
するポリシリコン，Ｗ，ＷＳｉ2 ，ＴｉＳｉ2 等の高導
電性物質からなる配線層である。中継配線４の上部には
ＳｉＯ2 ，ＰＳＧ，ＢＰＳＧ又はこれらの複合膜等から
なる第２の層間絶縁膜１４が形成され、この第２の層間
絶縁膜１４中に第２のコンタクトホールが、中継配線４
の一部を露出するように形成されている。この第２のコ
ンタクトホール中にポリシリコン，Ｗ，Ｔｉ，Ｍｏ，Ｗ
Ｓｉ2 ，ＴｉＳｉ2 等の高導電性物質からなる第２のプ
ラグ３３が埋め込まれている。第２のプラグ３３に接す
るようにＡＳＩＣの第１の配線層６が形成されている。
この第１の配線層６の上部にはＳｉＯ2 ，ＰＳＧ，ＢＰ
ＳＧ，Ｓｉ3 Ｎ4 等からなる第３の層間絶縁膜１５が形
成され、この第３の層間絶縁膜１５中にヴィアホール７
７が設けられ、図示を省略した第２の配線層と第１の配
線層６とを接続している。
【００５４】なお、実際には第２の配線層の上部に第３
の配線層を形成しても良いが、これらの上層の配線層に
ついては説明を省略する。もちろん、第２の配線層を最
上層とする半導体装置でもよい。又中継配線４と第１の
プラグ５５とは同一のポリシリコン、Ｗ等の高導電性物
質で一度に形成してもよい。同様に、第２のプラグ３３
と第１の配線層６とを同一の高導電性物質で一度に形成
しても良い。このような場合は中継配線４と第１のプラ
グ５５、あるいは第１の配線層６と第２のプラグ３３は
それぞれ同一の領域になるが、本発明においては中継配
線４と第１のプラグ５５が一体であるか否か、第１の配
線層６と第２のプラグ３３が一体であるか否かを問わ
ず、第１のコンタクトホールに埋め込まれた高導電性物
質の部分を第１のプラグ、第２のコンタクトホール中に
埋め込まれた高導電性物質の部分を第２のプラグと呼
ぶ。
の配線層を形成しても良いが、これらの上層の配線層に
ついては説明を省略する。もちろん、第２の配線層を最
上層とする半導体装置でもよい。又中継配線４と第１の
プラグ５５とは同一のポリシリコン、Ｗ等の高導電性物
質で一度に形成してもよい。同様に、第２のプラグ３３
と第１の配線層６とを同一の高導電性物質で一度に形成
しても良い。このような場合は中継配線４と第１のプラ
グ５５、あるいは第１の配線層６と第２のプラグ３３は
それぞれ同一の領域になるが、本発明においては中継配
線４と第１のプラグ５５が一体であるか否か、第１の配
線層６と第２のプラグ３３が一体であるか否かを問わ
ず、第１のコンタクトホールに埋め込まれた高導電性物
質の部分を第１のプラグ、第２のコンタクトホール中に
埋め込まれた高導電性物質の部分を第２のプラグと呼
ぶ。
【００５５】（第２の実施の形態）図７（ａ）は本発明
の第２の実施の形態に係る半導体集積回路（ＡＳＩＣ−
ＩＣ）の平面図で、図７（ｂ）は図７（ａ）のＢ−Ｂ方
向から見た断面図である。第１の実施の形態と同様ＡＳ
ＩＣにおける金属配線層を構成する第１の配線層のピッ
チ（ピッチ２）が、基本セル中のコンタクトホール（第
１のコンタクトホール）のピッチ（ピッチ１）よりも大
きくなる場合である。
の第２の実施の形態に係る半導体集積回路（ＡＳＩＣ−
ＩＣ）の平面図で、図７（ｂ）は図７（ａ）のＢ−Ｂ方
向から見た断面図である。第１の実施の形態と同様ＡＳ
ＩＣにおける金属配線層を構成する第１の配線層のピッ
チ（ピッチ２）が、基本セル中のコンタクトホール（第
１のコンタクトホール）のピッチ（ピッチ１）よりも大
きくなる場合である。
【００５６】本発明の第２の実施の形態においては、図
７（ａ）および（ｂ）に示すようにピッチ１で基本セル
中に第１のコンタクトホール（中継コンタクト）５を配
置し、ピッチ２で金属配線層に対する第２のコンタクト
ホールを配置している。第１および第２のコンタクトホ
ール間を中継配線４で接続している。
７（ａ）および（ｂ）に示すようにピッチ１で基本セル
中に第１のコンタクトホール（中継コンタクト）５を配
置し、ピッチ２で金属配線層に対する第２のコンタクト
ホールを配置している。第１および第２のコンタクトホ
ール間を中継配線４で接続している。
【００５７】ＡＳＩＣ−ＩＣの設計においては、所定の
グリッドが（図１４に示すように）あらかじめ定めら
れ、所定の面積の正方形のコンタクトホールがこのグリ
ッドの交点に配置されるようにデータベースとして登録
されている。そしてこのデータベースを用い、基本セル
のソース・ドレイン領域１２内での第１のコンタクトホ
ール５の端部とソース・ドレイン領域１２の端部との間
のマスク合わせ余裕ｃが、ゲートポリシリコン１の端部
と第１のコンタクトホール５の端部との間隔を違反しな
いように、できるだけ多くの数の中継コンタクト５をピ
ッチ１で配置する。また、第１の配線層のピッチ２の位
置に第２のコンタクトホールを置き、その第２のコンタ
クトホール３と重なり、同時に、第１のコンタクトホー
ル（中継コンタクト）５を配置したソース・ドレイン領
域１２と重なる領域に中継配線４を形成している。これ
により、中継配線４を仮想のソース・ドレイン領域と見
ることができる。このため第１の配線層の位置に制限さ
れずに、第１のコンタクトホール５を配置することがで
き、自動配線用の計算機のデータベースを変更せずにパ
ターン設計ができる。すなわち、ソース・ドレイン領域
１２の再設計およびこれに伴う面積の増大を生じさせず
に、ＭＯＳＦＥＴを作成できる。また、中継コンタクト
５の数を多くとることにより、寄生抵抗の減少も可能で
あり、高速、低消費電力のＡＳＩＣ−ＩＣが実現でき
る。
グリッドが（図１４に示すように）あらかじめ定めら
れ、所定の面積の正方形のコンタクトホールがこのグリ
ッドの交点に配置されるようにデータベースとして登録
されている。そしてこのデータベースを用い、基本セル
のソース・ドレイン領域１２内での第１のコンタクトホ
ール５の端部とソース・ドレイン領域１２の端部との間
のマスク合わせ余裕ｃが、ゲートポリシリコン１の端部
と第１のコンタクトホール５の端部との間隔を違反しな
いように、できるだけ多くの数の中継コンタクト５をピ
ッチ１で配置する。また、第１の配線層のピッチ２の位
置に第２のコンタクトホールを置き、その第２のコンタ
クトホール３と重なり、同時に、第１のコンタクトホー
ル（中継コンタクト）５を配置したソース・ドレイン領
域１２と重なる領域に中継配線４を形成している。これ
により、中継配線４を仮想のソース・ドレイン領域と見
ることができる。このため第１の配線層の位置に制限さ
れずに、第１のコンタクトホール５を配置することがで
き、自動配線用の計算機のデータベースを変更せずにパ
ターン設計ができる。すなわち、ソース・ドレイン領域
１２の再設計およびこれに伴う面積の増大を生じさせず
に、ＭＯＳＦＥＴを作成できる。また、中継コンタクト
５の数を多くとることにより、寄生抵抗の減少も可能で
あり、高速、低消費電力のＡＳＩＣ−ＩＣが実現でき
る。
【００５８】（第３の実施の形態）図８（ａ）は本発明
の第３の実施の形態に係る半導体集積回路の平面図で、
図８（ｂ）は図８（ａ）のＣ−Ｃ方向から見た断面図で
ある。本発明の第３の実施の形態は、第１の配線層のピ
ッチ２よりも、第１のコンタクトホール５のピッチ１の
方が大きい場合である。たとえば図８（ｂ）示すような
ＬＤＤ・ＭＯＳＦＥＴのような場合であって、コンタク
トホールとゲートポリシリコン１との間隔が標準的なＭ
ＯＳＦＥＴを用いた基本セルの配線のピッチよりも大き
くなるような場合等のＡＳＩＣ−ＩＣの配線に係る。も
ちろんＬＤＤ・ＭＯＳＦＥＴに限定されず、通常のＭＯ
ＳＦＥＴでもよい。ピッチ１とピッチ２とは相対的な関
係であり、標準的なピッチ１よりもピッチ２を小さくな
るような場合でも同じである。
の第３の実施の形態に係る半導体集積回路の平面図で、
図８（ｂ）は図８（ａ）のＣ−Ｃ方向から見た断面図で
ある。本発明の第３の実施の形態は、第１の配線層のピ
ッチ２よりも、第１のコンタクトホール５のピッチ１の
方が大きい場合である。たとえば図８（ｂ）示すような
ＬＤＤ・ＭＯＳＦＥＴのような場合であって、コンタク
トホールとゲートポリシリコン１との間隔が標準的なＭ
ＯＳＦＥＴを用いた基本セルの配線のピッチよりも大き
くなるような場合等のＡＳＩＣ−ＩＣの配線に係る。も
ちろんＬＤＤ・ＭＯＳＦＥＴに限定されず、通常のＭＯ
ＳＦＥＴでもよい。ピッチ１とピッチ２とは相対的な関
係であり、標準的なピッチ１よりもピッチ２を小さくな
るような場合でも同じである。
【００５９】すなわち本発明の第３の実施の形態に係る
半導体集積回路は深さ０．２〜１．０μｍで５×１０18
〜１×１０21ｃｍ-3程度の高不純物密度のｎ+ ソース・
ドレイン領域１２と、５×１０14〜１×１０18ｃｍ-3程
度の低不純物密度で拡散深さ０．０５〜０．２μｍ程度
の浅いｎ- ソース・ドレイン領域１０を有するｎＭＯＳ
ＦＥＴからなる基本セルを有している。図８に示すＦＥ
Ｔはショートチャネル効果を抑制し、あるいは高耐圧化
およびゲート寄生容量を小さくするためにｎ+ソース・
ドレイン領域１２とゲートポリシリコンとの間を通常の
ｎＭＯＳＦＥＴより大きくしたＬＤＤ・ＭＯＳＦＥＴで
ある。本発明の第３の実施の形態においては基本セルの
ｎ+ ソース・ドレイン領域の内部となる位置の第１の層
間絶縁膜１３中に第１のコンタクトホール（中継コンタ
クト）５を配置している。そして中継コンタクト５と重
なるように中継配線４をパターニングしている。中継配
線４の上部には第２の層間絶縁膜１４が形成され、第２
の層間絶縁膜中で、中継配線４と重なる位置に第２のコ
ンタクトホール３が開口され、従来のＡＳＩＣ−ＩＣの
金属配線層に対応する第１の配線層が中継配線４に接続
している。
半導体集積回路は深さ０．２〜１．０μｍで５×１０18
〜１×１０21ｃｍ-3程度の高不純物密度のｎ+ ソース・
ドレイン領域１２と、５×１０14〜１×１０18ｃｍ-3程
度の低不純物密度で拡散深さ０．０５〜０．２μｍ程度
の浅いｎ- ソース・ドレイン領域１０を有するｎＭＯＳ
ＦＥＴからなる基本セルを有している。図８に示すＦＥ
Ｔはショートチャネル効果を抑制し、あるいは高耐圧化
およびゲート寄生容量を小さくするためにｎ+ソース・
ドレイン領域１２とゲートポリシリコンとの間を通常の
ｎＭＯＳＦＥＴより大きくしたＬＤＤ・ＭＯＳＦＥＴで
ある。本発明の第３の実施の形態においては基本セルの
ｎ+ ソース・ドレイン領域の内部となる位置の第１の層
間絶縁膜１３中に第１のコンタクトホール（中継コンタ
クト）５を配置している。そして中継コンタクト５と重
なるように中継配線４をパターニングしている。中継配
線４の上部には第２の層間絶縁膜１４が形成され、第２
の層間絶縁膜中で、中継配線４と重なる位置に第２のコ
ンタクトホール３が開口され、従来のＡＳＩＣ−ＩＣの
金属配線層に対応する第１の配線層が中継配線４に接続
している。
【００６０】図６に示した構造によれば金属配線層のデ
ザインルールに制約されずに基本セルのデザインができ
る。すなわち第１のコンタクトホール５とゲートポリシ
リコン１の間隔が違反しない程度まで拡げて、その位置
に中継コンタクト５を置くことができる。また、第１の
配線層に対して、第１の配線層の配線ピッチ（ピッチ
２）に合った第２のコンタクトホール３を置くことがで
きる。第２のコンタクトホール３と重なり、同時に中継
コンタクト５と重なる領域に中継配線４を形成してい
る。これにより、中継配線４を仮想のソース・ドレイン
領域と見ることができる。したがって、コンタクトホー
ルとゲートポリシリコンの間隔は考えなくてよいので、
従来技術として説明した図１１に示すＭＯＳＦＥＴのコ
ンタクトホールの端部とゲートポリシリコンの端部との
間隔（マスク合わせ余裕）ｅより狭い間隔で、コンタク
トホール３を配置できる。よって、ゲートポリシリコン
の幅（ゲート長）およびゲート・ゲート間のピッチを狭
めることが可能である。
ザインルールに制約されずに基本セルのデザインができ
る。すなわち第１のコンタクトホール５とゲートポリシ
リコン１の間隔が違反しない程度まで拡げて、その位置
に中継コンタクト５を置くことができる。また、第１の
配線層に対して、第１の配線層の配線ピッチ（ピッチ
２）に合った第２のコンタクトホール３を置くことがで
きる。第２のコンタクトホール３と重なり、同時に中継
コンタクト５と重なる領域に中継配線４を形成してい
る。これにより、中継配線４を仮想のソース・ドレイン
領域と見ることができる。したがって、コンタクトホー
ルとゲートポリシリコンの間隔は考えなくてよいので、
従来技術として説明した図１１に示すＭＯＳＦＥＴのコ
ンタクトホールの端部とゲートポリシリコンの端部との
間隔（マスク合わせ余裕）ｅより狭い間隔で、コンタク
トホール３を配置できる。よって、ゲートポリシリコン
の幅（ゲート長）およびゲート・ゲート間のピッチを狭
めることが可能である。
【００６１】本発明の第３の実施の形態によれば、第１
のコンタクトホール５のピッチ（ピッチ１）とは独立に
第１の配線層のピッチ（ピッチ２）、さらには第１の配
線層の上層の配線層のピッチを設計することができる。
したがって高耐圧かつ高集積密度の半導体集積回路が実
現できる。また基本セルのデザインルールを標準的なも
のとし、第１の配線層のピッチを標準的なピッチよりも
小さくし、金属配線層のデザインルールをより集積密度
の高いものとすることもできる。つまり、第１の配線層
のピッチをより狭くすることにより、第２の配線層以上
の層のピッチも狭くすることも可能となるので、ＡＳＩ
Ｃ−ＩＣの高集積密度化が可能となる。
のコンタクトホール５のピッチ（ピッチ１）とは独立に
第１の配線層のピッチ（ピッチ２）、さらには第１の配
線層の上層の配線層のピッチを設計することができる。
したがって高耐圧かつ高集積密度の半導体集積回路が実
現できる。また基本セルのデザインルールを標準的なも
のとし、第１の配線層のピッチを標準的なピッチよりも
小さくし、金属配線層のデザインルールをより集積密度
の高いものとすることもできる。つまり、第１の配線層
のピッチをより狭くすることにより、第２の配線層以上
の層のピッチも狭くすることも可能となるので、ＡＳＩ
Ｃ−ＩＣの高集積密度化が可能となる。
【００６２】なお説明の都合上ＬＤＤ・ＭＯＳＦＥＴで
説明したが、本発明の第３の実施の形態は、ＬＤＤ・Ｍ
ＯＳＦＥＴに限られず、ユーザの要求によりソース・ド
レイン領域１２に直接接するコンタクトホール（第１の
コンタクトホール）の端部と、ゲートポリシリコン（ゲ
ート電極）１の端部との間隔（マスク合わせ余裕）ａが
大きくなるような状況が生じる他の基本セルにも適用可
能なことはもちろんである。
説明したが、本発明の第３の実施の形態は、ＬＤＤ・Ｍ
ＯＳＦＥＴに限られず、ユーザの要求によりソース・ド
レイン領域１２に直接接するコンタクトホール（第１の
コンタクトホール）の端部と、ゲートポリシリコン（ゲ
ート電極）１の端部との間隔（マスク合わせ余裕）ａが
大きくなるような状況が生じる他の基本セルにも適用可
能なことはもちろんである。
【００６３】上記のように、本発明を第１〜３の実施の
形態によって記載したが、この開示の一部をなす論述及
び図面はこの発明を限定するものであると理解すべきで
はない。図面等は多義的に解すべきでこの開示から当業
者には様々な代替実施の形態および運用技術が明らかと
なろう。また、本発明はここでは記載していない様々な
実施の形態および実施例を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当
な、特許請求の範囲の発明特定事項によってのみ限定さ
れるものである。
形態によって記載したが、この開示の一部をなす論述及
び図面はこの発明を限定するものであると理解すべきで
はない。図面等は多義的に解すべきでこの開示から当業
者には様々な代替実施の形態および運用技術が明らかと
なろう。また、本発明はここでは記載していない様々な
実施の形態および実施例を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当
な、特許請求の範囲の発明特定事項によってのみ限定さ
れるものである。
【００６４】
【発明の効果】本発明によれば、図１に示すように基本
セルの固有のピッチとしてあらかじめ定められたピッチ
１に対して、その上部に設計する金属配線層の第１の配
線層のピッチ２を独立に選択してＡＳＩＣ−ＩＣを設計
することができる。したがって、広汎なユーザの要求を
基本セルのデータベース、金属配線層のデータベースを
変更せずに自動配線により達成できる。このため、迅速
かつ汎用性の広いＡＳＩＣ−ＩＣの提供が可能となる。
セルの固有のピッチとしてあらかじめ定められたピッチ
１に対して、その上部に設計する金属配線層の第１の配
線層のピッチ２を独立に選択してＡＳＩＣ−ＩＣを設計
することができる。したがって、広汎なユーザの要求を
基本セルのデータベース、金属配線層のデータベースを
変更せずに自動配線により達成できる。このため、迅速
かつ汎用性の広いＡＳＩＣ−ＩＣの提供が可能となる。
【００６５】本発明によれば、基本セルのソース・ドレ
イン領域１２と金属配線層の第一の配線層６の間に、中
継コンタクト５及び中継配線４を追加することにより、
図７に示すように第２コンタクトホール３の端部とソー
ス・ドレイン領域１２の端部とのマスク合わせ余裕ｄを
小さくすることができる。よって、ソース・ドレイン領
域１２の再設計や、それに伴うソース・ドレイン領域の
面積の拡大もなく、基本セル部のパターンを固定でき
る。したがって迅速なパターン設計が可能となると共
に、ソース・ドレイン領域中の抵抗率に依拠した寄生抵
抗の増加を防ぐことが可能である。またソース・ドレイ
ン領域の面積の増大による寄生容量（接合容量）の増大
も抑制できる。このため、高集積密度化、低消費電力化
および高速動作化が同時に可能となる。また一定の場合
には、ソース・ドレイン領域を相対的に縮小することも
可能である。
イン領域１２と金属配線層の第一の配線層６の間に、中
継コンタクト５及び中継配線４を追加することにより、
図７に示すように第２コンタクトホール３の端部とソー
ス・ドレイン領域１２の端部とのマスク合わせ余裕ｄを
小さくすることができる。よって、ソース・ドレイン領
域１２の再設計や、それに伴うソース・ドレイン領域の
面積の拡大もなく、基本セル部のパターンを固定でき
る。したがって迅速なパターン設計が可能となると共
に、ソース・ドレイン領域中の抵抗率に依拠した寄生抵
抗の増加を防ぐことが可能である。またソース・ドレイ
ン領域の面積の増大による寄生容量（接合容量）の増大
も抑制できる。このため、高集積密度化、低消費電力化
および高速動作化が同時に可能となる。また一定の場合
には、ソース・ドレイン領域を相対的に縮小することも
可能である。
【００６６】本発明によれば、基本セルのソース・ドレ
イン領域１２と第一の配線層６の間に中継コンタクト５
及び中継配線４を追加することにより、図８に示すよう
に第２のコンタクトホール３の端部とゲート電極１の端
部との間隔（マスク合わせ余裕）ｆを小さくすることが
できるので、第一の配線層より上の層の集積度の向上が
可能である。
イン領域１２と第一の配線層６の間に中継コンタクト５
及び中継配線４を追加することにより、図８に示すよう
に第２のコンタクトホール３の端部とゲート電極１の端
部との間隔（マスク合わせ余裕）ｆを小さくすることが
できるので、第一の配線層より上の層の集積度の向上が
可能である。
【００６７】本発明によれば、基本セルのソース・ドレ
イン領域１２と第一の配線層６の間に中継コンタクト５
および中継配線４を追加することにより、グリッドやそ
の交点であるコンタクトホールのデータベースの変更を
伴うことなくソース・ドレイン領域１２と接続する中継
コンタクト５の数を自動設計で増加できる。このことに
より、コンタクトの総面積が従来のＡＳＩＣ−ＩＣより
大きくなるので、コンタクト抵抗および拡散抵抗（寄生
ソース・ドレイン抵抗）を減少することができる。ゆえ
に、ＡＳＩＣ−ＩＣの高周波特性、消費電力特性、雑音
指数等のパフォーマンスを改善することが可能である。
イン領域１２と第一の配線層６の間に中継コンタクト５
および中継配線４を追加することにより、グリッドやそ
の交点であるコンタクトホールのデータベースの変更を
伴うことなくソース・ドレイン領域１２と接続する中継
コンタクト５の数を自動設計で増加できる。このことに
より、コンタクトの総面積が従来のＡＳＩＣ−ＩＣより
大きくなるので、コンタクト抵抗および拡散抵抗（寄生
ソース・ドレイン抵抗）を減少することができる。ゆえ
に、ＡＳＩＣ−ＩＣの高周波特性、消費電力特性、雑音
指数等のパフォーマンスを改善することが可能である。
【００６８】本発明はより微細化され、高集積密度化さ
れたＡＳＩＣ−ＩＣにおいて効果的である。なぜなら
ば、ＭＯＳＬＳＩのゲート長を０．０２５〜０．０２μ
ｍまで微細化した極限においては、金属配線層の線幅
が、配線材料の抵抗値による制限を受けるようになるた
め、０．５〜０．３μｍ程度までしか微細化できないと
いう問題を本発明は解決できるからである。つまり、本
発明によれば基本セル部の設計と、その上部の金属配線
層の設計を独立にすることが可能となるため、この線幅
の制限を解除してパターン設計をすることができる。し
たがって、本発明によれば、個々のＭＯＳＦＥＴの高ｇ
m 化、高速動作化という要求と、ＡＳＩＣ−ＩＣとして
の高集積密度化という要求を同時に満足することができ
る。
れたＡＳＩＣ−ＩＣにおいて効果的である。なぜなら
ば、ＭＯＳＬＳＩのゲート長を０．０２５〜０．０２μ
ｍまで微細化した極限においては、金属配線層の線幅
が、配線材料の抵抗値による制限を受けるようになるた
め、０．５〜０．３μｍ程度までしか微細化できないと
いう問題を本発明は解決できるからである。つまり、本
発明によれば基本セル部の設計と、その上部の金属配線
層の設計を独立にすることが可能となるため、この線幅
の制限を解除してパターン設計をすることができる。し
たがって、本発明によれば、個々のＭＯＳＦＥＴの高ｇ
m 化、高速動作化という要求と、ＡＳＩＣ−ＩＣとして
の高集積密度化という要求を同時に満足することができ
る。
【図１】本発明の第１実施の形態に係るＡＳＩＣ−ＩＣ
の基本セルの平面図である。
の基本セルの平面図である。
【図２】図１のＡ−Ａ方向から見た部分断面図である。
【図３】本発明の第１の実施の形態に係るＡＳＩＣ−Ｉ
Ｃの基本セル部の製造方法を説明する工程断面図であ
る。
Ｃの基本セル部の製造方法を説明する工程断面図であ
る。
【図４】本発明の第１の実施の形態に係るＡＳＩＣ−Ｉ
Ｃの金属配線層の製造方法を説明する工程断面図であ
る。
Ｃの金属配線層の製造方法を説明する工程断面図であ
る。
【図５】本発明の第１の実施の形態の第１の変形例に係
るＡＳＩＣ−ＩＣの中継配線の設置範囲を示す図であ
る。
るＡＳＩＣ−ＩＣの中継配線の設置範囲を示す図であ
る。
【図６】本発明の第１の実施の形態の第２の変形例に係
るＡＳＩＣ−ＩＣの断面図である。
るＡＳＩＣ−ＩＣの断面図である。
【図７】図７（ａ）は本発明の第２の実施の形態に係る
ＡＳＩＣ−ＩＣの基本セルの平面図で、図７（ｂ）は図
７（ａ）のＢ−Ｂ方向から見た部分断面図である。
ＡＳＩＣ−ＩＣの基本セルの平面図で、図７（ｂ）は図
７（ａ）のＢ−Ｂ方向から見た部分断面図である。
【図８】図８（ａ）は本発明の第３の実施の形態に係る
ＡＳＩＣ−ＩＣの基本セルの平面図で、図８（ｂ）は図
８（ａ）のＣ−Ｃ方向から見た断面図である。
ＡＳＩＣ−ＩＣの基本セルの平面図で、図８（ｂ）は図
８（ａ）のＣ−Ｃ方向から見た断面図である。
【図９】図９（ａ）は従来のＡＳＩＣ−ＩＣの基本セル
の平面図で、図９（ｂ）は基本セルと金属配線層のパタ
ーンのピッチが異なる場合を説明する平面図である。
の平面図で、図９（ｂ）は基本セルと金属配線層のパタ
ーンのピッチが異なる場合を説明する平面図である。
【図１０】図１０（ａ）は図９（ａ）のＩ−Ｉ方向部分
断面図、図１０（ｂ）は図９（ａ）のＩＩ−ＩＩ方向の
断面である。
断面図、図１０（ｂ）は図９（ａ）のＩＩ−ＩＩ方向の
断面である。
【図１１】図１１（ａ）は、他の従来のＡＳＩＣ−ＩＣ
の基本セルの平面図で、図１１（ｂ）は、図１１（ａ）
のＩＩＩ−ＩＩＩ方向断面ある。
の基本セルの平面図で、図１１（ｂ）は、図１１（ａ）
のＩＩＩ−ＩＩＩ方向断面ある。
【図１２】図１２（ａ）はゲートアレイの基本セルを示
す平面図で、図１２（ｂ）はマスターチップの全体を示
す模式的な平面図である。
す平面図で、図１２（ｂ）はマスターチップの全体を示
す模式的な平面図である。
【図１３】ゲートアレイ方式のマスターチップの他の構
成を示す模式的な平面図である。
成を示す模式的な平面図である。
【図１４】基本セルの上部のグリッドを示す図である。
【図１５】ゲートアレイ方式において基本セルの上部に
第１の配線層および第２の配線層を形成し、２入力ＮＡ
ＮＤゲートを構成した場合の模式図である。
第１の配線層および第２の配線層を形成し、２入力ＮＡ
ＮＤゲートを構成した場合の模式図である。
【図１６】ゲートアレイ方式における他の２入力ＡＮＤ
ゲートの第１の配線層および第２の配線層をより具体的
に示す平面図である。
ゲートの第１の配線層および第２の配線層をより具体的
に示す平面図である。
１ ゲートポリシリコン ３ コンタクトホール（第２のコンタクトホール） ４ 中継配線 ５ 中継コンタクト（第１のコンタクトホール） ６ 第１の配線層 ７ 第２の配線層 ９ ｎウエル １０ ｎ- ソース・ドレイン領域 １１ 半導体基板 １２ ｎ+ ソースドレイン領域 １３ 第１の層間絶縁膜 １４ 第２の層間絶縁膜 １５ 第３の層間絶縁膜 １７ 後酸化膜 ２２ ｐ+ ソース・ドレイン領域 ２３ 素子分離酸化膜（フィールド酸化膜） ２８ ｎ+ コンタクト領域 ２９ ｐ+ コンタクト領域 ３３，５５ プラグ ６１ 基本セル ６２ Ｉ／Ｏセル ６３ 配線領域 ６４ 貫通セル ６５ 水平チャネル ６６ 垂直チャネル ７１ ボンディングパッド ７４，７５，７６ コンタクトホール ７７ ヴィアホール ２０４ ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 圓角 元洋 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン ター内 (56)参考文献 特開 平９−134967（ＪＰ，Ａ) 特開 平４−355952（ＪＰ，Ａ) 特開 昭58−58746（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/3205 - 21/3213 H01L 21/768
Claims (16)
- 【請求項１】 複数の基本セルからなる基本セル領域、
該基本セルを挟む配線領域とを備え、前記基本セルの上
部に金属配線層を形成したＡＳＩＣ−ＩＣであって、前記 基本セルを構成するソース及びドレイン領域と、 該ソース及びドレイン領域の間で、該ソース及びドレイ
ン領域の上方に、前記基本セルを構成するように配置さ
れたゲート電極と、 該ゲート電極の長手方向に垂直方向に測ったピッチがピ
ッチ１のグリッドの交点位置に配置され、且つ前記 ソー
ス及びドレイン領域に直接接し、高導電性物質からなる
第１のプラグと、 該第１のプラグの上部において、該第１のプラグと直接
接続され、且つ前記ゲート電極の長手の方向に伸延する
中継配線と、 前記ゲート電極の長手方向に垂直方向に測ったピッチが
前記ピッチ１とは異なるピッチ２の線群上の位置に配置
され、且つ前記中継配線の上部において前記中継配線に
直接接し、高導電性物質からなる第２のプラグ とを備え
ることを特徴とする半導体集積回路。 - 【請求項２】 前記中継配線は、前記ソース及びドレイ
ン領域が画定する上方の領域、及び前記グリッドで測っ
て、１〜２グリッド分、前記ゲート電極の長手方向に前
記ソース及びドレイン領域が画定する上方の領域から外
側にはみ出した範囲内のみに配置されている ことを特徴
とする請求項１記載の半導体集積回路。 - 【請求項３】 前記ピッチ１が前記ピッチ２よりも大き
いことを特徴とする請求項１又は２に記載の半導体集積
回路。 - 【請求項４】 前記中継配線は、前記配線領域までは延
長しないことを特徴とする請求項２記載の半導体集積回
路。 - 【請求項５】 前記第１のプラグの数が、前記第２のプ
ラグの数より多い、又は等しいことを特徴する請求項１
〜４のいずれか１項に記載の半導体集積回路。 - 【請求項６】 前記第１のプラグは、前記ソース領域及
びドレイン領域のそれぞれの上部の第１の層間絶縁膜中
に開孔された第１のコンタクトホール中に埋め込まれ、前記第２のプラグは、前記 中継配線および前記第１の層
絶縁膜の上部に形成された第２の層間絶縁膜に形成され
た第２のコンタクトホール中に埋め込まれていることを
特徴とする請求項１〜５のいずれか１項に記載の半導体
集積回路。 - 【請求項７】 前記第２のプラグの上部に、前記第２の
プラグを介して前記中継配線と電気的に接続され、前記
配線領域まで延長形成される配線層として定義される第
１の配線層の一部となる配線をさらに有することを特徴
とする請求項１〜６のいずれか１項に記載の半導体集積
回路。 - 【請求項８】 前記ゲート電極の端部と前記第１のコン
タクトホールの端部との間のマスク合わせ余裕が、前記
ゲート電極の端部と前記第２のコンタクトホールの端部
との間のマスクに合わせ余裕よりも大きいことを特徴と
する請求項６記載の半導体集積回路。 - 【請求項９】 前記ソース領域、ドレイン領域の端部と
前記第１のコンタクトホールの端部との間のマスク合わ
せ余裕が、前記ソース領域、ドレイン領域の端部と前記
第２のコンタクトホールの端部との間のマスク合わせ余
裕よりも大きいことを特徴とする請求項６記載の半導体
集積回路。 - 【請求項１０】 前記第１のコンタクトホールが前記ソ
ース及びドレイン領域が画定する上方の領域の内部に配
置され、前記第２のコンタクトホールが前記ソース及び
ドレイン領域が画定する上方の領域の外部に配置されて
いることを特徴とする請求項６記載の半導体集積回路。 - 【請求項１１】 複数の基本セルからなる基本セル領
域、該基本セルを挟む配線領域とを備え、前記基本セル
の上部に金属配線層を形成したＡＳＩＣ−ＩＣの設計方
法であって、前記 基本セルのゲート電極の長手方向に垂直方向に測っ
たピッチがピッチ１のグリッドの交点位置に配置される
第１のコンタクトホールと、 該第１のコンタクトホールを含む領域であって、且つ前
記ゲート電極の長手の方向に伸延する領域として定義さ
れる中継配線と、 前記ゲート電極の長手方向に垂直方向に測ったピッチが
前記ピッチ１とは異な るピッチ２の線群上の位置に配置
され、且つ前記中継配線の上部の領域に配置され 第２の
コンタクトホール とを自動設計することを特徴とする
半導体集積回路の設計方法。 - 【請求項１２】 前記中継配線は、前記ソース及びドレ
イン領域が画定する上方の領域、及び前記グリッドで測
って、１〜２グリッド分、前記ゲート電極の長手方向に
前記ソース及びドレイン領域が画定する上方の領域から
外側にはみ出した範囲内のみに設けるように自動設計す
ることを特徴とする請求項１１記載の半導体集積回路の
設計方法。 - 【請求項１３】 前記ピッチ１は固定として、前記配線
領域まで延長形成される配線層として定義される第１の
配線層の配線を行うように自動設計することを特徴とす
る請求項１１記載の半導体集積回路の設計方法。 - 【請求項１４】 少なくともゲート電極形成用の第１の
マスクパターンとソース及びドレイン領域形成用の第２
のマスクパターンとを用いて基本セル部及び該基本セル
を挟む配線領域とを形成する工程と、前記ゲート電極の長手方向に垂直方向に測ったピッチが
ピッチ１のグリッドの交点位置に配置され、且つ前記 ソ
ース及びドレイン領域内に位置する第１のコンタクトホ
ール形成用の第３のマスクパターンと、該第１のコンタ
クトホールと重なる位置で、該ソース・ドレイン領域近
傍にのみ配置され、且つ前記ゲート電極の長手の方向に
伸延する中継配線形成用の第４のマスクパターンとを用
いて、前記ソース及びドレイン領域と前記中継配線とを
接続する工程と、前記 中継配線と重なる位置で、且つ前記ゲート電極の長
手方向に垂直方向に測ったピッチが前記ピッチ１とは異
なるピッチ２の線群上の位置に配置される第２のコンタ
クトホール形成用の第５のマスクパターンと、該第２の
コンタクトホールと一部が重なり、且つ前記配線領域ま
で延長形成される配線層として定義される第１の配線層
形成用の第６のマスクパターンとを用いて前記中継配線
と前記第１の配線層とを接続する工程とを含むことを特
徴とする半導体集積回路の製造方法。 - 【請求項１５】 複数の基本セルからなる基本セル領
域、該基本セルを挟む配線領域とを備え、前記基本セル
の上部に金属配線層を形成したＡＳＩＣ−ＩＣの製造方
法であって、 第１導電型の半導体領域と、該半導体領域の上部の一部
に形成された第２導電型のソース領域およびドレイン領
域と、前記ソース領域およびドレイン領域の間の前記半
導体領域の上部のゲート酸化膜を介して形成されたゲー
ト電極と、前記ソース領域、ドレイン領域およびゲート
電極の上部に形成された第１の層間絶縁膜とからなる部
分を有する基本セルを形成する工程と、前記 ソース領域、ドレイン領域のそれぞれの上部の前記
第１の層間絶縁膜中に、前記ゲート電極の長手方向に垂
直方向に測ったピッチがピッチ１のグリッドの交点位置
に配置された第１のコンタクトホールを開孔し、前記ソ
ース領域、ドレイン領域の一部を露出させる工程と、前記 第１のコンタクトホール中に高導電性物質を埋め込
み、第１のプラグを形成する工程と、 該第１のプラグに電気的に接続された高導電性物質から
なり、前記ゲート電極の長手の方向に伸延する中継配線
を前記ソース領域、ドレイン領域の近傍に局所的に形成
する工程と、前記 中継配線および該第１の層間絶縁膜の上部に第２の
層間絶縁膜を形成する工程と、前記 中継配線の上部の該第２の層間絶縁膜中に、前記ゲ
ート電極の長手方向に垂直方向に測ったピッチが前記ピ
ッチ１とは異なるピッチ２の線群上の位置に配置された
第２のコンタクトホールを開孔し、前記中継配線の一部
を露出させる工程とを含むことを特徴とする半導体集積
回路の製造方法。 - 【請求項１６】 前記中継配線の一部を露出させる工程
の後に、さらに、 前記第２のコンタクトホール中に高導電性物質を埋め込
み、第２のプラグを形成する工程と、前記 第２のプラグと電気的に接続された高導電性物質か
らなり、前記配線領域まで延長形成される配線層として
定義される第１の配線層を形成し、前記金属配線層の一
部とする工程とを含むことを特徴とする請求項１５記載
の半導体集積回路の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34572096A JP3352895B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路、半導体集積回路の設計方法および製造方法 |
| TW086118618A TW363256B (en) | 1996-12-25 | 1997-12-10 | Semiconductor integrated circuit, design and manufacturing method thereof |
| US08/992,542 US5929469A (en) | 1996-12-25 | 1997-12-17 | Contact holes of a different pitch in an application specific integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34572096A JP3352895B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路、半導体集積回路の設計方法および製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189600A JPH10189600A (ja) | 1998-07-21 |
| JP3352895B2 true JP3352895B2 (ja) | 2002-12-03 |
Family
ID=18378514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34572096A Expired - Fee Related JP3352895B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路、半導体集積回路の設計方法および製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5929469A (ja) |
| JP (1) | JP3352895B2 (ja) |
| TW (1) | TW363256B (ja) |
Families Citing this family (50)
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- 1996-12-25 JP JP34572096A patent/JP3352895B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-10 TW TW086118618A patent/TW363256B/zh not_active IP Right Cessation
- 1997-12-17 US US08/992,542 patent/US5929469A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10189600A (ja) | 1998-07-21 |
| US5929469A (en) | 1999-07-27 |
| TW363256B (en) | 1999-07-01 |
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