KR101424824B1 - 다중 층 구조 형성 방법 - Google Patents

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Abstract

본 발명은 기판에 전기에칭 또는 전기도금을 행함에 의해서 다중 층을 형성하는 방법을 제공한다. 시드 층은 기판에 배열되고 마스터 전극이 도포된다. 마스터 전극은 기판과 다중 전기화학적 셀을 형성하는 패턴 층을 갖는다. 전압은 시드 층을 에칭하거나 시드 층에 도금 재료를 도포하기 위해 인가된다. 유전체 재료(9)는 형성된 구조(8) 사이에 배열된다. 유전체 층은 구조의 아래를 노출하기 위해 평탄화되고 다른 구조 층은 제 1부 상부에 형성된다. 대안적으로, 유전체 층은 2개의 층의 두께로 도포되고 아래의 구조는 아래 구조의 상부 표면을 선택적으로 노출시키기 위해서 유전체 층의 선택적 에칭에 의해 접근된다. 다중 구조 층은 하나의 단계에서 또한 형성될 수 있다.
전기에칭, 시드 층, 에칭, 도금, 마스터 전극, 스퍼터링, 증착

Description

다중 층 구조 형성 방법{METHOD OF FORMING A MULTILAYER STRUCTURE}
본 발명은 다중 층들에서 마이크로(micro) 및 나노(nano) 구조들을 포함하는 애플리케이션들의 생성을 단순화하기 위한 에칭 및/또는 도금 방법에 관한 것이다. 그 방법은 PWB(인쇄 배선 기판), PCB(인쇄 회로 기판), MEMS(마이크로 전자 기계적 시스템), IC(집적 회로) 상호접속부, 상위 IC의 상호접속부들, 센서들, 평판 디스플레이, 자기 및 광 저장 장치들 등등의 제조에 유용하다. 도전성 폴리머 내의 상이한 유형의 구조, 반도체 내의 구조, 금속 내의 구조 및 등등이 이 방법을 사용하여 생성되는 가능하다. 다공성 실리콘의 구성을 사용함으로써 실리콘 내의 3D-구조조차도 생성하는 것이 가능하다.
WO 02/103085는 전기화학적 패턴 복제 방법(ECPR) 및 마이크로 및 나노 구조를 포함하는 어플라이언스(applicace)의 제조를 위한 도전성 마스터 전극의 구성과 관련된다. 도전성 전극, 마스터 전극에 의해 규정되는 에칭 및 도금 패턴은 전기 도전성 재료, 기판 상에 복제된다. 마스터 전극은 상기 기판과 밀접하게 콘택되도록 놓이고, 에칭/도금 패턴은 콘택 에칭/도금 프로세스를 사용함으로써 기판 상에 직접 전달된다. 콘택 에칭/도금 프로세스는 마스터 전극 및 기판 사이의 폐쇄되거나 개방된 캐비티들 내에 형성되는 로컬 에칭/도금 셀(local etching/plating cell)에서 수행된다.
특허출원 US 2005/0202180은 단일 및 다중 층 중간규모 및 소규모 구조들을 형성하기 위한 전기화학적 제조 방법들을 개시한다. 그 방법에서, 다이아몬드 머신닝(diamond machining: 예를 들어 플라이 커팅 또는 터닝)은 층들을 평탄화하기 위해 사용된다. 더구나, 희생 및 구조 재료들이 기술되는데, 이들은 전기화학적 제조에 유용하고 최소 공구 마모로서 다이아몬드 머시닝될 수 있다(예를 들어, Ni-P 및 Cu, Au 및 Cu, Cu 및 Sn, Au 및 Cu, Au 및 Sn 그리고 Au 및 Sn-Pb: 여기서 제1 재료 및 재료들은 구조 재료들이고 제2 재료는 희생 재료이다.). 공구 마모를 감소키기기 위한 방법들은, 난삭 재료를 사용하여 예를 들어 적은 초과 도금 두께로서 선택적으로 그리고 잠재적으로 난삭 재료들을 증착함에 의해 전기화학적으로 제조된 구조들을 평탄화하기 위하여 다이아몬드 머시닝을 사용하고/또는 목표 표면 레벨(예를 들어 래핑(lapping) 또는 러프 커핑(rough cutting) 동작)의 소 증분 내에서 증착을 선(先) 머시닝하고 나서 다이아몬드 플라이 커팅을 사용하여 그 과정을 완수하고/또는 구조 재료의 광 고체 에어리어(area)들에 대응함에 따른 난삭제의 박판 에어리어들로부터 구조 또는 구조의 일부를 형성할 때 또한 설명된다.
본 발명에서 사용될 수 있는 마스터(master) 전극은 스웨덴 특허 출원 번호 0502539-2인 "전극 및 상기 전극을 형성하는 방법"이란 명칭으로서 기술된다. 이 특허 명세서의 내용은 여기서 참고로서 일체화된다.
종래 기술의 다중 층 방법은 평탄화 단계 동안 적어도 두 개의 재료들이 동시에 제거되는 것이 요구되는 문제가 있다. 이러한 문제는 두 재료들이 다른 특성 들을 갖는다면, 즉 한 재료는 금속과 같이 견성이고, 다른 재료는 플라스틱 재료, 유리 재료 또는 예를 들면 디일렉트리큠(dielectricum)과 같은 다공성 재료처럼 그러하게 연성이라면 더욱 확대된다.
평탄화가 기계적 연마 작용 또는 화학적 연마 작용에 의해 발생되면, 수 개의 문제들이 발생된다. 그러한 연마 작용은 로테이션(rotation), 트렌스레이션(translation) 또는 롤링(rolling)과 같은 것에 의해 평탄화되는 재료에 상대적으로 이동하는 평면에 의해 수행된다.
평탄화 초기 단계 동안, 재료는 단지 재료의 상부 또는 돌출부에서만 제거된다. 이러한 단계에서는, 특히 마멸 속도가 빠르다면, 하부 기저 구조가 손상될 수 있는 위험이 있다. 이 위험은 화학적 수단에 의하여 재료를 부분적으로 용해함으로서 감소될 수 있다.
평탄화 중간 단계 동안, 특별한 문제들은 발생되지 않으나, 단지 연성 또는 견성 재료와 만나지 않는 한 마멸이 상대적으로 직선적으로 전진한다.
평탄화 최종 단계 동안, 연성 재료 및 견성 재료는 제거될 수 있다. 이는 연성 재료가 견성 재료보다 높은 비율로 제거되는 것을 발생시킬 수 있으므로, 부식이나 디싱(dishing)으로 알려진 바와 같이, 견성 재료 사이에서 연성 재료의 리세스(recess)를 발생시킨다. 이러한 최종 결과는 다음의 과정에 대해서는 부적당할 것이다.
기계적 평탄화에 대한 다른 문제는, 평판이 형성된 구조 층과 완전하게 평행하지 않은 위험이 있다는 점이다. 작은 각 편위는 구조 부분이 희망하는 바대로 노 출을 발생시키지 않는다.
종래 기술의 다중 층 방법들의 부가적인 문제는 구조 층의 두께가 제어하기 어려울 수 있다는 사실이다.
종래 기술의 다중 층 방법들의 더 부가적인 문제는 종래 기술 방법은 많은 처리 단계를 필요로 하여 그 처리에 성가시고 비용이 많이 든다는 사실이다.
종래 기술의 다중 층 방법들의 더한 부가적인 문제는 평탄한 방식으로 구조 내의 비아(via)들 또는 홀(hole)들을 채우지 못할 수 있다는 사실이다.
또 다른 문제는 구조들이 시작점보다 상대적으로 평탄하지 않다면 평편한 최종 결과를 달성시키는 것이 어려울 수 있다.
다른 문제는 아래 기술된 것으로부터 취합될 수 있다.
본 발명의 목적은 다중 층 구조를 형성하기 위한 방법을 제공하는 것으로서, 부식 및 디싱의 위험성이 감소되거나 심지어 제거된다.
부가적인 목적은 다중 층 구조의 형성 방법을 제공하여 단계의 수를 줄일 수 있다.
더 부가적인 목적은 다중 층 구조의 형성 방법을 제공하여 비아들이 일정한 방식으로 충전될 수 있다.
본 발명의 양상에서, 기판에 전기도금에 의해 다중 층 구조를 형성하는 방법은, a) 기판 또는 기판 층의 적어도 일부 상에 전기적 도전성 시드 층을 배열하는 단계; b) 상기 시드 층 상에 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층, 애노드(anode) 재료 및 절연 패턴(pattern) 층을 가져서, 상기 애노드 재료, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는 적어도 하나의 전기화학적 셀(cell)을 형성하고; 상기 애노드 재료는 상기 도전성 전극과 콘택되어 있는, 마스터 전극 도포 단계; c) 상기 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층이 적어도 하나의 상기 셀에서의 상기 애노드 재료의 적어도 일부를 상기 시드 층으로 이동시키는 캐소드(cathod)를 형성하여 상기 마스터 전극 상의 상기 절연 패턴 층의 캐비티(cavity)에 대응되는 도금 구조를 형성하도록 하는 단계; d) 상기 마스터 전극과 상기 기판을 분리하는 단계; e) 비도금 에어리어에서 상기 시드 층을 제거하는 단계; f) 적어도 부분적으로 상기 도금 구조를 커버(cover)하는 재료 층을 형성하기 위한 도금 구조들 사이에서의 에어리어에서 재료를 배열하는 단계; g) 구조들의 적어도 부분이 노출될 때까지 상기 재료 층을 평탄화하는 단계; 및 h) 다중 층 구조를 제작하기 위한 상기 단계들 중 적어도 일부를 반복하는 단계를 포함하여 제공된다.
다른 양상에서, 기판의 전기화학적 에칭에 의해 다중 층 구조를 형성하는 방법은, a) 기판 또는 기판 층의 적어도 일부 상에 전기적 도전성 시드 층을 배열하는 단계; b) 상기 시드 층 상에 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층 및 절연 패턴 층을 가지고 적어도 하나의 전기화학적 셀을 형성하고 ; 상기 전기화학적 셀은 상기 도전성 전극, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는, 마스터 전극의 도포 단계; c) 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층은 상기 시드 층을 에칭하는 애노드를 형성하고 상기 도전성 전극 층은 상기 마스터 전극 상의 상기 절연 패턴 층에 대응되는 에칭된 구조를 형성하는 상기 적어도 하나의 셀에서 에칭된 재료를 증착하는 캐소드를 형성하는 단계; d) 상기 마스터 전극과 상기 기판을 분리하는 단계; e) 에칭된 구조들 사이에서 가능한 남아있는 시드 층을 제거하는 단계; f) 적어도 부분적으로 에칭된 구조를 커버파는 재료 층을 형성하기 위한 에칭 구조들 사이에서의 에어리어에서 재료를 배열하는 단계; g) 구조들의 적어도 부분이 노출될 때까지 상기 재료 층을 평탄화하는 단계; 및 h) 다중 층 구조를 제작하기 위한 상기 단계들 중 적어도 일부를 반복하는 단계를 포함하여 제공된다.
실시예에서, 방법은 구조의 적어도 부분이 거의 노출될 때까지 재료 층을 평탄화하는 단계; 기판의 적어도 일부가 노출될 때까지 전체 표면에 대해 실질적으로 일정한 제거율을 갖는 제거 방법에 의해 재료를 더 제거하는 단계를 더 포함할 수 있다. 방법은 단계 d) 와 e) 사이에 이전에 형성된 구조들로 전기화학적 셀들을 형성하기 위해 부가적인 마스터 전극을 도포하는 단계; 및 구조들의 상기 이전 형성된 층의 상부에 도금 구조의 부가적인 층을 형성하기 위하여 전압을 인가하는 단계를 더 포함할 수 있다. 평탄화 단계는 적어도 하나의 연마 및/또는 에칭 단계에 의해 수행될 수 있다. 연마 단계는 연삭 작용에 의해 상기 재료 층의 일부를 제거하는 것을 더 포함할 수 있다. 적어도 하나의 연마 단계는, 기계적 연마, 화학적-연마, 화학적-기계적-연마(CMP), 콘택 평탄화(CP), 닥터 블레이드(doctor blade)를 사용한 평탄화 및 이의 조합을 포함하는 그룹으로부터 선택된 방법에 의해 수행될 수 있다. 연마 단계는 CMP 또는 CP에 의해 수행될 수 있다. 적어도 하나의 에칭 단계는, 건식 에칭 방법, 이온-스퍼터링(ion-sputtering), 반응성-이온-에칭(RIE), 플라즈마-보조-에칭, 레이저-절제, 이온 밀링 및 이의 조합을 포함하는 그룹으로부터 선택된 방법에 의해 수행될 수 있다.
부가적인 양상에서, 기판에 전기도금에 의해 다중 층 구조를 형성하는 방법은, a) 기판 또는 기판 층의 적어도 일부 상에 전기적 도전성 시드 층을 배열하는 단계; b) 상기 시드 층 상에 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층, 애노드 재료 및 절연 패턴 층을 가져서, 상기 애노드 재료, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는 적어도 하나의 전기화학적 셀(cell)을 형성하고; 상기 애노드 재료는 상기 도전성 전극과 콘택되어 있는, 마스터 전극 도포 단계; c) 상기 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층이 적어도 하나의 상기 셀에서의 상기 애노드 재료의 적어도 일부를 상기 시드 층으로 이동시키는 캐소드를 형성하여 상기 마스터 전극 상의 상기 절연 패턴 층의 캐비티에 대응되는 도금 구조를 형성하도록 하는 단계; d) 상기 마스터 전극과 상기 기판을 분리하는 단계; e) 비도금 에어리어에서 상기 시드 층을 제거하는 단계; f) 상기 도금 구조를 커버하는 재료 층을 형성하기 위한 도금 구조들 사이에서의 에어리어에서 재료를 배열하는 단계; g) 상기 도금 구조들의 적어도 일부가 그 아래에 노출되도록 하기 위해 상기 재료 층에 리세스(recess)들을 제공하는 단계; 및 h) 다중 층 구조를 제작하기 위한 상기 단계들 중 적어도 일부를 반복하는 단계를 포함하여 제공된다.
더 다른 양상에서, 기판의 전기화학적 에칭에 의해 다중 층 구조를 형성하는 방법은, a) 기판 또는 기판 층의 적어도 일부 상에 전기적 도전성 시드 층을 배열하는 단계; b) 상기 시드 층 상에 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층 및 절연 패턴 층을 가지고 적어도 하나의 전기화학적 셀을 형성하고; 상기 전기화학적 셀은 상기 도전성 전극, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는, 마스터 전극의 도포 단계; c) 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층은 상기 시드 층을 에칭하는 애노드를 형성하고 상기 도전성 전극 층은 상기 마스터 전극 상의 상기 절연 패턴 층에 대응되는 에칭된 구조를 형성하는 상기 적어도 하나의 셀에서 에칭된 재료를 증착하는 캐소드를 형성하는 단계; d) 상기 마스터 전극과 상기 기판을 분리하는 단계; e) 상기 에칭된 구조들 사이에서 가능한 남아있는 시드 층을 제거하는 단계; f) 상기 에칭된 구조를 커버하는 재료 층을 형성하기 위한 에칭 구조들 사이에서의 에어리어에서 재료를 배열하는 단계; g) 상기 에칭된 구조의 적어도 일부를 그 아래로 노출하기 위해 상기 재료 층에서 리세스들을 제공하는 단계; 및 h) 다중 층 구조를 제작하기 위한 상기 단계들 중 적어도 일부를 반복하는 단계를 포함하여 제공된다.
실시예에서, 상기 재료 층에서 리세스들을 제공하는 단계는 포토리소그래피(photolithography), 레이저 리소그래피, E-빔 리소그래피, 나노임프린팅(nanoimprinting) 및 이들의 조합을 포함하는 그룹으로부터 선택되는 리소그래픽 방법에 의해 수행될 수 있다. 리소그래픽 방법은 에치-마스크를 패터팅하고 이온-스퍼터링, 반응성-이온-에칭(RIE), 플라즈마-보조-에칭, 레이저-절제, 이온 밀링 및 이의 조합과 같은 건식 에칭 방법으로 상기 재료 층을 에칭하는 것을 더 포함할 수 있다. 에치-마스크는 포토레지스트(photoresist)와 같은 레지스트; SiN, SiO2, SiC, 테트라에틸오쏘실리케이트(TEOS), SiON, SiOC, SiCN:H, (비다공성) 불소 도핑된 실리콘 유리(FSG), (비다공성) 유기 도핑된 실리콘 유리(OSG)와 같은 하드-마스크(hard-mask); BLOkTM, Pt, Ti, TiW, TiN, Al, Cr, Au, Ni, Cu, Ag, 금속과 같은 저-k 유전체 배리어/에치 정지 막 및 이들의 조합을 포함하는 그룹으로부터 선택된 재료를 포함할 수 있다. 에치-마스크는 마스크로서 포토레지스트와 같은 레지스트를 사용하여 건식-에칭되고, 반면에 상기 레지스트는 상기 리소그래픽 방법으로 패터닝될 수 있다. 에치-마스크는 상기 단계 c)에서 상기 구조 층에 의해 형성될 수 있다. 도금 또는 에칭 구조들 사이에서의 에어리어에서 재료를 배열하는 단계는 적어도 2개의 구조 층들의 두께를 갖는 재료 층을 형성하기 위해 수행될 수 있다.
다른 실시예에서, 재료 층은 리세스들을 제공하기 전에 평탄화될 수 있다.
부가적인 실시예에서, 방법은 단계 a) 전에 배리어/캐핑(barrier/capping) 층을 도포하는 것을 더 포함할 수 있다. 방법은 단계 f) 전에 배리어/캐핑 코팅을 도포하는 것을 더 포함할 수 있다.
시드 층은 Ru, Os, Hf, Re, Cr, Au, Ag, Cu, Sn, Ti, Ni, Al, 이들의 합금, Si, 폴리아닐린(polyaniline)과 같은 도전성 폴리머(polymer), SnPb, SnAg, SnAgCu, SnCu와 같은 땜납 재료, 모넬(monel) 및 파멀로이(permalloy)와 같은 합금 및 이들의 조합을 포함하는 그룹으로부터 선택되는 재료로 구성될 수 있다. 시드 층은 화학적-기상-증착(CVD), 금속유기-화학적-기상-증착(MOCVD), 물리적 기상 증착(PVD), 원자-층-증착(ALD), 스퍼터링, 무전해 도금, 전기도금, 전기 그래프팅(grafting) 및 침지 증착을 포함하는 그룹으로부터 선택되는 재료에 의해 도포될 수 있다.
재료 층은 유전체 재료의 층이고 스핀 코팅(spin-coating), 스프레이 코팅(spray coating), 파우더 코팅(powder coating), 딥 코팅(dip coating), 롤러 코팅(roller-coating), 스퍼터링, PVD, CVD, 플라즈마-강화-화학적-기상 증착(PECVD), 전기 증착 및 이들의 조합을 포함하는 그룹으로부터 선택된 방법에 의해 도포될 수 있다. 유전체 재료는 k값이 4보다 작은 유전체 재료인 저-k유전체 재료, k값이 2.5보다 작은 유전체 재료인 극저-k 유전체 재료; 유기 화합물, 절연 무기 화합물, 산화물, 질화물, 폴리머 재료, 폴리이미드, 실록산 변성 폴리이미드, BSB, SU-8, 폴리테트라플루오로에틸렌(PTFE), 실리콘, 에라스토메트릭 폴리머, E-빔 레지스트, ZEP(Sumitomo), 포토레지스트, 박막 레지스트, 후막 레지스트, 폴리사이클릭 올레핀(olefins), 폴리노보렌(polynoborene), 폴리에틸렌, 폴리카보네이트, PMMA, BARC 재료, 리프트 오프 층(Lift-Off-Layer: LOL) 재료, PDMS, 폴리우레탄, 에폭시 폴리머, 플루오로 엘라스토머, 아크릴레이트 폴리머, (천연) 고무, 실리콘, 래커, 니트릴 고무, EPDM, 네로프렌, PFTE, 파릴렌, 플루오로메틸렌, 시아네이트 에스테르, 무기-유기 하이브리드 폴리머, 불화 또는 수화 비정질 탄소, 유기 도핑된 실리콘 유리(OSG), 불소 도핑된 실리콘 유리(FSG), PFTE/실리콘 화합물, 테트라에틸오쏘실리케이트(TEOS), SiN, SiO2, SiON, SiOC, SiCN:H, SiOCH 재료, SiCH 재료, 실리케이트, 슬리카계 재료, 실세스퀴옥산(SSQ)계 재료, (나노다공성) 메틸-실세스퀴옥산(MSQ), 수소-실세스퀴옥산(HSQ), TiO2, Al2O3, TiN 및 이의 조합을 포함한 그룹으로부터 선택된 재료의 적어도 한 층을 포함할 수 있다.
부가적인 양상에서, 기판에 전기화학적 도금에 의해 다중 층 구조를 형성하는 방법은 상기 기판 또는 상기 기판 층이 비아(via)를 포함하고, 그 방법은 a) 기판 또는 기판 층의 적어도 일부 및 상기 비아에 전기적으로 도전성인 시드층을 배열하는 단계; b) 상기 절연 패턴 층에 상기 비아와 적어도 대향하는 캐비티가 제공되는 마스터 전극을 도포하고, 상기 캐비티는 상기 비아의 폭보다 작거나, 같거나 미세하게 크고, 사전증착된 애노드 재료는 상기 캐비티에 배열되는 단계; c) 상기 비아에 도금 구조를 형성하는 상기 애노드 재료의 적어도 일부를 이동시키기 위해 상기 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하는 단계를 포함하여 제공한다.
한 실시예에서, 시드 층은 Ru, Os, Hf, Re, Cr, Au, Ag, Cu, Sn, Ti, Ni, Al, 이들의 합금, Si, 폴리아닐린과 같은 도전성 폴리머, SnPb, SnAg, SnAgCu, SnCu와 같은 땜납 재료, 모넬 및 파멀로이와 같은 합금 및 이들의 조합을 포함하는 그룹으로부터 선택되는 재료로 구성된다. 시드 층은 화학적-기상-증착(CVD), 금속유기-화학적-기상-증착(MOCVD), 물리적 기상 증착(PVD), 원자-층-증착(ALD), 스퍼터링, 무전해 도금, 전기도금, 전기 그래프팅 및 침지 증착을 포함하는 그룹으로부터 선택되는 재료에 의해 도포될 수 있다.
부가적인 양상에서, 도전성 재료 구조가 제공되는 기판에 전기화학적 도금에 의해 다중 층 구조를 형성하는 방법은, a) 기판의 적어도 일부에 전기적으로 도전성인 시드 층을 배열하는 단계; b) 상기 시드 층 상에 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층, 애노드 재료 및 절연 패턴 층을 가져서, 상기 애노드 재료, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는 적어도 하나의 전기화학적 셀을 형성하고, 상기 캐비티는 상기 도전성 재료 구조의 적어도 일부를 둘러싸고; 상기 애노드 재료는 상기 도전성 전극과 콘택되어 있는, 마스터 전극 도포 단계; c) 상기 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층이 적어도 하나의 상기 셀에서의 상기 애노드 재료의 적어도 일부를 상기 시드 층으로 이동시키는 캐소드를 형성하여 상기 시드 층 및 상기 도전성 도금 구조 상에 상기 마스터 전극 상의 상기 절연 패턴 층의 캐비티에 대응되는 도금 구조를 형성하도록 하는 단계; d) 상기 마스터 전극 및 상기 기판을 분리하는 단계를 포함하여 제공된다.
그 방법은 b1) 상기 시드 층 상에 부가적인 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층, 애노드 재료 및 절연 패턴 층을 가져서, 상기 애노드 재료, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는 전기화학적 셀의 적어도 하나를 형성하고, 상기 캐비티는 상기 도전성 재료 구조의 및 도금 구조의 적어도 일부를 둘러싸며; 상기 애노드 전극은 상기 도전성 전극과 전기적으로 콘택되는, 마스터 전극 도포 단계; c1) 상기 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층이 적어도 하나의 상기 셀에서의 상기 애노드 재료의 적어도 일부를 상기 시드 층으로 이동시키는 캐소드를 형성하여 상기 시드 층 및 상기 도전성 도금 구조 및 상기 도금 구조 상에 상기 마스터 전극 상의 상기 절연 패턴 층의 캐비티에 대응되는 도금 구조를 형성하도록 하는 단계; d1) 상기 마스터 전극을 상기 기판과 분리시키는 단계를 더 포함할 수 있다. 그 방법은 e) 비도금 에어리어에서 상기 시드 층을 제거하는 단계를 더 포함할 수 있다.
실시예에서, 평탄화 단계는 상기 재료 표면이 실질적으로 평면이 될 때까지 그리고 상기 재료 표면의 이후의 순서 에칭 단계는 상기 구조의 일부가 노출될 때까지 수행되는 것을 더 포함할 수 있다. 평탄화 재료는 상기 재료 층의 상기 평탄화 단계를 수행하기 전에 상기 재료 층에 도포될 수 있다. 평탄화 재료는 스핀 코팅, 스프레이 코팅, 파우더 코팅, 딥 코팅, 롤러 코팅, 스퍼터링, PVD, CVD, 플라즈마-강화-화학적-기상 증착(PECVD), 전기 증착 및 이들의 조합을 포함하는 그룹으로부터 선택된 방법에 의해 도포될 수 있다.
다른 실시예에서, 종점 검출 방법은 상기 평탄화 단계가 완료될 때를 결정하기 위해 사용될 수 있다. 종점 검출 방법은 상기 구조 재료가 연삭되거나 에칭되는 시기를 검출하는 것; 상기 재료 층의 높이를 결정하는 것; 그리고 상기 재료 층의 컬러를 분석하는 것을 포함하는 그룹으로부터 선택될 수 있다. 검출은 상기 연삭 재료의 스펙트럼 분석의 간섭계에 의거하거나 또는 상기 높이는 레이저 측정에 의해 결정되거나 또는 상기 재료의 상기 컬러는 센서 또는 카메라를 사용하여 분석될 수 있다. 콘택 평탄화 단계는 유동 조건일 동안 상기 재료 층 상에 평판을 인가하고 상기 평판에 압력을 가하여 상기 재료 층에서 재료를 동등하게 하는 것을 포함할 수 있다. 유동 조건은 상기 재료 층에 열을 가함으로서 획득되고 상기 재료는 평탄화 이후에 냉각될 수 있다. 평판을 인가하는 단계는 상기 재료를 경화하기 전에 수행되고 상기 재료는 적외선 또는 자외선 복사를 인가하는 것과 같이, 평탄화 이후에 경화될 수 있다.
부가적인 실시예에서, 시드 층은 화학적-기상-증착(CVD), 금속유기-화학적-기상-증착(MOCVD), 물리적 기상 증착(PVD), 원자-층-증착(ALD), 스퍼터링, 무전해 도금, 전기도금, 전기 그래프팅(grafting) 및 침지 증착을 포함하는 그룹으로부터 선택되는 재료에 의해 도포된다. 시드 층의 상기 배열; 및/또는 재료의 상기 배열; 및/또는 상기 도금; 및/또는 상기 에칭은 제어되는 두께를 발생시키는 방법에 의해 수행된다.
다른 실시예에서, 방법은 단계 a) 전에 및/또는 단계 f) 전에 배리어/캐핑 층을 도포하는 것을 더 포함한다. 배리어/캐핑 재료는 상기 배리어/캐핑 재료와 접하는 층의 부식, 확산 또는 전기 이동을 방지하는 재료의 적어도 한 층을 포함할 수 있다. 배리어/캐핑 재료는 Ti, TiN, TiW, Cr, Ni, NiB, NiP, NiCo NiBW, NiM-P, Pb, Pt, Au, Ag, W, Ru, Ta, TaN, Re, Os, Hf, Rh, Wo, CoReP, CoP, CoWP, CoWB, CoWBP, 이의 합금 및 이의 조합을 포함하는 그룹으로부터 선택될 수 있다. 배리어/캐핑 재료는 전기도금, MOCVD, CVD, PVD, ALD, 스퍼터링, 무전해 도금, 침지 증착, 전기 그래프팅 및 이의 조합을 포함하는 그룹으로부터 선택되는 재료에 의해 도포될 수 있다. 배리어/캐핑 재료는 무전해 증착과 같은 마스크가 없는(mask-less) 선택적인 증착 방법으로 도포되고, 증착은 상기 구조 층이고 상기 배열된 재료 층이 아닌 것과 같이, 상기 증착 프로세스로 활성화된 표면에서만 획득될 수 있다.
상기 배리어/캐핑 재료는 상기 단계 a)에서 시드 층으로 사용될 수 있다. 시드 층은 Ru, Os, Hf, Re, Cr, Au, Ag, Cu, Sn, Ti, TiN, TiW, Ni, NiB, NiP, NiCo NiBW, NiM-P, Al, Pd, Pt, W, Ta, TaN, Rh, Wo, Co, CoReP, CoP, CoWP, CoWB, CoWBP, 이들의 합금, Si, 폴리아닐린과 같은 도전성 폴리머, SnPb, SnAg, SnAgCu, SnCu와 같은 땜납 재료, 모넬 및 파멀로이와 같은 합금 및 이들의 조합을 포함하는 그룹으로부터 선택되는 재료로 구성될 수 있다. 시드 층은 클리닝(cleaning) 및 활성화되며, 상기 클리닝 및 활성화는 아세톤 또는 알콜과 같은 유기 용매; 및/또는 질산, 황산, 인산과 같은 무기 용매; 수소 페록사이드와 같은 페록사이드와 같은 강산화제; 나트륨 퍼설페이트(Sodium Persulfate)와 암모늄-퍼설페이트와 같은 퍼설페이트; 염화 제2철 및/또는 산소 플라즈마, 아르곤 플라즈마, 수소 플라즈마; 및/또는 기계적 제거 혼합물을 사용하는 것을 포함할 수 있다.
부가적인 실시예에서, 그 방법은 상기 시드 층을 도포하기 전에 및/또는 상기 배리어/캐핑 재료를 도포하기 전에 접착 층을 도포하고, 상기 도포 층은 상기 시드 층 또는 배리어/캐핑 층의 상기 배열된 재료 층 또는 구조로의 접착력을 증가시키는 것을 더 포함할 수 있다. 접착 층은 Cr, Ti, TiW, AP-3000(Dow Chemicals), AP-100(Silicon Resources), AP-200(Silicon Resources), AP-300(Silicon Resources) 및 이의 조합을 포함하는 그룹으로부터 선택된 적어도 하나의 재료를 포함할 수 있다.
부가적인 실시예에서, 적어도 하나의 전기화학적 셀의 형성은 상기 절연 패턴 층을 상기 기판의 패터닝된 층으로 정렬하기 위한 방법을 포함한다. 정렬 방법은 상기 기판에 해당 정렬 마크에 정렬되는 상기 마스터 전극의 전측 및/또는 후측에 정렬 마크를 사용하는 것을 포함할 수 있다. 정렬 방법은 적어도 하나의 전기화학적 셀을 형성하기 이전에 수행될 수 있다. 형성된 전기화학적 셀은 전기화학적 에칭 및/또는 도금을 위해 구리 또는 니켈 이온과 같은 양이온, 설페이트 이온과 같은 음이온의 용액을 포함할 수 있다. 전해질은 예를 들어 염화 이온 및/또는 SPS(비스 (3-설포프로필) 디설파이드)와 함께인 PEG(폴리-에틸렌 글리콜), MPSA 및/또는 라우릴 유산 소다(sodium-lauryl-sulphate)인 억제제, 레벨러(leveller) 및/또는 촉진제를 포함할 수 있다.
실시예에서, 구조 층은 Au, Ag, Ni, Cu, Sn, Pb, SnAg, SnAgCu, AgCu 및 이의 조합을 포함하는 그룹으로부터 선택된 재료일 수 있다. 구조 층은 Cu 또는 Ni를 포함할 수 있다. 애노드 재료는 전기도금, 무전해 도금, 침지 증착, CVD, MOCVD, 파우더 코팅, 화학적 그래프팅, 전기적 그래프팅 및 이의 조합을 포함하는 그룹으로부터 선택된 방법을 사용하여 상기 절연 패턴 층의 캐비티에서 상기 도전성 전극 층 상에 배열될 수 있다. 상기 애노드 재료를 배열하기 위한 방법은 전기도금 또는 무전해 도금을 포함할 수 있다. 구조의 형성은 상기 애노드 재료의 전부 또는 충분히 용해되기 전에 상기 전압을 차단함에 의해 정지된다. 애노드 재료의 적어도 5%는 상기 기판들의 형성이 정지될 때 잔류될 수 있다. 상기 에칭된 구조의 깊이 또는 상기 도금 구조의 두께는 시간 및 상기 적어도 하나의 전기화학적 셀을 통과하는 전류을 모니터링하여 제어될 수 있다.
부가적인 실시예에서, 분리 단계 d)는 고정된 위치에서 상기 기판을 유지하고 상기 기판 표면에 수직인 방향으로 상기 전극을 이동시킴에 의해; 또는 고정된 위치에서 상기 마스터 전극을 유지하고 상기 마스터 전극 표면에 수직인 방향으로 상기 기판을 이동시킴에 의해; 또는 상기 분리를 용이하게 하기 위해 평행한 방식보다 작도록 분리를 수행하고; 또는 이의 조합에 의해 수행될 수 있다. 상기 시드 층을 제거하는 단계 e)는 습식 에칭, 건식 에칭, 전기화학적 에칭 또는 이의 조합에 의해 수행될 수 있다.
실시예에서, 방법은 시드 층, 배리어/캐핑 층 및/또는 구조 층의 전부 또는 실질적으로 전부를 커버하는 보호 코팅을 인가하고, 상기 보호 코팅을 이방성 에칭으로 처리하여, 상기 구조들 사이의 상기 시드 층, 배리어/캐핑 층 및/또는 구조 층의 상부를 노출시키고 반면 상기 구조들의 측벽에는 보호 층을 남기고, 상기 시드 층 및/또는 상기 구조들 사이의 배리어 층을 제거하는 것을 더 포함할 수 있다.
재료 층은 유전체 재료의 적어도 한 층이고 스핀 코팅, 스프레이 코팅, 파우더 코팅, 딥 코팅, 롤러 코팅, 스퍼터링, PVD, CVD, 플라즈마-강화-화학적-기상 증착(PECVD), 전기증착 및 이의 조합을 포함하는 그룹으로부터 선택된 방법에 의해 도포될 수 있다. 재료 층은 적어도 금속의 한 층이고 전기증착, MOCVD, CVD, PVD, ALD, 스퍼터링, 무전해 증착, 침지 증착, 전기 그래프팅 및 이의 조합을 포함하는 그룹으로부터 선택된 방법에 의해 도포될 수 있다. 유전체 재료는, k값이 4보다 작은 유전체 재료인 저-k유전체 재료, k값이 2.5보다 작은 유전체 재료인 극저-k 유전체 재료; 유기 화합물, 절연 무기 화합물, 산화물, 질화물, 폴리머 재료, 폴리이미드, 실록산 변성 폴리이미드, BSB, SU-8, 폴리테트라플루오로에틸렌(PTFE), 실리콘, 에라스토메트릭 폴리머, E-빔 레지스트, ZEP(Sumitomo), 포토레지스트, 박막 레지스트, 후막 레지스트, 폴리사이클릭 올레핀, 폴리노보렌, 폴리에틸렌, 폴리카보네이트, PMMA, BARC 재료, 리프트 오프 층(LOL) 재료, PDMS, 폴리우레탄, 에폭시 폴리머, 플루오로 엘라스토머, 아크릴레이트 폴리머, (천연) 고무, 실리콘, 래커, 니트릴 고무, EPDM, 네로프렌, PFTE, 파릴렌, 플루오로메틸렌, 시아네이트 에스테르, 무기-유기 하이브리드 폴리머, 불화 또는 수화 비정질 탄소, 유기 도핑된 실리콘 유리(OSG), 불소 도핑된 실리콘 유리(FSG), PFTE/실리콘 화합물, 테트라에틸오쏘실리케이트(TEOS), SiN, SiO2, SiON, SiOC, SiCN:H, SiOCH 재료, SiCH 재료, 실리케이트, 슬리카계 재료, 실세스퀴옥산(SSQ)계 재료, (나노다공성) 메틸-실세스퀴옥산(MSQ), 수소-실세스퀴옥산(HSQ), TiO2, Al2O3, TiN 및 이의 조합을 포함한 그룹으로부터 선택된 재료의 적어도 한 층을 포함할 수 있다.
부가적인 실시예에서, 그 방법은 재료의 배열의 상기 단계 f) 이전에 상기 기판의 상부에 에치 정지 층을 배열하는 것을 더 포함한다. 에치 정지 층은 SiC, SiN, 막, BLOkTM, Ti, TiN, TiW, Cr, Ni, NiB, NiP, NiCo, NiBW, NiM-P, Pb, Pt, Au, Ag, W, RU, Ta, TaN, Re, Os, Hf, Rh, Wo, Co, CoReP, CoP, CoWP, CoWB, CoWBP, 이의 합금 및 이의 조합과 같은 저-k 유전체 배리어/에치 정지 막을 포함하는 그룹으로부터 선택된 재료의 적어도 하나의 층을 포함할 수 있다. 재료 층은 다공성 저-k 유전체 재료이며 포어(pore) 밀봉 작용은 상기 재료 층 상에 부가적인 층을 도포하기 전에 수행될 수 있다.
부가적인 실시예에서, 재료 층은 희생 폴리머이고, 상기 희생 폴리머는 열 또는 복사로서 처리될 때 기체 형상으로 분해될 수 있다. 희생 폴리머는 Unity Sacrificial PolymerTM(Promerus)과 같은, 부틸노보넨(butylnorbornene) 및 트리에톡시실릴(triethoxysilyl) 노보넨의 코폴리머(copolymer)일 수 있다.
부가적인 실시예에서, 그 방법은 단계 h) 이전에 구조 층을 형성하는 단계를 더 포함하고, 구조 층을 형성하는 것은 리소그래피 방법; 전기증착과 같은 증착 방법; 무전해 증착; 습식 증착 또는 건식 증착 방법을 더 포함할 수 있다.
본 발명의 부가적인 목적, 특성 및 장점은 도면을 참조하여 여러 실시예의 다음의 상세한 설명으로부터 나타날 것이다.
도1(a) 내지 1(h)는 에칭을 포함하는 제1 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도2(a) 내지 2(h)는 도금을 포함하는 제2 실시예의 여러 방법 단계를 나타내는 개략적인 단면도.
도3(a) 내지 3(l)은 에칭을 포함하고 유전 재료 층이 2개의 층들의 두께로 도포되는 제3 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
4(a) 내지 4(m)은 도금을 포함하고 유전 재료 층이 2개의 층들의 두께로 도포되는 제4 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도(a) 내지 5(l)은 도금을 포함하고 2개의 층들의 두께로 또한 도금에 선행하여 2개의 층들의 두께로 도포되는 제5 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도6(a) 내지 6(n)은 도금을 포함하고 두 단계들에서 유전 재료 층이 평탄화 된 제6 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도7(a) 및 도 7(b)는 도금을 포함하고 비아가 도금 재료로 충전되는 제7 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도8(a) 및 도 8(b)는 도금을 포함하고 비아가 도금 재료로 충전되는 제8 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도9(a) 내지 도 9(c)는 도금을 포함하고 비아가 도금 재료로 충전되는 제9 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도10(a) 내지 도 10(c)는 도금을 포함하고 비아가 도금 재료로 충전되는 제10 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도11(a) 내지 도 11(c)는 도금을 포함하고 비아가 도금 재료로 충전되는 제11 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도12(a) 내지 도 12(b)는 도금을 포함하고 비아가 도금 재료로 충전되는 제12 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도13(a) 및 도 13(c)는 도금을 포함하고 비아가 도금 재료로 충전되는 제13 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도14(a) 내지 도 14(c)는 도금을 포함하고 비아가 도금 재료로 충전되는 제14 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도15(a) 내지 도 15(b)는 도금을 포함하고 전도 및 비전도 재료가 도금 재료에 의해 둘러싸이는 제15 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도16(a) 내지 도 16(d)는 도금을 포함하고 전도 및 비전도 재료가 도금 재료에 의해 둘러쌓이는 제16 실시예의 여러 방법 단계들을 나타내는 개략적인 단면도.
도17(a) 내지 도 17(h)는 마스터 전극의 다른 실시예들을 나타내는 개략적인 단면도.
도18(a) 내지 18(c)는 종래의 리소그래픽 및 전기도금 프로세스의 방법 단계들의 개략적인 플로우 챠트.
도19는 본 발명의 방법의 방법 단계들의 개략적인 플로우 챠트. .
도20(a) 내지 도 20(b)는 사전증착된 재료를 갖지 않는 전극 및 사전증착된 재료를 갖는 전극을 각각 나타내는 개략적인 단면도.
이하에서, 본 발명의 최선의 모드를 포함한 실시예는 당업자들이 본 발명을 수행할 수 있도록 상세하게 설명될 것이다.
후술된 모든 실시예들은 하나 또는 여러의 많은 방법 단계들을 포함한다. 이러한 단계들 각각은 아래 상세하게 개별적으로 설명될 것이다.
일반적으로, 방법 단계들은 다음의 6단계들 중 하나 또는 여러 개를 포함한다. 즉,
a) 기판의 상부 또는 전 층 상부에 시드 층을 배열하는 단계;
b) 다중 전기화학적 셀들을 형성하기 위해, 기판, 이를테면 시드 층에 콘택하도록 마스터 전극을 위치시키는 단계;
c) 에칭에 의해 상술한 시드 층 내에 구조들을 형성하거나 도금에 의해 상술한 상술한 시드 층에 구조들을 형성시키는 단계;
d) 마스터 전극을 제거하는 단계;
e) 가능한 시드 층을 제거하는 단계;
f) 유전체 재료 층을 도포하고; 유전체 재료 층의 가능한 평탄화 및/또는 패터닝(patterning) 하는 단계를 포함한다.
제1 단계(a)에서, 기판은 상술한 공급된 기판의 상부에 시드 층을 도포함으로써 준비된다. 일부 실시예에서, 배리어/캐핑(capping) 및/또는 접착 층은 시드 층을 도포하는 것에 우선하여 기판 상에 증착되거나 기판에 도포되기 전에 시드 층 아래에 배열된다.
상기 시드 층은 마스터 전극에 사전증착된 애노드 재료와 같이, 재료가 ECPR 도금 프로세스로 도금될 수 있는 도전 재료의 상대적인 박막을 적어도 하나를 포함한다. 선택적으로, 시드 층은 구조가 ECPR 도금 프로세스로 에칭될 수 있는 도전 재료의 상대적인 후막을 적어도 하나를 포함한다.
시드 층은 전기화학적 셀의 전극들 중 하나를 형성하기 때문에, 시드 층은 적어도 셀이 형성되어야 하는 곳에 도포되어야만 한다. 더구나, 시드 층은 기판의 외부로부터 또는 시드 층과 또는 마스터 전극을 통해 연결되는 기판의 도전부를 통해 전기적으로 접속될 수 있어야만 한다. 그러므로, 시드 층은 단지 필요한 표면들을 커버하도록 배열될 수 있다. 그러나, 시드 층은 수행되는 기판의 전체 표면에 대하여 도포될 수 있다.
시드 층은 Ru, Os, Hf, Re, Cr, Au, Ag, Cu, Sn, Ti, Ni, Al과 같은 금속, 이러한 재료의 합금, Si, 후술된 배리어/캐핑 및/또는 접착 층들에 사용되는 다른 재료, 폴리아닐린과 같은 도전성 폴리머, 모넬, 파멀로이와 같은 SnPb, SnAg, SnAgCu, SnCu와 같은 땜납 재료, 및/또는 이의 조합을 포함한다.
시드 층은 화학적-기상-증착(CVD), 금속유기-화학적-기상-증착(MOCVD), 물리적 기상 증착(PVD), 원자-층-증착(ALD), 스퍼터링(sputtering), 무전해 도금, 전해도금, CVD, 스퍼터링, 무전해 증착, 전기-그래프팅, 침지 증착, 및/또는 도전 재료의 층을 도포하는 것을 포함하는 다른 프로세스들에 의해 도포될 수 있다. 시드 층이 기판의 비도전 에어리어뿐만 아니라 동시에 도전하는데 배열되어야만 할 때, 기상 증착 또는 스퍼터링 기술이 사용될 수 있다. 시드 층이 비교적 얇다고 하면, 전해도금은 기판 표면에서의 리세스(recess)와는 독립적인 비교적 일정한 상부 표면을 갖는 층을 형성하기 위해 사용될 수 있다. 더 세부적으로, 일정한 상부 표면은 예를 들어 PEG(폴리-에틸렌 글리콜) 및 염화 이온, SPS(비스 (3-설포프로필 디설파이드) 및 구리 도금용으로 사용되는 라우릴 유산 소다(sodium-lauryl-sulphate)인 억제제, 레벨러, 가속제 및/또는 습식제와 같은 첨가제를 사용하여 리세스에서 전 해 증착 속도를 증가시키고/또는 펄스 도금, 예를 들면 증착된 층에서의 높이 차이를 또한 평탄하게 하는 예를 들면 순간 펄스 리버스 플레이팅을 사용하여 달성될 수 있다. 임의의 응용방법을 사용하여 일정한 상부 표면은 기판의 어떤 리세스와도 독립적으로, 특히 시드 층의 두께가 리스스의 깊이보다 현저하게 크다고 해도 달성될 수 있다.
기판의 시드 층은 ECPR 프로세스에서 사용하기 전에 클리닝(cleaning)되어 활성화될 수 있다. 클리닝 방법은 클리닝 방법은 유기 용매, 예를 들어, 아세톤 또는 알코올; 및/또는 무기 용매, 예를 들어, 질산, 술폰산, 인산, 염산, 아세트산, 플루오르화수소산, 강산화제, 예를 들어, 페록사이드, 퍼설페이트, 염화 제2철, 및/또는 탈이온수의 사용을 포함할 수 있다. 클리닝은 또한 산소 플라즈마, 아르곤 플라즈마 및/또는 수소 플라즈마를 인가하거나 불순물을 기계적으로 제거함으로써 수행될 수 있다. 시드 층 표면의 활성화는 산화물을 제거하는 용액, 예를 들어, 술폰산, 질산, 염화수소산, 플루오르화수소산, 인산 및 에천트(etchant), 예를 들어, 나트륨-퍼설페이트, 암모늄-퍼설페이트, 수소-페록사이드, 염화 제2철 및/또는 산화제를 포함하는 다른 용액으로 수행될 수 있다.
상기 배리어/캐핑 층은 적어도 하나의 재료 또는 재료들의 조합의 적어도 한 층으로 구성됨으로서, 상기 도전 재료가 부식되는 것을 방지하고, 상기 도전 재료가 인터페이싱(interfacing) 재료로 확산되는 것을 방지하고, 전기 이동을 방지하고/또는, 제조된 기판의 전기적 특성에 부정적 영향을 미치는 다른 현상을 방지한다. 배리어/캐핑 층은 Ti, TiN, TiW, Cr, Ni, NiB, NiP, NiCo, NiBW, NiM-P, Pb, Pt, Au, Ag, W, Ru, Ta, TaN, Re, Os, Hf, Rh, Wo, Co, CoReP, CoP, CoWB, CoWBP, 이들의 합금 및/또는 이들의 조합으로 구성될 수 있다.
상기 접착 층은 도전 시드 층 재료 또는 배리어/캐핑 재료의 유전 층으로의 접착을 증가시키는 재료 또는 재료들의 조합으로 구성된다. 접착 층은 Cr, Ti, TiW, AP-3000(다우 케미칼스(Dow Chemicals)), AP-100(실리콘 리소시스(Silicon Resources)), AP-200(실리콘 리소시스), 및/또는 AP-300(실리콘 리소시스)로 구성될 수 있다. 접착 층은 일부의 실시예에서 시드 층의 증착을 용이하게 하고/또는 개선하는 촉매 층으로서 또한 기능할 수 있다. 배리어/캐핑 및/또는 접착 층은 전기증착, MOCVD, CVD, PVD, 스퍼터링, 무전극 증착, 침지 증착, 전기그래프팅 및/또는 배리어/캐핑 및/또는 접착 재료들에 적합한 다른 증착 방법들과 같은 증착 방법들을 사용하여 도포될 수 있다.
배리어/캐핑 층 및/또는 접착 층은 일부 실시예에서 무전해 증착 및/또는 화학적 그래프팅과 같은 마스크 없는 선택적인 증착 프로세스로 도포될 수 있으며, 이의 증착은 단지 상기 증착 프로세서에 관련되어 활성화된 표면, 예를 들면 구조 층이며 유전 층이 아닌 곳에서만 획득된다.
일부 실시예에서 시드 층은 예를 들면 Ru 층을 도포할 때, 또한 배리어/캐핑 층으로서 기능한다. 다른 실시예에서, 상기 배리어/캐핑 층은 시드 층으로서 기능하기 위해 활성화될 필요가 있다. 이러한 표면 활성화는 예를 들면 PdCl2 및/또는 SnCl2 용액으로 표면을 처리함에 의해 Sn 또는 Pb 활성이 될 수 있다. Pb 활성 용액 은 희석된 HCl에서는 PdCl2일 수 있다. 일부 실시예에서, HF는 예를 들면 TiN 배리어/캐핑 층을 활성화될 때 활성 용액에 첨가된다.
제2 단계(b)에서 플레티늄 같은 적어도 하나의 비활성 재료의 전기적 도전 전극 층 및 절연 패턴 층을 포함하는 마스터 전극은 전해질이 존재하는 기판 상에서 시드 층과 같은 도전 상부 층과 물리적으로 밀접하게 콘택되도록 위치되어 마스터 상에 절연 구조들의 캐비티에 의해 규정되는 전해질로 채워진 전기화학적 셀들을 형성한다. 기판상의 상부 층과 밀접하게 마스터를 위치시키는 것은 기판상에 패터닝된 층으로 마스터 전극 절연 패턴을 정렬시키는 것을 포함한다. 이 단계는 마스터 전극의 전면부 또는 후면부에 정렬 마크의 사용을 포함하여 기판 상에 해당하는 정렬 마크에 정렬될 수 있도록 한다. 정렬 절차는 전해질을 적용한 전후에 수행될 수 있다. 사전증착된 애노트 재료는 마스터를 기판과 콘택시키기 전에 절연 패턴 층의 캐비티들 내에서 상기 도전 전극 층 상으로 미리 배열될 수 있다. 마스터 전극 캐비티들에서의 사전증착된 재료는 마스터를 기판에 콘택하도록 위치시키기 전에 제1 단계(a)에서의 기판 시드 층에 대해 설명한 것과 같은 방식으로 앞서서 클리닝 되고 활성화될 수 있다.
상기 전해질은 종래의 전기도금 욕조(electroplating bath)와 같은 전기화학적 에칭 및/또는 도금에 적합한 양이온 및 음이온의 용액을 포함한다. 예를 들어, ECPR 에칭 또는 도금 구조가 구리일 때, 산성 구리 설페이트 욕조와 같은 구리 설페이트 욕조(copper sulphate bath)가 사용될 수 있다. 산성은 pH=2 및 pH=4와 같 이, pH<4일 수 있다. 일부 실시예에서, 억제제, 레벨러 및/또는 촉진제, 예를 들어, PEG(폴리-에틸렌 글리콜) 및 염화 이온 및/또는 SPS(비스 (3-설포프로필 디설파이드)와 같은 첨가제가 사용될 수 있다. 또 다른 예에서, ECPR 에칭 또는 도금 구조가 Ni일 때, Watt의 욕조가 사용될 수 있다. ECPR 에칭 또는 도금 구조의 상이한 재료에 대한 적절한 전해질 시스템은 Lawrence J. Durney, 등의 Electroplating Engineering Handbook, 4th ed.(1984)에 설명되어 있다.
제3 단계(c)에서, 도전성 재료의 구조는 기판 상의 상부 층 및 마스터 전극의 캐비티에 의해 규정되는 전기화학적 셀 각각의 내부에 전기화학적 셀을 동시적으로 생성하기 위하여 마스터 전극 및 기판 상의 시드 층에 외부 전원을 사용하여 전압을 인가함으로써 ECPR 에칭 또는 도금을 사용하여 형성된다. 기판 상의 시드 층이 애노드이고 마스터 전극 내의 도전성 전극 층이 캐소드인 방식으로 전압이 인가될 때, 시드 층 재료가 용해되는 동시에, 재료가 마스터 전극의 캐비티 내부에 증착된다. 시드 층을 분해함으로써 생성되는 그루브(groove)는 시드 층의 나머지 구조를 분리시킨다. 나머지 시드 층으로부터 형성된 구조는 마스터 전극의 절연 패턴 층의 캐비티의 네거티브 이미지(negative image)이며, 이러한 구조는 본 명세서에서 이하에 "ECPR 에칭 구조"라 칭해진다. 마스터 전극 내의 도전성 전극 층이 애노드이고 기판의 시드 층이 캐소드인 방식으로 전압이 인가될 때, 마스터 전극의 캐비티 내부의 사전증착된 애노드 재료가 용해되는 동시에, 재료가 전해질로 채워지는 캐비티 내의 기판 상의 도전성 층 상에 증착된다. 기판 상의 도전 층 상에 증착된 재료는 마스터 전극의 절연 패턴 층의 캐비티의 포지티브 이미지(positive image)인 구조를 형성하고; 이러한 구조는 본 명세서에서 이하에 "ECPR 도금 구조"라 칭해진다.
상기 ECPR 에칭 또는 ECPR 도금 구조는 금속 또는 합금, 예를 들어, Au, Ag, Ni, Cu, Sn, Pb 및/또는 SnAg, SnAgCu, AgCu 및/또는 이의 조합, 예를 들어, Cu으로 이루어질 수 있다.
일 실시예에서, 상기 애노드 재료는 마스터 전극의 절연 패턴 층의 캐비티 내에서, 애노드인 재료의 ECPR 에칭을 사용하고, 캐소드인 도전성 전극 상에 상기 재료를 증착함으로써 마스터 전극의 캐비티 내에 사전증착된다. 다른 실시예에서, 상기 애노드 재료는 마스터 전극의 절연 패턴 층의 캐비티 내에서 도전성 전극 층 상에 상기 재료를 선택적으로 정식 전기도금, 무전해 도금, 침지 도금, CVD, MOCVD, (하전된) 파우더-코팅, 화학적 그래프팅 및/또는 전기그래프팅함으로써 사전증착된다.
전압은 에칭 및/또는 도금 구조의 균일성 및/또는 특성을 개선시키는 방식으로 인가될 수 있다. 인가된 전압은 DC 전압, 펄스형 전압, 사각 펄스형 전압, 펄스 반전 전압 및/또는 이의 조합일 수 있다.
에칭 및/또는 도금 구조의 일정성은 인가된 전압 파형, 진폭 및 주파수의 최적화된 조합을 선택함으로써 증가될 수 있다. 에칭 깊이 또는 도금 높이는 마스터 전극을 통과하는 시간 및 전류를 모니터링함으로써 제어될 수있다. 총 전극 에어리어이 공지되어 있는 경우, 전류 밀도는 전극 에어리어을 통과하는 전류로부터 예측될 수 있다. 전류 밀도는 에칭 또는 도금 레이트에 대응하므로, 에칭 깊이 및 도금 높이는 에칭 또는 도금율 및 시간으로부터 예측될 수 있다.
일부 실시예에서, 에칭 또는 도금 프로세스는 용해 애노드 재료의 아래에 놓인 표면에 도달하기 전에 인가된 전압을 차단함으로써 중단된다. 에칭 프로세스의 경우에, 이는 상기 프로세스가 층이 시드 층 내의 에칭된 그루브의 하부에 남아있어서, 여전히 아래에 놓인 기판 층을 커버할 때 중단된다는 것을 의미한다. 그렇지 않으면, 시드 층의 어떤 부분과의 전기적 접속이 파괴될 수 있는 위험이 존재한다. 도금 프로세스의 경우에, 이것은 상기 프로세스가 사전증착된 애노드 재료의 층이 5% 내지 50%와 같이 여전히 남아 있어서, 도전성 전극 층을 커버할 때, 중단된다는 것을 의미한다. 그렇지 않으면, 각각의 전기화학적 셀에서 불균일한 전류 분포가 발생할 수 있다.
일부 실시예에서, 도금 구조의 목표 높이는 사전증착된 애노드 재료의 두께보다 상당히 더 적다. 이것은 여러 구조 층이 새로운 애노드 재료를 증착하기 전에 하나 또는 여러 기판 상에 도금될 수 있다는 것을 의미한다. 일부 예에서, 사전증착된 재료의 높이는 도금된 구조의 높이보다 적어도 2배 더 두꺼울 수 있다.
일부 실시예에서, ECPR 도금 구조의 다중 층은 서로 상에 직접 증착된다.
제4 단계(d)에서, ECPR 에칭 또는 도금 구조가 형성된 후, 마스터 전극은 기판 상의 ECPR 에칭 또는 도금 구조 또는 마스터 상에서 손상을 최소화하는 방식으로 기판으로부터 분리된다. 상기 방법은 기판을 고정된 위치에서 유지하고 마스터 전극을 기판 표면에 수직한 방향으로 이동시킴으로써, 또는 마스터 전극을 고정된 위치에서 유지하고 기판을 마스터 전극 표면에 수직한 방향으로 이동시킴으로써 수 행될 수 있다. 다른 실시예에서, 분리는 상기 분리를 용이하게 하기 위하여 덜 평행한 방식으로 수행될 수 있다.
제5 단계(e)에서, ECPR 도금 이후에, 기판의 시드 층은 증착된 구조가 시드 층에 의해 서로 연결되지 않도록 제거된다. ECPR 에칭 이후에, 구조들을 분리시키는 그루브 내에서 부스러기 또는 입자들과 같이 완전하게 에칭되지 않은 시드 층의 남아있는 재료는 제거될 수 있다. 시트 층 제거 단계는 시드 층에 구성된 재료를 전체적으로 에칭하는데 적합한 습식 에칭 화학제를 인가하는 것을 포함한다. 이방성 에칭 방법은 ECPR 도금 구조의 측벽 및/또는 언더커팅(undercutting)의 에칭을 피하거나 줄이기 위해 사용될 수 있다. 임의의 경우에, 시드 층은 예를 들어 이온-스퍼터링, 반응성-이온 에칭(RIE), 플라즈마-보조-에칭, 레이저-절제, 이온-밀링과 같은 건식 에칭 방법으로 제거될 수 있다. 건식 에칭은 가스 형태로서 증착 및 제거에 의해 재료를 제거할 수 있다. 일부 실시예에서, 시드 층은 건식 에칭 및 습식 에칭 방법의 조합에 의하여 제거될 수 있다. 예를 들어, 건식 에칭 방법은 때로는 시드 층을 에칭하여 잔류물 또는 부산물을 제거할 수 있다. 이러한 잔류물 또는 부산물은 임의의 실시예에서 습식 에칭 방법에 의해 제거될 수 있다. 한 예에서, 구리가 건식 에칭될 때, 부산물이 형성되지만 염화수소산을 포함하는 습식 에칭 방법으로 씻어낼 수 있다. 임의의 실시예에서, 상기 시드 층 제거 단계는 시드 층 애노드를 형성하는 전압을 인가하고 그리고 적어도 상기 시드 층의 일부를 용해(에칭)함에 의하여 전기화학적 에칭 방법을 포함할 수 있다. 상기 전기화학적 에칭 방법은 일부 실시예에서 적어도 시드 층의 일부의 ECPR 에칭을 포함할 수 있다. 일부 실시예에서, 보호 코팅은 상기 ECPR 에칭 또는 도금 구조 모두에 포괄적으로 일정하게 도포되고; 상기 보호 코팅은 건식 에칭 방법과 같은 측방향이라기 보단 수직 방방에서 고율로서 에칭 특성을 같은 이방성 에칭으로 처리되어, 상기 구조들의 측벽들에 보호 층을 제거하면서 상기 구조들 및/또는 구조들 사이의 시드 층을 커버한다. 이 경우에, 시드 층은 측벽을 에칭하고/또는 ECPR 에칭 또는 도금 구조들의 코너 라운딩을 제조하지 않고 상기 에칭 방법을 사용하여 제거될 수 있다. 상기 보호 코팅은 재료들을 포함할 수 있고, 후술될 에치-마스크(etch-mask) 층에 대해 사용된 것과 같이, 방법에 적용될 수 있다. 상기 구조의 측벽으로의 상기 보호 코팅은 시드 층 에칭을 완료한 후에 제거될 수 있다. 배리어/캐핑 측 및/또는 접착 층이 시드 층을 도포하기 전에 기판에 도포되는 경우에, 이러한 층들은 시드 층에 대해 상술한 것과 같이 동일한 방법을 사용하여 ECPR 에칭 또는 도금 구조들 사이의 에어리어에서 제거될 수 있다. 임의의 경우에서, 시드 층, 배리어/캐핑 층 및/또는 접착 층은 ECPR 도금 구조들의 재료에 관하여 선택적으로 에칭될 수 있는 재료들로 구성된다.
일부 실시예에서, 상기 시드 층, 배리어/캐핑 층 및/또는 접착 층은 상기 층들을 절연 재료로 치환시키는 방법으로 처리될 수 있다. 이러한 방법은 예를 들어, Ti 층을 TiO2로 산화피막화하는 것과 같은 전기화학적 산화 처리; 니트로겐 및/또는 옥시겐과 같은 가스 또는 전조들을 포함하는 환경에서 상기 층들을 절연 층으로 치환시키는 열적 및/또는 플라즈마 기반 처리; 및/또는 예를 들어 페록사이드 및/또 는 수산화물과 같이, 강한 산화제에 의한 화학 처리를 포함한다. 이 경우에, 절연층으로 치환된 상기 층들은 반드시 제거되어야 할 필요성이 없다.
ECPR 에칭 또는 도금 단계 이후에, 마스터 전극의 캐비티들 내부에 증착된 남아있는 재료는 기판 상 시드 칭을 제거하기 위한 것과 같은 방법을 사용하여 제거될 수 있다. 남아있는 재료는 일부 실시예에서 또한 캐소드 및/또는 더미(dummy) 기판 상으로 정식 도금 및/또는 ECPR 도금에 의해 각각 제거될 수 있다. 일부 실시예에서 이는 다른 ECPR 에칭 단계에서 마스터 전극을 사용하기 전에 또는 ECPR 도금 단계에 대해 사용되는 마스터의 캐비티들 내부에 새로운 재료를 사전증착하기 전에 수행된다. 대안적으로, 다수의 절차의 경우에, 도금 동안, 사전증착된 재료의 일부만이 단일 절차에서 사용될 수 있고, 사전증착된 재료의 또 다른 부분은 다음 절차에서 사용될 수 있다. 대안적으로, 에칭 동안, 캐소드, 즉, 마스터 전극 상에 증착된 재료는 각각의 절차 사이에 제거될 필요가 있는 것이 아니라, 각각의 제2, 제3 등의 절차 사이에 제거될 수 있다.
제6 단계(f)에서, 유전체 층이 기판의 상부 층상으로 도포된다. 일부 실시예에서, 배리어/캐핑 층 및/또는 접착 층은 접착 특성을 개선하거나/또는 오염, 이동(전극이동)을 방지하기 위해 상기 유전체 층을 도포하기 전에 기판의 상부 층상으로 도포된다. 상기 배리어/캐핑 층 및/또는 접착 층은 상술한 재료들로 구성될 수 있고 상술한 방법으로 도포될 수 있다. 일부 실시예에서, 상기 배리어/캐핑 및/또는 접착 층은 후술될 에칭 정치 증에 대한 것과 같은 재료를 포함할 수 있다. 상기 유전체 층은 낮은 유전 상수로서 재료들의 하나 또는 몇 개의 층을 포함할 수 있다.
유전체 층은 스핀 코팅, 스프레이 코팅, 파우더 코팅, 딥 코팅, 롤러 코팅, 스퍼터링, PVD, CVD, 플라즈마-강화-화학적-기상 증착(PECVD), 전기증착, 다른 정강안 증착 프로세스 및/또는 이들의 조합에 의해 도포될 수 있다. 유전체 층은 캐비티들을 충전할 뿐만 아니라 ECPR 에칭 및 도금 구조들을 완전히 커버링하기 위해 도포될 수 있다. 그 층은 평탄화 프로세스의 사용을 피하거나 최소화하기 위해 가능한 한 일정하게 도포된다.
도포 후에, 프로세스는 유전체 층으로부터 상기 구조들의 적어도 일정 부분들의 상부를 노출시키기 위해 수행될 수 있다. 실시예에서 이는 상기 구조들의 상부와 동일한 레벨로 유전체 층을 평탄화하여 수행된다. 상기 평탕화는 연마 및/또는 에칭 방법들에 의해 수행될 수 있다. 연마 방법은 기계적 또는/및 화학적일 수 있다. 일부 실시예에서, 화학적-기계적-연마(CMP)가 사용될 수 있다. CMP는 유전체 재료와 또는 재료 상으로 직접적으로 밀접하게 콘택되도록 위치된 연마 패드에 도포되는 연마 슬러리로부터의 화학 성분과 함께 연마 패드를 회전 또는 변형함으로부터 기계적 힘을 사용하여 유전체 재료를 평탄화하는 것을 포함한다. 슬러리의 화학적 성질은 적절한 연마에 대해 상응한다. 그것은 캐리어 솔루션(carrier solution)에서 마이크로 또는 나노 크기의 실리카 또는 알루미늉 입자들로 구성된다. CMP 평탄화 동안, 화학적 반응이 유전체 표면에서 발생하고, 이는 표면이 슬러리에 부유된 입자들에 의해 기계적으로 마멸되기 쉽게 만든다. 마멸된 입자들은 그리고 나서 기판 표면의 부분으로부터 일소되고 플레쉬 슬러리가 첨가되고 사용된 슬러리가 시스템에서 제거될 때 시스템에서 플러싱(flushing)된다.
다른 평탄화 방법은 닥터 블레이드(doctor blade)를 사용하는 것이다.
부가적인 평탄화 방법은 콘택 평탄화(Contact Planarization: CP)으로서, 예를 들어 실리콘, 유리 및/또는 수정으로 구성되는 평판 디스크로서 층 상에 힘 또는 압력을 가하는 것을 포함하여 층 표면의 불평탄함을 줄인다. 일부 실시예에서, 평탄화 재료 층은 상기 평탄화 방법을 사용하기 전에 유전체 층 상에 도포된다. 평탄화 재료 층은 도포될 때, 아래의 층보다 더욱 평평한 표면이 된다. 상기 평탄화 재료 층은 스핀 코팅, 스프레이 코팅, 파우더 코팅, 딥 코팅, 롤러 코팅, 스퍼터링, PVD, CVD, PEVED, 전기증착 및/또는 그의 조합들과 같은 방법으로 도포될 수 있다. 일부 실시예에서, 유전체 재료 및 상기 평탄화 재료 층은 재료가 압력의 영향 아래에서 이동하고 평탄화되기 위해 다소 연성이거나 유동성있는 조건임을 의미하는 상기 평탄화 방법을 사용하기에 앞서서 경화되지 않는다. CP 방법을 사용할 때, 상기 평판 디스크는 광학적으로 투명할 수 있고, UV광 및/또는 열 복사는 상기 평탄화 재료 층 및/또는 유전체 층을 경화시키기 위해 통과하여 지나가고 도포될 수 있다. 다른 실시예에서, 유전체 및/또는 평판 재료 층은 압력의 인가 없이 상기 평판 디스크와 콘택하도록 한다. 그 후에, 유전체 및/또는 평판 재료 층은 평탄화가 수행되는 충분한 시간 동안 유전체 및/또는 평탄 재료로 평판 디스크에 의해 기계적 힘을 인가받는 것에 선행하여 가열될 수 있다(예를 들어 위의 유리 온도 Tg). 가열은 상승된 온도에서 디스크를 갖거나 디스크에 열을 가함에 의해 발생될 수 있 다. 압력을 풀어준 후에, 유전체 및/또는 평탄 재료 층은 냉각될 수 있으며(예를 들어 Tg 아래로), 평탄화된 표면으로부터 제거될 수 있다.
일부 실시예에서, 상기 에칭 방법(보통 에치백(etch-back) 방법으로 언급되는)을 사용한 평탄화는 이온-스퍼터링, 반응성-이온 에칭(RIE), 플라즈마-보조-에칭, 레이저-절제, 이온-밀링 및/또는 이들의 조합과 같은 건식 에칭 방법을 포함한다. 상기 에칭 방법은 평탄화된 전체 표면에 대하여 일정한 에칭율을 제공할 수 있다.
평탄화는 일부 실시예에서 다른 평탄화 방법들의 조합에 의해 수행될 수 있다. 일부의 경우에, 먼저 CMP 및/또는 CP를 사용하여 상부 표면을 평탄화하고 그리고 나서 상기 에칭 방법을 사용하여 더욱 평탄화하거나 또는 ECPR 에칭 또는 ECPR 도금된 구조들의 상부가 노출될 때까지 상기 평탄화 재료 층 및/또는 유전체 층을 더 제거하는 것이 적절할 수 있다. 에칭은 전체적이거나 또는 단지 유전체 재료에만 작용을 하루 수 있다. 예를 들어, 평탄화 속도는 ECPR 에칭 또는 ECPR 도금된 구조들상에서 보다 유전체 재료 상에서 현저하게 빠를 수 있다. 이것은 상기 평탄화 단계 동안 ECPR 에칭 또는 ECPR 도금된 구조로부터 연삭된 재료의 양을 최소화한다. 구조 재료 또는 금속은 에칭을 방지하기 위한 에치 정지층 또는 코팅을 포함할 수 있다. 에칭은 모든 구조 부분들이 노출될 때까지 계속될 수 있다. 에칭은 모든 구조 부분들이 약 20% 이하 정도, 예를 들어 약 10%, 1% 이하처럼 안전하게 노출되는 것을 보장하기 위하여 한층 계속될 수 있다.
일부 실시예에서, 종점 검출은 상기 에칭 또는 평탄화 방법이 완료될 때 결정되어 사용될 수 있다. 종점 검출 방법은 ECPR 에칭 또는 도금 구조들의 재료가 상기 평탄화 방법에 의해 연삭되거나/또는 에칭될 때 검출하는 센서의 사용을 포함할 수 있다. 검출은 ECPR 에칭 또는 ECPR 도금 구조들의 분자 또는 원자를 검출하는 에칭 플라즈마 간섭 또는 스펙트럼 분석을 근거할 수 있는데, 상기 에칭 또는 평탄화 방법에 의해 연삭/에칭된다. 다른 종점 검출 방법은 층의 높이의 레이저 측정과 같이 사용될 수 있다. 그러나 더구나 종점 검출 방법은 예를 들어 LCD 카메라와 같은 카메라를 사용함에 의해서처럼, 평탄화된 재료의 컬러를 분석하는 센서를 포함할 수 있다.
일부 실시예에서, 상기 구조들의 적어도 일부의 상부가 유전체 층으로부터 노출되고, 상기 유전체 층을 패터닝함에 의해 예를 들어 리소그래피(lithographic) 프로세스로 구조들의 적어도 일부를 커버한다. 상기 리소그래피 프로세스는 포토리소그래피, 레이저 리소그래피, E-빔 리소그래피, 나노임프린팅 또는 유전체 재료에 적합한 다른 리소그래피 프로세스일 수 있다.
다른 실시예에서, 에치 마스크에 의해서 한정되는 대로의 상기 구조의 상부의 적어도 일부는 이온 스퍼터링, 이온-스퍼터링, 반응성-이온 에칭(RIE), 플라즈마-보조-에칭, 레이저-절제, 이온-밀링과 같은 방법으로 건식 에칭함에 의해 노출된다. 드라이 에칭 프로세스에 대한 에치-마스크로서 사용된 패턴된 재료는 상기 리소그래픽 프로세스에 의해 패터닝될 수 있는 포토레지스트 및/또는 다른 폴리머 재료일 수 있다. 유전체 층을 건식 에칭하기 위한 에치-마스크는 , PFTE/실리콘 화합물, SiN, SiO2, SiC, 테트라에틸오쏘실리케이트(TEOS), SiON, SiOC, SiCN:H, 불소 도핑된 실리콘 유리(FSG), (비공성) 유기 도핑된 실리콘 유리(OSG), BLOkTM(Applied Materials)과 같은 저-k 유전체 배리어/에치 정지막, Pt, Ti, TiW, TiN, Al, Cr, Au, Ni, Cu, Ag, 다른 금속들, 다른 하드 재료들 및/또는 이의 조합인 재료들을 또한 포함한다. 에치-마스크 재료는 패터닝된 포토레지스트 및/또는 다른 레지스트를 사용하여 교대로 에칭될 수 있고, 상기 리소그래픽 프로세스로서 마스크와 같이 패터닝된다. 일부 실시예에서, 상기 에치-마스크는 에칭 단계 이후에 제거된다. 그러나, 다른 실시예에서, 에치-마스크가 절연 층을 포함할 때처럼, 예를 들어 다층 구조의 기계적 특성을 개선하기 위해서 에치-마스크를 제거하는 것이 필요하지 않다.
일부 실시예에서, 상기 유전체 층은 다중 구조 층에 대응하는 두께로 도포되고 적어도 하나의 구조 층을 도포하기 전에 몇 개의 층에서 패터닝될 수 있다. 선택적으로, 상기 유전체 층은 반복적으로 도포되고 패터닝될 수 있어, 그로 인해 적어도 하나의 구조 층을 도포하기 전에, 다중 구조 층들에 대응하는 두께로 패터닝된 유전체 층을 제작할 수 있다.
모든 실시예에서, 유전체 재료로부터 ECPR 에칭 또는 도포된 구조들의 적어도 일부를 노출하기 위한 방법은 상기 평탄화 방법 및 상기 패터닝 방법의 조합을 포함한다.
일부 실시예에서, 유전체 재료는 4.0 이하의 유전 상수를 갖는 재료들로 구 성될 수 있다. 이러한 재료들은 일반적으로 저-k 재료로서 언급된다. 저-k 재료는 탄소 도핑된 유전체, OSG, FSG, 유기 폴리머 및 그와 유사한 것을 포함한다. 다른 실시예에서, 극저-k 유전체 재료는 2.5 이하 범위의 k 값으로 사용될 수 있다. 모든 실시예에 대해, 유전체 재료는 산소 및/또는 질소와 같은 무기 화합물을 절연할 뿐만 아니라 폴리머와 같은 유기 화합물로서 구성될 수 있다. 사용되는 폴리머 재료는 예를 들어 폴리이미드, 실록산 변성 폴리이미드, BCB, SU-8, 폴리테트라플루오로에틸렌(PTFE), 실리콘, 엘라스토머 폴리머, (ZEP(수미토모))와 같은 E-빔 레지스트(E-beam resist), 포토레지스트, 박막 레지스트, 후막 레지스트, 폴리사이클릭 올레핀, 폴리노보렌, 폴리에텐, 폴리카보네이트, PMMA, BARC 재료, 리프트-오프-층(LOL) 재료, PDMS, 폴리우레탄, 에폭시 폴리머, 플루오로 엘라스토머, 아크릴레이트 폴리머, (천연) 고무, 실리콘, 래커, 니트릴 고무, EPDM, 네로프렌, PFTE, 파릴렌, 플루오로메틸렌, 시아네이트 에스테르, 무기-유기 하이브리드 폴리머, (불화 또는 수화) 비정질 탄소 및/또는 그의 조합일 수 있다. 사용된 무기 화합물은 예를 들어, 유기 도핑된 실리콘 유리(OSG), 불소 도핑된 실리콘 유리(FSG), PFTE/실리콘 화합물, 테트라에틸오쏘실리케이트(TEOS), SiN, SiO2, SiON, SiOC, SiCN:H, SiOCH 재료, SiCH 재료, 실리케이트, 실리카계 재료, 실세스퀴옥산(SSQ)계 재료, (비공인) 메틸-실세스퀴옥산(MSQ), 수소-실세스퀴옥산(HSQ), TiO2, Al2O3, TiN 및 이의 조합일 수 있다.
상기 유전체 재료는 또한 출판되어 리스트화된 다른 사용가능한 저-k 유전체 를 포함한다.(K.Maex, M. R. Baklanov, D. Shamiryan, F.Iacopi, S. H. Brongersma, Z. S. Yanovitskaya, J. Appl. Phys. 93, 8793(2003))
일부 실시예에서, 에치 정지 층은 유전체 층을 도포하기 전에 기판 상의 상부 층 상에 증착된다. 에치 정지 재료는 유전체 재료보다는 상기 건식 에칭에 의해 훨씬 영향을 덜 받는 재료로 구성될 수 있고, 이는 선택적으로 유전체 층에서의 캐비티를 기판 아래의 층의 상부에 아래에 놓인 에칭 정지 층 아래로 에칭시키고 또는 기판의 상부 미세하게 아래로 유전체 층을 아래로 가도록 하는 에칭을 하기 위해 사용될 수 있다. 예를 들어, 에치 정지 재료는 SiC, SiN, Pt 및/또는 TiW 막으로 구성될 수 있다. BLOKTM과 같은 저-k 유전체 배리어/에치 정지 막이 사용될 수 있다. 상기 배리어/캐핑, 접착 및/또는 에치-마스크 층에 사용되는 재료는 에치 정지 층에 대해 또한 사용될 수 있다. 이러한 실리콘 카바이드 막은 트리메틸실레인(trimethylsilane, (CH3)3SiH )을 사용하여 증착되고 SiH4, 및 CH4에 의해 발생되는 종래의 SiC 막(k > 7) 및 플라즈마 실리콘 질화물(k > 7)보다 낮은 유전체 상수(k < 5)를 갖는다. 일부 실시형태에서, 상기 에치 정지 층은 배리어/캐핑 층 및/또는 접착 층으로서 또한 기능을 하며, 접착 층은 또한 저 유전체 층 및 고 유전체 층 사이의 접착력을 개선시킬 수 있다.
일부의 양상에서, 예를 들어 유전체 재료가 다공성 극저-k 유전체 재료일 때, 미세공 봉합 작용은 유전체 상에서 임의의 재료 층을 도포하기 전에 수행될 수 있다. 다른 실시예에서, 상기 유전체 재료는 희생 폴리머 재료로서, 희생 폴리머가 예를 들어 열 또는 복사로 재료를 처리할 때 가스의 기체 형상으로 분해될 수 있다. 이 경우에, 상기 유전체 재료는, 다중 구조 층이 형성되고 유전체 층에 의해 점유되었던 에어리어에서 틈이나 공기의 갭이 생성된 후에, 상기 재료를 분해하고 부산물이 확산되어 사라지는 것을 가능하게 하여 제거될 수 있다. 상기 사용된 희생 폴리머는 Unity Sacrificial PolymerTM(Promerus)과 같은, 부틸노보넨(butylnorbornene) 및 트리에톡시실릴(triethoxysilyl) 노보넨의 코폴리머(copolymer)일 수 있다. 더구나, 다중 구조 층으로부터 제거되지 않은 기계적으로 안정되고 절연인 배리어/캐핑 및/또는 에치-마스크 층을 사용하여, 상기 다중 구조 층이 붕괴되는 것이 방지된다.
일부 실시예에서, 도전성 및/또는 유전체 재료들의 다중 층을 형성하는 것은 ECPR 에칭 및/또는 도금으로 적어도 하나의 층을 생성하는 것과 전기증착, 무전해 증착, 습식 에칭, 건식 에칭 또는 도전성 재료의 패터닝된 층을 생성하는 다른 방법에 선행하는 리소그래피와 같은 공지된 마스킹 및 증착 기술로 적어도 다른 층을 생성하는 것을 포함한다.
이하에서, 다층 기판을 제조하기 위한 몇 개의 방법 단계들이 도면 상에 공개될 것이고, 이는 몇 개의 방법 단계들의 실시예를 도시한다.
도 1(a) 내지 도 1(h)는 ECPR 에칭 구조의 다중 층 및 평탄화된 유전체 재료의 다중 층을 포함하는 기판을 제조하는 단계를 도시한다.
도 1(a)은 시드 층(1)이 상기 단계 "(a)"에서의 방법으로 도포된 기판(2)을 도시한다.
도 1(b)는 마스터 전극(4)이 상기 단계 "(b)"에서의 방법으로 전해질(3)이존재하는 기판(2) 상에 시드 층(1)과 콘택되도록 배열되고 위치되는 방법을 도시한다.
도 1(c)는 상기 단계(c)에서의 방법으로 ECPR 에칭을 진행하는 방법을 설명한다. ECPR 에칭 구조(8)는 마스터 전극(4)의 절연 패턴 층(5)의 복사로서(네거티브 이미지(negative image)), 기판(2)의 시드 층에서 형성된다. 에칭 재료(7)는 마스터 전극의 캐비티에서 도전성 전극 층(6) 상에 증착된다. ECPR 에칭 프로세스는 에칭이 시드 층(1)의 전체 두께를 제거하였을 때 정지된다. 에칭은 한 실시예에서 시드 층의 전체 두께는 에칭하기 전에 또는 우선하여 정지될 수 있다.
도 1(d)는 상기 단계 "(d)"에서의 방법으로 기판(2)으로부터 마스터 전극(4)을 분리한 후에 ECPR 에칭된 구조(8)를 갖는 기판을 설명한다. 가능한 잔류물 또는 입자 또는 시드 층의 부분들은 에칭된 그루브에서 제거된다. 더구나, 마스터 전극의 캐비티 내부에 증착된 재료(7)는 상기 단계 "(e)"에서의 방법에 따르는 것과 같이, 제거된다.
도 1(e)는 유전체 재료(9)가 상기 단계 "(f)"에서의 방법으로 도포되고 ECPR 에칭 구조(8)가 커버되는 방법을 설명한다.
도 1(f)는 단계 유전체 재료(8)가 "(f)"의 방법으로 평탄화되고 ECPR 에칭 구조(8)의 상부를 노출시키는 방법을 설명한다.
도 1(g)는 제2 시드 층이 상기 단계 "(a)"에서의 방법으로 도포되는 방법, ECPR 에칭 구조(8)가 "(b)" 내지 "(e)"에서의 방법으로 시드 층에서 에칭 그루브들에 의해 형성되는 방법, 그리고 유전체 재료(9)의 제2 층이 상기 단계 "(f)"에서의 방법으로 도포되고 평탄화되어 ECPR 에칭 구조를 노출시키는 방법을 설명한다.
도 1(h)는 ECPR 에칭 구조(8) 의 다중 층들 및 평탄화된 유전체 재료(9)가 상기 단계 "(a)" 내지 "(f)" 로 반복함에 의해 기판(2) 상에 형성되는 방법을 설명한다.
연마가 도 1(f) 및 도 1(h)의 평탄화 단계에서 사용되면, 연마는 연성 유전체 재료(9) 뿐만 아니라 금속과 같은 경성 구조 재료(8) 양측에서 수행된다. 이는 상술한 디싱 및 부식을 발생시킬 수 있다. 디싱 및 부식 문제는 평탄화되는 구조 재료의 양과 직접적으로 관련된다. 구조 층의 두께를 주의하여 제어함에 의해, 사전증착된 애노드 재료를 가지고 마스터 전극을 사용하여, 디싱, 부식 및 전반적인 평탄화의 문제점들이 현저히 제거되거나 또는 심지어는 사라진다.
도2(a) 내지 2(p)는 ECPR 도금 구조의 다중 층들 및 평탄화된 유전체 재료의 다중 층들을 포함하는 기판을 제작하는 단계를 설명한다.
도2(a)는 시드 층(1)이 상기 단계 "(a)"에서 기술된 방법으로 도포되는 기판(2)을 설명한다.
도2(b)는 마스터 전극(4)이 상기 단계 "(b)"에서의 방법으로 전해질(3)이 존재하는 곳에서 정렬되고 기판(2) 상으로 시드 층(1)과 콘택하도록 위치하는 방법을 설명한다.
도2(c)는 상기 단계 "(c)"에서의 방법을 갖는 ECPR 도금을 설명한다. 애노 드 재료(10)는, 마스터 전극(4)의 절연 패턴 층(5)에서 형성되는 캐비티들에서 도전성 전극 층(6) 상으로 먼저 사전증착되어, 전해질(3)에서 용해되어 마스터 전극의 캐비티들의 복사(포지티브 이미지(positive image))인 패턴을 생성한 기판(2) 상에서 시드 층(1) 상으로 ECPR 도금 구조(11)가 형성되는 것에 따라서 동시에 이동된다.
도2(d)는 상기 단계 "(d)"에서의 방법으로 기판(2)으로부터 마스터 전극(4)를 분리한 후에 그리고 상기 단계 "(e)"에서 기술된 방법으로 ECPR 도금 구조들 사이의 캐비티들에서 시드 층을 제거한 후에 ECPR 도금 구조(11)를 갖는 기판(2)을 설명한다. 전부 또는 실질적으로 전부인 애노드 재료는 마스터의 캐비트들에서 사전증착되어, ECPR 도금 구조들을 형성하는 기판으로 이동된다. 마스터에 남은 사전증착된 재료의 잔류물은 상기 단계 "(e)"에서 기술된 방법에 따라 제거될 수 있다.
도2(e)는 상기 단계 "(d)"의 방법으로 기판(2)으로부터 마스터(4)를 분리한 후에 그리고 상기 단계 "(e)"에 기술된 방법으로 ECPR 도금 구조들 사이의 캐비티들에서 시드 층을 제거한 후에 ECPR 도금 구조(11)로 기판을 도시한 도2(d)의 대안을 설명한다. 단지 애노드 재료(10)의 일부만이, 마스터의 캐비티에서 사전증착되어, ECPR 도금 구조를 형성한 기판으로 이동된다. 남은 사전증착된 애노드 재료는 하나 또는 몇개의 이후 ECPR 도금 단계에서 사용될 수 있거나 또는 상기 단계 "(e)"에서 기술된 방법을 사용하여 캐비티로부터 제거될 수 있다. 일부의 실시예에서, 남은 애노드 재료는 이후 ECPR 도금 단계에서 사용하기 위하여 새로운 애노드 재료를 사전증착하기 전에 제거되어야 할 필요가 없다.
도2(f)는 유전체 재료(9)가 상기 단계 "(f)"에서의 방법으로 도포되고 기판(2) 상에서 ECPR 도금 구조(11)을 커버하는 방법을 설명한다.
도2(g)는 유전체 재료(9)가 상기 단계 "(f)"에서의 방법으로 평탄화되고, 기판(2) 상에서 ECPR 구조(11)의 상부를 커버하는 방법을 설명한다. 연마 방법이 사용되면, 연마는 금속과 같은 견성 구조 층과 유전체 층의 연성 재료 층과 같이 다른 경성을 갖는 구조 상에서 수행될 것이다. 이는 연성 재료의 디싱 및 부식을 발생시킬 수 있다. 디싱 및 부식 문제는 평탄화되는 구조 재료의 양과 직접적으로 관련된다. 구조 층의 두께를 주의하여 제어함에 의해, 사전증착된 애노드 재료를 가지고 마스터 전극을 사용하여, 디싱, 부식 및 전반적인 평탄화의 문제점들이 현저히 제거되거나 또는 심지어는 사라진다.
도2(h)는 제2 시드 층(1)이 상기 단계 "(a)"의 방법으로 도포되는 방법과 ECPR 도금 구조의 제2 층이 단계 "(b)" 내지 "(e)"의 방법으로 시드 층(1) 상으로 마스터 전극의 캐비티의 복제인 패턴을 도금하여 형성되는 방법을 설명한다.
도2(i)는 ECPR 도금 구조들 사이의 캐비티에서의 시드 층이 상기 단계 "(e)"에서 기술된 방법으로 제거되는 방법을 설명한다.
도2(j)는 유전체 재료(9)가 상기 단계 "(f)" 에서의 방법으로 도포되고 기판(2)에서의 ECPR 도금 구조(11)을 커버하는 방법을 설명한다.
도2(k)는 유전체 재료(9)가 상기 단계 "(f)" 에서의 방법으로 도포되고 기판(2)에서의 ECPR 도금 구조(11)의 상부를 커버하는 방법을 설명한다.
도2(l)는 제3 시드 층(1)이 상기 단계 "(a)"에서의 방법으로 도포되는 방법 과 ECPR 도금 구조(11)가 단계 "(b)" 내지 "(e)"의 방법으로 시드 층(1) 상으로 마스터 전극의 캐비티의 복제인 패턴을 도금하여 형성되는 방법을 설명한다.
도2(m)은 ECPR 도금 구조(11)의 제4 층이 사전에 도포된 시드 층(1)의 제거 없이 사전에 도포된 패턴의 적어도 일부 상에서 형성되는 방법을 도시한다. 마스터 전극(4)은 당기 단계 절연층(5)의 캐비드딜인 전해질(3)을 둘러싸고 도금되어야 하는 에어리어에만 위치하는 방식으로 "(b)"에서의 방법으로 정렬되어 아래에 놓인 패턴과 콘택된다. 도금 전압이 인가될 때, 사전증착된 애노드 재료(10)는 마스터의 캐비티들에서 도전성 전극 층(6)으로부터 용해되고 ECPR 도금 구조(11)는 상기 단계 "(c)"에서 기술된 방법에 의해 형성된다. 이 단계는 적어도 제4 구조 층의 일부가 이전 층의 구조 층의 완전한 내부에 있다면 단지 수행될 수 있고, 방법 단계의 절약을 발생시킨다.
도2(n)는 ECPR 도금 구조의 제3 층을 형성하기 전에 도금되어 있는 시드 층(1)을 제거하지 않고 ECPR 도금구조(11)의 제4 층이 제2 ECPR 도금 패턴의 적어도 일부 상에서 직접적으로 증착되는 기판(2)을 설명한다.
도2(o)는 시드 층이 상기 단계 "(e)"에서의 방법으로 제거되는 방법과 유전체 재료(9)의 더한 층이 도포되고 기판(2)에서 ECPR 도금 구조(11)를 커버하는 방법을 설명한다.
도2(p)는 유전체 재료(9)가 단계 "(f)" 에서의 방법을 사용하여 평탄화되고 ECPR 도금 구조(11)의 상부를 노출시키는 방법을 설명한다.
연마 방법이 사용되면, 연마는 금속의 경성 구조 층 및 유전체 재료의 연성 재료 층과 같은 다른 경도를 갖는 두 층에서 수행된다. 이는 구조 층에서 연성 재료의 디싱 및 부식과 크랙(crack)을 발생시킬 수 있다. 디싱 및 부식 문제는 평탄화되는 구조 재료의 양과 직접적으로 관련된다. 구조 층의 두께를 주의하여 제어함에 의해, 사전증착된 애노드 재료를 가지고 마스터 전극을 사용하여, 디싱, 부식 및 전반적인 평탄화의 문제점들이 현저히 제거되거나 또는 심지어는 사라진다.
도3(a) 내지 3(k)는 ECPR 에칭 구조의 다중 층 및 리소그패피 패턴 유전체 재료의 다중 층을 포함하는 기판을 제각하는 단계를 설명한다. 이 실시예에서, 몇 개의 절차 단계는 유전체 재료가 2층에 대응하는 두께로 동시에 형성되기 때문에 절약된다. 추가적으로, 2 층에 해당하는 두께의 시드 층을 도포함에 의해 2개의 구조 층은 단일 프로세서에서 형성되어 그러므로 시간을 더 절약하게 된다.
도3(a)는 시드 층(1)이 상기 단계 "(a)"에서의 방법으로 배열되는 기판(2)을 설명한다.
도3(b)는 상기 단계 "(b)"에서의 방법을 사용하여 기판(2) 상에서 정렬하여 시드 층(1)과 콘택하도록 위치하는 마스터 전극(4) 및 전해질(3)이 마스터의 절연 층(5)의 캐비티들에 둘러싸이는 곳을 설명한다.
도3(c)는 상기 단계 "(c)"에서 기술된 방법을 사용하여 기판(2) 상의 시드 층(1)에서 ECPR 에칭 구조가 형성되는 방법을 설명한다. 에칭 재료(7)는 전해질(3)에서 이동하고 마스터 전극(4)에서 절연 층(5)의 캐비티들에서 도전성 전극 층(6) 상으로 증착된다.
도3(d)는 상기 단계 "(d)"에서의 방법으로 기판으로부터 마스터 전극(4)를 분리한 후에 그리고 에칭된 그루브에서 시드 층의 잔류물 및 입자들을 가능한 제거한 후에 ECPR 에칭 구조(8)을 갖는 기판(2)을 설명한다. 또한 마스터 전극의 캐비티들 내부에 증착된 재료는 상기 단계 "(e)"에서의 방법에 제거된다.
도3(e)는 유전체 재료(9)가 상기 단계 "(f)"에서의 방법으로 기판(2)으로 도포되고 ECPR 도금 구조(8)을 커버하는 방법을 설명한다. 그 재료는 2층에 해당하는 두께로 도포된다. 유전체 층을 도포하는데 상술된 스핀 코팅 또는 스프레이 코팅과 같은 몇 개의 방법은 형성된 리세스 없이 실질적으로 평판 표면을 제공할 수 있다. 선택적으로, 평탄화 재료 층은 단계 "(f)"에서 기술된 바와 같이 도포될 수 있다. 그러나, 작은 골들이 구조 층(8)에서 캐피티의 대향하여 아래에 형성될 수 있다. 이러한 작은 골들은 이 프로세스에서 어떠한 문제도 의미하지 않는다. 필요하면, 유전체 재료 층은 예를 들어 콘택 평탄화로서 평탄화될 수 있다. 선택적으로, 단일 재료, 즉, 유전체 층의 재료가 영향을 받기 때문에, 연마 방법이 사용될 수 있다. 일부 경우에, 콘택 평탄화 및/또는 연마 방법은 상기 에치-백 방법으로 조합되므로 목표 평탄화를 달성할 수 있다.
도3(f)는 유전체 재료(9)가 상기 단계 "(f)"에서의 리소그래피 방법에 의해 패너닝되고, 기판(2) 상에서 적어도 일부의 선형성된 ECPR 에칭 구조(8)의 상부를 노총하는 방법을 설명한다.
도3(g)는 상기 단계 "(a)"에서의 방법을 사용하여 기판(2)로 미리 도포된 리소그래피 태턴 유전체 재료(9) 상으로 도포된 제2 시드 층(1)을 설명한다. 제2 시드 층은 2개의 층에 대해 충분한 두께로 도포된다. 일부 예에서, 아래 유전체 재료 의 캐비티들은 도면에 도시된 바와 같이, 패턴에 해당하는 도포된 시드 층 상에 그로브들을 형성하게끔 한다. 이러한 그로브들은 본 프로세스에 대한 어떠한 문제도 야기하지 않는다. 상술한 바와 같이, 상술한 것과 같은 첨가제를 사용을 포함하는 전기도금 방법 및/또는 펄스 도금은 아래에 놓인 층에 어떠한 리세스들과는 상관없이 일정한 상부 표면으로 상대적으로 두꺼운 시드 층에 도포하는데 사용될 수 있다. 응용 방법을 사용하여, 시드 층의 두께가 리세스의 깊이보다 현저히 크다면 일정한 상부 표면은 기판에서 어떠한 리세스에 대해 독자적으로 달성될 수 있다.
도3(h)는 시드 층의 그로브들이 희망하면 상기 단계 "(f)"에서 기술된 유전체 재료와 같은 평탄화 방법으로 제거되는 방법을 설명한다. 평탄화는 단일 재료에서 작용하기 때문에, 임의의 연마 방법이 사용될 수 있다. 상술한 바와 같이, 이러한 평탄화는 일부 경우에서 생략될 수 있다.
도3(i)는 마스터 전극(4)이 상기 단계 "(b)"에서의 방법을 사용하여 정렬되고 제1 시드 층(1)과 콘택되는 방법을 설명한다. 전해질(3)은 절연 패턴 층(5)의 캐비티들로 둘러싸인다. 이 도면은 상기 단계 "(c)"에서의 방법에 따른 ECPR 에칭에 의해 구조가 형성되는 방법을 또한 도시하는데, 그에 의해 에칭된 재료(7)는 마스터 전극의 캐비티에서 도전성 전극 층(6) 상에 증착된다.
도3(j)는 ECPR 에칭 구조(8)가 상기 단계 "(d)"에서의 방법을 사용하여 기판(2)으로부터 마스터 전극(4)를 분리한 후에 그리고 상기 단계 "(e)"에서의 방법을 사용하여 ECPR 에칭 구조의 캐비티들에서 시드 층의 잔류물을 가능한 제거한 후에 형성되는 방법을 도시한다.
도3(k)는 2개의 층의 두께로 도포되고 상기 단계 "(f)" 에서의 방법을 사용하여 ECPR 구조들의 제2 층 사에 리소그래피로서 패터닝되는 제2 유전체 재료(9)를 설명한다.
도3(l)는 제3 시드 층(1)이 단계 "(a)"에서의 방법으로 2개의 층의 두께로 도포되는 방법, ECPR 에칭 구조(8)가 상기 단계 "(b)" 내지 "(e)"에서의 방법을 반복하여 형성되는 방법 그리고 유전체 재료(9)가 도포되고 상기 단계 "(f)"에서의 방법을 사용하여 리소그래피로서 패터닝되는 방법을 설명한다. 이 프로세스는 전체 구조가 건설될 때까지 반복된다.
도4(a) 내지 4(m)은 ECPR 도금 구조의 다중 층 및 리소그래피 패터닝된 유전체 재료를 포함하는 기판을 제작하는 단계를 설명한다.
도4(a)는 상기 단계 "(a)"에서 기술된 방법으로 상대적으로 박막인 시드 층(1)이 도포되는 기판(2)을 설명한다.
도4(b)는 마스터 전극(4)이 전해질(3)이 존재하는 곳에서 정렬되고 상기 단계 "(b)"에서의 방법으로 기판(2) 상에서 시드 층(1)과 콘택하도록 위치하는 방법을 설명한다.
도4(c)는 ECPR 도금이 상기 단계 "(c)"에서의 방법으로 프로세스되는 방법을 설명한다. 애노드 재료(10)는, 마스터 전극(4)의 절연 패턴 층(5)에 의해 발휘되는 캐비티들에서 도전성 전극 층(6) 상으로 먼저 사전증착되어, 전해질(3)에서 용해되어 마스터 전극의 캐비티들의 복사(포지티브 이미지)인 패턴을 생성한 기판(2) 상에서 시드 층(1) 상으로 ECPR 도금 구조(11)가 형성되는 것에 따라서 동시에 이동 된다.
도4(d)는 상기 단계 "(d)"에서의 방법으로 기판(2)으로부터 마스터 전극(4)를 분리한 후에 ECPR 도금 구조(11)를 갖는 기판(2)을 설명한다. 도금 구조들 사이의 캐비티들에서의 시드 층은 상기 단계 "(e)"에서 기술된 방법으로 제거된다. 전부 또는 실질적으로 전부인 애노드 재료는 마스터의 캐비트들에서 사전증착되어, ECPR 도금 구조들을 형성하는 기판으로 이동된다. 마스터에 남은 사전증착된 재료의 잔류물은 상기 단계 "(e)"에서 기술된 방법에 따라 제거될 수 있다.
도4(e)는 상기 단계 "(d)"에서의 방법으로 기판(2)으로부터 마스터 전극(4)를 분리한 후에 그리고 상기 단계 "(e)"에서 기술된 방법으로 ECPR 도금 구조들 사이의 캐비티들에서 시드 층을 제거한 후에 ECPR 도금 구조(11)를 갖는 기판을 도시한 도4(d)의 대안을 설명한다. 애노드 재료(10)의 일부만이 마스터의 캐비티들에서 사전증착되어, ECPR 도금 구조들을 형성하는 기판으로 이동된다. 마스터에 남은 사전증착된 애노드 재료의 잔류물은 하나 또는 몇 개의 하부 단계의 ECPR 도금 단계용으로 사욜될 수 있거나 또는 상기 단계 "(e)"에서 기술된 방법을 사용하여 제거될 수 있다. 일부 실시예에서, 남아있는 애노드 재료는 하부 단계의 ECPT 도금 단계에서 사용하기 위해 새로운 애노드 재료를 증착하기 위해 제거되어야 할 필요가 없다.
도4(f)는 유전체 재료(9)가 상기 단계 "(f)"에서의 방법으로 도포되고 기판(2) 상에서 ECPR 도금 구조(11)을 커버하는 방법 및 2개의 층에 해당하는 높이를 갖는 것을 설명한다. 유전체 재료 층은 필요시 평탄화된다.
도4(g)는 유전체 재료(9)가 상기 리소그래피 및/또는 상기 단계 "(f)"에서의 에칭 방법에 의해 패터닝되고, 기판(2) 상에 전에 형성된 ECPR 도금 구조(11)의 적어도 일부의 상부를 노출하는 방법을 설명한다.
도4(h)는 상기 단계 "(a)"의 방법으로 유전체 재료(9) 상에 도포되는 상대적 박막 시드 층(1)을 설명한다.
도4(i)는 상기 단계 "(b)"에서의 방법을 사용하여 시드 층(1)과 정렬되고 콘택되도록 위치하는 마스터 전극(4)를 설명한다. 상기 단계 "(c)"에서의 방법을 사용함에 의해, ECPR 도금 구조(11)의 제2 층은 전해질(3)에서 이동되고 시드 층 상에 증착된 사전증착된 애노드 재료(10)을 용해하여 패터닝된 유전체 재료(9)의 캐비티에서 뿐만 아니라 절연 패턴 층(5)의 캐비티 내부에서도 형성된다. 동시에, 제3 층은 증착에 의해 형성된다. 제3 층은 도시된 것과 같이, 제2 층에서 마주하여 작은 리세스들을 가지고 캐비티들을 포함할 수 있다. 리세스들은 펄스 리버스 도금과 같은 펄스 도금을 사용하거나/또는 상술한 것과 같은 전해질에 첨가제를 포함시켜서 또한 최소화할 수 있다. 필요하다면, 리세스는 단지 경성 재료, 즉, 금속과 같은 증착된 재료와 만날 수 있기 때문에 연삭 작동일 수 있는 평탄화 작동에 의해 제거될 수 있다.
도4(j)는 상기 단계 "(d)" 를 사용하여 마스터 전극을 분리한 후에 마무리되는 ECPR 도금 구조(8)의 제3 층을 설명한다. 시드 층은 상기 단계 "(e)"에서의 방법을 사용하여 ECPR 도금 구조들 사이의 에어리어에서 제거된다. ECPR 도금 구조의 제2 층은 리소그래피 패턴된 유전체 재료(9)의 캐비티들을 충만시키고 아래에 놓인 구조의 제1 층과 연결되고 제3 구조 층을 동시에 형성한다.
도4(k)는 2개의 층의 두께로 도포되고 상기 단계 "(f)" 에서의 방법을 사용하여 ECPR 에칭 구조(8)의 제2 층 상에 리소그래피 및/또는 에칭으로 패터닝되는 유전체 재료(9)의 제2 층을 설명한다.
도4(l)는 단계 "(a)" 내지 "(e)"에서의 방법들이 반복됨에 의해 ECPR 도금 구조(11)의 제4 및 제5 층이 형성되는 방법을 설명한다. ECPR 도금 구조의 적어도 일부는 리소그래피 패턴된 유전체 재료(9)의 캐비티들을 통해 아래에 놓인 구조의 적어도 일부와 연결된다.
도4(m)은 2개의 층의 두께를 가진 유전체 재료(9)의 더한 층이 상기 단계 "(f)"에서의 방법을 사용하여 ECPR 도금 구조(11)의 제3 층에 도포되고 패터닝되는 방법을 설명한다.
프로세스는 희망 수의 층들이 건설될 때까지 반복된다.
도5(a) 내지 5(l)은 배리어/캐핑 층 및 리소그래피 패턴된 유전체 재료의 다중 층을 포함하는 ECPR 도금 구조들의 다중 층들을 포함하는 기판을 제작하는 단계를 설명한다.
ECPR 도금은 반도체 장치에서 금속 사호 연결을 생성하기 위해 tkk용될 수 있다. 기판(2)은 금속전 유전체(12)로서 패터닝되고, 기판에 형성된 반도체 또는 트렌지스터가 커버하는 것이 가능하게 배열된다. 캐비티 또는 패턴은 예를 들어 텅스텐과 같은 적당한 재료의 연결 플러그(13)을 생성하기 위하여 충만된다. 제1 배리어/캐핑 층(14)은 연결 플러그(13) 및 금속전 유전체 층(12) 상으로 도포된다. 배리어/캐핑 층은 같은 금속일 수 있고 상기 단계 "(f)"에서 배리어/캐핑 층에 대해 기술된 바와 같이 동일한 방법으로 도포될 수 있다. 배리어/캐핑 층의 상부에, 유전체 재료(9)의 제1 층이 상기 단계 "(f)"에서의 방법으로 도포된다. 유전체 재료는 또한 상기 단계 "(f)"에 기술된 바와 같이 적당한 저-k 또는 극저-k 재료를 포함한다. 언급된 단계들의 수행 결과가 도 5(a)에 도시된다.
도5(b)는 유전체 재료(9)의 상부에 도포되고 패터닝된 에치-마스크(15)를 설명한다. 일부 실시예에서, 상기 에치-마스크는 에칭 단계 이후에 제거된다. 그러나, 다른 실시예에서, 에치-마스크가 절연 재료를 포함하는 때와 같이, 예를 들어 다중층 구조의 기계적 특성을 개선하기 위해 에치-마스크를 제거하는 것이 필요하지 않다.
도5(c)는 유전체 재료(9) 및 배리어/캐핑 층(14)은 상기 단계 "(f)"에서의 리소그래피 및/또는 에칭 방법을 사용하여 패터닝되어 그로 인해 연결 플러그(13)의 상부를 노출시켜 캐비티를 연결 플러그(13)의 아래로 형성하는 방법을 설명한다.
도5(d)는 배리어/캐핑 층(14) 및 시드 층(1)이 상기 단계 "(a)"에서의 방법을 사용하여 패터닝된 유전체 재료(9)의 캐비티 상으로 그리고 안으로 도포되는 방법을 설명한다. 배리어/캐핑 층은 예를 들어 Ru층일 때 시드 층으로서 또한 기능한다.
도5(e)는 마스터 전극(4)이 패터닝된 유전체 재료(9)로 정렬되고 시드 층(1)과 콘택하도록 위치되며 단계 "(b)"에서의 방법을 사용하여 절연 패턴 층(5)의 캐 비티에서 전해질(3)을 둘러싸는 방법을 설명한다. 전압을 인가할 때 애노드 재료(10)는 도전성 전극 층(6)에서 용해되고 ECPR 도전 구조는 상기 단계 "(c)"에서의 방법에서 기술된 바와 같이, 전해질(3)로 채워지는 캐비티들에서 시드 층(1) 상에서 증착된다.
도5(f)는 ECPR 도전 구조(11)가 제1 은 유전체 재료(9)의 캐비티를 충전하고 제2 는 일부의 유전체 재료(9)의 상부에서 선을 형성하는 한 단계에서 형성되는 방법을 설명한다. 선택적으로, 비아는 우선 상기 단계 "(b)" 내지 "(d)" 에서의 방법을 사용하여 ECPR 도금에 의해 충전될 수 있고 그리고 나서 ECPR 도금 구조(11)는 상기 단계 "(b)" 내지 "(d)"에서의 방법을 반복함에 의해 비아 층에서의 상부에 증착되고, 다른 패턴을 갖는 제2 마스터 전극을 사용함에 의해 사이의 시드 층을 제거하지 않는 것이 가능하다.
도5(g)는 시드 층 및 배리어/캐핑 층이 상기 단계 "(e)"에서의 방법을 사용하여 ECPR 도금 구조들(11) 사이의 에어리어에서 선택적으로 제거된다. 이방성 에칭 방법은 측벽의 에칭 및/또는 ECPR 도금 구조(11)의 아랫부분의 절단을 피하거나 제거하기 위해 사용될 수 있다. 시드 층 및/또는 캐핑 층은 ECPR 도금 구조(11)의 재료와 관련하여 선택적으로 에칭될 수 있는 재료일 수 있다. 대안적으로, 상기 시드 층 및/또는 배리어/캐핑 층은 상술한 양극처리 방법과 같은 방법으로 처리되어, 상기 재료를 절연 재료로 전환시킬 수 있다. 이 경우에, 상기 층을 제거하는 것이 필요하지 않을 수 있다.
도5(h)는 배리어/캐핑 코팅(16)이 ECPR 도금 구조에서 선택적으로 도포되는 방법을 설명한다. 더구나, 유전체 재료(9)의 제2 층은 상기 단계 "(f)" 에서의 방법을 사용하여 2개의 층의 두께로 도포되고 리소그래피로 패터닝된다. 이러한 배리어/캐핑 코팅의 증착은 상기 단계 "(f)"에서의 방법에서 기술된 것과 같은 ECPR 도금 도전성 구조 상에서만 재료를 선택적으로 도포하는 방법으로 수행될 수 있고 비도전성 유전체 재료(9)상에서는 재료를 증착하지 못 한다. 증착 프로세스는 예를 들어 하술한 무전해 증착일 수 있고 재료는 예를 들어 CoWP, CoWB 또는 CoWBP일 수 있다. 일부 실시예에서, 하부 순서의 구조 층에 보다 양질의 콘택을 달성하기 위해 배리어/캐핑 코팅은 상기 에칭 방법을 사용하여 도포된 유전체 층(9)의 캐비티들의 하부에서 제거된다.
도5(i)는 배리어/캐핑 층(14) 및 시드 층(1)이 상기 단계 "(a)"에서의 방법을 사용하여, 패터닝된 유전체 재료(9)의 캐비티들의 상부 및 내부로 도포되는 방법을 설명함다.
도5(j)는 유전체 재료(9)의 캐비티가 충전되는 방법과 ECPR 도금 구조(11)의 다른 와이어(wire) 층이 상기 단계 "(b)" 내지 "(d)"에서의 방법을 반복하여 유전체 재료의 상부에 동시에 형성하는 방법을 설명한다. 시드 층 및 배리어/캐핑 층은 상기 단계 "(e)"에서의 방법을 사용하여 ECPR 도금 기판(11)들 사에의 에어리어에서 선택적으로 제거된다. 배리어/캐핑 코팅(16)은 ECPR 도금 구조 상으로 선택적으로 도포되고 유전체는 상기 단계 "(f)"에서의 방법을 사용하여, 유전체 재료가 도포되고 패터닝된다.
도5(k)는 상기 단계 "(a)" 에서의 방법을 사용하여 배리어/캐핑 층(14) 및 시드 층(1)을 도포하고; 패터닝된 유전체 재료(9)의 캐비티들을 충전시키는 ECPR 도금 구조를 형성하고 상기 단계 "(b)" 내지 "(d)"에서의 방법을 반복하여 유전체 재료의 상부에 ECPR 도금 층(11)의 와이어 층을 형성하고; 상기 단계 "(e)"에서의 방법을 사용하여 ECPR 도금 구조들 사이의 에어리어으로부터 배리어/캐핑 층 및 시드 층을 제거한 후의 결과를 설명한다.
도5(l)는 배리어/캐핑 코팅(16)의 다른 층이 ECPR 도금 구조(11) 상으로 도포되는 방법과 유전체 재료(9)가 도포되고 패터닝되거나/또는 평탄화되어 상기 단계 "(f)"에서의 방법을 사용하여 도금 구조의 상부를 노출시키는 방법을 설명한다.
최종적으로, 패시베이션(passivation) 층(17)이 ECPR 도금 구조 및 유전체 재료(9)의 상부에 도포된다. 패시베이션 층은 하나 또는 몇 개의 배리어/캐핑 층들 및/또는 유전체 재료 층일 수 있다.
도6(a) 내지 6(n)은 배리어/캐핑 층 및 평탄화된 유전체 재료를 포함하는 ECPR 도금 구조의 다중 층들을 포함하는 기판을 제조하는 단계를 설명한다.
도6(a)는 배리어/캐핑 층(14) 및 시드 층(1)이 상기 단계 "(a)"에서의 방법을 사용하여 도포되어 있는 패터닝된 금속전 유전체 층(12) 및 연결 플러그(13)를 갖는 기판(2)을 설명한다. 기판은 도5(a)에 도시된 기판과 유사하다.
도6(b)는 마스터 전극(4)이 기판의 상부 층에 정렬되고 시드 층(1)과 상기 단계 "(b)"의 방법을 사용하여 절연 패턴 층(5)의 캐비티에서 둘러싸인 전해질(3)과 콘택되도록 위치되는 방법을 설명한다. 전압을 인가할 때, 사전증착된 애노드 재료(10)는 상기 단계 "(c)"에서의 방법에 기술된 바와 같이 도전성 전극 층(6)에 서 용해되고 ECPR 도금 구조는 전해질(3)로 충전되는 캐비티에서의 시드 층(1)에 증착된다.
도6(c)는 상기 단계 "(d)"에서의 방법을 사용하여 기판으로부터 분리된 마스터 전극의 캐비티의 복사(포지티브 이미지)로서 ECPR 도금 구조(11)가 형성되는 방법을 설명한다.
도6(d)는 시드 층(1) 및 배리어/캐핑 층(14)이 ECPR 도금 구조(11)들 사이에서 제거되는 방법을 설명한다. 이방성 에칭 방법이 측벽의 에칭 및/또는 ECPR 도금 구조(11)의 아래 깎음을 피하거나 제거하기 위해 사용될 수 있다. 시드 층 및/또는 배리어/캐핑 층은 ECPR 도금 구조(11)의 재료에 대하여 선택적으로 에칭될 수 있는 재료일 수 있다.
도6(e)는 배리어/캐핑 코팅(16)이 선택적으로 도포되고 ECPR 도금 구조(11)를 커버하는 방법을 설명하다. 배리어/캐핑 코팅(16)은 후술한 바와 같이 에치 정지 코팅으로부터 또한 형성된다.
도6(f)는 유전체 재료(9)가 도포되고 평탄화되는 방법을 설명한다. 평탄화는 유전체 층이 도6(f)에 도시된 바와 같이 아래의 구조보다 미세하게 위에 있을 때까지 연마 작용에 의해 수행된다. 이러한 평탄화는 단일 재료, 즉 유전체 재료의 연성 재료 상에서 수행된다.
도6(g)는 아래에 있는 구조의 상부가 노출될 때까지의 유전제 재료의 최종 제거를 설명한다. 최종 제거는 일정한 비율로 내료를 제거하는 방법으로 에칭을 하여 수행될 수 있다. 코팅(16)이 에칭 정치 특성을 갖는다면, 에칭은 유전체 재료에 만 단지 영향을 미칠 것이다. 재료는 아래에 있는 구조 재료(8)가 노출될 때까지 제거된다. 제거는 안전 마진이 형성되는, 예를 들면 유전체 재료의 5 내지 10% 여분 재료를 제거하는 에칭 프로세스의 시작부터 계산된 얼마의 시간 동안 계속된다. 필요하다면, 배리어/캐핑 코팅(16)은 특히 코팅(16)이 에치 정지 코팅이라면 노출된 구조의 상부를 선택적으로 제거할 수 있다.
도6(h)는 ECPR 도금 구조(11)의 제2 층이 상기 단계 "(b)"에서의 방법을 사용하여 형성되는 방법; 과 시드 층(1) 및 배리어/캐핑 층(14)이 상기 단계 "(e)"를 사용하여 제2 ECPR 도금 구조들 사이에서 제거되는 방법; 그리고 배리어/캐핑 코팅(16)이 선택적으로 도포되고 ECPR 도금 구조를 커버하는 방법; 그리고 유전체 재료(9)의 제2 층이 상술한 바와 같이 상기 단계 "(f)"에서의 방법을 사용하여 도포되고 평탄화되는 방법을 설명한다.
도6(i)는 배리어/캐핑 층(14) 및 시드 층(1)이 상기 단계 "(a)"에서의 방법을 사용하여 도포되는 방법; 그리고 ECPR 도금 구조(11)의 이후의 층이 상기 단계 "(b)" 내지 "(d)"에서의 방법을 시드 기판 상으로 형성되는 방법을 설명한다.
도6(j)는 ECPR 도금 구조의 이후의 층이 상기 단계 "(a)" 내지 "(d)"의 방법을 사용하여 이전에 도포된 배리어/캐핑 층(14) 및 시드 층(1)의 제거 없이 선도포된 구조의 적어도 일부 상으로 직접 형성되는 방법을 설명한다. 도면은 마스터 전극(4)이 상기 단계 "(b)"에서의 방법을 사용하여 이전에 형성된 ECPR 도금 구조와 정력하고 콘택하도록 위치되는 방법을 설명한다. 전압이 마스터 전극 및 시드 층에 대해 인가될 때, 사전증착된 애노트 재료(10)는 절연 패턴 층(5)의 캐비티들 내부 에서 전해질(3)로 용해되거나 이동되고 ECPR 도금 구조의 이전 층의 적어도 일부 상으로 ECPR 도금 구조의 이후의 층이 형성된다.
도6(k)는 ECPR 도금 구조(11)의 이후의 층이 선행하는 배리어/캐핑 층(14) 및 시드 층(1)의 제거 없이 ECPR 도금 구조의 선행하는 층의 적어도 일부 상으로, 상기 단계 "(a)" 내지 "(d)"의 방법을 사용하여 형성되는 방법을 설명한다.
도6(l)는 시드 층(1) 및 배리어/캐핑 층(14)가 상기 단계 "(e)"의 방법을 사용하여 ECPR 도금 구조들 사이에서 선택적으로 제거되는 방법; 배리어/캐핑 코팅이 ㅇPR 도금 구조(11)의 이전 및 이후의 양 층을 덥는 방법; 및 유전체 재료(9)의 다른 층이 상기 단계 "(f)"에서의 방법을 사용하여, ECPR 도금 구조의 이전 층의 상부를 노출하는 방법을 설명한다.
도6(m)은 배리어/캐핑 층(14) 및 시드 층(1)이 상기 단계 "(a)"에서의 방법을 사용하고 도포되는 방법; ECPR 도금 구조(11)의 이후 층이 상기 단계 "(b)" 내지 "(d)"에서의 방법을 사용하여 시드 층(1) 상에서 형성되는 방법; 그리고 배리어/캐핑 층(14) 및 시드 층(1)은 상기 단계 "(e)"에서의 방법을 사용하여 ECPR 도금 구조들 사이에서 선택적으로 제거되는 방법을 설명한다.
도6(n)은 배리어/캐핑 코팅(16)이 ECPR 도금 구조(11)에 선택적으로 도포되고 커버하는 방법 그리고 유전체 재료(9)의 다른 층이 상기 단계 "(f)"에서의 방법을 사용하여 도포되고 평탄화되는 방법을 설명한다.
최종적으로, 패시베이션 층(17)은 유전체 재료 및 ECPR 도금 구조의 상부를 커버하기 위해서 도포되는데 이는 배리어/캐핑 코팅으로 커버된다. 일부 실시예에 서, 반도체 장비에서의 다중 금속 상호콘택 층 및 유전체 층은 도5 및 도6에 설명된 바와 같이, 에칭 또는 도금 또는 그의 조합을 사용하여 ECPR 도금 구조 및 유전체 재료의 적어도 한 층을 생성하는 것 그리고 듀얼 다마신(dual damascene) 또는 싱글 다마신 프로세스와 같은 종래의 리소그래피 도금 기술을 사용하여 적어도 도전 구조 및 유전체 재료의 다른 층을 생성하는 것을 포함한다.
일부 실시예는 집적회로(IC)용 금속 상호콘택을 형성할 때, 예를 들어 Cu를 포함하는 다중 도금 구조 층을 형성하고, 상기 구조들 사이에서 저-k 재료와 같은 유전체 재료를 배열함에 의해 상기 상호콘택을 제작하는 것을 포함한다. 상기 종래의 다마신 프로세스에서, 유전체 층이 먼저 에칭되고 이후의 상호콘택은 전기도금되어 에칭된 캐비티들을 충전한다. IC 장치의 RC-지체를 줄이기 위해, 저 유전체 상수를 갖는 유전체 재료가 요구된다. 그러나, 그저-k 유전체 재료에서, 에칭 및 포스트 에칭 클리닝은 지나치게 높은 선폭 변동을 야기하여 k값을 증가시킬 수 있다. 상술한 바와 같이, 본 프로세스의 방법은 유전체 재료의 상기 층, 예를 들어 극저-k 유전체 층의 에칭 단계의 수를 제거하거나 감소시키는데 있을 수 있다. 상기 에칭 단계의 수의 제거 또는 감소는 보다 적은 선폭 변동 및 보다 적은 k값 증가를 야기함으로서 IC 장치에서 극저-k 재료를 사용하는 것을 가능하고 하여 그러므로 RC 딜레이 변동 뿐만 아니라 낮은 RC 딜레이가 성취될 수 있다.
ECPR 도금은 기판 내에서 및/또는 기판 상에서 패터닝된 재료에서 비아들 및 다른 그루브들을 충전하는데 사용할 수 있다.
최후로, 패시베이션(passivation) 층(17)이 ECPR 도금 구조 및 유전체 재 료(9)의 상부에 도포된다. 패시베이션 층은 하나 또는 몇 개의 배리어/캐핑 층들 및/또는 유전체 재료 층일 수 있다.
도7(a)는 기판(2), 마스터 전극은 패터닝된 유전체 재료(9) 및 시드 층(1)을 포함하는 비아-기판을 설명한다. 마스터 전극(4)의 캐비티를 한정하는 절연 패턴 층(5)의 벽들이 유전체 재료(9)에서의 비아들의 측범위의 외부에 위치하는 방식으로, 상기 단계 "(b)"에서의 방법을 사용하여 시드 층에 정렬하고 콘택되도록 위치되며, 마스터 전극의 캐비티는 비아보다 큰 폭을 갖는다. 사전증착된 애노드 재료(10)는 상기 단계 "(c)"에서의 방법을 사용하여 ECOR 도금에 의해 전해질(3)에서 이동된다.
도7(b)는 유전체 재료(9)의 캐비티들이 ECPR 도금 구조(11)로서 충전하는 방법을 설명한다. 비아 곁의 시드 층의 상부에 증착된 재료는 도 7(b)에 도시된 것과 같이 그루브를 포함할 수 있다. 전해질에서 특정 화학물을 사용함에 의해, 그러나 그루브의 형성은 완전 또는 부분적으로 제거될 수 있다. 그러나 화학물은 상술한 첨가 시스템을 포함할 수 있다. 더구나 그루브는 펄스 리버스 도금과 같은 펄스 도금 방법을 사용하여 줄일 수 있다.
도8(a) 내지 도 8(b)는 마스터 전극의 캐비티가 비아 홀(voa hole)과 같은 폭을 갖고, 마스터 전극의 캐비티를 비아 홀과 에지 투 에지(edge to edge)로 정렬할 때 패너닝된 유전체 재료를 갖는 기판의 비아들을 충전하는 단계를 설명한다.
도8(a)는 마스터 전극이 상기 단계 "(b)"에서의 방법을 사용하여 마스터 전극(4)의 캐피티를 한정하는 절연 패턴 층(5)의 벽이 유전체 재료(9)에서의 비아의 벽과 에지 투 에지로 위치하는 방식으로 시드 층에 정렬하여 콘택하는 방법을 설명한다. 사전증착된 애노드 재료(10)는 상기 단계 "(c)"에서의 방법을 사용하여 ECPR 도금에 의해 전해질(3)에서 이동된다.
도8(b)는 유전체 재료(9)의 캐비티가 ECPR 도금 구조(11)로 충전되는 방법을 도시한다.
도9(a) 내지 도 9(c)는 마스터 전극의 캐비티가 비아 홀보다 작은 폭을 갖고, 마스터 전극의 캐비티를 비아 홀의 측면 범위 내에 정렬할 때 패너닝된 유전체 재료를 갖는 기판의 비아들을 충전하는 단계를 설명한다.
도9(a) 마스터 전극이 상기 단계 "(b)"에서의 방법을 사용하여 마스터 전극(4)의 캐피티를 한정하는 절연 패턴 층(5)의 벽이 유전체 재료(9)에서의 비아의 측면 벽 내에 위치하는 방식으로 시드 층에 정렬하여 콘택하는 방법을 설명한다. 사전증착된 애노드 재료(10)는 도9(a)에 도시된 바와 같이, 상기 단계 "(c)"에서의 방법을 사용하여 ECPR 도금에 의해 전해질(3)에서 이동된다.
도9(b)는 유전체 재료(9)의 캐비티가 ECPR 구조(11)로서 충전되는 방법을 설명한다.
도9(c)는 ECPR 도금 구조(11)가 마스터 전극 상에서 절연 패턴 층의 캐비티의 복사(포지티브 이미지)로서 유전체 재료 위해 형성되는 방법을 설명한다.
도10(a) 내지 도 10(c)는 비아 홀 기판을 충전하고 후측을 평탄화함에 의해 충전되는 쓰루 홀(through-hole) 기판을 형성하는 단계를 설명한다.
도10(a)는 마스터 전극(4)이 비아 홀 캐비티로서 패터닝된 기판(2) 상에 시 드 층(1)과 정렬되고 콘택하는 방법을 설명한다. 절연 패턴 층(5)의 캐비티의 벽은 측 범위 내 또는 외부에, 또는 기판의 캐비티의 벽과 에지 투 에지로 위치할 수 있다. 전압이 인가될 때, 사전증착된 애노드 재료(10)는 도전 전극 층(6)에서 용해되고 ECPR 도전 구조는 전해질(3)을 포함하는 캐비티에서 시드 층(1) 상에 형성된다.
도10(b)는 기판(2)의 캐비티가 ECPR 도금 구조(11)로서 충전되는 방법을 설명한다.
도10(c)는 전측에서의 시드 층이 제거되고 기판(2)의 후측이 평탄화되는 방법과 ECPR 도금 구조(11)의 바닥이 후측으로부터 에칭, 평탄화 및/또는 분쇄에 의해 노출되는 방법을 설명한다.
도11(a) 내지 도 11(c)는 후측에서 시드 층을 같는 쓰루-홀 기판을 충전하여 충전된 쓰루-홀 기판을 형성하는 단계를 설명한다.
도11(a)는 마스터 전극(4)이 쓰루-홀 캐비티로서 패터닝된 기판(2)의 전측에 정렬되고 콘택하는 방법을 설명한다. 절연 패턴 층(5)의 캐비티의 벽은 측 범위 내(본 도면에 도시된 바와 같이) 또는 외부에, 또는 기판의 캐비티의 벽과 에지 투 에지로 위치할 수 있다. 전압이 인가될 때, 사전증착된 애노드 재료(10)는 도전 전극 층(6)에서 용해되고 ECPR 도전 구조는 전해질(3)을 포함하는 캐비티에서 시드 층(1) 상에 형성된다.
도11(b)는 기판(2)의 캐비티가 ECPR 구조(11)로 충전되는 방법을 설명한다.
도11(c)는 후측 상의 시드 층이 제거되는 방법과 ECPR 도금 구조(11)의 바닥이 노출되는 방법을 설명한다.
도12(a) 내지 도 12(b)는 시드 층이 도포된 쓰루-홀 기판을 충전함에 의해 충전된 쓰루-홀-기판을 형성하는 단계를 설명한다.
도12(a)는 마스터 전극(4)이 비아-쓰루-홀 캐비티로서 패터닝된 기판(2) 상에서 시드 층(1)에 정렬되고 콘택하여 시드 층(1)이 전측 및 비아-쓰루-홀의 벽 상에 연장되는 방법을 설명한다. 절연 패턴 층(5)의 캐비티의 벽은 측 범위 내(본 도면에 도시된 바와 같이) 또는 외부에, 또는 기판의 캐비티의 벽과 에지 투 에지로 위치할 수 있다. 전압이 인가될 때, 사전증착된 애노드 재료(10)는 도전 전극 층(6)에서 용해되고 ECPR 도전 구조는 전해질(3)을 포함하는 캐비티에서 시드 층(1) 상에 형성된다.
도12(b)는 기판의 캐비티가 ECPR 구조(11)로 충전되는 방법과 시드 층이 전측에서 제거되는 방법을 설명한다.
도13(a) 및 도 13(c)는 유전체 재료로 도포된 비아-홀 기판을 충전하는 것과 후측에서 기판을 패터닝한 것을 포함하는 충전된 쓰루-홀-기판을 형성하는 단계를 설명한다.
도13(a)는 마스터 전극(4)이 비아-홀 캐비티로서 패터닝된 기판(2) 상에서 시드 층(1)에 정렬되고 콘택하여, 전측 및 비아의 수직 벽에서 기판을 커버하는 유전체 재료(9)에 의해 교대로 패터닝되는 방법을 설명한다. 절연 패턴 층(5)의 캐비티의 벽은 측 범위 내(본 도면에 도시된 바와 같이) 또는 외부에, 또는 기판의 캐비티의 벽과 에지 투 에지로 위치할 수 있다. 전압이 인가될 때, 사전증착된 애노드 재료(10)는 도전 전극 층(6)에서 용해되고 ECPR 도전 구조는 전해질(3)을 포함 하는 캐비티에서 시드 층(1) 상에 형성된다.
도13(b)는 패터닝된 유전체 재료(9)로 도포된 기판의 캐비티가 ECPR 도금 구조(11)로 부분적으로 충전되는 방법을 설명한다.
도13(c)는 전측 상의 시드 층이 제거되는 방법과 기판(2)의 후측이 패터닝되어 ECPR 도금 구조(11)의 바닥 및 유전체 재료(9)를 노출하는 방법을 설명한다.
도14(a) 내지 도 14(c)는 충전되고 전측 패터닝된 쓰루-홀-기판을 형성하는 단계를 설명한다.
도14(a)는 마스터 전극(4)이 비아-홀 캐비티로서 패터닝된 기판(2) 상에서 시드 층(1)에 정렬되고 콘택하여, 유전체 재료(9)에 의해 교대로 패터닝되는 방법을 설명한다. 절연 패턴 층(5)의 캐비티의 벽은 측 범위 내(본 도면에 도시된 바와 같이) 또는 외부에, 또는 기판의 캐비티의 벽과 에지 투 에지로 위치할 수 있다. 절연 패턴 층(5)의 캐비티의 일부는 기판 캐비티로부터 분리된 에어리어에서 위치될 수 있으며, 에어리어들에는 ECPR 도금 구조가 또한 형성되어야 한다. 전압이 인가될 때, 사전증착된 애노드 재료(10)는 도전 전극 층(6)에서 용해되고 ECPR 도전 구조는 전해질(3)을 포함하는 캐비티에서 시드 층(1) 상에 형성된다.
도14(b)는 기판(2)의 캐비티가 패턴된 유전체 재료(9)로 도포되어 충전되는 방법과 ECPR 도금 구조(11)가 시드 층(1)의 일부에 또한 형성되는 방법을 설명한다.
도14(c)는 전측에서의 시드 층이 ECPR 도금 구조(11)들 사이의 에어리어에서 제거되는 방법과 기판(2)의 후측이 패너닝되어 ECPR 도금 구조의 바닥이 노출되는 방법을 설명한다.
도15(a) 내지 도 15(c)는 시드 층으로 커버되는 패터닝된 기판을 ECPR 도금 구조로 코팅하는 단계를 설명한다.
도15(a)는 마스터 전극(4)이 구조로서 패터닝된 기판(2) 상에서 시드 층(1)에 정렬되고 콘택한다. 기판 상에서 구조 발휘 패턴은 예를 들어 컨듀싱 패턴(conducing pattern: 18), 기판 패턴 및/또는 유전체 재료 패턴(9)일 수 있다. 마스터 전극은 절연 패턴 층(5)의 캐비티가 기판 구조의 적어도 일부에서 둘러싸인 방식으로 위치될 수 있다. 절연 패턴 층(5)의 캐비티의 일부는 기판 캐비티로부터 분리된 에어리어에서 위치될 수 있으며, 에어리어들에는 ECPR 도금 구조가 또한 형성되어야 한다. 전압이 인가될 때, 사전증착된 애노드 재료(10)는 도전 전극 층(6)에서 용해되고 ECPR 도전 구조는 전해질(3)을 포함하는 캐비티에서 시드 층(1) 상에 형성된다.
도15(b)는 마스터 전극의 절연 패터 층의 캐비티에서 둘러싸인 기판 구조가 ECPR 도금 구조(11)로 코팅되는 방법을 설명한다. 또한 기판 구조를 둘러쌓지 않은 마스터 전극의 절연 패턴 층의 캐비티에 대응하는 다른 에어리어은 ECPR 도금 구조로 패터닝된다.
도16(a) 내지 도 16(d)는 도전성 재료로 패터닝된 기판 상에 다중 코팅 층을 생성하는 단계를 설명한다.
도16(a)는 마스터 전극(4)이 도전성 재료 구조(18)가 형성된 시드 층에 정렬되고 콘택한다. 마스터 전극은 절연 패턴 층(5)의 캐비티가 도전성 재료 구조(18) 의 적어도 일부에서 둘러싸는 방식으로 위치될 수 있다. 전압이 인가될 때, 사전증착된 애노드 재료(10)는 도전성 전극 층(6)에서 용해되고 ECPR 도전 구조는 전해질(3)을 포함하는 캐비티에서 시드 층 및 도전성 재료 구조(18) 상에 형성된다.
도16(b)은 마스터 전극의 캐비티에서 둘러쌓는 도전성 재료 구조(18)가 ECPR 도금 구조(11)로 코팅되는 방법을 설명한다.
도16(c)는 ECPR 도금 층의 제2 코팅이 도전성 재료 구조(18)를 커버하는 이전 코팅된 재료(19)로 도포되는 방법을 도시한다.
도16(d)는 시드 층이 코팅된 구조들 사이의 에어리어에서 선택적으로 제거되는 방법을 설명한다. 이 방법은 한 번 또는 여러번 반복될 수 있고 그로 인해 ECPR 도포 구조(11)의 하나 또는 여러 층들이 도전성 재료(18) 구조 상에 이전 코팅된 재료(19)상으로 코팅될 수 있다. ECPR 도금 구조의 다른 층은 동일하거나 어느 정도 다른 재료일 수 있다. 한 실시예에서, 도전성 재료(18)는 Cu일 수 있고, 제1 코팅된 재료(19)는 Ni일 수 있고 ECPR 도금 구조(11)의 제2 코팅은 Au일 수 있다. 다른 실시예에서, 도전성 재료(18)는 Cu일 수 있고, 제1 코팅된 재료(19)는 Sn일 수 있으며 ECPR 도금 구조(11)의 제2 코팅은 Ag일 수 있다. 일부 실시예에서, 기판 패턴을 코팅한 ECPR 도금 구조는 배리어/캐핑 재료, 접착 재료, 에치-마스크 재료 및/또는 에치 정지 재료를 포함한다.
도17(a) 내지 도 17(h)는 마스터 전극의 설계 및 재료의 별개의 전형적인 조합의 단면도이다.
도17(a)는 플렉시블(flexible) 도전성 호일(20) 및 절연 패턴 층(5)을 포함 하는 마스터 전극의 단면도이다.
도17(b)는 도전성 전극 층(6) 및 절연 패턴 층(5)을 포함하는 마스터 전극의 단면도이다.
도17(c)는 기계적 지지 층(22), 도전성 전극 층(6) 및 절연 패턴 층(5)을 포함하는 마스터 전극의 단면도를 설명한다.
도17(d)는 기계적 지지 층(22), 도전성 전극 층(6), 절연 패턴 층(5) 및 플렉시블 엘라스터머(flexible elastomer) 층(21)을 포함하는 마스터 전극의 단면도를 설명한다.
도17(e)는 플렉시블 도전성 호일(20), 절연 패턴 층(5) 및 플렉시블 엘라스토머 층(21)을 포함하는 마스터 전극의 단면도를 설명한다.
도17(f)는 도전성 전극 층(6), 절연 패턴 층(5) 및 플렉시블 엘라스토머 층(21)을 포함하는 마스터 전극의 단면도이다.
도17(g)는 기계적 지지 층(22), 도전성 엘라스토머 층(23), 도전성 전극 층(6) 및 절연 패턴 층(5)을 포함하는 마스터 전극의 단면도이다.
도17(h)는 마스터 지지 층(22), 도전성 전극 층(6), 절연 패턴 층(5)과 중간 금속 층(24) 그리고 플렉시블 엘라스토머 층(21)을 포함하는 마스터 전극의 단면도이다.
마스터 전극은 적어도 하나의 절연 패턴 층 및 적어도 하나의 도전성 전극 층(ECPR 프로세스에서 통상적으로 비활성인) 그리고 가능한 마스터 전극의 캐비티 내에 사전증착된 애노드 재료를 포함한다. 예를 들어, 마스터 전극의 절연 패턴은 폴리머, 예로서 보면 포토레지스트, SiO2와 같은 산화물, SiN과 같은 질화물 또는 이들의 조합일 수 있다. 전해질은 ECPR 프로세스 동안 구조가 형성되는 도전성 재료를 용해하고 층착하기 위한 적당한 물질을 포함한다. 예를 들어, 도전성 재료가 구리일 때, 전해질은 Cu2 +, SO4 2 -, H+ 및/또는 Cl-의 수용액 및 레벨러, 가속제, 발광제, 억제제 및 습식 작용제와 같은 첨가제를 포함한다. 적당한 첨가제는 폴리-에틸렌-그리콜(PEG), 클로라이드 이온(chloride ion), MPSA, SPS 및/또는 나트륨 라우릴 설페이트(sodium-lauryl-sulfate)일 수 있다.
도18은 종래의 리소그래피 및 전기도금 프로세스의 개략적인 8단계 프로세스를 설명한다. 도19는 ECPR 방법을 사용하여 도금 패턴을 제작하는 개략적인 3단계 프로세스를 설명한다.
일부 실시예에서, 에칭 패턴은 캐소드로서의 마스터 전극의 도전성 전극 층을 사용하여 전기화학적 프로세스로서 생성되고, 그로 인해 재료는 기판으로부터 용해되고, 전해질에서 이동되고 캐소드 상에서 증착되며, 마스터 전극의 절연 패턴 층의 패턴에 대응하는 기판의 ECPR 에칭 구조를 생성한다. 기판으로부터 용해되는 재료가 애노드로서 도전층 전극에 증착되기 때문에 전해질에서의 분해된 애노드 재료의 양은 전지화학적 프로세스 동안 거의 일정함을 유지한다. 용해되는 재료의 증착율이 영(0)이라면, 전해질에서 용해된 애노드 재료 이온의 집중도는 신속히 증가하고, 이것은 결국 정지할 때까지 전기화학적 반응을 점차 완만하게 다운시킨다. 대단히 높은 이온의 집중은 염의 침전을 발생시킨다. 이 경우에, 단지 적은 양이라 도 기판으로부터 용해되고 박막이 패터닝될 수 있다. 대신, 용해 반응이 적당한 증착 반응을 갖는 것을 확실하게 함에 의해, 보다 두꺼운 층을 갖는 기판이 에칭될 수 있다. 전기화학적 프로세스에서의 용해 및 증착 반응은 애노드, 캐소드 및 전해질의 특정 시스템에서의 주어진 인가 퍼텐셜(potential)에서 열역학적 및 동역학적 반응에 의해 결정된다. 적당한 애노드 재료, 캐소드 재료 및 전해질을 선택함에 의해, 목표 용해 및 증착 반응이 선택된 시스템에서 열역학적 및 동역학적으로 적합하기 때문에 달성될 수 있다.
적당한 애노드, 캐소드 및 전해질 시스템의 예는 애노드 재료로서는 Ni, 캐소드 재료로서는 Au, 그리고 전해질로서 사용되는 와트(Watt)의 욕조가 있다. 몇몇 양상에서, 증착 반은은 용해 반응과 정확하게 일치되어야만 하는 건 아니다. 용해된 재료의 증착율이 0보다 큰 한, 전해질에서의 애노드의 이온 집중의 강화는 완만할 것이고 이는 반응이 정지하기 전에 보다 긴 시간이 걸림으로서 따라서 기판 상의 보다 두꺼운 층이 에칭될 수 있다는 것을 의미한다. 예를 들어, 용해던 이온의 증착율은 용해율의 90 내지 100%일 수 있다. 이 예에서, 용해된 애노드의 이온 집중은 완만하게 증가하지만, 일부 양상에서는 희망 에칭된 두께는 집중이 매우 높게 되기 전에 달성될 수 있다. 일부 경우에서, 용해율은 증착 속도에 비해 낮을 수 있고, 이는 결국 전해질에서의 이온 집중을 고갈로 이어진다. 그러나, 용해 반응은 증착 반응에 비해 아주 낮지 않다면(예를 들어 증착율의 90%이상), 희망 두께는 전해질에서의 애노드 재료 이온의 고갈 전에 기판으로부터 그래도 에칭될 것이다. 부적당한 시스템의 한 예는 애노드 재료로서 Ag가 있다. 이 예에서, 인 이온의 증착 이 영이고, 이는 전해질에서의 은 이온의 빠른 강화로서 유도된다.
도금 패턴은 애노드로서의 마스터 전극의 도전성 전극 층을 사용하고 마스터 전극에 의해 한정되는 캐비티 내부에 애노드 상의 사전증착된 애노드 재료를 갖음에 의해 전기화학적 프로세스에 의해 생성되고, 그로 인해 상기 애노드 재료가 용해되고 전해질에서 이동되고 기판상에 증착되어 캐소드가 되고, 그로서, 마스너 턴극 상의 절연 패턴 층의 캐비티에 대응하는 기판의 ECPR 도금 구조를 생성한다.
사전증착된 재료를 갖지 않는 종래의 프로세스가 갖는 하나의 문제점은 애노드 재료가 마스터(4)에서 도전성 전극 층(6)으로부터 직접적으로 용해되지 않고, 마스터 전극은 도20(a)에 도시된 바와 같이, 절연 패턴 층(5)을 아래부분을 깎기 때문에 결국 마멸될 것이다. 마스터 전극(4)의 캐비티에 사전증착된 애노드 재료(10)를 가짐에 의해, 도20(b)에 도시된 바와 같이, 전기화학적 프로세스 동안 용해되는 않는 비활성 재료를 포함하는 도전성 전극 층(5)를 가짐으로서 절연 패턴 층(5)의 아래 깎임이 발생하지 않는 것을 가능하게 한다. 그로 인해, 마스터 전극은 많은 시간을 다시 사용하고, 더 많은 비용 및 시간의 효과적인 패터닝 프로세스오 유도한다.
사전증착된 재료를 갖지 않는 종래의 프로세스가 갖는 다른 문제점은 용해된 재료가 절연 패턴 층 아래를 깎음으로서 애노드 에어리어이 절연 패턴 층의 작은 캐비티와는 반대로 크기면에서 증가하는 것으로 이어진다는 데에 있다. 큰 캐비티에서, 도(20a)에 도시된 바와 같이, 그 에어리어은 아래 깍는 것이 작은 캐비티에서보다 더 작은 것에 인해 증가할 수 있다. 애노드 에어리어의 증가는 캐소드에서 고 전류 밀도(즉, 도금율)로 이어진다. 그로 인해, 절연 패턴 층의 작은 캐비티에서 도금된 구조는 패턴에 의존하는 불평탄한 두께 분포로 이어진 큰 캐비티에서의 구조보다 높은 도금율을 가지고 증착될 것이다. 또한, 이 문제는 에어리어 증가가 발생되고 그로 인해 전류 밀도(도금율)이 모든 캐비티에서 같을 것아서 패턴의 크기에 의존하지 않기 때문에 사전증착된 재료를 가짐으로서 해결된다.
또한, 사전증착된 재료의 용해는 캐소드 상에 증착된 전해질에서 이온의 집중의 고갈을 방지한다. 전해질에서의 이온의 고갈은 결국 정지될 때까지 점차 완만하게 증착 프로세스를 하강시킬 것이고 단지 도금 구조의 박막만이 달성될 것이다. 전기화학적 증착 반응 동안 용해되는 사전증착된 재료의 충분한 양을 가짐에 의해, 이온 집중은 안정을 유지하고 도금 구조의 보다 두꺼운 층이 달성될 수 있다. 적당한 사전증착된 재료(애노드), 시드 층 재료(캐소드) 및 전해질을 선택함에 의해, 선택된 시스템에 열역학적이고 동역학적으로 유리하기 때문에 희망 용해 및 증착 반응이 달성될 것이다. 전기화학적 시스템의 적당한 선택의 예는 사전증착된 재료(애노드)로서 Cu를 갖고, 시드 층(캐소드)으로서 Cu를 갖고 전해질로서 산성 구리 황산 욕조를 갖는다. 일부 경우에, 증착 반응은 용해 반응과 정확하게 대응되어야 할 필요는 없다. 사전증착된 재료의 용해율이 영보다 큰 한, 전해질에서의 이온 집중의 고갈은 보다 느려지고 이는 반응이 정지하기 전해 시간이 더 걸려서 보다 두꺼운 층이 도금될 수 있다는 것을 의미한다. 예를 들어, 용해율이 증착율의 90 내지 100%일 수 있다. 이 예에서, 증착된 재료의 이온 집중율은 점차 감소하나, 일부 양상에서 희망 도금 두께는 집중이 너무 낮기 전에 달성될 수 있다.
상술한 바와 같이, 방법은 유전체 재료(9)를 도포하기 전에 기판(2) 상에 상부 층으로 배리어/캐핑 코팅(16)을 도포하는 것을 포함할 수 있다. 이것은 상기 단계 "(f)"에서 언급된 바와 같이, 선택적으로 ECPR 도금 구조(11)를 코팅하여 마스크가 없는 방법으로 수행될 수 있다. 일부 실시예에서, 시드 층(1)을 제거한 후에 그리고 배리어/캐핑 코팅(16)을 도포하기 전에 배리어/캐핑 층(14)을 제거하지 않는 것이 적당하다. 이러한 방식으로, 예를 들어 유전체 재료 층과 같은 기판(2) 상의 상부 층은 배리어/캐핑 코팅(16)을 도포하는 다음 단계에서 배리어/캐핑 층(14)에 의해 보호된다. 배리어/캐핑 층(14)은 ECPR 도금 구조(11) 상으로 코팅을 도포하는데 사용되는 마스크가 없는 방법 동안 배리어/캐핑 코팅(16)이 증착되지 않는 재료일 수 있다. 배리어/캐핑 코팅을 선택적으로 ECPR 도금 구조(11)상으로 도포하기 전에, 구조들 사이의 배리어/캐핑 층(14)은 상기 단계 "(e)"에서 기술된 층에 대한 상기 제거 방법을 사용하여 제거될 수 있다. 배리어/캐핑 재료는 상기 단계 "(e)"에서 기술된 건식 에치 방법으로서 에칭될 수 있다. 배리어/캐핑 코팅(16)은 배리어/캐핑 층(14)에 대해 사용되는 제거 방법에 의해 영향을 받지 않거나 또는 배리어/캐핑 층(14)에 대해 사용되는 재료보다 적어도 덜 영향을 받는 재료를 포함한다.
일부 실시예에서, 도너 또는 반도체 층은 상기 유전체 층 대신에 사용된다. 일부 경우에, 희생 층이 상기 유전체 층 대신 사용되고, 상기 희생 층은 상기 다중 구조 층을 형성한 이후에 제거될 수 있다. 한층 더한 경우, 동일한 층은 구조 재료, 희생 재료 및 유전체 재료를 포함할 수 있다.
다른 재료 층들의 높이는 같은 크기인 도면에서 지시된다. 그러나, 각 개별 층은 구조에 의해 요구되는 것에 따라 임의의 치수일 수 있다. 그러나, 통상적으로 각 층은 기판의 전체 표면에 대해 일정한 높이를 갖는데, 즉, 그 윈도우는 실질적으로 일정한 두께를 갖는다.
상기의 본원에서, 여러 방법 단계들이 상이한 조합 및 배열로 설명되었다. 그러나, 본 명세서를 판독한 당업자들에 의하여 다른 조합이 수행될 수 있고, 이와 같은 조합은 본 발명의 범위 내에 존재한다는 것이 강조된다. 더구나, 본 발명의 범위 내에서 여러 단계가 변경 및 변화될 수 있다. 본 발명은 첨부된 특허 청구항에 의해서만 제한된다.

Claims (76)

  1. 기판에 전기도금에 의해 다중 층 구조를 형성하는 방법에 있어서:
    a) 상기 기판 또는 기판 층의 일부 상에 전기적 도전성 시드 층을 배열하는 단계;
    b) 상기 시드 층 상에 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층, 애노드 재료 및 절연 패턴 층을 가져서, 상기 애노드 재료, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는 하나 이상의 전기화학적 셀을 형성하고; 상기 애노드 재료는 상기 도전성 전극과 콘택되어 있는, 마스터 전극 도포 단계;
    c) 상기 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층이 하나 이상의 상기 셀에서의 상기 애노드 재료의 일부를 상기 시드 층으로 이동시키는 캐소드를 형성하여 상기 마스터 전극 상의 상기 절연 패턴 층의 캐비티에 대응되는 도금 구조를 형성하도록 하는 단계;
    d) 상기 마스터 전극과 상기 기판을 분리하는 단계;
    e) 비도금 에어리어에서 상기 시드 층을 제거하는 단계;
    f) 부분적으로 상기 도금 구조를 커버하는 재료 층을 형성하기 위한 도금 구조들 사이에서의 에어리어에서 재료를 배열하는 단계;
    g) 상기 구조의 부분이 노출될 때까지 상기 재료 층을 평탄화하는 단계; 및
    h) 다중 층 구조를 제작하기 위한 상기 단계들 중 일부를 반복하는 단계를 포함하는 다중 층 구조 형성 방법.
  2. 기판의 전기화학적 에칭에 의해 다중 층 구조를 형성하는 방법에 있어서:
    a) 상기 기판 또는 기판 층의 일부 상에 전기적 도전성 시드 층을 배열하는 단계;
    b) 상기 시드 층 상에 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층 및 절연 패턴 층을 가지고 하나 이상의 전기화학적 셀을 형성하고; 상기 전기화학적 셀은 상기 도전성 전극 층, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는, 마스터 전극 도포 단계;
    c) 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층은 상기 시드 층을 에칭하는 애노드를 형성하고 상기 도전성 전극 층은 상기 마스터 전극 상의 상기 절연 패턴 층에 대응되는 에칭된 구조를 형성하는 상기 하나 이상의 셀에서 에칭된 재료를 증착하는 캐소드를 형성하는 단계;
    d) 상기 마스터 전극과 상기 기판을 분리하는 단계;
    e) 상기 에칭된 구조들 사이에서 가능한 남아있는 시드 층을 제거하는 단계;
    f) 부분적으로 상기 에칭된 구조를 커버하는 재료 층을 형성하기 위한 에칭 구조들 사이에서의 에어리어에서 재료를 배열하는 단계;
    g) 상기 구조의 부분이 노출될 때까지 상기 재료 층을 평탄화하는 단계; 및
    h) 다중 층 구조를 제작하기 위한 상기 단계들 중 일부를 반복하는 단계를 포함하는 다중 층 구조 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 구조의 아래를 노출시키지 않고 상기 재료 층을 평탄화하는 단계;
    상기 구조의 일부가 노출될 때까지 전체 표면에 대해 일정한 제거율을 갖는 제거 방법에 의해 재료를 더 제거하는 단계를 더 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 단계 d) 및 e) 사이에, 이전에 형성된 구조들로 전기화학적 셀들을 형성하기 위해 부가적인 마스터 전극을 도포하는 단계; 및
    구조들의 상기 이전 형성된 층의 상부에 도금 구조의 부가적인 층을 형성하기 위하여 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
  5. 제1항 또는 2항에 있어서,
    상기 평탄화하는 단계가,
    기계적 연마, 화학적-연마, 화학적-기계적-연마(CMP), 콘택 평탄화(CP), 닥터 블레이드를 이용한 평탄화 및 이의 조합을 포함하는 그룹으로부터 선택된 연마 단계 및/또는,
    건식 에칭 방법, 이온-스퍼터링, 반응성-이온-에칭(RIE), 플라즈마-보조-에칭, 레이저-절제, 이온 밀링 및 이의 조합을 포함하는 그룹으로부터 선택된 에칭 단계에 의해 수행되는 것을 특징으로 하는 다중 층 구조 형성 방법.
  6. 기판에 전기도금에 의해 다중 층 구조를 형성하는 방법에 있어서:
    a) 상기 기판 또는 기판 층의 일부 상에 전기적 도전성 시드 층을 배열하는 단계;
    b) 상기 시드 층 상에 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층, 애노드 재료 및 절연 패턴 층을 가져서, 상기 애노드 재료, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는 하나 이상의 전기화학적 셀을 형성하고; 상기 애노드 재료는 상기 도전성 전극과 전기적으로 콘택되어 있는, 마스터 전극 도포 단계;
    c) 상기 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층이 하나 이상의 상기 셀에서의 상기 애노드 재료의 일부를 상기 시드 층으로 이동시키는 캐소드를 형성하여 상기 마스터 전극 상의 상기 절연 패턴 층의 캐비티에 대응되는 도금 구조를 형성하도록 하는 단계;
    d) 상기 마스터 전극과 상기 기판을 분리하는 단계;
    e) 비도금 에어리어에서 상기 시드 층을 제거하는 단계;
    f) 상기 도금 구조를 커버하는 재료 층을 형성하기 위한 도금 구조들 사이에서의 에어리어에서 재료를 배열하는 단계;
    g) 상기 도금 구조의 일부가 그 아래에 노출되도록 하기 위해 상기 재료 층에 리세스를 제공하는 단계; 및
    h) 다중 층 구조를 제작하기 위한 상기 단계들 중 일부를 반복하는 단계를 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
  7. 기판의 전기화학적 에칭에 의해 다중 층 구조를 형성하는 방법에 있어서:
    a) 상기 기판 또는 기판 층의 일부 상에 전기적 도전성 시드 층을 배열하는 단계;
    b) 상기 시드 층 상에 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층 및 절연 패턴 층을 가지고 하나 이상의 전기화학적 셀을 형성하고; 상기 전기화학적 셀은 상기 도전성 전극 층, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는, 마스터 전극의 도포 단계;
    c) 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층은 상기 시드 층을 에칭하는 애노드를 형성하고 상기 도전성 전극 층은 상기 마스터 전극 상의 상기 절연 패턴 층에 대응되는 에칭된 구조를 형성하는 상기 하나 이상의 셀에서 에칭된 재료를 증착하는 캐소드를 형성하는 단계;
    d) 상기 마스터 전극과 상기 기판을 분리하는 단계;
    e) 상기 에칭된 구조들 사이에서 가능한 남아있는 시드 층을 제거하는 단계;
    f) 상기 에칭된 구조를 커버하는 재료 층을 형성하기 위한 에칭 구조들 사이에서의 에어리어에서 재료를 배열하는 단계;
    g) 상기 에칭된 구조의 일부를 그 아래로 노출하기 위해 상기 재료 층에서 리세스들을 제공하는 단계; 및
    h) 다중 층 구조를 제작하기 위한 상기 단계들 중 일부를 반복하는 단계를 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 재료 층에서 리세스들을 제공하는 단계는 포토리소그래피, 레이저 리소그래피, E-빔 리소그래피, 나노임프린팅 및 이들의 조합을 포함하는 그룹으로부터 선택되는 리소그래픽 방법에 의해 수행되는 것을 특징으로 하는 다중 층 구조 형성 방법.
  9. 제8항에 있어서,
    상기 리소그래픽 방법은 에치-마스크를 패터닝하고 이온-스퍼터링, 반응성-이온-에칭(RIE), 플라즈마-보조-에칭, 레이저-절제, 이온 밀링 및 이의 조합과 같은 건식 에칭 방법으로 상기 재료 층을 에칭하는 것을 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
  10. 제9항에 있어서,
    상기 에치-마스크는 마스크로서 포토레지스트와 같은 레지스트를 사용하여 건식-에칭되고, 반면에 상기 레지스트는 상기 리소그래픽 방법으로 패터닝되는 것을 특징으로 하는 다중 층 구조 형성 방법.
  11. 제 9항에 있어서,
    상기 에치-마스크는 상기 단계 c)에서 상기 구조 층에 의해 형성되는 것을 특징으로 하는 다중 층 구조 형성 방법.
  12. 제6항 또는 제7항에 있어서,
    상기 재료 층은 리세스들을 제공하기 전에 평탄화되는 것을 특징으로 하는 다중 층 구조 형성 방법.
  13. 제6항 또는 제7항에 있어서,
    단계 a) 또는 f) 전에 배리어/캐핑 층을 도포하는 단계를 더 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
  14. 기판에 전기화학적 도금에 의해 다중 층 구조를 형성하는 방법에 있어서:
    상기 기판 또는 기판 층은 비아를 포함하고,
    a) 상기 기판 또는 기판 층의 일부 및 상기 비아에 전기적으로 도전성인 시드층을 배열하는 단계;
    b) 절연 패턴 층에 상기 비아와 대향하는 캐비티가 제공되는 마스터 전극을 도포하고, 상기 캐비티는 상기 비아의 폭보다 작거나, 같거나 미세하게 큰 폭을 가지며, 사전증착된 애노드 재료는 상기 캐비티에 배열되는 단계;
    c) 상기 비아에 도금 구조를 형성하는 상기 애노드 재료의 일부를 이동시키기 위해 상기 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
  15. 도전성 재료 구조가 제공되는 기판에 전기화학적 도금에 의해 구조를 형성하는 방법에 있어서:
    a) 상기 기판의 일부에 전기적으로 도전성인 시드 층을 배열하는 단계;
    b) 상기 시드 층 상에 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층, 애노드 재료 및 절연 패턴 층을 가져서, 상기 애노드 재료, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는 하나 이상의 전기화학적 셀을 형성하고, 캐비티는 상기 도전성 재료 구조의 일부를 둘러싸고; 상기 애노드 재료는 상기 도전성 전극 층과 전기적으로 콘택되어 있는, 마스터 전극 도포 단계;
    c) 상기 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층이 하나 이상의 상기 셀에서의 상기 애노드 재료의 일부를 상기 시드 층으로 이동시키는 캐소드를 형성하여 상기 시드 층 및 상기 도전성 재료 구조 상에 상기 마스터 전극 상의 상기 절연 패턴 층의 캐비티에 대응되는 도금 구조를 형성하도록 하는 단계;
    d) 상기 마스터 전극 및 상기 기판을 분리하는 단계를 포함하는 것을 특징으로 하는 구조 형성 방법.
  16. 제15항에 있어서,
    b1) 상기 시드 층 상에 부가적인 마스터 전극을 도포하는 단계로서, 상기 마스터 전극은 전기적으로 도전성인 전극 층, 애노드 재료 및 절연 패턴 층을 가져서, 상기 애노드 재료, 상기 절연 패턴 층 및 상기 시드 층에 의해 둘러싸인 에어리어에서 전해질을 포함하는 전기화학적 셀 중 하나 이상을 형성하고, 상기 캐비티는 상기 도전성 재료 구조의 및 도금 구조의 일부를 둘러싸며; 상기 애노드 재료는 상기 도전성 전극과 전기적으로 콘택되는, 부가적인 마스터 전극을 도포하는 단계;
    c1) 상기 도전성 전극 층 및 상기 시드 층 사이에 전압을 인가하여, 상기 시드 층이 하나 이상의 상기 셀에서의 상기 애노드 재료의 일부를 상기 시드 층으로 이동시키는 캐소드를 형성하여 상기 시드 층 및 상기 도전성 재료 구조 및 상기 도금 구조 상에 상기 마스터 전극 상의 상기 절연 패턴 층의 캐비티에 대응되는 도금 구조를 형성하도록 하는 단계;
    d1) 상기 마스터 전극을 상기 기판과 분리시키는 단계를 더 포함하는 것을 특징으로 하는 구조 형성 방법.
  17. 제14항 또는 제15항에 있어서,
    e) 비도금 에어리어에서 상기 시드 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
  18. 제1, 2, 6, 7, 14, 15항 중 어느 한 항에 있어서,
    상기 시드 층은 Ru, Os, Hf, Re, Cr, Au, Ag, Cu, Sn, Ti, TiN, TiW, Ni, NiB, NiP, NiCo, NiBW, NiM-P, Al, Pd, Pt, W, Ta, TaN, Rh, Wo, Co, CoReP, CoP, CoWP, CoWB, CoWBP, 이들의 합금, Si, 폴리아닐린과 같은 도전성 폴리머, SnPb, SnAg, SnAgCu, SnCu와 같은 땜납 재료, 모넬 및 파멀로이와 같은 합금 및 이들의 조합을 포함하는 그룹으로부터 선택되는 재료로 구성되는 것을 특징으로 하는 다중 층 구조 형성 방법.
  19. 제18항에 있어서,
    상기 시드 층은 화학적-기상-증착(CVD), 금속유기-화학적-기상-증착(MOCVD), 물리적 기상 증착(PVD), 원자-층-증착(ALD), 스퍼터링, 무전해 도금, 전기도금, 전기 그래프팅 및 침지 증착을 포함하는 그룹으로부터 선택되는 재료에 의해 도포되는 것을 특징으로 하는 다중 층 구조 형성 방법.
  20. 제1, 2, 6, 7, 14, 15항 중 어느 한 항에 있어서,
    상기 시드 층을 도포하기 전에 접착 층을 도포하고, 상기 접착 층은 상기 시드 층 또는 배리어/캐핑 층의 상기 배열된 재료 층 또는 구조로의 접착력을 증가시키는 것을 특징으로 하는 다중 층 구조 형성 방법.
  21. 제1, 2, 6, 7, 14, 15항 중 어느 한 항에 있어서,
    상기 하나 이상의 전기화학적 셀의 형성은 상기 절연 패턴 층을 상기 기판의 패터닝된 층으로 정렬하기 위한 방법을 포함하고,
    상기 정렬 방법은 상기 기판에 해당 정렬 마크에 정렬되는 상기 마스터 전극의 전측 및/또는 후측에 정렬 마크를 사용하는 것을 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
  22. 제1, 2, 6, 7, 14, 15항 중 어느 한 항에 있어서,
    상기 애노드 재료는 전기도금, 무전해 도금, 침지 도금, CVD, MOCVD, 파우더-코팅, 화학적 그래프팅, 전기그래프팅, 및 이의 조합을 포함하는 그룹으로부터 선택된 방법을 사용하여 상기 절연 패턴 층의 캐비티에서 상기 도전성 전극 층 상에 배열되는 것을 특징으로 하는 다중 층 구조 형성 방법.
  23. 제1, 2, 6, 7항 중 어느 한 항에 있어서,
    상기 시드 층을 제거하는 단계 e)는 습식 에칭, 건식 에칭, 전기화학적 에칭 또는 이의 조합에 의해 수행되는 것을 특징으로 하는 다중 층 구조 형성 방법.
  24. 제23항에 있어서,
    상기 시드 층, 배리어/캐핑 층 및/또는 구조 층의 전부를 커버하는 보호 코팅을 도포하고; 상기 보호 코팅을 이방성 에칭으로 처리하여, 상기 구조들 사이의 상기 시드 층, 배리어/캐핑 층 및/또는 구조 층의 상부를 노출시키고 반면 상기 구조들의 측벽에는 보호 층을 남기고; 상기 시드 층 및/또는 상기 구조들 사이의 배리어 층을 제거하는 것을 더 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
  25. 제1, 2, 6, 7항 중 어느 한 항에 있어서,
    상기 재료 층은 유전체 재료의 하나 이상의 층이고 스핀 코팅, 스프레이 코팅, 파우더 코팅, 딥 코팅, 롤러 코팅, 스퍼터링, PVD, CVD, 플라즈마-강화-화학적-기상 증착(PECVD), 전기증착 및 이의 조합을 포함하는 그룹으로부터 선택된 방법에 의해 도포되는 것을 특징으로 하는 다중 층 구조 형성 방법.
  26. 제1, 2, 6, 7항 중 어느 한 항에 있어서,
    상기 재료의 배열의 상기 단계 f) 이전에 상기 구조의 상부에 에치 정지 층을 배열하는 것을 더 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
  27. 제1, 2, 6, 7항 중 어느 한 항에 있어서,
    단계 h) 이전에 구조 층을 형성하는 단계를 더 포함하고,
    구조 층을 형성하는 것은 리소그래피 방법; 전기증착과 같은 증착 방법; 무전해 증착; 습식 증착 또는 건식 증착 방법을 더 포함하는 것을 특징으로 하는 다중 층 구조 형성 방법.
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