CN116344437B - 衬底处理方法及半导体器件制造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 115
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 238000003672 processing method Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 230000003647 oxidation Effects 0.000 claims abstract description 51
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 39
- 230000008569 process Effects 0.000 claims abstract description 35
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 27
- 239000001301 oxygen Substances 0.000 claims abstract description 27
- 230000035699 permeability Effects 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 121
- 239000010703 silicon Substances 0.000 claims description 120
- 229910052710 silicon Inorganic materials 0.000 claims description 120
- 238000005530 etching Methods 0.000 claims description 30
- 150000004767 nitrides Chemical class 0.000 claims description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 25
- 238000000151 deposition Methods 0.000 claims description 9
- 230000000873 masking effect Effects 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 abstract description 7
- 238000000206 photolithography Methods 0.000 description 10
- 238000002360 preparation method Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000036284 oxygen consumption Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Abstract
本发明提供一种衬底处理方法及半导体器件制造方法，能够利用图案化掩膜不同厚度具有不同的透氧率的特性，仅仅只需要一次热氧化工艺且对该热氧化的工艺配方进行精细调整，就可以制造至少三种不同高度的衬底顶面，能够简化制造工艺、缩短制造时间、提高效率、增加制造过程的稳定性、节约成本。
Description
技术领域
本发明涉及半导体器件的制造技术领域，特别涉及一种衬底处理方法及半导体器件制造方法。
背景技术
绝缘体上硅(Silicon-On-Insulator,SOI)技术在顶层硅(top silicon)和背衬底之间设置一层预埋氧化层，有效降低了顶层硅和背衬底之间的寄生电容，且SOI基片还具备集成密度高、短沟道效应小、衬底噪声低、集成密度高、速度快、功耗低等优点，广泛应用于集成电路、光电子和微电机(Micro-Electro-Mechanical Systems，MEMS)传感器等领域。
现有的SOI芯片中，不同元器件对顶层硅有不同高度的需求，通常需要在同一个SOI衬底上制作至少三种不同高度的顶层硅，其制造过程一般需要进行两次热氧化来消耗顶层硅或者刻蚀顶层硅来达成，步骤较为繁琐，且需要精细的调整热氧化或者刻蚀的工艺配方(recipe)，效率低且成本高。
发明内容
本发明的目的在于提供一种衬底处理方法及半导体器件制造方法，能够简化制造工艺、提高制造效率，节约成本。
为实现上述目的，本发明提供一种衬底处理方法，其包括：
提供衬底，在所述衬底的部分顶面上形成厚度阶梯状变化的图案化掩膜，所述图案化掩膜与暴露出的所述衬底形成至少三阶台阶；
在所述图案化掩膜的掩蔽作用下，对所述衬底进行热氧化形成阶梯状的热氧化层，且厚度越厚的图案化掩膜层底部的衬底的热氧化速率越慢，形成的热氧化层越薄；
去除所述图案化掩膜和所述热氧化层，形成阶梯状的衬底顶面。
可选地，在所述衬底的部分顶面上形成厚度阶梯状变化的图案化掩膜的步骤包括：
在所述衬底顶面上依次沉积至少两层掩膜层，且各层掩膜层的透氧率自下而上依次降低；
自上而下依次刻蚀各层掩膜层，以形成所述图案化掩膜，在所述图案化掩膜中，上层掩膜层暴露出下层掩膜层的部分顶面。
可选地，所述图案化掩膜包括位于下层的氧化物掩膜层和位于上层的氮化物掩膜层。
可选地，所述图案化掩膜还包括位于所述氧化物掩膜层和所述氮化物掩膜层之间的耗氧掩膜层，在对所述衬底进行热氧化的过程中，对于所述耗氧掩膜层暴露在外的区域，所述耗氧掩膜层用于吸收和消耗进入到所述区域中的一部分氧。
可选地，所述耗氧掩膜层的材料包括介电常数k低于氧化硅的低k氧化物或者介电常数k高于氧化硅的高k氧化物。
可选地，所述氧化物掩膜层包括氧化硅，所述氮化物掩膜层包括氮化硅，所述低k氧化物包括碳氧化硅和掺碳的氧化硅中的至少一种，所述高k氧化物包括氮氧化硅和掺氮的氧化硅中的至少一种。
可选地，在所述衬底的部分顶面上形成厚度阶梯状变化的图案化掩膜的步骤包括：
在所述衬底顶面上沉积氧化物掩膜层，刻蚀所述氧化物掩膜层，以暴露出所述衬底的相应顶面；以及，
执行以下过程至少一次，以形成所述图案化掩膜：在所述氧化物掩膜层和所述衬底顶面上沉积新的氧化物掩膜层，并再次刻蚀新沉积的氧化物掩膜层，暴露出所述衬底的相应顶面，以形成阶梯状的氧化物掩膜层。
可选地，所述衬底为绝缘体上硅且包括自下而上依次层叠的底层硅、预埋氧化层和顶层硅，所述热氧化层形成在所述顶层硅中。
基于同一发明构思，本发明还提供一种半导体器件的制造方法，其包括：
采用如本发明所述的衬底处理方法，将相应的衬底顶面处理为阶梯状的衬底顶面；
基于衬底的不同高度的顶面制造相应的不同元器件。
与现有技术相比，本发明的技术方案，能够利用图案化掩膜不同厚度具有不同的透氧率的特性，仅仅只需要一次热氧化工艺且对该热氧化的工艺配方进行精细调整，就可以制造至少三种不同高度的衬底顶面，能够简化制造工艺、缩短制造时间、提高效率、增加制造过程的稳定性、节约成本。
附图说明
本领域的普通技术人员将会理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
图1是现有的一种衬底的处理方法中的结构剖面示意图。
图2是本发明具体实施例的衬底的处理方法的流程示意图。
图3是本发明具体实施例的衬底的处理方法中的第一示例的结构示意图。
图4是本发明具体实施例的衬底的处理方法中的第二示例的结构示意图。
图5是本发明具体实施例的衬底的处理方法中的第三示例的结构示意图。
图6是本发明具体实施例的衬底的处理方法中的第四示例的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。自始至终相同附图标记表示相同的元件。应当明白，当元件被称为"连接到"、“耦接”其它元件时，其可以直接地连接其它元件，或者可以存在居间的元件。相反，当元件被称为"直接连接到"其它元件时，则不存在居间的元件。在此使用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚的指出另外的方式。还应明白术语“包括”用于确定可以特征、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任何及所有组合。
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
现有技术中的一种衬底的处理方法，能够在同一个SOI衬底上制作三种不同高度的顶层硅，其具体包括以下步骤：
首先，请参考图1中的(A)至(C)，提供SOI衬底，SOI衬底包括依次层叠的底层硅100、预埋氧化层101和顶层硅102，在SOI衬底的顶层硅上沉积和覆盖氮化硅作为第一掩膜层103，并光刻和刻蚀第一掩膜层103，以暴露出部分顶层硅102的顶面。
接着，请参考图1中的(C)至(D)，在第一掩膜层103的掩蔽作用下对暴露出的顶层硅102进行第一次热氧化，直至形成的氧化层104的厚度能满足相应高度的顶层硅的需求。
之后，请参考图1中的(D)至(G)，去除氧化层104和第一掩膜层103，再次在顶层硅102上沉积和覆盖氮化硅作为第二掩膜层105，此时第二掩膜层105因顶层硅102的顶面高度不同而具有台阶，进一步光刻和刻蚀第二掩膜层105，以暴露出高度被降低的顶层硅102的部分顶面。
接着，请参考图1中的(H)和(I)，在第二掩膜层105的掩蔽作用下对暴露出的顶层硅102进行第二次热氧化，直至形成的氧化层106的厚度能满足最薄顶层硅(即最低高度的顶层硅)的需求。去除第二掩膜层105和氧化层106，就获得了三种高度依次降低的顶层硅102a、102b、102c。
上述的方法中，需要进行两次热氧化来消耗顶层硅或者刻蚀顶层硅来达成，步骤较为繁琐，且需要精细的调整热氧化或者刻蚀的工艺配方(recipe)，才能控制顶层硅102b、102c的高度不同，效率低且成本高。
为此，本发明提供一种衬底的处理方法及半导体器件的制造方法，能够利用厚度呈阶梯状变化的图案化掩膜在不同区域的透氧率，使得衬底的不同区域在同一道热氧化工艺中的氧化率不同，从而实现一次热氧化制备至少三种不同顶面高度的衬底，可以满足SOI芯片上的不同元器件的制造需求，简化了制造工艺，缩短了制造时间，提高了效率，增加了制造过程的稳定性且节约成本。
请参考图2，本发明一实施例的衬底处理方法，其包括以下步骤：
S1，提供衬底，在所述衬底的部分顶面上形成厚度阶梯状变化的图案化掩膜，所述图案化掩膜与暴露出的所述衬底形成至少三阶台阶；
S2，在所述图案化掩膜的掩蔽作用下，对所述衬底进行热氧化形成阶梯状的热氧化层，且厚度越厚的图案化掩膜层底部的衬底的热氧化速率越慢，形成的热氧化层越薄；
S3，去除所述图案化掩膜和所述热氧化层，形成阶梯状的衬底顶面。
应当理解的是，在本实施例的步骤S1中，提供的衬底可以是任意合适的可被氧化的衬底材料，例如是纯硅衬底、绝缘体上硅衬底等，可以采用任意合适的工艺来在该衬底的部分顶面上形成厚度阶梯状变化的图案化掩膜，形成该图案化掩膜的目的是能够在后续的步骤S2的热氧化工艺中，向衬底的不同区域提供不同的透氧率，进而能够使得衬底的不同区域的顶面有不同的热氧化率，由此在后续步骤S3中去除图案化掩膜和衬底中被热氧化形成的热氧化层之后，可以使得衬底的不同区域的顶面高度不同。
下面结合附图3至图6所示的第一至第四示例来详细说明本实施例的衬底处理方法。
第一示例
在步骤S1中，首先，请参考图2和图3中的(A)，提供SOI衬底，SOI衬底包括依次层叠的底层硅200、预埋氧化层201和顶层硅202，在SOI衬底的顶层硅202上，先通过化学气相沉积等工艺沉积和覆盖氧化硅作为氧化物掩膜层203，再沉积和覆盖氮化硅作为氮化物掩膜层204。
在步骤S1中，接着，请参考图2和图3中的(B)，先对氮化物掩膜层204进行光刻和刻蚀，刻蚀停止在氧化物掩膜层203的顶面，剩余的氮化物掩膜层204用于构建最终形成的图案化掩膜的最高台阶，并遮挡最终所需的顶面高度最高的衬底区域；再对氧化物掩膜层203进行光刻和刻蚀，刻蚀停止在顶层硅202的顶面，由此形成图案化掩膜(未标记)。其中，剩余的氧化物掩膜层203不仅包括被剩余的氮化物掩膜层204覆盖的第一部分(未标记)，还包括被剩余的氮化物掩膜层204暴露出来的第二部分(未标记)，剩余的氧化物掩膜层203的第一部分及其上方的剩余的氮化物掩膜层204共同形成图案化掩膜的高台阶，剩余的氧化物掩膜层203的第二部分相对其暴露出的顶层硅202的顶面形成一阶台阶，并遮挡最终所需的顶面高度次高的衬底区域。图案化掩膜暴露出的顶层硅202的区域为所需的顶面高度最低的衬底区域。由此图案化掩膜和顶层硅202共形成三阶台阶。
在步骤S2中，请参考图2和图3中的(C)，在图案化掩膜(即剩余的层叠的氧化物掩膜层203和氮化物掩膜层204)的掩蔽作用下，对顶层硅202进行热氧化，直至图案化掩膜暴露出的区域中形成的热氧化层205的厚度能满足相应高度的顶层硅的需求。在该步骤中，由于氮化物掩膜层204是不透氧的，氧化物掩膜层203是半透氧的，图案化掩膜暴露出的区域是全透氧的，因此，图案化掩膜暴露出的区域中顶层硅202的氧化速率最快，氧化物掩膜层203单独覆盖的区域中的顶层硅202的氧化速率次之，氮化物掩膜层204和氧化物掩膜层203层叠在一起后覆盖的区域中的顶层硅202的氧化速率最慢，所以形成的热氧化层205的厚度会相应地依次变薄(即呈阶梯状变化)。
在步骤S3中，请参考图2和图3中的(D)，通过湿法刻蚀等任意合适的工艺，去除热氧化层205、氮化物掩膜层204和氧化物掩膜层203，就获得了三种顶面高度依次降低的顶层硅202a、202b、202c。
显然，在本示例中，在依次沉积好两层掩膜层之后，通过两次刻蚀就可以利用两层掩膜层制备三种不同高度的顶面：覆盖有两层掩膜层的顶面，覆盖有一层掩膜层的顶面，被裸露的顶面，进而可以根据不同顶面的顶层硅的热氧化速率不同，来实现一次热氧化制备具有三种不同顶面高度(或者说厚度)的衬底。该衬底可以用于SOI元器件的制造，简化了制造工艺，缩短了制造时间，提高了效率，增加了制造过程的稳定性且节约成本。
第二示例
在步骤S1中，首先，请参考图2和图4中的(A)，提供SOI衬底，SOI衬底包括依次层叠的底层硅200、预埋氧化层201和顶层硅202，在SOI衬底的顶层硅202上，先通过化学气相沉积等工艺沉积和覆盖氧化硅作为氧化物掩膜层203，再沉积和覆盖耗氧材料作为耗氧掩膜层206，后沉积和覆盖氮化硅作为氮化物掩膜层204。耗氧掩膜层206可以是在后续热氧化工艺中与氧反应的材料，例如介电常数k低于氧化硅的低介电常数(Low-k)氧化物(可以包括碳氧化硅、掺碳的氧化硅等中的至少一种)或者介电常数k高于氧化硅的高介电常数(High-k)氧化物(可以包括氮氧化硅、掺氮的氧化硅等中的至少一种)。
在步骤S1中，接着，请参考图2和图4中的(A)，先对氮化物掩膜层204进行光刻和刻蚀，刻蚀停止在耗氧掩膜层206的顶面，剩余的氮化物掩膜层204用于构建最终形成的图案化掩膜的最高台阶，并遮挡最终所需的顶面高度最高的衬底区域；再对耗氧掩膜层206进行光刻和刻蚀，刻蚀停止在氧化物掩膜层203的顶面，剩余的耗氧掩膜层206不仅包括被剩余的氮化物掩膜层204覆盖的第一部分(未标记)，还包括被剩余的氮化物掩膜层204暴露出来的第二部分(未标记)；之后对氧化物掩膜层203进行光刻和刻蚀，刻蚀停止在顶层硅202的顶面，由此形成图案化掩膜(未标记)。其中，剩余的氧化物掩膜层203不仅包括被剩余的氮化物掩膜层204和剩余的耗氧掩膜层206的第一部分共同覆盖的第一部分(未标记)，还包括被剩余的耗氧掩膜层206的第二部分覆盖的第二部分，以及被剩余的耗氧掩膜层206暴露出来的第三部分(未标记)，剩余的氧化物掩膜层203的第一部分及其上方层叠的剩余的耗氧掩膜层206的第一部分和剩余的氮化物掩膜层204共同形成图案化掩膜的最高台阶，剩余的氧化物掩膜层203的第二部分及其上方层叠的剩余的耗氧掩膜层206的第二部分共同形成图案化掩膜的次高台阶，剩余的氧化物掩膜层203的第三部分形成图案化掩膜的次低台阶，图案化掩膜暴露出的顶层硅202的区域为所需的顶面高度最低的衬底区域，由此图案化掩膜和顶层硅202共形成四阶台阶。
在步骤S2中，请参考图2和图4中的(B)，在图案化掩膜(即剩余的层叠的氧化物掩膜层203、耗氧掩膜层206和氮化物掩膜层204)的掩蔽作用下，对顶层硅202进行热氧化，直至图案化掩膜暴露出的区域中形成的热氧化层205的厚度能满足相应高度的顶层硅的需求。在该步骤中，由于氮化物掩膜层204是不透氧的，耗氧掩膜层206是自身会将透进来的氧消耗一部分的，氧化物掩膜层203是半透氧但自身不耗氧的，图案化掩膜暴露出的区域是全透氧的，因此，图案化掩膜暴露出的区域中顶层硅202的氧化速率最快，氧化物掩膜层203单独覆盖的区域中的顶层硅202的氧化速率次之，耗氧掩膜层206和氧化物掩膜层203双层覆盖的区域中的顶层硅202的氧化速率再次之，氮化物掩膜层204、耗氧掩膜层206和氧化物掩膜层203三层覆盖的区域中的顶层硅202的氧化速率最慢，所以形成的热氧化层205的厚度会相应地依次变薄(即呈阶梯状变化)。
在步骤S3中，请参考图2和图4中的(B)，通过湿法刻蚀等任意合适的工艺，去除热氧化层205、氮化物掩膜层204、耗氧掩膜层206和氧化物掩膜层203，就获得了四种顶面高度依次降低的顶层硅202a、202b、202c、202d。
显然，在本示例中，在依次沉积好三层掩膜层之后，通过三次刻蚀就可以利用三层掩膜层制备四种不同高度的顶面：覆盖有三层掩膜层的顶面，覆盖有两层掩膜层的顶面，覆盖有一层掩膜层的顶面，被裸露的顶面，进而可以根据不同顶面的顶层硅的热氧化速率不同，来实现一次热氧化制备具有四种不同顶面高度(或者说厚度)的衬底。该衬底可以用于SOI元器件的制造，简化了制造工艺，缩短了制造时间，提高了效率，增加了制造过程的稳定性且节约成本。
第三示例
在步骤S1中，请参考图2和图5中的(A)至(D)，首先，提供SOI衬底，SOI衬底包括依次层叠的底层硅200、预埋氧化层201和顶层硅202，在SOI衬底的顶层硅202上，先通过化学气相沉积等工艺沉积和覆盖氧化硅作为氧化物掩膜层203，并对氧化物掩膜层203进行光刻和刻蚀，刻蚀停止在顶层硅202的顶面，剩余的氧化物掩膜层203用于构建最终形成的图案化掩膜的最高台阶，并遮挡最终所需的顶面高度最高的衬底区域；再在氧化物掩膜层203及其暴露的顶层硅202的顶面上沉积新的一层氧化物掩膜层203’，并对氧化物掩膜层203暴露的顶层硅202的顶面上的氧化物掩膜层203’进行光刻和刻蚀，刻蚀停止在顶层硅202的顶面，由此形成图案化掩膜(未标记)。其中，剩余的氧化物掩膜层203’不仅包括覆盖在氧化物掩膜层203上的第一部分(未标记)，还包括覆盖在氧化物掩膜层203***的顶层硅202上的第二部分(未标记)，氧化物掩膜层203及其上方覆盖的氧化物掩膜层203’的第一部分共同形成图案化掩膜的高台阶，氧化物掩膜层203’的第二部分相对其暴露出的顶层硅202的顶面形成图案化掩膜的低台阶，并遮挡最终所需的顶面高度次高的衬底区域。图案化掩膜暴露出的顶层硅202的区域为所需的顶面高度最低的衬底区域。由此图案化掩膜由氧化硅这单一材料构成，且和顶层硅202共形成三阶台阶。
在步骤S2中，请参考图2和图5中的(D)，在图案化掩膜(即剩余的层叠的氧化物掩膜层203和203’)的掩蔽作用下，对顶层硅202进行热氧化，直至图案化掩膜暴露出的区域中形成的热氧化层205的厚度能满足相应高度的顶层硅的需求。在该步骤中，由于厚度不同的氧化硅在该热氧化工艺中的透氧率不同，氧化硅越博，透氧率越大，氧化硅越厚，透氧率越低，因此，图案化掩膜暴露出的区域中顶层硅202的氧化速率最快，氧化物掩膜层203’单独覆盖的区域中的顶层硅202的氧化速率次之，氧化物掩膜层203’和氧化物掩膜层203双层覆盖的区域中的顶层硅202的氧化速率最慢，所以形成的热氧化层205的厚度会相应地依次变薄(即呈阶梯状变化)。
在步骤S3中，请参考图2和图5中的(E)，通过湿法刻蚀等任意合适的工艺，去除热氧化层205、氧化物掩膜层203和203’，就获得了三种顶面高度依次降低的顶层硅202a、202b、202c。
显然，在本示例中，形成厚度呈阶梯状变化的氧化硅掩膜层后，可以利用厚度不同的氧化硅在热氧化工艺中的透氧率不同，来实现一次热氧化制备具有三种不同顶面高度(或者说厚度)的衬底。该衬底可以用于SOI元器件的制造，简化了制造工艺，缩短了制造时间，提高了效率，增加了制造过程的稳定性且节约成本。
应当理解的是，当需要实现一次热氧化制备具有不少于5种不同顶面高度的衬底时，可以在图案化掩膜中形成更多层的耗氧掩膜层，各层耗氧掩膜层的耗氧率不同，且图案化掩膜的顶面具有更多的台阶。
第四示例
在步骤S1中，请参考图2和图6中的(A)，首先，提供SOI衬底，SOI衬底包括依次层叠的底层硅200、预埋氧化层201和顶层硅202，在SOI衬底的顶层硅202上，先通过化学气相沉积等工艺沉积和覆盖氧化硅作为氧化物掩膜层203，并对氧化物掩膜层203进行光刻和刻蚀，刻蚀停止在顶层硅202的顶面，剩余的氧化物掩膜层203用于构建最终形成的图案化掩膜的最高台阶，并遮挡最终所需的顶面高度最高的衬底区域；之后再重复执行两次氧化物掩膜层的沉积和刻蚀的过程，具体地，在氧化物掩膜层203及其暴露的顶层硅202的顶面上沉积新的一层氧化物掩膜层203’，并对氧化物掩膜层203暴露的顶层硅202的顶面上的氧化物掩膜层203’进行光刻和刻蚀，刻蚀停止在顶层硅202的顶面，剩余的氧化物掩膜层203’不仅包括覆盖在氧化物掩膜层203上的第一部分(未标记)，还包括覆盖在氧化物掩膜层203***的顶层硅202上的第二部分(未标记)；在氧化物掩膜层203’及其暴露的顶层硅202的顶面上沉积新的一层氧化物掩膜层203”，并对氧化物掩膜层203’暴露的顶层硅202的顶面上的氧化物掩膜层203”进行光刻和刻蚀，刻蚀停止在顶层硅202的顶面，剩余的氧化物掩膜层203”不仅包括覆盖在氧化物掩膜层203’的第一部分上的第一部分(未标记)，还包括覆盖在氧化物掩膜层203’的第二部分上的第二部分，以及，覆盖在氧化物掩膜层203’***的顶层硅202上的第三部分(未标记)。氧化物掩膜层203及其上方覆盖的氧化物掩膜层203’的第一部分和氧化物掩膜层203”的第一部分共同形成图案化掩膜的最高台阶，氧化物掩膜层203’的第二部分及其上方覆盖的氧化物掩膜层203”的第二部分共同形成图案化掩膜的次高台阶，氧化物掩膜层203”的第三部分相对其暴露出的顶层硅202的顶面形成图案化掩膜的次低台阶，并遮挡最终所需的顶面高度次高的衬底区域。图案化掩膜暴露出的顶层硅202的区域为所需的顶面高度最低的衬底区域。由此图案化掩膜由氧化硅这单一材料构成，且和顶层硅202共形成四阶台阶。
在步骤S2中，请参考图2和图6中的(A)，在图案化掩膜(即剩余的层叠的氧化物掩膜层203和203’、203”)的掩蔽作用下，对顶层硅202进行热氧化，直至图案化掩膜暴露出的区域中形成的热氧化层205的厚度能满足相应高度的顶层硅的需求。在该步骤中，由于厚度不同的氧化硅在该热氧化工艺中的透氧率不同，氧化硅越博，透氧率越大，氧化硅越厚，透氧率越低，因此，图案化掩膜暴露出的区域中顶层硅202的氧化速率最快，氧化物掩膜层203”单独覆盖的区域中的顶层硅202的氧化速率次之，氧化物掩膜层203”和氧化物掩膜层203’双层覆盖的区域中的顶层硅202的氧化速率再次之，氧化物掩膜层203”、氧化物掩膜层203’和氧化物掩膜层203三层覆盖的区域中的顶层硅202的氧化速率最慢，所以形成的热氧化层205的厚度会相应地依次变薄(即呈阶梯状变化)。
在步骤S3中，请参考图2和图6中的(B)，通过湿法刻蚀等任意合适的工艺，去除热氧化层205、氧化物掩膜层203和203’、203”，就获得了四种顶面高度依次降低的顶层硅202a、202b、202c、202d。
显然，在本示例中，形成厚度呈阶梯状变化的氧化硅掩膜层后，可以利用厚度不同的氧化硅在热氧化工艺中的透氧率不同，来实现一次热氧化制备具有四种不同顶面高度(或者说厚度)的衬底。该衬底可以用于SOI元器件的制造，简化了制造工艺，缩短了制造时间，提高了效率，增加了制造过程的稳定性且节约成本。
应当理解的是，当需要实现一次热氧化制备具有不少于5种不同顶面高度的衬底时，可以在图案化掩膜中形成相应的更多层的氧化物掩膜层，氧化物掩膜层的台阶数相应的增多即可。
此外，基于同一发明构思，本实施例还提供一种半导体器件的制造方法，其包括：首先，采用如本实施例任意示例所述的衬底处理方法，将相应的衬底顶面处理为阶梯状的衬底顶面；然后，基于衬底的不同高度的顶面制造相应的不同元器件。
其中，基于衬底的不同高度的顶面制造相应的不同元器件的具体过程，可以采用本领域任意合适工艺来实现，其可以包括离子注入工艺、栅极工艺、金属互连工艺等等，在此不再详述。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的保护范围。
Claims (9)
1.一种衬底处理方法，其特征在于，包括：
提供包括顶层硅的衬底，在所述顶层硅的部分顶面上形成厚度阶梯状变化的图案化掩膜，所述图案化掩膜与暴露出的所述顶层硅形成至少三阶台阶；
在所述图案化掩膜的掩蔽作用下，对所述顶层硅进行热氧化形成阶梯状的热氧化层，且所述图案化掩膜在不同厚度具有不同的透氧率，使得不同区域的所述顶层硅在同一道热氧化工艺中的氧化率不同，厚度越厚的图案化掩膜层底部的所述顶层硅的热氧化速率越慢，形成的热氧化层越薄；
去除所述图案化掩膜和所述热氧化层，形成阶梯状的顶层硅顶面。
2.如权利要求1所述的衬底处理方法，其特征在于，在所述顶层硅的部分顶面上形成厚度阶梯状变化的图案化掩膜的步骤包括：
在所述顶层硅顶面上依次沉积至少两层掩膜层，且各层掩膜层的透氧率自下而上依次降低；
自上而下依次刻蚀各层掩膜层，以形成所述图案化掩膜，在所述图案化掩膜中，上层掩膜层暴露出下层掩膜层的部分顶面。
3.如权利要求1所述的衬底处理方法，其特征在于，所述图案化掩膜包括位于下层的氧化物掩膜层和位于上层的氮化物掩膜层。
4.如权利要求3所述的衬底处理方法，其特征在于，所述图案化掩膜还包括位于所述氧化物掩膜层和所述氮化物掩膜层之间的耗氧掩膜层，在对所述顶层硅进行热氧化的过程中，对于所述耗氧掩膜层暴露在外的区域，所述耗氧掩膜层用于吸收和消耗进入到所述区域中的一部分氧。
5.如权利要求4所述的衬底处理方法，其特征在于，所述耗氧掩膜层的材料包括介电常数k低于氧化硅的低k氧化物或者介电常数k高于氧化硅的高k氧化物。
6.如权利要求5所述的衬底处理方法，其特征在于，所述氧化物掩膜层包括氧化硅，所述氮化物掩膜层包括氮化硅，所述低k氧化物包括碳氧化硅和掺碳的氧化硅中的至少一种，所述高k氧化物包括氮氧化硅和掺氮的氧化硅中的至少一种。
7.如权利要求1所述的衬底处理方法，其特征在于，在所述顶层硅的部分顶面上形成厚度阶梯状变化的图案化掩膜的步骤包括：
在所述顶层硅顶面上沉积氧化物掩膜层，刻蚀所述氧化物掩膜层，以暴露出所述顶层硅的相应顶面；以及，
执行以下过程至少一次，以形成所述图案化掩膜：在所述氧化物掩膜层和所述顶层硅顶面上沉积新的氧化物掩膜层，并再次刻蚀新沉积的氧化物掩膜层，暴露出所述衬底的相应顶面，以形成阶梯状的氧化物掩膜层。
8.如权利要求1-7中任一项所述的衬底处理方法，其特征在于，所述衬底为绝缘体上硅且包括自下而上依次层叠的底层硅、预埋氧化层和顶层硅，所述热氧化层形成在所述顶层硅中。
9.一种半导体器件制造方法，其特征在于，包括：
采用如权利要求1-8中任一项所述的衬底处理方法，将相应的包括顶层硅的衬底的顶面处理为阶梯状的顶层硅顶面；
基于衬底的不同高度的顶层硅顶面制造相应的不同元器件。
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| Application Number | Priority Date | Filing Date | Title |
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Country Status (1)
| Country | Link |
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| CN (1) | CN116344437B (zh) |
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| PB01 | Publication | ||
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| GR01 | Patent grant |