KR20050068332A - 반도체 메모리 소자의 파워업 회로 - Google Patents
반도체 메모리 소자의 파워업 회로 Download PDFInfo
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Abstract
Description
Claims (21)
- 전원전압의 레벨 변화에 따라 선형적으로 변화하는 제1 및 제2 바이어스 전압을 제공하기 위한 전원전압 레벨 팔로워부;상기 제1 바이어스 전압에 응답하여 상기 전원전압의 하강시의 파워업 신호의 천이 레벨에 대응하는 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부;상기 제2 바이어스 전압에 응답하여 상기 전원전압의 상승시의 파워업 신호의 천이 레벨에 대응하는 제2 임계 레벨 - 제1 임계 레벨 보다 상대적으로 높은 전압 레벨을 가짐 - 로의 변화를 감지하기 위한 제2 전원전압 감지부; 및상기 전원전압의 하강시에 상기 제1 전원전압 감지부로부터 출력된 제1 감지신호에 응답하여 그 출력신호를 천이시키고, 상기 전원전압의 상승시에 제2 전원전압 감지부로부터 출력된 제2 감지신호에 응답하여 그 출력신호를 천이시키기 위한 트리거부를 구비하는 반도체 메모리 소자의 파워업 회로.
- 제1항에 있어서,상기 트리거부의 출력신호를 버퍼링하여 상기 파워업 신호를 출력하기 위한버퍼부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제1항에 있어서,상기 전원전압 레벨 팔로워부는,전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제1 내지 제3 로드 소자를 구비하며, 상기 제1 로드 소자와 상기 제2 로드 소자의 공통 노드로 상기 제1 바이어스 전압을 출력하고, 상기 제2 로드 소자와 제3 로드 소자의 공통 노드로 상기 제2 바이어스 전압을 출력하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제1항에 있어서,상기 제1 전원전압 감지부는,전원전압단과 제1 노드 사이에 접속된 제1 로드 소자;접지전압단과 상기 제1 노드 사이에 접속되며 상기 제1 바이어스 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및상기 제1 노드에 접속된 제1 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제4항에 있어서,상기 제1 로드 소자는 상기 전원전압단과 상기 제1 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제4항에 있어서,상기 제2 전원전압 감지부는,상기 전원전압단과 제2 노드 사이에 접속된 제2 로드 소자;상기 접지전압단과 제2 노드 사이에 접속되며 상기 제2 바이어스 전압을 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및상기 제2 노드에 접속된 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제6항에 있어서,상기 제2 로드 소자는 상기 전원전압단과 상기 제2 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제1항에 있어서,상기 트리거부는,상기 제1 감지신호에 제어 받는 풀업 수단과,상기 제2 감지신호에 제어 받는 풀다운 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제6항에 있어서,상기 트리거부는,상기 전원전압단과 제3 노드 사이에 접속되며 상기 제1 감지신호를 게이트 입력으로 하는 PMOS 트랜지스터와,상기 접지전압단과 상기 제3 노드 사이에 접속되며 상기 제2 감지신호를 게이트 입력으로 하는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제9항에 있어서,상기 트리거부는,상기 제3 노드에 접속된 래치 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 전원전압의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압을 제공하기 위한 전원전압 레벨 팔로워부;상기 바이어스 전압에 응답하여 상기 전원전압의 하강시의 파워업 신호의 천이 레벨에 대응하는 제1 임계 레벨로의 변화를 감지하기 위한 제1 전원전압 감지부;상기 바이어스 전압에 응답하여 상기 전원전압의 상승시의 파워업 신호의 천이 레벨에 대응하는 제2 임계 레벨 - 제1 임계 레벨 보다 상대적으로 높은 전압 레벨을 가짐 - 로의 변화를 감지하기 위한 제2 전원전압 감지부; 및상기 전원전압의 하강시에 상기 제1 전원전압 감지부로부터 출력된 제1 감지신호에 응답하여 그 출력신호를 천이시키고, 상기 전원전압의 상승시에 제2 전원전압 감지부로부터 출력된 제2 감지신호에 응답하여 그 출력신호를 천이시키기 위한 트리거부를 구비하는 반도체 메모리 소자의 파워업 회로.
- 제11항에 있어서,상기 트리거부의 출력신호를 버퍼링하여 상기 파워업 신호를 출력하기 위한버퍼부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제11항에 있어서,상기 전원전압 레벨 팔로워부는 전원전압단과 접지전압단 사이에 제공되어 전압 디바이더를 구성하는 제1 및 제2 로드 소자를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제11항에 있어서,상기 제1 전원전압 감지부는,전원전압단과 제1 노드 사이에 접속된 제1 로드 소자;접지전압단과 상기 제1 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 및상기 제1 노드에 접속된 제1 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제14항에 있어서,상기 제1 로드 소자는 상기 전원전압단과 상기 제1 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제14항에 있어서,상기 제2 전원전압 감지부는,상기 전원전압단과 제2 노드 사이에 접속된 제2 로드 소자;상기 접지전압단과 제2 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및상기 제2 노드에 접속된 제2 인버터를 구비하며,상기 제2 NMOS 트랜지스터의 폭이 상기 제1 NMOS 트랜지스터의 폭에 비해 작은 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제14항에 있어서,상기 제2 전원전압 감지부는,상기 전원전압단과 제2 노드 사이에 접속된 제2 로드 소자;상기 접지전압단과 제2 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제2 NMOS 트랜지스터; 및상기 제2 노드에 접속된 제2 인버터를 구비하며,상기 제2 로드 소자의 유효 저항값이 상기 제2 로드 소자의 유효 저항값에 비해 작은 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제16항 또는 제17항에 있어서,상기 제2 로드 소자는 상기 전원전압단과 상기 제2 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터로 구현하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제11항에 있어서,상기 트리거부는,상기 제1 감지신호에 제어 받는 풀업 수단과,상기 제2 감지신호에 제어 받는 풀다운 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제16항 또는 제17항에 있어서,상기 트리거부는,상기 전원전압단과 제3 노드 사이에 접속되며 상기 제1 감지신호를 게이트 입력으로 하는 PMOS 트랜지스터와,상기 접지전압단과 상기 제3 노드 사이에 접속되며 상기 제2 감지신호를 게이트 입력으로 하는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
- 제20항에 있어서,상기 트리거부는,상기 제3 노드에 접속된 래치 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자의 파워업 회로.
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