KR100735678B1

KR100735678B1 - 초기화 신호 생성 회로

Info

Publication number: KR100735678B1
Application number: KR1020060001287A
Authority: KR
Inventors: 원명규; 이규찬
Original assignee: 삼성전자주식회사
Priority date: 2006-01-05
Filing date: 2006-01-05
Publication date: 2007-07-04
Also published as: US20070152721A1; CN101009485A; US7576575B2; CN101009485B

Abstract

개선된 초기화 신호 생성 회로가 개시된다. 상기 초기화 신호 생성 회로는 전원 전압을 인가받아 설정 전압 이상에서 트립 신호를 생성하는 트립 신호 생성부, 상기 트립 신호를 반전하여 이를 초기화 신호로서 출력하는 인버터부 및 온도의 변화에 따른 영향을 감소시키기 위해 상기 인버터부를 구성하는 트랜지스터들 사이에 연결되어 상기 인버터부의 트립 포인트를 제어하는 베리에이션 감쇄부를 구비한다. 그리하여, 본 발명은 생성되는 초기화 신호가 온도의 변화에 영향을 덜 받게 되고, 온도의 변화에 따른 베리에이션이 감소된 초기화 신호를 생성함으로써 반도체 메모리 장치 내부 회로의 동작을 안정되게 하는 효과를 갖는다.

초기화, 파워 업, 다이오드, 베리에이션(variation), 인버터

Description

초기화 신호 생성 회로{Circuit for use in generating signal for initialization}

도 1은 종래의 초기화 신호 생성 회로를 보인 회로도.

도 2a 및 도 2b는 초기화 신호를 나타낸 그래프.

도 3은 온도의 변화에 따른 도 1의 초기화 신호 발생 회로에서 생성되는 초기화 신호의 베리에이션을 보인 그래프.

도 4는 본 발명의 일 실시예에 따른 초기화 신호 생성 회로를 보인 회로도.

도 5는 도 4의 초기화 신호 생성 회로에 의해 생성되는 초기화 신호의 온도 영향에 따른 베리에이션을 보인 그래프.

도 6은 본 발명의 다른 실시예에 따른 초기화 신호 생성 회로를 보인 회로도.

도 7은 도 6의 초기화 신호 생성 회로에서의 초기화 신호의 특성을 보인 그래프.

<도면의 주요부분에 대한 부호의 설명>

40 : 트립 신호 생성부 42, 44, 46 : 인버터부

43 : 베리에이션 감쇄부

NM40, NM42, NM43 : 엔모스 트랜지스터

PM42, PM43 : 피모스 트랜지스터 VCCH, VCCHB : 초기화 신호

60 : 전압 분배부 62, 64, 66 : 인버터부

63 : 베리에이션 감쇄부 R40, R60 : 저항

NM60, NM62, NM63 : 엔모스 트랜지스터

PM62, PM63 : 피모스 트랜지스터

본 발명은 초기화 신호 생성 회로에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에서 안정적인 초기화 신호를 제공하여 장치 내부의 회로 동작을 최적화하는 초기화 신호 생성 회로에 관한 것이다.

일반적으로 최근의 반도체 메모리 장치는 동작전압이 낮아짐에 따라 높은 외부 공급 전압을 낮은 내부 전압으로 변환하여 사용하고 있다. 특히 모바일 제품들에 있어서는 더욱 낮은 동작 전압이 사용되어지는 추세에 있다.

그리고, 반도체 메모리 장치를 구성하는 각종 회로들에서의 모스 트랜지스터들의 문턱 전압은 반도체 메모리 장치의 동작 속도와 밀접한 관련이 있다. 즉, 고속 저전압 동작을 요구하는 부분에서는 문턱 전압(threshold voltage)이 낮고 속도 가 빠른 모스 트랜지스터(MOS transistor)가 사용되고, 저속 고전압 동작을 요구하는 부분에서는 문턱전압이 높고 속도가 느리면서도 물리적으로 신뢰성이 있는 모스 트랜지스터를 사용하는 것이 일반화되고 있다.

반도체 메모리 장치를 동작시키기 위하여 전원 전압을 인가하는 것을 파워 업(power-up)이라 한다. 반도체 메모리 장치에서는 파워 업에 의하여 전원 전압이 인가되는 순간 곧바로 전원 전압의 레벨에 응답하여 동작하는 것이 아니라, 전원 전압의 레벨이 일정한 레벨 이상으로 상승된 후 동작하게 된다. 이러한 이유로 인하여, 반도체 메모리 장치에는 파워 업시 반도체 메모리 장치 내부 회로의 불안정한 동작 또는 래치업(latch-up) 현상 등을 방지하기 위한 안정화 회로가 배치된다.

여기서, 불안정한 동작이라 함은 외부에서 인가되는 외부 전원이 완전히 안정되지 않았기 때문에 데이터의 논리 '하이(High)' 또는 논리 '로우(Low)'에 대한 회로적 판단이 파워-업 동작 구간에서는 어렵다는 것을 의미한다. 래치업 현상은 씨모스(CMOS) 공정에서 엔모스 트랜지스터와 피모스 트랜지스터를 만들 때 생기는 N층과 P층 간의 결합(N-P-N-P 또는 P-N-P-N)으로 말미암아 생기는 현상이다. 상기 P-N-P-N(또는 N-P-N-P) 층으로 말미암아 래치업 현상이 발생되면, 회로가 동작하지 않거나 소자 파괴 현상을 일으키게 된다.

따라서, 일반적인 반도체 메모리 장치에서는 전원 전압이 안정화되기까지는 반도체 메모리 장치를 구성하는 소자들을 초기화시키는 초기화 신호를 생성하고, 전원 전압이 일정 레벨로 안정화되면 초기화를 종료하고 정상동작이 수행되도록 하는 초기화 신호 생성 회로가 구비된다. 상기 초기화 신호는 파워 업 리셋 신호로도 불린다. 그리고, 상기 초기화 신호 생성 회로는 파워 업 리셋 회로로도 불린다.

도 1은 종래의 초기화 신호 생성 회로를 보인 회로도이다.

도 1을 참조하면, 종래의 초기화 신호 생성 회로는 외부로부터 인가되는 전원 전압(VDD)의 레벨을 감지하는 레벨 감지부(10), 상기 레벨 감지부(10)로부터 출력되는 레벨 감지 신호를 버퍼링하여 초기화 신호(VCCHB)를 출력하는 복수 개의 인버터들(12, 14, 16)을 구비한다.

상기 레벨 감지부(10)는 전원 전압(VDD) 단자와 출력 노드(N10) 사이에 위치하고 게이트 단자와 드레인 단자가 연결되어 다이오드를 구성하는 엔모스 트랜지스터(NM10), 및 상기 엔모스 트랜지스터(NM10)의 소스 단자와 접지 단자 사이에 연결된 저항(R10)을 구비한다. 그리고, 상기 인버터(12)는 전원 전압(VDD) 단자와 접지 단자 사이에 직렬 연결된 피모스 트랜지스터(PM12) 및 엔모스 트랜지스터(NM12)를 구비한다. 상기 출력 노드(N10)는 상기 피모스 트랜지스터(PM12) 및 엔모스 트랜지스터(NM12)의 공통 게이트 단자에 연결된다. 그리고, 상기 피모스 트랜지스터(PM12)의 소스 단자에는 전원 전압(VDD)이 인가되고, 상기 엔모스 트랜지스터(NM12)의 소스 단자는 접지된다. 상기 인버터(12)의 출력 노드 즉 상기 피모스 트랜지스터(PM12) 및 상기 엔모스 트랜지스터(NM12)의 공통 드레인 단자는 상기 인버터(14)에 연결된다. 상기 인버터들(14, 16)의 구성은 상기 인버터(12)의 구성과 동일하다. 여기서, 초기화 신호(VCCHB)는 상기 인버터(12)의 출력일 수도 있고, 상기 인버터(14)의 출력일 수도 있으며, 상기 인버터(16)의 출력일 수도 있다. 상기 인버터(14)의 출력은 상기 인버터(12)의 출력의 반전 신호이므로 상기 초기화 신호 (VCCHB)와 구별하기 위해 VCCH로 표시된다.

상기 초기화 신호 생성 회로의 동작을 살펴보면 이하와 같다.

먼저, 전원 전압(VDD)이 공급될 경우 상기 전원 전압(VDD)은 서서히 상승한다. 그리고, 다이오드 연결된 상기 엔모스 트랜지스터(NM10)는 전원 전압(VDD)이 문턱 전압이 될 때까지 턴오프되어 출력 노드(N10)는 로우 레벨을 유지한다. 상기 출력 노드(N10)의 로우 레벨 전압은 상기 인버터(12)의 피모스 트랜지스터(PM12)를 턴온시킨다. 그리하여, 상기 인버터(12)의 출력 노드(N12)는 하이 레벨이 된다. 상기 출력 노드(N12)의 하이 레벨 전압은 인버터(14)에 의해 로우 레벨로 되고, 상기 인버터(14)의 출력은 상기 인버터(16)에 의해 하이 레벨로 된다. 따라서, 상기 초기화 신호(VCCHB)는 하이 레벨이 된다.

도 2a 및 도 2b는 파워 업시 도 1에서의 전원 전압의 증가에 따른 초기화 신호의 레벨을 보인 그래프로서, 도 2a는 상기 초기화 신호가 인버터(12) 또는 인버터(16)의 출력일 때의 그래프(즉, 초기화 신호(VCCHB)의 그래프)이고, 도 2b는 인버터(14)의 출력인 초기화 신호(VCCH)를 나타낸 그래프이다. 그리고, 도 3은 온도의 변화에 따른 도 1의 초기화 신호 발생 회로에서 생성되는 초기화 신호의 특성을 보인 그래프이다.

먼저 도 2a를 참조하면, X축은 파워 업시 증가되는 전원 전압(VDD)을 나타내고, Y축은 도 1에서의 각 노드의 전압 레벨 및 초기화 신호(VCCHB)의 전압 레벨을 나타낸다. 그래프 g11 및 g12는 레벨 감지부(10)의 출력 노드(N10)의 전압 레벨(VN10)을 나타내고, 그래프 g1은 초기화 신호(VCCHB)의 전압 레벨을 나타내며, 그 래프 gT는 인버터(12)의 트립 전압 레벨을 나타낸다.

파워 업시 전원 전압(VDD)이 상승함에 따라, 트립 포인트(P1)까지 초기화 신호(VCCHB)도 동반하여 상승한다. 그리고, 상기 트립 포인트(P1)에서 상기 초기화 신호(VCCHB)는 하강하여 접지 레벨을 유지한다.

도 2a에서는 트립 포인트(P1)를 설명하기 위해 파워 업시 전원 전압(VDD)이 접지 레벨로부터 상승되는 부분만 확대되어 도시되어 있지만, 실제로 상기 전원 전압(VDD)은 파워 업시 도 2a에 나타난 과정 이후에는 일정한 크기의 전원 전압을 유지한다. 이는 초기화 신호를 설명하기 위한 이하의 모든 그래프들에 대해 동일하게 적용된다.

다음으로 도 2b를 참조하면, 그래프 g2는 초기화 신호(VCCH)의 전압 레벨을 나타낸다. 파워 업시 전원 전압(VDD)이 상승함에 따라, 트립 포인트(P1)까지 초기화 신호(VCCH)는 접지 레벨을 유지한다. 그리고, 상기 트립 포인트(P1)에서 상기 초기화 신호(VCCH)는 상승하여 전원 전압(VDD)과 동반하여 상승한다.

도 1 내지 도 2b를 참조하여 도 1의 초기화 신호 생성 회로를 보다 상세히 설명하면 이하와 같다.

파워 업시 전원 전압(VDD)이 점차 증가하면서 엔모스 트랜지스터(NM10)의 문턱 전압 이상으로 상승될 때, 상기 엔모스 트랜지스터(NM10)는 다이오드로 동작한다. 저항(R10)은 상기 엔모스 트랜지스터(NM10)가 턴온될 때 전류의 흐름을 제어한다. 상기 엔모스 트랜지스터(NM10)가 턴온된 후, 전원 전압(VDD)이 계속해서 상승하여 상기 출력 노드(N10)의 전압이 엔모스 트랜지스터(NM12)의 문턱 전압까지 상 승하면, 인버터(12)의 출력 노드(N12)는 레벨 감지부(10)의 출력 노드(N10)의 하이 레벨의 신호가 반전된 로우 레벨을 갖는다. 여기서, 상기 엔모스 트랜지스터(NM12)를 턴온시키는 전압을 트립 전압(trip voltage)이라 한다. 그리고, 상기 레벨 감지부(10)의 출력 노드(N10)가 상기 트립 전압을 갖게 되는 포인트를 트립 포인트라 한다.

따라서, 상기 레벨 감지부(10)의 출력 노드(N10)의 전압이 트립 전압을 갖게되는 경우, 도 2a에서 보여지는 바와 같이 인버터(12)의 출력 노드(N12)의 전압인 초기화 신호(VCCHB)는 하강하여 접지 레벨을 유지하게 된다.

한편, 초기화 신호(VCCH)는 인버터(14)의 출력 신호로서, 도 2b에서 보여지는 바와 같이 상기 레벨 감지부(10)의 출력 노드(N10)의 전압이 트립 전압을 갖게 되는 경우, 상승하여 전원 전압(VDD)에 동반되어 상승하게 된다.

도 2a 및 도 2b에서 보여지는 바와 같이 상기 트립 포인트를 낮추기 위해 도 1에서의 초기화 신호 생성 회로에서의 레벨 감지부(10)를 조절할 수 있다. 즉, 상기 레벨 감지부(10)의 저항, 트랜지스터의 특성 등을 조절함으로써 상기 트립 포인트를 낮출 수 있다. 그러한 결과로 나타나는 레벨 감지부(10)의 출력 노드(N10)의 레벨 특성이 그래프 g11이고, 그 때의 트립 포인트는 P2이다.

모바일 제품들에서와 같이 동작 전압이 낮은 제품들에 있어서는, 안정된 초기화 신호를 생성하기 위해 트립 포인트를 낮추는 것이 요구된다.

그러나, 이와 같이 상기 레벨 감지부(10)의 출력 노드(N10)의 레벨 특성이 그래프 g11을 따르도록 하여 트립 포인트를 낮게 하는 경우, 전원 전압(VDD)이 트 립 전압보다 낮은 구간(T1)에서 인버터(12)의 트립 전압의 마진(margin)이 줄어든다. 그리하여, 초기화 신호(VCCHB)가 그래프 g1과 같은 특성을 갖지 않고, 상기 구간(T1)에서도 접지 레벨을 그대로 유지하는 결과가 발생될 수 있다.

도 3에서는 온도의 변화에 따른 초기화 신호의 베리에이션(variation)을 보인 그래프로서, 그래프 g3은 높은 온도(hot temperature)에서의 초기화 신호이고, 그래프 g4는 노멀한 온도(normal temperature)에서의 초기화 신호이며, 그래프 g5는 낮은 온도(cold temperature)에서의 초기화 신호이다. 여기서, 높은 온도라 함은 노멀한 온도보다 높은 온도를 말하고, 낮은 온도라 함은 노멀한 온도보다 낮은 온도를 말한다. 예를 들면, 노멀한 온도는 25℃이고, 높은 온도는 100℃이며, 낮은 온도는 -25℃일 수 있다.

상기 초기화 신호 생성 회로가 높은 온도에 맞추어 동작하도록 하면, 초기화 신호(VCCHB)는 로우 레벨로 떨어지지 않게 되는 경우가 있다. 또한, 상기 초기화 신호 생성 회로가 낮은 온도에 맞추어 동작하도록 하면, 높은 온도에서 장치 내의 회로가 초기화되지 않게 되는 경우가 있다.

따라서, 온도의 변화에 따른 초기화 신호 생성 회로의 베리에이션을 줄일 필요성이 있다. 특히, 반도체 메모리 장치의 내부 회로를 초기화하기 위해 올려야 하는 전압 즉 트립 전압과 외부 전압과의 차이가 크게 줄어드는 추세이므로 온도의 변화에 영향을 덜 받는 초기화 신호 생성 회로가 절실히 요구된다.

따라서, 본 발명의 목적은 상기의 문제들을 해결하기 위해 온도의 변화에 영향을 덜 받는 초기화 신호 생성 회로를 제공함에 있다.

본 발명의 다른 목적은 온도의 변화에 따른 베리에이션이 감소된 초기화 신호를 생성하는 초기화 신호 생성 회로를 제공함에 있다.

본 발명의 또 다른 목적은 반도체 메모리 장치의 내부 회로를 초기화하기 위해 올려야 하는 전압과 외부 전압과의 차이가 크게 줄어드는 추세에 부응하기 위한 초기화 신호 생성 회로를 제공함에 있다.

본 발명의 또 다른 목적은 안정된 초기화 신호를 생성하기 위해 트립 포인트를 낮추는 초기화 신호 생성 회로를 제공함에 있다.

본 발명의 또 다른 목적은 트립 포인트를 낮게 하는 경우에도 트립 전압의 마진을 유지할 수 있어, 안정된 동작 특성을 보이는 초기화 신호 생성 회로를 제공함에 있다.

상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 초기화 신호 생성 회로는, 전원 전압을 인가받아 설정 전압 이상에서 트립 신호를 생성하는 트립 신호 생성부; 상기 트립 신호를 반전하여 이를 초기화 신호로서 출력하는 인버터부; 및 온도의 변화에 따른 영향을 감소시키기 위해 상기 인버터부를 구성하는 트랜지스터들 사이에 연결되어 상기 인버터부의 트립 포인트를 제어하는 베리에이션 감쇄부를 구비함을 특징으로 한다.

여기서, 상기 인버터부는 공통 게이트 단자로 상기 트립 신호가 인가되는 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터를 구비할 수 있다.

또한, 상기 베리에이션 감쇄부는 상기 제1 피모스 트랜지스터의 드레인 단자와 상기 제1 엔모스 트랜지스터의 드레인 단자 사이에 연결될 수 있다.

또한, 제3항에 있어서, 상기 베리에이션 감쇄부는, 게이트 단자로 상기 트립 신호가 인가되는 제2 피모스 트랜지스터; 및 상기 제2 피모스 트랜지스터에 병렬 연결된 제2 엔모스 트랜지스터를 구비할 수 있다.

또한, 상기 제2 엔모스 트랜지스터는 게이트 단자가 상기 제1 피모스 트랜지스터의 드레인 단자에 연결되어 다이오드를 구성할 수 있다.

또한, 상기 초기화 신호는 파워 업시 전원 전압이 상승함에 따라 일정 레벨까지 상승하다가 상기 트립 포인트 이후에는 접지 레벨을 유지할 수 있다.

또한, 상기 초기화 신호는 파워 업시 전원 전압이 상승함에 따라 접지 레벨을 유지하다가 상기 트립 포인트 이후에는 상기 전원 전압을 따라 상승할 수 있다.

상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 초기화 신호 생성 회로는, 트립 신호가 게이트 단자로 인가되고 전원 전압 단자와 제1 노드 사이에 연결되는 제1 피모스 트랜지스터; 상기 제1 피모스 트랜지스터의 게이트 단자에 게이트 단자가 공통으로 연결되고, 상기 제1 노드와 제2 노드 사이에 연결되는 제2 피모스 트랜지스터; 상기 제1 피모스 트랜지스터의 게이트 단자에 게이트 단자가 공통으로 연결되고, 상기 제2 노드와 접지 단자 사이에 연결되는 제1 엔모스 트랜지스터; 및 상기 제1 노드와 상기 제2 노드 사이에 연결되고, 게이트 단자가 상기 제1 노드에 연결되는 제2 엔모스 트랜지스터를 구비하여, 상기 제2 노드의 전압을 초기화 신호로서 출력함을 특징으로 한다.

여기서, 상기 트립 신호는 파워 업시 전원 전압이 상승함에 따라 상승하는 신호일 수 있다.

또한, 상기 초기화 신호는 파워 업시 전원 전압이 상승함에 따라 일정 레벨까지 상승하다가 트립 포인트 이후에는 접지 레벨을 유지할 수 있다.

또한, 상기 초기화 신호는 파워 업시 전원 전압이 상승함에 따라 접지 레벨을 유지하다가 트립 포인트 이후에는 상기 전원 전압을 따라 상승할 수 있다.

상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 초기화 신호 생성 회로는, 전원 전압을 인가받아 분배된 전압을 제공하는 전압 분배부; 상기 분배 전압을 인가받아 이를 반전하여 초기화 신호로서 출력하는 인버터부; 및 상기 인버터부를 구성하는 트랜지스터들 사이에 연결되어 온도의 변화에 따른 영향을 감소시키기 위해 상기 인버터부의 트립 포인트를 제어하는 베리에이션 감쇄부를 구비함을 특징으로 한다.

여기서, 상기 전압 분배부는, 전원 전압 단자와 상기 전압 분배부의 출력 단자 사이에 다이오드 연결된 엔모스 트랜지스터; 및 상기 전압 분배부의 출력 단자와 접지 단자 사이에 연결되는 전류 제어용 저항을 구비할 수 있다.

또한, 상기 엔모스 트랜지스터는 소스 단자의 전압과 기판 전압이 동일할 수 있다.

또한, 상기 베리에이션 감쇄부는 상기 인버터부를 구성하는 트랜지스터들 사이에서 병렬로 연결되는 피모스 트랜지스터와 엔모스 트랜지스터를 구비할 수 있다.

또한, 상기 베리에이션 감쇄부의 엔모스 트랜지스터는 게이트 단자가 드레인 단자에 연결되어 다이오드를 구성할 수 있다.

또한, 상기 초기화 신호는 파워 업시 상기 전원 전압이 상승함에 따라 일정 레벨까지 상승하다가 상기 트립 포인트 이후에는 접지 레벨을 유지할 수 있다.

또한, 상기 초기화 신호는 파워 업시 상기 전원 전압이 상승함에 따라 접지 레벨을 유지하다가 상기 트립 포인트 이후에는 상기 전원 전압을 따라 상승할 수 있다.

이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 실시예에서의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하다. 따라서 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.

도 4는 본 발명의 일 실시예에 따른 초기화 신호 생성 회로를 보인 회로도이다.

도 4를 참조하면, 본 발명의 일 실시예에 따른 초기화 신호 생성 회로는 트립 신호 생성부(40), 인버터부(42) 및 베리에이션 감쇄부(43)를 구비한다.

상기 트립 신호 생성부(40)는 전원 전압(VDD)을 인가받아 설정 전압 이상에서 트립 신호를 생성한다. 상기 트립 신호 생성부(40)는 전원 전압(VDD)을 인가받 아 출력 노드(N40)로 분배된 전압을 제공하는 역할을 수행하고, 상기 출력 노드(N40)의 전압을 트립 신호로서 상기 인버터부(42)로 제공한다. 따라서, 상기 트립 신호 생성부(40)는 전압 분배부로도 볼 수 있다. 상기 트립 신호 생성부(40)는 다양한 형태로 구현될 수 있겠지만, 도 4에 도시된 트립 신호 생성부(40)를 참조하여 설명하면, 상기 트립 신호 생성부(40)는 다이오드 연결된 엔모스 트랜지스터(NM40)와, 상기 엔모스 트랜지스터(NM40)가 턴온될 때 인버터부(42)로의 전류의 흐름을 제어하는 저항(R40)을 구비한다.

상기 설정 전압은 상기 엔모스 트랜지스터(NM40)의 문턱 전압이다. 즉, 상기 엔모스 트랜지스터(NM40)는 설정 전압 이상에서 턴온되어 트립 신호를 생성하여 출력 노드(N40)로 제공한다. 그리하여, 상기 출력 노드(N40)의 트립 신호는 상기 인버터부(42)로 제공된다.

상기 인버터부(42)는 공통 게이트 단자로 상기 트립 신호가 인가되는 제1 피모스 트랜지스터(PM42) 및 제1 엔모스 트랜지스터(NM42)를 구비한다. 그리하여, 상기 인버터부(42)는 상기 트립 신호를 반전하여 이를 초기화 신호로서 출력한다. 상기 초기화 신호는 인버터들(44, 46)을 거쳐 버퍼링된 초기화 신호(VCCHB)와는 시간상의 차이만 있을 뿐 동일하므로, 상기 인버터부(42)의 출력 신호는 초기화 신호(VCCHB)로 보여져도 무방하다. 또한, 초기화 신호(VCCH)는 인버터(44)의 출력 전압이다.

상기 초기화 신호(VCCHB)는 파워 업시 전원 전압(VDD)이 상승함에 따라 일정 레벨까지 상승하다가 트립 포인트 이후에는 접지 레벨(ground level)을 유지하는 신호이다. 그리고, 상기 초기화 신호(VCCH)는 파워 업시 전원 전압이 상승함에 따라 접지 레벨을 유지하다가 상기 트립 포인트 이후에는 상기 전원 전압(VSS)을 따라 상승하는 신호이다.

상기 베리에이션 감쇄부(43)는 상기 인버터부(42)를 구성하는 트랜지스터들(PM42, NM42) 사이에 연결된다. 즉, 상기 베리에이션 감쇄부(43)는 상기 제1 피모스 트랜지스터(PM42)의 드레인 단자(N42)와 상기 제1 엔모스 트랜지스터(NM42)의 드레인 단자(N43) 사이에 연결된다. 상기 베리에이션 감쇄부(43)는 제2 피모스 트랜지스터(PM43) 및 제2 엔모스 트랜지스터(NM43)를 구비한다.

상기 제2 피모스 트랜지스터(PM43)의 게이트 단자(N40)로는 상기 트립 신호가 인가된다.

상기 제2 엔모스 트랜지스터(NM43)는 상기 제2 피모스 트랜지스터(PM43)에 병렬 연결된다. 그리고, 상기 제2 엔모스 트랜지스터(NM43)는 게이트 단자가 상기 제1 피모스 트랜지스터(PM42)의 드레인 단자(N42)에 연결되어 다이오드(diode)를 구성한다.

상기 제2 엔모스 트랜지스터(NM43)는 상기 제2 피모스 트랜지스터(PM43)와 병렬로 연결되고 다이오드 연결됨으로써, 온도의 변화에 따라 상기 인버터부(42)의 트립 포인트를 조절하게 된다. 일반적으로, 온도가 증가함에 따라 엔모스 트랜지스터의 문턱 전압은 낮아지므로, 상기 엔모스 트랜지스터(NM42)의 문턱 전압도 낮아지게 된다.

따라서, 상기 베리에이션 감쇄부(43)가 구비되지 않은 경우에는 상기 인버터 (42)의 트립 포인트도 낮아지게 된다. 그리하여, 온도의 변화에 따른 초기화 신호의 베리에이션이 VAR1과 같이 크게 된다.

그러나, 상기 베리에이션 감쇄부(63)가 구비됨으로써, 피모스 트랜지스터(PM42)의 드레인 단자(N42)의 전압이 인버터부(42)의 출력 단자(N43)로 전달되어 초기화 신호(VCCHB)가 그라운드 레벨로 하강하는 시점이 늦추어진다. 결과적으로, 상기 베리에이션 감쇄부(43)는 온도의 변화에 따른 초기화 신호(VCCHB)의 베리에이션을 감쇄시키는 역할을 한다. 그리하여, 온도의 변화에 따른 초기화 신호의 베리에이션이 VAR2와 같이 줄어들게 된다.

이와 같이, 상기 베리에이션 감쇄부(43)는 온도의 변화에 따른 상기 초기화 신호 생성 회로의 베리에이션을 감소시키기 위해, 상기 인버터부(42)의 트립 포인트(trip point)를 제어한다.

상기 초기화 신호가 VCCH인 경우에는 그라운드 레벨을 유지하다가 트립 포인트에서 전원 전압을 따라 상승한다. 즉, 초기화 신호(VCCH)의 경우에는 초기화 신호(VCCHB)와는 방향이 다른 것만을 제외하고는 다른 것들은 동일하게 적용된다.

도 5는 도 4의 초기화 신호 생성 회로에 의해 생성되는 초기화 신호의 온도 영향에 따른 베리에이션을 보인 그래프이다.

도 5를 참조하면, 도 3에 도시된 종래의 초기화 신호 생성 회로에 의해 생성된 초기화 신호의 베리에이션(VAR1)과 본 발명에 따른 초기화 신호 생성 회로에 의해 생성된 초기화 신호의 베리에이션(VAR2)이 함께 도시되어 있다. 그래프 g3 내지 g5에 대하여는 이미 설명된 바와 같다. 그래프 g30, g40 및 g50는 본 발명의 초기 화 신호 생성 회로에 의해 생성되는 초기화 신호의 온도에 따른 특성으로서, g30은 높은 온도(hot temperature)인 경우의 초기화 신호를 나타내는 그래프이고, g40은 노멀한 온도(normal temperature)인 경우의 초기화 신호를 나타내는 그래프이며, g50는 낮은 온도(cold temperature)인 경우의 초기화 신호를 나타내는 그래프이다.

도 4 및 도 5를 참조하면, 베리에이션 감쇄부(43)는 높은 온도에서 엔모스 트랜지스터(NM42)의 문턱 전압이 낮아져 인버터부(42)가 빠르게 트립되는 것을 완화시킨다. 즉, 상기 베리에이션 감쇄부(43)는 높은 온도에서 도 5에서의 그래프 g3과 같은 특성을 보이던 초기화 신호가 g30과 같은 특성을 보이도록 한다. 그리하여, 온도의 변화에 따른 초기화 신호의 베리에이션이 현저히 줄어들게 된다.

도 6은 본 발명의 다른 실시예에 따른 초기화 신호 생성 회로를 보인 회로도이다.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 초기화 신호 생성 회로는 전압 분배부(60), 인버터부(62) 및 베리에이션 감쇄부(63)를 구비한다.

상기 전압 분배부(60)는 엔모스 트랜지스터(NM60) 및 전류 제어용 저항(R60)을 구비할 수 있다. 상기 엔모스 트랜지스터(NM60)는 전원 전압 단자(VDD) 및 상기 전압 분배부의 출력 단자(N60) 사이에서 연결된다. 상기 엔모스 트랜지스터(NM60)는 다이오드 연결된다. 즉, 상기 엔모스 트랜지스터(NM60)는 드레인 단자에 게이트 단자가 연결되어 다이오드를 구성한다. 상기 전류 제어용 저항(R60)은 상기 전압 분배부의 출력 단자(N60) 및 접지 단자 사이에 연결되어, 상기 엔모스 트랜지스터(NM60)의 턴온될 경우 전류의 흐름을 제어한다.

여기서, 바디 이펙트(body effect)를 최소화하기 위해 상기 엔모스 트랜지스터(NM60)의 소스 단자의 전압과 기판(substrate) 전압이 동일한 것이 바람직하다.

상기 바디 이펙트라 함은 MOSFET의 소스 단자의 전압과 기판 전압의 차이로 인해 문턱 전압이 영향을 받는 현상을 말한다. 따라서, 상기 엔모스 트랜지스터(NM60)의 소스 단자의 전압과 기판 전압을 동일하게 함으로써 바디 이펙트를 최소화하여, 트립 포인트를 낮춤과 동시에 트립 전압의 마진을 확보할 수 있다. 이에 대하여는 도 7을 참조하여 보다 상세히 설명하도록 한다.

이와 같이, 상기 전압 분배부(60)는 전원 전압(VDD)을 인가받아 분배된 전압을 인버터부(62)로 제공한다.

상기 인버터부(62)는 상기 전압 분배부(60)의 출력 노드(N60)의 전압인 분배된 전압을 인가 받아서 이를 반전하여 초기화 신호(VCCHB)로서 출력한다. 상기 인버터부(62)는 피모스 트랜지스터(PM62) 및 엔모스 트랜지스터(NM62)를 구비한다. 그리하여, 상기 분배된 전압인 출력 노드(N60)의 전압 레벨이, 상기 엔모스 트랜지스터(NM62)는 턴온되지 않고 상기 피모스 트랜지스터(PM62)가 턴온된 상태에 있도록 하는 전압인 경우에는 상기 초기화 신호(VCCHB)는 상기 전원 전압(VDD)을 따른다. 전원 전압(VDD)이 점점 증가하여, 상기 출력 노드(N60)의 전압 레벨이 트립 포인트에 이르면, 상기 초기화 신호(VCCHB)는 그라운드 레벨로 하강한다. 그리고, 전원 전압(VDD)이 점점 더 증가하여 일정 레벨을 유지하게 되는 경우에도 상기 초기화 신호(VCCHB)는 계속하여 그라운드 레벨을 유지한다.

상기 트립 포인트는 앞서 설명된 바와 같이 인버터(62)가 트립되는 전압 포 인트이다.

상기 베리에이션 감쇄부(63)는 상기 인버터부(62)를 구성하는 트랜지스터들(PM62, NM62) 사이에서 병렬로 연결되는 피모스 트랜지스터(PM63)와 엔모스 트랜지스터(NM63)를 구비한다.

상기 엔모스 트랜지스터(NM63)는 게이트 단자가 드레인 단자에 연결되어 다이오드를 구성한다. 상기 엔모스 트랜지스터(NM63)는 상기 피모스 트랜지스터(PM63)와 병렬로 연결되고 다이오드 연결됨으로써, 온도의 변화에 따라 상기 인버터부(62)의 트립 포인트를 조절하게 된다. 일반적으로, 온도가 증가함에 따라 엔모스 트랜지스터의 문턱 전압은 낮아지게 된다. 따라서, 상기 엔모스 트랜지스터(NM62)의 문턱 전압도 낮아지게 되므로, 상기 베리에이션 감쇄부(63)가 없는 경우에는 상기 인버터(62)의 트립 포인트도 낮아지게 된다. 그러나, 상기 베리에이션 감쇄부(63)가 구비됨으로써, 피모스 트랜지스터(PM62)의 드레인 단자(N62)의 전압이 인버터부(62)의 출력 단자(N63)로 전달되어 초기화 신호(VCCHB)가 그라운드 레벨로 하강하는 시점이 늦추어진다. 결과적으로, 상기 베리에이션 감쇄부(63)는 온도의 변화에 따른 초기화 신호(VCCHB)의 베리에이션을 감쇄시키는 역할을 한다.

상기 초기화 신호가 VCCH인 경우에는 그라운드 레벨을 유지하다가 트립 포인트에서 전원 전압을 따라 상승한다. 즉, 초기화 신호(VCCH)의 경우에는 초기화 신호(VCCHB)와는 방향만 반대일 뿐 그 이외의 것은 동일하게 적용된다.

이와 같이, 상기 베리에이션 감쇄부(63)는 상기 인버터부(62)를 구성하는 트랜지스터들(PM62, NM62) 사이에 연결되어 상기 인버터부(62)의 트립 포인트를 제어 함으로써, 온도의 변화에 따른 초기화 신호의 베리에이션을 감소시킬 수 있다.

도 7은 도 6의 초기화 신호 생성 회로에서의 초기화 신호의 특성을 보인 그래프이다.

도 7을 참조하면, 그래프 g100은 도 6에서의 전압 분배부의 출력 노드(N60)의 전압 레벨을 보인 그래프이고, gT는 인버터부(62)의 트립 전압 레벨을 보인 그래프이다. 그리고, 그래프 g300, g400 및 g500은 출력 노드 N63의 전압 레벨인 초기화 신호(VCCHB)의 전압 레벨을 보인 그래프이다.

그래프 g300은 높은 온도에서의 초기화 신호(VCCHB)의 전압 레벨이고, 그래프 g400은 노멀한 온도에서의 초기화 신호(VCCHB)의 전압 레벨이며, 그래프 g500은 낮은 온도에서의 초기화 신호(VCCHB)의 전압 레벨이다.

상기 초기화 신호(VCCHB)의 온도의 변화에 따른 베리에이션(VAR3)은 도 5에 도시된 베리에이션(VAR2)와 유사하다. 즉, 베리에이션 감쇄부(도 6의 63)가 인버터부(도 6의 62)를 구성하는 트랜지스터들(도 6의 PM62, NM62) 사이에 연결되어 상기 인버터부(62)의 트립 포인트를 제어함으로써, 온도의 변화에 따른 초기화 신호의 베리에이션을 줄인다.

이와 같이, 도 6에 도시된 본 발명의 다른 실시예에 따른 초기화 신호 생성 회로는 바디 이펙트를 최소화하여 트립 전압을 낮춤과 동시에 트립 전압의 마진을 확보할 수 있으며, 온도의 변화에 따른 초기화 신호의 베리에이션을 감소시킬 수 있는 효과를 갖는다.

본 발명에 따른 초기화 신호 생성 회로는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 자명한 사실이라 할 것이다.

상술한 바와 같이 본 발명은 개선된 초기화 신호 생성 회로를 제공함으로써, 생성되는 초기화 신호가 온도의 변화에 영향을 덜 받는 효과를 갖는다. 즉, 본 발명은 온도의 변화에 따른 베리에이션이 감소된 초기화 신호를 생성하는 효과를 갖는다.

또한, 본 발명은 안정된 초기화 신호를 생성하기 위해 트립 포인트를 낮게 하는 경우에도 트립 전압의 마진을 적정 수준까지 유지할 수 있는 효과를 갖는다.

또한, 본 발명은 반도체 메모리 장치 내부 회로의 불안정한 동작 또는 래치 업 현상 등을 감소 또는 최소화하는 효과를 갖는다.

Claims

초기화 신호 생성 회로에 있어서:

전원 전압을 인가받아 설정 전압 이상에서 트립 신호를 생성하는 트립 신호 생성부;

상기 트립 신호를 반전하여 이를 초기화 신호로서 출력하는 인버터부; 및

온도의 변화에 따른 영향을 감소시키기 위해 상기 인버터부를 구성하는 트랜지스터들 사이에 연결되어 상기 인버터부의 트립 포인트를 제어하는 베리에이션 감쇄부를 구비함을 특징으로 하는 초기화 신호 생성 회로.
제1항에 있어서,

상기 인버터부는 공통 게이트 단자로 상기 트립 신호가 인가되는 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터를 구비함을 특징으로 하는 초기화 신호 생성 회로.
제2항에 있어서,

상기 베리에이션 감쇄부는 상기 제1 피모스 트랜지스터의 드레인 단자와 상기 제1 엔모스 트랜지스터의 드레인 단자 사이에 연결됨을 특징으로 하는 초기화 신호 생성 회로.
제3항에 있어서, 상기 베리에이션 감쇄부는,

게이트 단자로 상기 트립 신호가 인가되며, 상기 제1 피모스 트랜지스터의 드레인 단자와 상기 제1 엔모스 트랜지스터의 드레인 단자 사이에 연결되는 제2 피모스 트랜지스터; 및

상기 제2 피모스 트랜지스터에 병렬 연결된 제2 엔모스 트랜지스터를 구비함을 특징으로 하는 초기화 신호 생성 회로.
제4항에 있어서,

상기 제2 엔모스 트랜지스터는 게이트 단자가 상기 제1 피모스 트랜지스터의 드레인 단자에 연결되어 다이오드를 구성함을 특징으로 하는 초기화 신호 생성 회로.
제1항에 있어서,

상기 초기화 신호는 파워 업시 전원 전압이 상승함에 따라 일정 레벨까지 상승하다가 상기 트립 포인트 이후에는 접지 레벨을 유지함을 특징으로 하는 초기화 신호 생성 회로.
제1항에 있어서,

상기 초기화 신호는 파워 업시 전원 전압이 상승함에 따라 접지 레벨을 유지하다가 상기 트립 포인트 이후에는 상기 전원 전압을 따라 상승함을 특징으로 하는 초기화 신호 생성 회로.
초기화 신호 생성 회로에 있어서:

트립 신호가 게이트 단자로 인가되고 전원 전압 단자와 제1 노드 사이에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 게이트 단자에 게이트 단자가 공통으로 연결되고, 상기 제1 노드와 제2 노드 사이에 연결되는 제2 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 게이트 단자에 게이트 단자가 공통으로 연결되고, 상기 제2 노드와 접지 단자 사이에 연결되는 제1 엔모스 트랜지스터; 및

상기 제1 노드와 상기 제2 노드 사이에 연결되고, 게이트 단자가 상기 제1 노드에 연결되는 제2 엔모스 트랜지스터를 구비하여, 상기 제2 노드의 전압을 초기화 신호로서 출력함을 특징으로 하는 초기화 신호 생성 회로.
제8항에 있어서,

상기 트립 신호는 파워 업시 전원 전압이 상승함에 따라 상승하는 신호임을 특징으로 하는 초기화 신호 생성 회로.
제8항에 있어서,

상기 초기화 신호는 파워 업시 전원 전압이 상승함에 따라 일정 레벨까지 상승하다가 트립 포인트 이후에는 접지 레벨을 유지함을 특징으로 하는 초기화 신호 생성 회로.
제8항에 있어서,

상기 초기화 신호는 파워 업시 전원 전압이 상승함에 따라 접지 레벨을 유지하다가 트립 포인트 이후에는 상기 전원 전압을 따라 상승함을 특징으로 하는 초기화 신호 생성 회로.
초기화 신호 생성 회로에 있어서:

전원 전압을 인가받아 분배된 전압을 제공하는 전압 분배부;

상기 분배 전압을 인가받아 이를 반전하여 초기화 신호로서 출력하는 인버터부; 및

상기 인버터부를 구성하는 트랜지스터들 사이에 연결되어 온도의 변화에 따른 영향을 감소시키기 위해 상기 인버터부의 트립 포인트를 제어하는 베리에이션 감쇄부를 구비함을 특징으로 하는 초기화 신호 생성 회로.
제12항에 있어서, 상기 전압 분배부는,

전원 전압 단자와 상기 전압 분배부의 출력 단자 사이에 다이오드 연결된 엔모스 트랜지스터; 및

상기 전압 분배부의 출력 단자와 접지 단자 사이에 연결되는 전류 제어용 저항을 구비함을 특징으로 하는 초기화 신호 생성 회로.
제13항에 있어서,

상기 엔모스 트랜지스터는 소스 단자의 전압과 기판 전압이 동일함을 특징으로 하는 초기화 신호 생성 회로.
제14항에 있어서,

상기 베리에이션 감쇄부는 상기 인버터부를 구성하는 트랜지스터들 사이에서 병렬로 연결되는 피모스 트랜지스터와 엔모스 트랜지스터를 구비함을 특징으로 하 는 초기화 신호 생성 회로.
제15항에 있어서,

상기 베리에이션 감쇄부의 엔모스 트랜지스터는 게이트 단자가 드레인 단자에 연결되어 다이오드를 구성함을 특징으로 하는 초기화 신호 생성 회로.
제16항에 있어서,

상기 초기화 신호는 파워 업시 상기 전원 전압이 상승함에 따라 일정 레벨까지 상승하다가 상기 트립 포인트 이후에는 접지 레벨을 유지함을 특징으로 하는 초기화 신호 생성 회로.
제16항에 있어서,

상기 초기화 신호는 파워 업시 상기 전원 전압이 상승함에 따라 접지 레벨을 유지하다가 상기 트립 포인트 이후에는 상기 전원 전압을 따라 상승함을 특징으로 하는 초기화 신호 생성 회로.