JPH04288609A - 電源電圧検出回路 - Google Patents
電源電圧検出回路Info
- Publication number
- JPH04288609A JPH04288609A JP3052657A JP5265791A JPH04288609A JP H04288609 A JPH04288609 A JP H04288609A JP 3052657 A JP3052657 A JP 3052657A JP 5265791 A JP5265791 A JP 5265791A JP H04288609 A JPH04288609 A JP H04288609A
- Authority
- JP
- Japan
- Prior art keywords
- node
- power supply
- supply voltage
- comparator
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 11
- 238000007493 shaping process Methods 0.000 description 10
- 230000005669 field effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、電源電圧が印加され
たことを検出する電源電圧検出回路に関するものである
。
たことを検出する電源電圧検出回路に関するものである
。
【０００２】
【従来の技術】半導体集積回路において、電源を立ち上
げた際に動作が不安定となり、そのため初期出力が確定
されない回路があり、場合によってはこの回路の初期出
力を確定させる必要がある。このような確定しない初期
出力を有する回路に、出力を確定させる制御信号を供給
する電源電圧検出回路について、以下図面に基づいて説
明する。
げた際に動作が不安定となり、そのため初期出力が確定
されない回路があり、場合によってはこの回路の初期出
力を確定させる必要がある。このような確定しない初期
出力を有する回路に、出力を確定させる制御信号を供給
する電源電圧検出回路について、以下図面に基づいて説
明する。
【０００３】図６は従来の電源電圧検出回路の回路図で
ある。図６において、３３，３４は抵抗、３５，３６は
Ｐチャネル型のＭＯＳ型電界効果トランジスタ（以下「
Ｐ型ＭＯＳＦＥＴ」という）、３７，３８，３９はＮチ
ャネル型のＭＯＳ型電界効果トランジスタ（以下「Ｎ型
ＭＯＳＦＥＴ」という）、５０はコンパレータ、５１，
５２はコンパレータ５０の入力端子、５３はコンパレー
タ５０の出力端子、６０は波形整形用増幅器、６１は波
形整形用増幅器６０の出力端子である。
ある。図６において、３３，３４は抵抗、３５，３６は
Ｐチャネル型のＭＯＳ型電界効果トランジスタ（以下「
Ｐ型ＭＯＳＦＥＴ」という）、３７，３８，３９はＮチ
ャネル型のＭＯＳ型電界効果トランジスタ（以下「Ｎ型
ＭＯＳＦＥＴ」という）、５０はコンパレータ、５１，
５２はコンパレータ５０の入力端子、５３はコンパレー
タ５０の出力端子、６０は波形整形用増幅器、６１は波
形整形用増幅器６０の出力端子である。
【０００４】以上のように構成された従来の電源電圧検
出回路について、以下その動作を説明する。図６に示す
ように、電源電圧ＶＤＤと接地電位ＶＳＳとの間に直列
に接続された抵抗３３，３４によって、電源電圧ＶＤＤ
を分圧した基準電位がコンパレータ５０の入力端子５１
に供給される。Ｐ型ＭＯＳＦＥＴ３５，３６およびＮ型
ＭＯＳＦＥＴ３７，３８，３９はカレントミラー回路構
成され、Ｎ型ＭＯＳＦＥＴ３９のドレイン電位がコンパ
レータ５０の入力端子５２に供給される。このコンパレ
ータ５０の入力端子５２に入力される電圧値は、電源電
圧ＶＤＤがある値より高くなり、Ｐ型ＭＯＳＦＥＴ３６
およびＮ型ＭＯＳＦＥＴ３７，３９に電流が流れる状態
では、Ｎ型ＭＯＳＦＥＴ３７のしきい値電圧をＶＴＮ，
Ｐ型ＭＯＳＦＥＴ３６のしきい値電圧をＶＴＰとすると
、ほぼＶＤＤ−｜ＶＴＰ｜−｜ＶＴＮ｜に設定される。
出回路について、以下その動作を説明する。図６に示す
ように、電源電圧ＶＤＤと接地電位ＶＳＳとの間に直列
に接続された抵抗３３，３４によって、電源電圧ＶＤＤ
を分圧した基準電位がコンパレータ５０の入力端子５１
に供給される。Ｐ型ＭＯＳＦＥＴ３５，３６およびＮ型
ＭＯＳＦＥＴ３７，３８，３９はカレントミラー回路構
成され、Ｎ型ＭＯＳＦＥＴ３９のドレイン電位がコンパ
レータ５０の入力端子５２に供給される。このコンパレ
ータ５０の入力端子５２に入力される電圧値は、電源電
圧ＶＤＤがある値より高くなり、Ｐ型ＭＯＳＦＥＴ３６
およびＮ型ＭＯＳＦＥＴ３７，３９に電流が流れる状態
では、Ｎ型ＭＯＳＦＥＴ３７のしきい値電圧をＶＴＮ，
Ｐ型ＭＯＳＦＥＴ３６のしきい値電圧をＶＴＰとすると
、ほぼＶＤＤ−｜ＶＴＰ｜−｜ＶＴＮ｜に設定される。
【０００５】図７に電源電圧ＶＤＤに対するコンパレー
タ５０の各入力端子電位の温度依存性を示す。図７にお
いて、Ｖ５２Ｎ ，Ｖ５２Ｈ はそれぞれ常温時，高温
時の入力端子５２の電位Ｖ５２であり、Ｖ５１は図６に
も示すように入力端子５１の電位であり、この入力端子
５１の電位Ｖ５１は常温時，高温時とも同じである。常
温時において、電源電圧ＶＤＤを上げていき、ある値（
以下「リセット解除電圧」という）ＶＣＮに達すると、
コンパレータ５０の入力端子５２に入力される入力信号
の電圧値Ｖ５２（Ｖ５２Ｎ ）が、コンパレータ５０の
入力端子５１に入力される入力信号の電圧値Ｖ５１より
大きくなり、コンパレータ５０の出力端子５３から出力
される出力信号の値が変化し、リセット解除信号となる
。この出力信号は増幅器６０によって増幅されて出力端
子６１から出力される。
タ５０の各入力端子電位の温度依存性を示す。図７にお
いて、Ｖ５２Ｎ ，Ｖ５２Ｈ はそれぞれ常温時，高温
時の入力端子５２の電位Ｖ５２であり、Ｖ５１は図６に
も示すように入力端子５１の電位であり、この入力端子
５１の電位Ｖ５１は常温時，高温時とも同じである。常
温時において、電源電圧ＶＤＤを上げていき、ある値（
以下「リセット解除電圧」という）ＶＣＮに達すると、
コンパレータ５０の入力端子５２に入力される入力信号
の電圧値Ｖ５２（Ｖ５２Ｎ ）が、コンパレータ５０の
入力端子５１に入力される入力信号の電圧値Ｖ５１より
大きくなり、コンパレータ５０の出力端子５３から出力
される出力信号の値が変化し、リセット解除信号となる
。この出力信号は増幅器６０によって増幅されて出力端
子６１から出力される。
【０００６】このように、電源電圧ＶＤＤの印加により
半導体装置中の各回路に初期出力値を決定させるリセッ
ト信号が加わり、電源電圧ＶＤＤがリセット解除電圧Ｖ
ＣＮに達すると出力端子６１の出力変化によりリセット
が解除される。
半導体装置中の各回路に初期出力値を決定させるリセッ
ト信号が加わり、電源電圧ＶＤＤがリセット解除電圧Ｖ
ＣＮに達すると出力端子６１の出力変化によりリセット
が解除される。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、コンパレータ５０の入力端子５２に入力さ
れる電圧値Ｖ５２が、電源電圧ＶＤＤ，Ｐ型ＭＯＳＦＥ
Ｔ３６のしきい値電圧ＶＴＰおよびＮ型ＭＯＳＦＥＴ３
７のしきい値電圧ＶＴＮによって決まるために、しきい
値電圧ＶＴＰ，ＶＴＮの温度依存性が入力端子５２に入
力される電圧値Ｖ５２に反映され、リセット解除電圧が
一定でなくなる。高温時にはしきい値電圧ＶＴＰ，ＶＴ
Ｎが小さくなり、図６に示すように、高温時の入力端子
５２の電圧値Ｖ５２Ｈ は常温時の電圧値Ｖ５２Ｎ よ
りも大きくなる。したがって、コンパレータ５０の出力
端子５３にリセット解除信号を出力するときのリセット
解除電圧ＶＣＨが、常温時に設定したリセット解除電圧
ＶＣＮより小さくなり、リセット信号のパルス幅が狭く
リセットパルスとして認識されない場合が生じる。
の構成では、コンパレータ５０の入力端子５２に入力さ
れる電圧値Ｖ５２が、電源電圧ＶＤＤ，Ｐ型ＭＯＳＦＥ
Ｔ３６のしきい値電圧ＶＴＰおよびＮ型ＭＯＳＦＥＴ３
７のしきい値電圧ＶＴＮによって決まるために、しきい
値電圧ＶＴＰ，ＶＴＮの温度依存性が入力端子５２に入
力される電圧値Ｖ５２に反映され、リセット解除電圧が
一定でなくなる。高温時にはしきい値電圧ＶＴＰ，ＶＴ
Ｎが小さくなり、図６に示すように、高温時の入力端子
５２の電圧値Ｖ５２Ｈ は常温時の電圧値Ｖ５２Ｎ よ
りも大きくなる。したがって、コンパレータ５０の出力
端子５３にリセット解除信号を出力するときのリセット
解除電圧ＶＣＨが、常温時に設定したリセット解除電圧
ＶＣＮより小さくなり、リセット信号のパルス幅が狭く
リセットパルスとして認識されない場合が生じる。
【０００８】この発明の目的は、所望のリセット解除電
圧の温度依存性を除去し、温度依存性のないリセットパ
ルスを発生することのできる電源電圧検出回路を提供す
ることである。
圧の温度依存性を除去し、温度依存性のないリセットパ
ルスを発生することのできる電源電圧検出回路を提供す
ることである。
【０００９】
【課題を解決するための手段】請求項１記載の電源電圧
検出回路は、一方の電源端子と第１のノードとの間に第
１の能動素子を接続し、第１のノードと他方の電源端子
との間に第１の抵抗を接続し、一方の電源端子と第２の
ノードとの間に第２の抵抗を接続し、第２のノードと他
方の電源端子との間に第２の能動素子を接続し、一方の
電源端子と第３のノードとの間に第３の抵抗を接続し、
第３のノードと第４のノードとの間に第４の抵抗を接続
し、第４のノードと他方の電源端子との間に第５の抵抗
を接続し、第１の能動素子の制御端を第３のノードに接
続し、第２の能動素子の制御端を第４のノードに接続し
ている。そして、第１のノードと第２のノードとの電位
の一致を検出するコンパレータを備えている。
検出回路は、一方の電源端子と第１のノードとの間に第
１の能動素子を接続し、第１のノードと他方の電源端子
との間に第１の抵抗を接続し、一方の電源端子と第２の
ノードとの間に第２の抵抗を接続し、第２のノードと他
方の電源端子との間に第２の能動素子を接続し、一方の
電源端子と第３のノードとの間に第３の抵抗を接続し、
第３のノードと第４のノードとの間に第４の抵抗を接続
し、第４のノードと他方の電源端子との間に第５の抵抗
を接続し、第１の能動素子の制御端を第３のノードに接
続し、第２の能動素子の制御端を第４のノードに接続し
ている。そして、第１のノードと第２のノードとの電位
の一致を検出するコンパレータを備えている。
【００１０】請求項２記載の電源電圧検出回路は、一方
の電源端子と第５のノードとの間に第６の抵抗を接続し
、第５のノードと他方の電源端子との間に第３の能動素
子を接続し、一方の電源端子と第６のノードとの間に第
７の抵抗を接続し、第６のノードと第７のノードとの間
に第８の抵抗を接続し、第７のノードと他方の電源端子
との間に第９の抵抗を接続し、第３の能動素子の制御端
を第７のノードに接続している。そして、第５のノード
と第６のノードとの電位の一致を検出するコンパレータ
とを備えている。
の電源端子と第５のノードとの間に第６の抵抗を接続し
、第５のノードと他方の電源端子との間に第３の能動素
子を接続し、一方の電源端子と第６のノードとの間に第
７の抵抗を接続し、第６のノードと第７のノードとの間
に第８の抵抗を接続し、第７のノードと他方の電源端子
との間に第９の抵抗を接続し、第３の能動素子の制御端
を第７のノードに接続している。そして、第５のノード
と第６のノードとの電位の一致を検出するコンパレータ
とを備えている。
【００１１】
【作用】請求項１記載の構成によれば、所望の電源電圧
に対し、コンパレータの入力電圧である第１のノードお
よび第２のノードの電位は温度依存性をもたない。した
がって、所望のリセット解除電圧の温度依存性を除去で
き、コンパレータの出力であるリセットパルスも温度依
存性をもたない。
に対し、コンパレータの入力電圧である第１のノードお
よび第２のノードの電位は温度依存性をもたない。した
がって、所望のリセット解除電圧の温度依存性を除去で
き、コンパレータの出力であるリセットパルスも温度依
存性をもたない。
【００１２】請求項２記載の構成によれば、所望の電源
電圧に対し、コンパレータの入力電圧である第５のノー
ドおよび第６のノードの電位は温度依存性をもたない。 したがって、所望のリセット解除電圧の温度依存性を除
去でき、コンパレータの出力であるリセットパルスも温
度依存性をもたない。
電圧に対し、コンパレータの入力電圧である第５のノー
ドおよび第６のノードの電位は温度依存性をもたない。 したがって、所望のリセット解除電圧の温度依存性を除
去でき、コンパレータの出力であるリセットパルスも温
度依存性をもたない。
【００１３】
【実施例】〔第１の実施例〕この発明の第１の実施例を
図面に基づいて説明する。図１はこの発明の第１の実施
例の電源電圧検出回路の回路図である。この電源電圧検
出回路は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間を、
第１のノード１を介してＰ型ＭＯＳＦＥＴ（第１の能動
素子）１１と第１の抵抗１２を直列接続し、第２のノー
ド２を介して第２の抵抗１３とＮ型ＭＯＳＦＥＴ（第２
の能動素子）１４を直列接続し、第３のノード３と第４
のノード４とを介して第３の抵抗１５，第４の抵抗１６
および第５の抵抗１７を直列接続している。さらに、第
３のノード３をＰ型ＭＯＳＦＥＴ１１のゲートに接続し
、第４のノード４をＮ型ＭＯＳＦＥＴ１４のゲートに接
続している。そして、第１のノード１をコンパレータ５
０の入力端子５２に接続し、第２のノード２をコンパレ
ータ５０の入力端子５１に接続し、コンパレータ５０の
出力端子５３に波形整形用増幅器６０を接続している。 ６１は波形整形用増幅器６０の出力端子である。
図面に基づいて説明する。図１はこの発明の第１の実施
例の電源電圧検出回路の回路図である。この電源電圧検
出回路は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間を、
第１のノード１を介してＰ型ＭＯＳＦＥＴ（第１の能動
素子）１１と第１の抵抗１２を直列接続し、第２のノー
ド２を介して第２の抵抗１３とＮ型ＭＯＳＦＥＴ（第２
の能動素子）１４を直列接続し、第３のノード３と第４
のノード４とを介して第３の抵抗１５，第４の抵抗１６
および第５の抵抗１７を直列接続している。さらに、第
３のノード３をＰ型ＭＯＳＦＥＴ１１のゲートに接続し
、第４のノード４をＮ型ＭＯＳＦＥＴ１４のゲートに接
続している。そして、第１のノード１をコンパレータ５
０の入力端子５２に接続し、第２のノード２をコンパレ
ータ５０の入力端子５１に接続し、コンパレータ５０の
出力端子５３に波形整形用増幅器６０を接続している。 ６１は波形整形用増幅器６０の出力端子である。
【００１４】以上のように構成された電源電圧検出回路
について、図１および図２を用いてその動作を説明する
。なお、図２は電源電圧ＶＤＤに対するコンパレータ５
０の入力となる第１のノード１および第２のノード２の
電位Ｖ１ ，Ｖ２ の温度依存性を示す。図２において
、Ｖ１Ｎ，Ｖ１Ｈはそれぞれ常温時，高温時の第１のノ
ード１の電位Ｖ１ であり、Ｖ２Ｎ，Ｖ２Ｈはそれぞれ
常温時，高温時の第２のノード２の電位Ｖ２ である。
について、図１および図２を用いてその動作を説明する
。なお、図２は電源電圧ＶＤＤに対するコンパレータ５
０の入力となる第１のノード１および第２のノード２の
電位Ｖ１ ，Ｖ２ の温度依存性を示す。図２において
、Ｖ１Ｎ，Ｖ１Ｈはそれぞれ常温時，高温時の第１のノ
ード１の電位Ｖ１ であり、Ｖ２Ｎ，Ｖ２Ｈはそれぞれ
常温時，高温時の第２のノード２の電位Ｖ２ である。
【００１５】第３のノード３の電位と第４のノード４の
電位は、電源電圧ＶＤＤを第３の抵抗１５と第４の抵抗
１６と第５の抵抗１７により分圧された値になる。電源
電圧ＶＤＤが接地電位ＶＳＳから上昇していき、第４の
ノード４の電位がＮ型ＭＯＳＦＥＴ１４のしきい値電圧
に達するまでは、Ｎ型ＭＯＳＦＥＴ１４は非導通状態で
あり、第２のノード２の電位Ｖ２ （Ｖ２Ｎ，Ｖ２Ｈ）
は電源電圧ＶＤＤである。また、第３のノード３の電位
がＰ型ＭＯＳＦＥＴ１１のしきい値電圧に達するまでは
、Ｐ型ＭＯＳＦＥＴ１１も非導通状態であり、第１のノ
ード１の電位Ｖ１ （Ｖ１Ｎ，Ｖ１Ｈ）は接地電位ＶＳ
Ｓである。
電位は、電源電圧ＶＤＤを第３の抵抗１５と第４の抵抗
１６と第５の抵抗１７により分圧された値になる。電源
電圧ＶＤＤが接地電位ＶＳＳから上昇していき、第４の
ノード４の電位がＮ型ＭＯＳＦＥＴ１４のしきい値電圧
に達するまでは、Ｎ型ＭＯＳＦＥＴ１４は非導通状態で
あり、第２のノード２の電位Ｖ２ （Ｖ２Ｎ，Ｖ２Ｈ）
は電源電圧ＶＤＤである。また、第３のノード３の電位
がＰ型ＭＯＳＦＥＴ１１のしきい値電圧に達するまでは
、Ｐ型ＭＯＳＦＥＴ１１も非導通状態であり、第１のノ
ード１の電位Ｖ１ （Ｖ１Ｎ，Ｖ１Ｈ）は接地電位ＶＳ
Ｓである。
【００１６】電源電圧ＶＤＤが上昇し、第３のノード３
と第４のノード４がそれぞれＭＯＳＦＥＴ１１，１４の
しきい値電圧以上になると、Ｐ型ＭＯＳＦＥＴ１１が導
通状態になり、第１の抵抗１２とＰ型ＭＯＳＦＥＴ１１
の飽和特性によって分圧された電位が第１のノード１に
出力される。一方、Ｎ型ＭＯＳＦＥＴ１４が導通状態に
なり、第２の抵抗１３とＮ型ＭＯＳＦＥＴ１４の飽和特
性によって分圧された電位が第２のノード２に出力され
る。
と第４のノード４がそれぞれＭＯＳＦＥＴ１１，１４の
しきい値電圧以上になると、Ｐ型ＭＯＳＦＥＴ１１が導
通状態になり、第１の抵抗１２とＰ型ＭＯＳＦＥＴ１１
の飽和特性によって分圧された電位が第１のノード１に
出力される。一方、Ｎ型ＭＯＳＦＥＴ１４が導通状態に
なり、第２の抵抗１３とＮ型ＭＯＳＦＥＴ１４の飽和特
性によって分圧された電位が第２のノード２に出力され
る。
【００１７】電源電圧ＶＤＤに対する第１のノード１お
よび第２のノード２の電位Ｖ１ ，Ｖ２ は温度変化に
依存しない点が存在する。したがって、Ｐ型ＭＯＳＦＥ
Ｔ１１，Ｎ型ＭＯＳＦＥＴ１４および抵抗１２，１３，
１５，１６，１７を適当に選ぶことにより、図２に示す
ように、電源電圧ＶＤＤが所望のリセット解除電圧ＶＣ
に達したときに第１のノード１および第２のノード２
の電位Ｖ１ ，Ｖ２ が温度依存性を持たなくなるよう
にすることができる。
よび第２のノード２の電位Ｖ１ ，Ｖ２ は温度変化に
依存しない点が存在する。したがって、Ｐ型ＭＯＳＦＥ
Ｔ１１，Ｎ型ＭＯＳＦＥＴ１４および抵抗１２，１３，
１５，１６，１７を適当に選ぶことにより、図２に示す
ように、電源電圧ＶＤＤが所望のリセット解除電圧ＶＣ
に達したときに第１のノード１および第２のノード２
の電位Ｖ１ ，Ｖ２ が温度依存性を持たなくなるよう
にすることができる。
【００１８】さらに電源電圧ＶＤＤが所望のリセット解
除電圧ＶＣ 以上になると、コンパレータ５０の入力端
子５１，５２の電位（Ｖ２ ，Ｖ１ ）の大小関係が反
転する。コンパレータ５０は、電源電圧ＶＤＤが印加さ
れてリセット解除電圧ＶＣ に達するまでの期間、リセ
ットパルスを出力する。この出力は、波形整形用増幅器
６０により波形整形され、出力端子６１から他の回路に
リセット信号として伝達される。
除電圧ＶＣ 以上になると、コンパレータ５０の入力端
子５１，５２の電位（Ｖ２ ，Ｖ１ ）の大小関係が反
転する。コンパレータ５０は、電源電圧ＶＤＤが印加さ
れてリセット解除電圧ＶＣ に達するまでの期間、リセ
ットパルスを出力する。この出力は、波形整形用増幅器
６０により波形整形され、出力端子６１から他の回路に
リセット信号として伝達される。
【００１９】以上のようにこの実施例によれば、電源電
圧ＶＤＤが所望のリセット解除電圧ＶＣ に達したとき
に第１のノード１および第２のノード２の電位Ｖ１ ，
Ｖ２ が温度依存性を持たないようにすることにより、
リセット解除電圧ＶＣ の温度依存性を除去でき、コン
パレータ５０の出力であるリセットパルスも温度依存性
を持たない。
圧ＶＤＤが所望のリセット解除電圧ＶＣ に達したとき
に第１のノード１および第２のノード２の電位Ｖ１ ，
Ｖ２ が温度依存性を持たないようにすることにより、
リセット解除電圧ＶＣ の温度依存性を除去でき、コン
パレータ５０の出力であるリセットパルスも温度依存性
を持たない。
【００２０】なお、この実施例では能動素子としてＭＯ
ＳＦＥＴ１１，１４を用いたが、バイポーラトランジス
タを用いてもよい。 〔第２の実施例〕この発明の第２の実施例を図面に基づ
いて説明する。図３はこの発明の第２の実施例の電源電
圧検出回路の回路図である。
ＳＦＥＴ１１，１４を用いたが、バイポーラトランジス
タを用いてもよい。 〔第２の実施例〕この発明の第２の実施例を図面に基づ
いて説明する。図３はこの発明の第２の実施例の電源電
圧検出回路の回路図である。
【００２１】この電源電圧検出回路は、電源電圧ＶＤＤ
と接地電圧ＶＳＳとの間を、第５のノード５を介して第
６の抵抗１８とＮ型ＭＯＳＦＥＴ（第３の能動素子）１
９を直列接続し、第６のノード６と第７のノード７とを
介して第７の抵抗２０，第８の抵抗２１および第９の抵
抗２２を直列接続している。さらに、第７のノード７を
Ｎ型ＭＯＳＦＥＴ１９のゲートに接続している。そして
、第５のノード５をコンパレータ５０の入力端子５１に
接続し、第６のノード６をコンパレータ５０の入力端子
５２に接続し、コンパレータ５０の出力端子５３に波形
整形用増幅器６０を接続している。６１は波形整形用増
幅器６０の出力端子である。
と接地電圧ＶＳＳとの間を、第５のノード５を介して第
６の抵抗１８とＮ型ＭＯＳＦＥＴ（第３の能動素子）１
９を直列接続し、第６のノード６と第７のノード７とを
介して第７の抵抗２０，第８の抵抗２１および第９の抵
抗２２を直列接続している。さらに、第７のノード７を
Ｎ型ＭＯＳＦＥＴ１９のゲートに接続している。そして
、第５のノード５をコンパレータ５０の入力端子５１に
接続し、第６のノード６をコンパレータ５０の入力端子
５２に接続し、コンパレータ５０の出力端子５３に波形
整形用増幅器６０を接続している。６１は波形整形用増
幅器６０の出力端子である。
【００２２】以上のように構成された電源電圧検出回路
について、図３および図４を用いてその動作を説明する
。なお、図４は電源電圧ＶＤＤに対するコンパレータ５
０の入力となる第５のノード５および第６のノード６の
電位Ｖ５ ，Ｖ６ の温度依存性を示す。図２において
、Ｖ５Ｎ，Ｖ５Ｈはそれぞれ常温時，高温時の第５のノ
ード５の電位Ｖ５ であり、第６のノード６の電位Ｖ６
は常温時，高温時とも同じものである。
について、図３および図４を用いてその動作を説明する
。なお、図４は電源電圧ＶＤＤに対するコンパレータ５
０の入力となる第５のノード５および第６のノード６の
電位Ｖ５ ，Ｖ６ の温度依存性を示す。図２において
、Ｖ５Ｎ，Ｖ５Ｈはそれぞれ常温時，高温時の第５のノ
ード５の電位Ｖ５ であり、第６のノード６の電位Ｖ６
は常温時，高温時とも同じものである。
【００２３】第６のノード６の電位と第７のノード７の
電位は、電源電圧ＶＤＤを第７の抵抗２０と第８の抵抗
２１と第９の抵抗２２により分圧された値になる。電源
電圧ＶＤＤが接地電位ＶＳＳから上昇していき、第７の
ノード７の電位がＮ型ＭＯＳＦＥＴ１９のしきい値電圧
に達するまでは、Ｎ型ＭＯＳＦＥＴ１９は非導通状態で
あり、第５のノード５の電位Ｖ５ （Ｖ５Ｎ，Ｖ５Ｈ）
は電源電圧ＶＤＤである。
電位は、電源電圧ＶＤＤを第７の抵抗２０と第８の抵抗
２１と第９の抵抗２２により分圧された値になる。電源
電圧ＶＤＤが接地電位ＶＳＳから上昇していき、第７の
ノード７の電位がＮ型ＭＯＳＦＥＴ１９のしきい値電圧
に達するまでは、Ｎ型ＭＯＳＦＥＴ１９は非導通状態で
あり、第５のノード５の電位Ｖ５ （Ｖ５Ｎ，Ｖ５Ｈ）
は電源電圧ＶＤＤである。
【００２４】電源電圧ＶＤＤが上昇し、第７のノード７
がＭＯＳＦＥＴ１９のしきい値電圧以上になると、Ｎ型
ＭＯＳＦＥＴ１９が導通状態になり、第６の抵抗１８と
Ｎ型ＭＯＳＦＥＴ１９の飽和特性によって分圧された電
位が第５のノード５に出力される。電源電圧ＶＤＤに対
する第５のノード５の電位Ｖ５ （Ｖ５Ｎ，Ｖ５Ｈ）が
温度変化に依存しない点が存在する。したがって、Ｎ型
ＭＯＳＦＥＴ１９および抵抗１８，２０，２１，２２を
適当に選ぶことにより、図４に示すように、電源電圧Ｖ
ＤＤが所望のリセット解除電圧ＶＣ に達したときに第
５のノード５の電位Ｖ５ が温度依存性を持たなくなり
、第６のノード６の電位Ｖ６ と同じにすることができ
る。
がＭＯＳＦＥＴ１９のしきい値電圧以上になると、Ｎ型
ＭＯＳＦＥＴ１９が導通状態になり、第６の抵抗１８と
Ｎ型ＭＯＳＦＥＴ１９の飽和特性によって分圧された電
位が第５のノード５に出力される。電源電圧ＶＤＤに対
する第５のノード５の電位Ｖ５ （Ｖ５Ｎ，Ｖ５Ｈ）が
温度変化に依存しない点が存在する。したがって、Ｎ型
ＭＯＳＦＥＴ１９および抵抗１８，２０，２１，２２を
適当に選ぶことにより、図４に示すように、電源電圧Ｖ
ＤＤが所望のリセット解除電圧ＶＣ に達したときに第
５のノード５の電位Ｖ５ が温度依存性を持たなくなり
、第６のノード６の電位Ｖ６ と同じにすることができ
る。
【００２５】さらに電源電圧ＶＤＤが所望のリセット解
除電圧ＶＣ 以上になると、コンパレータ５０の入力端
子５１，５２の電位（Ｖ５ ，Ｖ６ ）の大小関係が反
転する。コンパレータ５０は、電源電圧ＶＤＤが印加さ
れてリセット解除電圧ＶＣ に達するまでの期間、リセ
ットパルスを出力する。この出力は、波形整形用増幅器
６０により波形整形され、出力端子６１から他の回路に
リセット信号として伝達される。
除電圧ＶＣ 以上になると、コンパレータ５０の入力端
子５１，５２の電位（Ｖ５ ，Ｖ６ ）の大小関係が反
転する。コンパレータ５０は、電源電圧ＶＤＤが印加さ
れてリセット解除電圧ＶＣ に達するまでの期間、リセ
ットパルスを出力する。この出力は、波形整形用増幅器
６０により波形整形され、出力端子６１から他の回路に
リセット信号として伝達される。
【００２６】以上のようにこの実施例によれば、電源電
圧ＶＤＤが所望のリセット解除電圧ＶＣ に達したとき
に第５のノード５および第６のノード６の電位Ｖ５ ，
Ｖ６ が温度依存性を持たないようにすることにより、
リセット解除電圧ＶＣ の温度依存性を除去でき、コン
パレータ５０の出力であるリセットパルスも温度依存性
を持たない。
圧ＶＤＤが所望のリセット解除電圧ＶＣ に達したとき
に第５のノード５および第６のノード６の電位Ｖ５ ，
Ｖ６ が温度依存性を持たないようにすることにより、
リセット解除電圧ＶＣ の温度依存性を除去でき、コン
パレータ５０の出力であるリセットパルスも温度依存性
を持たない。
【００２７】なお、この実施例では能動素子としてＭＯ
ＳＦＥＴ１９を用いたが、バイポーラトランジスタを用
いてもよい。 〔第３の実施例〕この発明の第３の実施例を図面に基づ
いて説明する。図５はこの発明の第３の実施例の電源電
圧検出回路の回路図である。
ＳＦＥＴ１９を用いたが、バイポーラトランジスタを用
いてもよい。 〔第３の実施例〕この発明の第３の実施例を図面に基づ
いて説明する。図５はこの発明の第３の実施例の電源電
圧検出回路の回路図である。
【００２８】この電源電圧検出回路は、電源電圧ＶＤＤ
と接地電圧ＶＳＳとの間を、第５のノード８を介してＰ
型ＭＯＳＦＥＴ（第３の能動素子）２３と第６の抵抗２
４を直列接続し、第６のノード１０と第７のノード９と
を介して第７の抵抗２７，第８の抵抗２６および第９の
抵抗２５を直列接続している。さらに、第７のノード９
をＰ型ＭＯＳＦＥＴ２３のゲートに接続している。そし
て、第５のノード８をコンパレータ５０の入力端子５２
に接続し、第６のノード１０をコンパレータ５０の入力
端子５１に接続し、コンパレータ５０の出力端子５３に
波形整形用増幅器６０を接続している。６１は波形整形
用増幅器６０の出力端子である。
と接地電圧ＶＳＳとの間を、第５のノード８を介してＰ
型ＭＯＳＦＥＴ（第３の能動素子）２３と第６の抵抗２
４を直列接続し、第６のノード１０と第７のノード９と
を介して第７の抵抗２７，第８の抵抗２６および第９の
抵抗２５を直列接続している。さらに、第７のノード９
をＰ型ＭＯＳＦＥＴ２３のゲートに接続している。そし
て、第５のノード８をコンパレータ５０の入力端子５２
に接続し、第６のノード１０をコンパレータ５０の入力
端子５１に接続し、コンパレータ５０の出力端子５３に
波形整形用増幅器６０を接続している。６１は波形整形
用増幅器６０の出力端子である。
【００２９】この電源電圧検出回路は、Ｐ型ＭＯＳＦＥ
Ｔ２３と抵抗２４，２５，２６，２７を適当に選ぶこと
により、温度依存性をもたない電位をコンパレータ５０
の入力端子５２に与えるものであり、原理および効果は
第２の実施例と同じであるので詳しい説明は省略する。
Ｔ２３と抵抗２４，２５，２６，２７を適当に選ぶこと
により、温度依存性をもたない電位をコンパレータ５０
の入力端子５２に与えるものであり、原理および効果は
第２の実施例と同じであるので詳しい説明は省略する。
【００３０】
【発明の効果】請求項１記載の電源電圧検出回路は、所
望の電源電圧に対し、コンパレータの入力電圧である第
１のノードおよび第２のノードの電位は温度依存性をも
たない。したがって、所望のリセット解除電圧の温度依
存性を除去でき、コンパレータの出力であるリセットパ
ルスも温度依存性をもたない。
望の電源電圧に対し、コンパレータの入力電圧である第
１のノードおよび第２のノードの電位は温度依存性をも
たない。したがって、所望のリセット解除電圧の温度依
存性を除去でき、コンパレータの出力であるリセットパ
ルスも温度依存性をもたない。
【００３１】請求項２記載の電源電圧検出回路は、所望
の電源電圧に対し、コンパレータの入力電圧である第５
のノードおよび第６のノードの電位は温度依存性をもた
ない。したがって、所望のリセット解除電圧の温度依存
性を除去でき、コンパレータの出力であるリセットパル
スも温度依存性をもたない。
の電源電圧に対し、コンパレータの入力電圧である第５
のノードおよび第６のノードの電位は温度依存性をもた
ない。したがって、所望のリセット解除電圧の温度依存
性を除去でき、コンパレータの出力であるリセットパル
スも温度依存性をもたない。
【図１】この発明の第１の実施例の電源電圧検出回路の
回路図である。
回路図である。
【図２】この発明の第１の実施例におけるコンパレータ
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
【図３】この発明の第２の実施例の電源電圧検出回路の
回路図である。
回路図である。
【図４】この発明の第２の実施例におけるコンパレータ
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
【図５】この発明の第３の実施例の電源電圧検出回路の
回路図である。
回路図である。
【図６】従来の電源電圧検出回路の回路図である。
【図７】従来の電源電圧検出回路におけるコンパレータ
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
１ 第１のノード
２ 第２のノード
３ 第３のノード
４ 第４のノード
５，８ 第５のノード
６，１０ 第６のノード
７，９ 第７のノード
１１ Ｐ型ＭＯＳＦＥＴ（第１の能動素子）１２
第１の抵抗 １３ 第２の抵抗 １４ Ｎ型ＭＯＳＦＥＴ（第２の能動素子）１５
第３の抵抗 １６ 第４の抵抗 １７ 第５の抵抗 １８，２４ 第６の抵抗 １９ Ｎ型ＭＯＳＦＥＴ（第３の能動素子）２０
，２７ 第７の抵抗 ２１，２６ 第８の抵抗 ２２，２５ 第９の抵抗 ２３ Ｐ型ＭＯＳＦＥＴ（第３の能動素子）５０
コンパレータ ＶＤＤ 電源電圧 ＶＳＳ 接地電位
第１の抵抗 １３ 第２の抵抗 １４ Ｎ型ＭＯＳＦＥＴ（第２の能動素子）１５
第３の抵抗 １６ 第４の抵抗 １７ 第５の抵抗 １８，２４ 第６の抵抗 １９ Ｎ型ＭＯＳＦＥＴ（第３の能動素子）２０
，２７ 第７の抵抗 ２１，２６ 第８の抵抗 ２２，２５ 第９の抵抗 ２３ Ｐ型ＭＯＳＦＥＴ（第３の能動素子）５０
コンパレータ ＶＤＤ 電源電圧 ＶＳＳ 接地電位
Claims (2)
- 【請求項１】 一方の電源端子と第１のノードとの間
に接続した第１の能動素子と、前記第１のノードと他方
の電源端子との間に接続した第１の抵抗と、前記一方の
電源端子と第２のノードとの間に接続した第２の抵抗と
、前記第２のノードと前記他方の電源端子との間に接続
した第２の能動素子と、前記一方の電源端子と第３のノ
ードとの間に接続した第３の抵抗と、前記第３のノード
と第４のノードとの間に接続した第４の抵抗と、前記第
４のノードと前記他方の電源端子との間に接続した第５
の抵抗と、前記第１のノードと前記第２のノードとの電
位の一致を検出するコンパレータとを備え、前記第１の
能動素子の制御端を前記第３のノードに接続し、前記第
２の能動素子の制御端を前記第４のノードに接続した電
源電圧検出回路。 - 【請求項２】 一方の電源端子と第５のノードとの間
に接続した第６の抵抗と、前記第５のノードと他方の電
源端子との間に接続した第３の能動素子と、前記一方の
電源端子と第６のノードとの間に接続した第７の抵抗と
、前記第６のノードと第７のノードとの間に接続した第
８の抵抗と、前記第７のノードと前記他方の電源端子と
の間に接続した第９の抵抗と、前記第５のノードと前記
第６のノードとの電位の一致を検出するコンパレータと
を備え、前記第３の能動素子の制御端を前記第７のノー
ドに接続した電源電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052657A JPH04288609A (ja) | 1991-03-18 | 1991-03-18 | 電源電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052657A JPH04288609A (ja) | 1991-03-18 | 1991-03-18 | 電源電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288609A true JPH04288609A (ja) | 1992-10-13 |
Family
ID=12920936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052657A Pending JPH04288609A (ja) | 1991-03-18 | 1991-03-18 | 電源電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288609A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010080047A (ja) * | 2003-12-30 | 2010-04-08 | Hynix Semiconductor Inc | 半導体メモリ素子のパワーアップ回路 |
| JP2016046620A (ja) * | 2014-08-21 | 2016-04-04 | Ｎｅｃエンジニアリング株式会社 | パワーオンリセット回路 |
-
1991
- 1991-03-18 JP JP3052657A patent/JPH04288609A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010080047A (ja) * | 2003-12-30 | 2010-04-08 | Hynix Semiconductor Inc | 半導体メモリ素子のパワーアップ回路 |
| JP2016046620A (ja) * | 2014-08-21 | 2016-04-04 | Ｎｅｃエンジニアリング株式会社 | パワーオンリセット回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5485111A (en) | Power on reset circuit with accurate detection at low voltages | |
| EP1629599B1 (en) | Brown-out detector | |
| US6737909B2 (en) | Integrated circuit current reference | |
| US6437614B1 (en) | Low voltage reset circuit device that is not influenced by temperature and manufacturing process | |
| US5191235A (en) | Semiconductor integrated circuit device having substrate potential detection circuit | |
| US6137324A (en) | Precision power-on reset circuit with improved accuracy | |
| US20020125942A1 (en) | Comparator circuit | |
| US4394587A (en) | CMOS Differential comparator with hysteresis | |
| KR20020072041A (ko) | 기준전압 발생회로 | |
| JPH04345208A (ja) | パワーオンリセット回路 | |
| US6198312B1 (en) | Low level input voltage comparator | |
| US20070109062A1 (en) | Timer circuits and method | |
| US6686789B2 (en) | Dynamic low power reference circuit | |
| JPH04288609A (ja) | 電源電圧検出回路 | |
| JPH03211472A (ja) | 電源電圧検出回路 | |
| TWI630403B (zh) | 核心電源偵測電路以及輸入／輸出控制系統 | |
| JPH027615A (ja) | 電源電圧検出回路 | |
| JPH11134051A (ja) | 基準電圧回路 | |
| JP2753144B2 (ja) | 電位発生回路 | |
| US4814635A (en) | Voltage translator circuit | |
| US5719524A (en) | Circuit having an input terminal for controlling two functions | |
| TW202013895A (zh) | 位準移位電路 | |
| JP2926921B2 (ja) | パワーオンリセット回路 | |
| JP2645117B2 (ja) | 半導体集積回路のリセット回路 | |
| JP2893738B2 (ja) | 電圧検出回路 |