JPH04288609A - 電源電圧検出回路 - Google Patents
電源電圧検出回路Info
- Publication number
- JPH04288609A JPH04288609A JP3052657A JP5265791A JPH04288609A JP H04288609 A JPH04288609 A JP H04288609A JP 3052657 A JP3052657 A JP 3052657A JP 5265791 A JP5265791 A JP 5265791A JP H04288609 A JPH04288609 A JP H04288609A
- Authority
- JP
- Japan
- Prior art keywords
- node
- power supply
- supply voltage
- comparator
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 11
- 238000007493 shaping process Methods 0.000 description 10
- 230000005669 field effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、電源電圧が印加され
たことを検出する電源電圧検出回路に関するものである
。
たことを検出する電源電圧検出回路に関するものである
。
【0002】
【従来の技術】半導体集積回路において、電源を立ち上
げた際に動作が不安定となり、そのため初期出力が確定
されない回路があり、場合によってはこの回路の初期出
力を確定させる必要がある。このような確定しない初期
出力を有する回路に、出力を確定させる制御信号を供給
する電源電圧検出回路について、以下図面に基づいて説
明する。
げた際に動作が不安定となり、そのため初期出力が確定
されない回路があり、場合によってはこの回路の初期出
力を確定させる必要がある。このような確定しない初期
出力を有する回路に、出力を確定させる制御信号を供給
する電源電圧検出回路について、以下図面に基づいて説
明する。
【0003】図6は従来の電源電圧検出回路の回路図で
ある。図6において、33,34は抵抗、35,36は
Pチャネル型のMOS型電界効果トランジスタ(以下「
P型MOSFET」という)、37,38,39はNチ
ャネル型のMOS型電界効果トランジスタ(以下「N型
MOSFET」という)、50はコンパレータ、51,
52はコンパレータ50の入力端子、53はコンパレー
タ50の出力端子、60は波形整形用増幅器、61は波
形整形用増幅器60の出力端子である。
ある。図6において、33,34は抵抗、35,36は
Pチャネル型のMOS型電界効果トランジスタ(以下「
P型MOSFET」という)、37,38,39はNチ
ャネル型のMOS型電界効果トランジスタ(以下「N型
MOSFET」という)、50はコンパレータ、51,
52はコンパレータ50の入力端子、53はコンパレー
タ50の出力端子、60は波形整形用増幅器、61は波
形整形用増幅器60の出力端子である。
【0004】以上のように構成された従来の電源電圧検
出回路について、以下その動作を説明する。図6に示す
ように、電源電圧VDDと接地電位VSSとの間に直列
に接続された抵抗33,34によって、電源電圧VDD
を分圧した基準電位がコンパレータ50の入力端子51
に供給される。P型MOSFET35,36およびN型
MOSFET37,38,39はカレントミラー回路構
成され、N型MOSFET39のドレイン電位がコンパ
レータ50の入力端子52に供給される。このコンパレ
ータ50の入力端子52に入力される電圧値は、電源電
圧VDDがある値より高くなり、P型MOSFET36
およびN型MOSFET37,39に電流が流れる状態
では、N型MOSFET37のしきい値電圧をVTN,
P型MOSFET36のしきい値電圧をVTPとすると
、ほぼVDD−|VTP|−|VTN|に設定される。
出回路について、以下その動作を説明する。図6に示す
ように、電源電圧VDDと接地電位VSSとの間に直列
に接続された抵抗33,34によって、電源電圧VDD
を分圧した基準電位がコンパレータ50の入力端子51
に供給される。P型MOSFET35,36およびN型
MOSFET37,38,39はカレントミラー回路構
成され、N型MOSFET39のドレイン電位がコンパ
レータ50の入力端子52に供給される。このコンパレ
ータ50の入力端子52に入力される電圧値は、電源電
圧VDDがある値より高くなり、P型MOSFET36
およびN型MOSFET37,39に電流が流れる状態
では、N型MOSFET37のしきい値電圧をVTN,
P型MOSFET36のしきい値電圧をVTPとすると
、ほぼVDD−|VTP|−|VTN|に設定される。
【0005】図7に電源電圧VDDに対するコンパレー
タ50の各入力端子電位の温度依存性を示す。図7にお
いて、V52N ,V52H はそれぞれ常温時,高温
時の入力端子52の電位V52であり、V51は図6に
も示すように入力端子51の電位であり、この入力端子
51の電位V51は常温時,高温時とも同じである。常
温時において、電源電圧VDDを上げていき、ある値(
以下「リセット解除電圧」という)VCNに達すると、
コンパレータ50の入力端子52に入力される入力信号
の電圧値V52(V52N )が、コンパレータ50の
入力端子51に入力される入力信号の電圧値V51より
大きくなり、コンパレータ50の出力端子53から出力
される出力信号の値が変化し、リセット解除信号となる
。この出力信号は増幅器60によって増幅されて出力端
子61から出力される。
タ50の各入力端子電位の温度依存性を示す。図7にお
いて、V52N ,V52H はそれぞれ常温時,高温
時の入力端子52の電位V52であり、V51は図6に
も示すように入力端子51の電位であり、この入力端子
51の電位V51は常温時,高温時とも同じである。常
温時において、電源電圧VDDを上げていき、ある値(
以下「リセット解除電圧」という)VCNに達すると、
コンパレータ50の入力端子52に入力される入力信号
の電圧値V52(V52N )が、コンパレータ50の
入力端子51に入力される入力信号の電圧値V51より
大きくなり、コンパレータ50の出力端子53から出力
される出力信号の値が変化し、リセット解除信号となる
。この出力信号は増幅器60によって増幅されて出力端
子61から出力される。
【0006】このように、電源電圧VDDの印加により
半導体装置中の各回路に初期出力値を決定させるリセッ
ト信号が加わり、電源電圧VDDがリセット解除電圧V
CNに達すると出力端子61の出力変化によりリセット
が解除される。
半導体装置中の各回路に初期出力値を決定させるリセッ
ト信号が加わり、電源電圧VDDがリセット解除電圧V
CNに達すると出力端子61の出力変化によりリセット
が解除される。
【0007】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、コンパレータ50の入力端子52に入力さ
れる電圧値V52が、電源電圧VDD,P型MOSFE
T36のしきい値電圧VTPおよびN型MOSFET3
7のしきい値電圧VTNによって決まるために、しきい
値電圧VTP,VTNの温度依存性が入力端子52に入
力される電圧値V52に反映され、リセット解除電圧が
一定でなくなる。高温時にはしきい値電圧VTP,VT
Nが小さくなり、図6に示すように、高温時の入力端子
52の電圧値V52H は常温時の電圧値V52N よ
りも大きくなる。したがって、コンパレータ50の出力
端子53にリセット解除信号を出力するときのリセット
解除電圧VCHが、常温時に設定したリセット解除電圧
VCNより小さくなり、リセット信号のパルス幅が狭く
リセットパルスとして認識されない場合が生じる。
の構成では、コンパレータ50の入力端子52に入力さ
れる電圧値V52が、電源電圧VDD,P型MOSFE
T36のしきい値電圧VTPおよびN型MOSFET3
7のしきい値電圧VTNによって決まるために、しきい
値電圧VTP,VTNの温度依存性が入力端子52に入
力される電圧値V52に反映され、リセット解除電圧が
一定でなくなる。高温時にはしきい値電圧VTP,VT
Nが小さくなり、図6に示すように、高温時の入力端子
52の電圧値V52H は常温時の電圧値V52N よ
りも大きくなる。したがって、コンパレータ50の出力
端子53にリセット解除信号を出力するときのリセット
解除電圧VCHが、常温時に設定したリセット解除電圧
VCNより小さくなり、リセット信号のパルス幅が狭く
リセットパルスとして認識されない場合が生じる。
【0008】この発明の目的は、所望のリセット解除電
圧の温度依存性を除去し、温度依存性のないリセットパ
ルスを発生することのできる電源電圧検出回路を提供す
ることである。
圧の温度依存性を除去し、温度依存性のないリセットパ
ルスを発生することのできる電源電圧検出回路を提供す
ることである。
【0009】
【課題を解決するための手段】請求項1記載の電源電圧
検出回路は、一方の電源端子と第1のノードとの間に第
1の能動素子を接続し、第1のノードと他方の電源端子
との間に第1の抵抗を接続し、一方の電源端子と第2の
ノードとの間に第2の抵抗を接続し、第2のノードと他
方の電源端子との間に第2の能動素子を接続し、一方の
電源端子と第3のノードとの間に第3の抵抗を接続し、
第3のノードと第4のノードとの間に第4の抵抗を接続
し、第4のノードと他方の電源端子との間に第5の抵抗
を接続し、第1の能動素子の制御端を第3のノードに接
続し、第2の能動素子の制御端を第4のノードに接続し
ている。そして、第1のノードと第2のノードとの電位
の一致を検出するコンパレータを備えている。
検出回路は、一方の電源端子と第1のノードとの間に第
1の能動素子を接続し、第1のノードと他方の電源端子
との間に第1の抵抗を接続し、一方の電源端子と第2の
ノードとの間に第2の抵抗を接続し、第2のノードと他
方の電源端子との間に第2の能動素子を接続し、一方の
電源端子と第3のノードとの間に第3の抵抗を接続し、
第3のノードと第4のノードとの間に第4の抵抗を接続
し、第4のノードと他方の電源端子との間に第5の抵抗
を接続し、第1の能動素子の制御端を第3のノードに接
続し、第2の能動素子の制御端を第4のノードに接続し
ている。そして、第1のノードと第2のノードとの電位
の一致を検出するコンパレータを備えている。
【0010】請求項2記載の電源電圧検出回路は、一方
の電源端子と第5のノードとの間に第6の抵抗を接続し
、第5のノードと他方の電源端子との間に第3の能動素
子を接続し、一方の電源端子と第6のノードとの間に第
7の抵抗を接続し、第6のノードと第7のノードとの間
に第8の抵抗を接続し、第7のノードと他方の電源端子
との間に第9の抵抗を接続し、第3の能動素子の制御端
を第7のノードに接続している。そして、第5のノード
と第6のノードとの電位の一致を検出するコンパレータ
とを備えている。
の電源端子と第5のノードとの間に第6の抵抗を接続し
、第5のノードと他方の電源端子との間に第3の能動素
子を接続し、一方の電源端子と第6のノードとの間に第
7の抵抗を接続し、第6のノードと第7のノードとの間
に第8の抵抗を接続し、第7のノードと他方の電源端子
との間に第9の抵抗を接続し、第3の能動素子の制御端
を第7のノードに接続している。そして、第5のノード
と第6のノードとの電位の一致を検出するコンパレータ
とを備えている。
【0011】
【作用】請求項1記載の構成によれば、所望の電源電圧
に対し、コンパレータの入力電圧である第1のノードお
よび第2のノードの電位は温度依存性をもたない。した
がって、所望のリセット解除電圧の温度依存性を除去で
き、コンパレータの出力であるリセットパルスも温度依
存性をもたない。
に対し、コンパレータの入力電圧である第1のノードお
よび第2のノードの電位は温度依存性をもたない。した
がって、所望のリセット解除電圧の温度依存性を除去で
き、コンパレータの出力であるリセットパルスも温度依
存性をもたない。
【0012】請求項2記載の構成によれば、所望の電源
電圧に対し、コンパレータの入力電圧である第5のノー
ドおよび第6のノードの電位は温度依存性をもたない。 したがって、所望のリセット解除電圧の温度依存性を除
去でき、コンパレータの出力であるリセットパルスも温
度依存性をもたない。
電圧に対し、コンパレータの入力電圧である第5のノー
ドおよび第6のノードの電位は温度依存性をもたない。 したがって、所望のリセット解除電圧の温度依存性を除
去でき、コンパレータの出力であるリセットパルスも温
度依存性をもたない。
【0013】
【実施例】〔第1の実施例〕この発明の第1の実施例を
図面に基づいて説明する。図1はこの発明の第1の実施
例の電源電圧検出回路の回路図である。この電源電圧検
出回路は、電源電圧VDDと接地電圧VSSとの間を、
第1のノード1を介してP型MOSFET(第1の能動
素子)11と第1の抵抗12を直列接続し、第2のノー
ド2を介して第2の抵抗13とN型MOSFET(第2
の能動素子)14を直列接続し、第3のノード3と第4
のノード4とを介して第3の抵抗15,第4の抵抗16
および第5の抵抗17を直列接続している。さらに、第
3のノード3をP型MOSFET11のゲートに接続し
、第4のノード4をN型MOSFET14のゲートに接
続している。そして、第1のノード1をコンパレータ5
0の入力端子52に接続し、第2のノード2をコンパレ
ータ50の入力端子51に接続し、コンパレータ50の
出力端子53に波形整形用増幅器60を接続している。 61は波形整形用増幅器60の出力端子である。
図面に基づいて説明する。図1はこの発明の第1の実施
例の電源電圧検出回路の回路図である。この電源電圧検
出回路は、電源電圧VDDと接地電圧VSSとの間を、
第1のノード1を介してP型MOSFET(第1の能動
素子)11と第1の抵抗12を直列接続し、第2のノー
ド2を介して第2の抵抗13とN型MOSFET(第2
の能動素子)14を直列接続し、第3のノード3と第4
のノード4とを介して第3の抵抗15,第4の抵抗16
および第5の抵抗17を直列接続している。さらに、第
3のノード3をP型MOSFET11のゲートに接続し
、第4のノード4をN型MOSFET14のゲートに接
続している。そして、第1のノード1をコンパレータ5
0の入力端子52に接続し、第2のノード2をコンパレ
ータ50の入力端子51に接続し、コンパレータ50の
出力端子53に波形整形用増幅器60を接続している。 61は波形整形用増幅器60の出力端子である。
【0014】以上のように構成された電源電圧検出回路
について、図1および図2を用いてその動作を説明する
。なお、図2は電源電圧VDDに対するコンパレータ5
0の入力となる第1のノード1および第2のノード2の
電位V1 ,V2 の温度依存性を示す。図2において
、V1N,V1Hはそれぞれ常温時,高温時の第1のノ
ード1の電位V1 であり、V2N,V2Hはそれぞれ
常温時,高温時の第2のノード2の電位V2 である。
について、図1および図2を用いてその動作を説明する
。なお、図2は電源電圧VDDに対するコンパレータ5
0の入力となる第1のノード1および第2のノード2の
電位V1 ,V2 の温度依存性を示す。図2において
、V1N,V1Hはそれぞれ常温時,高温時の第1のノ
ード1の電位V1 であり、V2N,V2Hはそれぞれ
常温時,高温時の第2のノード2の電位V2 である。
【0015】第3のノード3の電位と第4のノード4の
電位は、電源電圧VDDを第3の抵抗15と第4の抵抗
16と第5の抵抗17により分圧された値になる。電源
電圧VDDが接地電位VSSから上昇していき、第4の
ノード4の電位がN型MOSFET14のしきい値電圧
に達するまでは、N型MOSFET14は非導通状態で
あり、第2のノード2の電位V2 (V2N,V2H)
は電源電圧VDDである。また、第3のノード3の電位
がP型MOSFET11のしきい値電圧に達するまでは
、P型MOSFET11も非導通状態であり、第1のノ
ード1の電位V1 (V1N,V1H)は接地電位VS
Sである。
電位は、電源電圧VDDを第3の抵抗15と第4の抵抗
16と第5の抵抗17により分圧された値になる。電源
電圧VDDが接地電位VSSから上昇していき、第4の
ノード4の電位がN型MOSFET14のしきい値電圧
に達するまでは、N型MOSFET14は非導通状態で
あり、第2のノード2の電位V2 (V2N,V2H)
は電源電圧VDDである。また、第3のノード3の電位
がP型MOSFET11のしきい値電圧に達するまでは
、P型MOSFET11も非導通状態であり、第1のノ
ード1の電位V1 (V1N,V1H)は接地電位VS
Sである。
【0016】電源電圧VDDが上昇し、第3のノード3
と第4のノード4がそれぞれMOSFET11,14の
しきい値電圧以上になると、P型MOSFET11が導
通状態になり、第1の抵抗12とP型MOSFET11
の飽和特性によって分圧された電位が第1のノード1に
出力される。一方、N型MOSFET14が導通状態に
なり、第2の抵抗13とN型MOSFET14の飽和特
性によって分圧された電位が第2のノード2に出力され
る。
と第4のノード4がそれぞれMOSFET11,14の
しきい値電圧以上になると、P型MOSFET11が導
通状態になり、第1の抵抗12とP型MOSFET11
の飽和特性によって分圧された電位が第1のノード1に
出力される。一方、N型MOSFET14が導通状態に
なり、第2の抵抗13とN型MOSFET14の飽和特
性によって分圧された電位が第2のノード2に出力され
る。
【0017】電源電圧VDDに対する第1のノード1お
よび第2のノード2の電位V1 ,V2 は温度変化に
依存しない点が存在する。したがって、P型MOSFE
T11,N型MOSFET14および抵抗12,13,
15,16,17を適当に選ぶことにより、図2に示す
ように、電源電圧VDDが所望のリセット解除電圧VC
に達したときに第1のノード1および第2のノード2
の電位V1 ,V2 が温度依存性を持たなくなるよう
にすることができる。
よび第2のノード2の電位V1 ,V2 は温度変化に
依存しない点が存在する。したがって、P型MOSFE
T11,N型MOSFET14および抵抗12,13,
15,16,17を適当に選ぶことにより、図2に示す
ように、電源電圧VDDが所望のリセット解除電圧VC
に達したときに第1のノード1および第2のノード2
の電位V1 ,V2 が温度依存性を持たなくなるよう
にすることができる。
【0018】さらに電源電圧VDDが所望のリセット解
除電圧VC 以上になると、コンパレータ50の入力端
子51,52の電位(V2 ,V1 )の大小関係が反
転する。コンパレータ50は、電源電圧VDDが印加さ
れてリセット解除電圧VC に達するまでの期間、リセ
ットパルスを出力する。この出力は、波形整形用増幅器
60により波形整形され、出力端子61から他の回路に
リセット信号として伝達される。
除電圧VC 以上になると、コンパレータ50の入力端
子51,52の電位(V2 ,V1 )の大小関係が反
転する。コンパレータ50は、電源電圧VDDが印加さ
れてリセット解除電圧VC に達するまでの期間、リセ
ットパルスを出力する。この出力は、波形整形用増幅器
60により波形整形され、出力端子61から他の回路に
リセット信号として伝達される。
【0019】以上のようにこの実施例によれば、電源電
圧VDDが所望のリセット解除電圧VC に達したとき
に第1のノード1および第2のノード2の電位V1 ,
V2 が温度依存性を持たないようにすることにより、
リセット解除電圧VC の温度依存性を除去でき、コン
パレータ50の出力であるリセットパルスも温度依存性
を持たない。
圧VDDが所望のリセット解除電圧VC に達したとき
に第1のノード1および第2のノード2の電位V1 ,
V2 が温度依存性を持たないようにすることにより、
リセット解除電圧VC の温度依存性を除去でき、コン
パレータ50の出力であるリセットパルスも温度依存性
を持たない。
【0020】なお、この実施例では能動素子としてMO
SFET11,14を用いたが、バイポーラトランジス
タを用いてもよい。 〔第2の実施例〕この発明の第2の実施例を図面に基づ
いて説明する。図3はこの発明の第2の実施例の電源電
圧検出回路の回路図である。
SFET11,14を用いたが、バイポーラトランジス
タを用いてもよい。 〔第2の実施例〕この発明の第2の実施例を図面に基づ
いて説明する。図3はこの発明の第2の実施例の電源電
圧検出回路の回路図である。
【0021】この電源電圧検出回路は、電源電圧VDD
と接地電圧VSSとの間を、第5のノード5を介して第
6の抵抗18とN型MOSFET(第3の能動素子)1
9を直列接続し、第6のノード6と第7のノード7とを
介して第7の抵抗20,第8の抵抗21および第9の抵
抗22を直列接続している。さらに、第7のノード7を
N型MOSFET19のゲートに接続している。そして
、第5のノード5をコンパレータ50の入力端子51に
接続し、第6のノード6をコンパレータ50の入力端子
52に接続し、コンパレータ50の出力端子53に波形
整形用増幅器60を接続している。61は波形整形用増
幅器60の出力端子である。
と接地電圧VSSとの間を、第5のノード5を介して第
6の抵抗18とN型MOSFET(第3の能動素子)1
9を直列接続し、第6のノード6と第7のノード7とを
介して第7の抵抗20,第8の抵抗21および第9の抵
抗22を直列接続している。さらに、第7のノード7を
N型MOSFET19のゲートに接続している。そして
、第5のノード5をコンパレータ50の入力端子51に
接続し、第6のノード6をコンパレータ50の入力端子
52に接続し、コンパレータ50の出力端子53に波形
整形用増幅器60を接続している。61は波形整形用増
幅器60の出力端子である。
【0022】以上のように構成された電源電圧検出回路
について、図3および図4を用いてその動作を説明する
。なお、図4は電源電圧VDDに対するコンパレータ5
0の入力となる第5のノード5および第6のノード6の
電位V5 ,V6 の温度依存性を示す。図2において
、V5N,V5Hはそれぞれ常温時,高温時の第5のノ
ード5の電位V5 であり、第6のノード6の電位V6
は常温時,高温時とも同じものである。
について、図3および図4を用いてその動作を説明する
。なお、図4は電源電圧VDDに対するコンパレータ5
0の入力となる第5のノード5および第6のノード6の
電位V5 ,V6 の温度依存性を示す。図2において
、V5N,V5Hはそれぞれ常温時,高温時の第5のノ
ード5の電位V5 であり、第6のノード6の電位V6
は常温時,高温時とも同じものである。
【0023】第6のノード6の電位と第7のノード7の
電位は、電源電圧VDDを第7の抵抗20と第8の抵抗
21と第9の抵抗22により分圧された値になる。電源
電圧VDDが接地電位VSSから上昇していき、第7の
ノード7の電位がN型MOSFET19のしきい値電圧
に達するまでは、N型MOSFET19は非導通状態で
あり、第5のノード5の電位V5 (V5N,V5H)
は電源電圧VDDである。
電位は、電源電圧VDDを第7の抵抗20と第8の抵抗
21と第9の抵抗22により分圧された値になる。電源
電圧VDDが接地電位VSSから上昇していき、第7の
ノード7の電位がN型MOSFET19のしきい値電圧
に達するまでは、N型MOSFET19は非導通状態で
あり、第5のノード5の電位V5 (V5N,V5H)
は電源電圧VDDである。
【0024】電源電圧VDDが上昇し、第7のノード7
がMOSFET19のしきい値電圧以上になると、N型
MOSFET19が導通状態になり、第6の抵抗18と
N型MOSFET19の飽和特性によって分圧された電
位が第5のノード5に出力される。電源電圧VDDに対
する第5のノード5の電位V5 (V5N,V5H)が
温度変化に依存しない点が存在する。したがって、N型
MOSFET19および抵抗18,20,21,22を
適当に選ぶことにより、図4に示すように、電源電圧V
DDが所望のリセット解除電圧VC に達したときに第
5のノード5の電位V5 が温度依存性を持たなくなり
、第6のノード6の電位V6 と同じにすることができ
る。
がMOSFET19のしきい値電圧以上になると、N型
MOSFET19が導通状態になり、第6の抵抗18と
N型MOSFET19の飽和特性によって分圧された電
位が第5のノード5に出力される。電源電圧VDDに対
する第5のノード5の電位V5 (V5N,V5H)が
温度変化に依存しない点が存在する。したがって、N型
MOSFET19および抵抗18,20,21,22を
適当に選ぶことにより、図4に示すように、電源電圧V
DDが所望のリセット解除電圧VC に達したときに第
5のノード5の電位V5 が温度依存性を持たなくなり
、第6のノード6の電位V6 と同じにすることができ
る。
【0025】さらに電源電圧VDDが所望のリセット解
除電圧VC 以上になると、コンパレータ50の入力端
子51,52の電位(V5 ,V6 )の大小関係が反
転する。コンパレータ50は、電源電圧VDDが印加さ
れてリセット解除電圧VC に達するまでの期間、リセ
ットパルスを出力する。この出力は、波形整形用増幅器
60により波形整形され、出力端子61から他の回路に
リセット信号として伝達される。
除電圧VC 以上になると、コンパレータ50の入力端
子51,52の電位(V5 ,V6 )の大小関係が反
転する。コンパレータ50は、電源電圧VDDが印加さ
れてリセット解除電圧VC に達するまでの期間、リセ
ットパルスを出力する。この出力は、波形整形用増幅器
60により波形整形され、出力端子61から他の回路に
リセット信号として伝達される。
【0026】以上のようにこの実施例によれば、電源電
圧VDDが所望のリセット解除電圧VC に達したとき
に第5のノード5および第6のノード6の電位V5 ,
V6 が温度依存性を持たないようにすることにより、
リセット解除電圧VC の温度依存性を除去でき、コン
パレータ50の出力であるリセットパルスも温度依存性
を持たない。
圧VDDが所望のリセット解除電圧VC に達したとき
に第5のノード5および第6のノード6の電位V5 ,
V6 が温度依存性を持たないようにすることにより、
リセット解除電圧VC の温度依存性を除去でき、コン
パレータ50の出力であるリセットパルスも温度依存性
を持たない。
【0027】なお、この実施例では能動素子としてMO
SFET19を用いたが、バイポーラトランジスタを用
いてもよい。 〔第3の実施例〕この発明の第3の実施例を図面に基づ
いて説明する。図5はこの発明の第3の実施例の電源電
圧検出回路の回路図である。
SFET19を用いたが、バイポーラトランジスタを用
いてもよい。 〔第3の実施例〕この発明の第3の実施例を図面に基づ
いて説明する。図5はこの発明の第3の実施例の電源電
圧検出回路の回路図である。
【0028】この電源電圧検出回路は、電源電圧VDD
と接地電圧VSSとの間を、第5のノード8を介してP
型MOSFET(第3の能動素子)23と第6の抵抗2
4を直列接続し、第6のノード10と第7のノード9と
を介して第7の抵抗27,第8の抵抗26および第9の
抵抗25を直列接続している。さらに、第7のノード9
をP型MOSFET23のゲートに接続している。そし
て、第5のノード8をコンパレータ50の入力端子52
に接続し、第6のノード10をコンパレータ50の入力
端子51に接続し、コンパレータ50の出力端子53に
波形整形用増幅器60を接続している。61は波形整形
用増幅器60の出力端子である。
と接地電圧VSSとの間を、第5のノード8を介してP
型MOSFET(第3の能動素子)23と第6の抵抗2
4を直列接続し、第6のノード10と第7のノード9と
を介して第7の抵抗27,第8の抵抗26および第9の
抵抗25を直列接続している。さらに、第7のノード9
をP型MOSFET23のゲートに接続している。そし
て、第5のノード8をコンパレータ50の入力端子52
に接続し、第6のノード10をコンパレータ50の入力
端子51に接続し、コンパレータ50の出力端子53に
波形整形用増幅器60を接続している。61は波形整形
用増幅器60の出力端子である。
【0029】この電源電圧検出回路は、P型MOSFE
T23と抵抗24,25,26,27を適当に選ぶこと
により、温度依存性をもたない電位をコンパレータ50
の入力端子52に与えるものであり、原理および効果は
第2の実施例と同じであるので詳しい説明は省略する。
T23と抵抗24,25,26,27を適当に選ぶこと
により、温度依存性をもたない電位をコンパレータ50
の入力端子52に与えるものであり、原理および効果は
第2の実施例と同じであるので詳しい説明は省略する。
【0030】
【発明の効果】請求項1記載の電源電圧検出回路は、所
望の電源電圧に対し、コンパレータの入力電圧である第
1のノードおよび第2のノードの電位は温度依存性をも
たない。したがって、所望のリセット解除電圧の温度依
存性を除去でき、コンパレータの出力であるリセットパ
ルスも温度依存性をもたない。
望の電源電圧に対し、コンパレータの入力電圧である第
1のノードおよび第2のノードの電位は温度依存性をも
たない。したがって、所望のリセット解除電圧の温度依
存性を除去でき、コンパレータの出力であるリセットパ
ルスも温度依存性をもたない。
【0031】請求項2記載の電源電圧検出回路は、所望
の電源電圧に対し、コンパレータの入力電圧である第5
のノードおよび第6のノードの電位は温度依存性をもた
ない。したがって、所望のリセット解除電圧の温度依存
性を除去でき、コンパレータの出力であるリセットパル
スも温度依存性をもたない。
の電源電圧に対し、コンパレータの入力電圧である第5
のノードおよび第6のノードの電位は温度依存性をもた
ない。したがって、所望のリセット解除電圧の温度依存
性を除去でき、コンパレータの出力であるリセットパル
スも温度依存性をもたない。
【図1】この発明の第1の実施例の電源電圧検出回路の
回路図である。
回路図である。
【図2】この発明の第1の実施例におけるコンパレータ
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
【図3】この発明の第2の実施例の電源電圧検出回路の
回路図である。
回路図である。
【図4】この発明の第2の実施例におけるコンパレータ
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
【図5】この発明の第3の実施例の電源電圧検出回路の
回路図である。
回路図である。
【図6】従来の電源電圧検出回路の回路図である。
【図7】従来の電源電圧検出回路におけるコンパレータ
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
の入力端子に与えられる電位と電源電圧との関係を示す
特性図である。
1 第1のノード
2 第2のノード
3 第3のノード
4 第4のノード
5,8 第5のノード
6,10 第6のノード
7,9 第7のノード
11 P型MOSFET(第1の能動素子)12
第1の抵抗 13 第2の抵抗 14 N型MOSFET(第2の能動素子)15
第3の抵抗 16 第4の抵抗 17 第5の抵抗 18,24 第6の抵抗 19 N型MOSFET(第3の能動素子)20
,27 第7の抵抗 21,26 第8の抵抗 22,25 第9の抵抗 23 P型MOSFET(第3の能動素子)50
コンパレータ VDD 電源電圧 VSS 接地電位
第1の抵抗 13 第2の抵抗 14 N型MOSFET(第2の能動素子)15
第3の抵抗 16 第4の抵抗 17 第5の抵抗 18,24 第6の抵抗 19 N型MOSFET(第3の能動素子)20
,27 第7の抵抗 21,26 第8の抵抗 22,25 第9の抵抗 23 P型MOSFET(第3の能動素子)50
コンパレータ VDD 電源電圧 VSS 接地電位
Claims (2)
- 【請求項1】 一方の電源端子と第1のノードとの間
に接続した第1の能動素子と、前記第1のノードと他方
の電源端子との間に接続した第1の抵抗と、前記一方の
電源端子と第2のノードとの間に接続した第2の抵抗と
、前記第2のノードと前記他方の電源端子との間に接続
した第2の能動素子と、前記一方の電源端子と第3のノ
ードとの間に接続した第3の抵抗と、前記第3のノード
と第4のノードとの間に接続した第4の抵抗と、前記第
4のノードと前記他方の電源端子との間に接続した第5
の抵抗と、前記第1のノードと前記第2のノードとの電
位の一致を検出するコンパレータとを備え、前記第1の
能動素子の制御端を前記第3のノードに接続し、前記第
2の能動素子の制御端を前記第4のノードに接続した電
源電圧検出回路。 - 【請求項2】 一方の電源端子と第5のノードとの間
に接続した第6の抵抗と、前記第5のノードと他方の電
源端子との間に接続した第3の能動素子と、前記一方の
電源端子と第6のノードとの間に接続した第7の抵抗と
、前記第6のノードと第7のノードとの間に接続した第
8の抵抗と、前記第7のノードと前記他方の電源端子と
の間に接続した第9の抵抗と、前記第5のノードと前記
第6のノードとの電位の一致を検出するコンパレータと
を備え、前記第3の能動素子の制御端を前記第7のノー
ドに接続した電源電圧検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3052657A JPH04288609A (ja) | 1991-03-18 | 1991-03-18 | 電源電圧検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3052657A JPH04288609A (ja) | 1991-03-18 | 1991-03-18 | 電源電圧検出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04288609A true JPH04288609A (ja) | 1992-10-13 |
Family
ID=12920936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3052657A Pending JPH04288609A (ja) | 1991-03-18 | 1991-03-18 | 電源電圧検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04288609A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010080047A (ja) * | 2003-12-30 | 2010-04-08 | Hynix Semiconductor Inc | 半導体メモリ素子のパワーアップ回路 |
JP2016046620A (ja) * | 2014-08-21 | 2016-04-04 | Necエンジニアリング株式会社 | パワーオンリセット回路 |
-
1991
- 1991-03-18 JP JP3052657A patent/JPH04288609A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010080047A (ja) * | 2003-12-30 | 2010-04-08 | Hynix Semiconductor Inc | 半導体メモリ素子のパワーアップ回路 |
JP2016046620A (ja) * | 2014-08-21 | 2016-04-04 | Necエンジニアリング株式会社 | パワーオンリセット回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5485111A (en) | Power on reset circuit with accurate detection at low voltages | |
EP1629599B1 (en) | Brown-out detector | |
US6737909B2 (en) | Integrated circuit current reference | |
US6437614B1 (en) | Low voltage reset circuit device that is not influenced by temperature and manufacturing process | |
US5191235A (en) | Semiconductor integrated circuit device having substrate potential detection circuit | |
US6137324A (en) | Precision power-on reset circuit with improved accuracy | |
US20020125942A1 (en) | Comparator circuit | |
US4394587A (en) | CMOS Differential comparator with hysteresis | |
KR20020072041A (ko) | 기준전압 발생회로 | |
JPH04345208A (ja) | パワーオンリセット回路 | |
US6198312B1 (en) | Low level input voltage comparator | |
US20070109062A1 (en) | Timer circuits and method | |
US6686789B2 (en) | Dynamic low power reference circuit | |
JPH04288609A (ja) | 電源電圧検出回路 | |
JPH03211472A (ja) | 電源電圧検出回路 | |
TWI630403B (zh) | 核心電源偵測電路以及輸入/輸出控制系統 | |
JPH027615A (ja) | 電源電圧検出回路 | |
JPH11134051A (ja) | 基準電圧回路 | |
JP2753144B2 (ja) | 電位発生回路 | |
US4814635A (en) | Voltage translator circuit | |
US5719524A (en) | Circuit having an input terminal for controlling two functions | |
TW202013895A (zh) | 位準移位電路 | |
JP2926921B2 (ja) | パワーオンリセット回路 | |
JP2645117B2 (ja) | 半導体集積回路のリセット回路 | |
JP2893738B2 (ja) | 電圧検出回路 |