KR20060075946A - 반도체 소자의 파워업 회로 - Google Patents

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 전원 회로에 관한 것이며, 더 자세히는 반도체 소자의 파워업 회로에 관한 것이다. 본 발명은 PVT 변화에 대해 둔감한 반도체 소자의 파워업 회로를 제공하는데 그 목적이 있다. 본 발명에서는 NMOS 트랜지스터 간의 공정 변화 보상 효과 및 NMOS 트랜지스터와 저항의 온도 변화 보상 효과를 이용하여 PVT 변화에 따른 감지 노드의 스큐를 최소화하였다.

파워업 회로, 감지 노드, PVT 변화, 저항, 스큐

Description

반도체 소자의 파워업 회로{POWER UP CIRCUIT IN SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 반도체 소자의 파워업 회로를 나타낸 도면.

도 2는 상기 도 1에 도시된 반도체 소자의 파워업 회로의 시뮬레이션 파형도.

도 3은 본 발명의 일 실시예에 따른 반도체 소자의 파워업 회로를 나타낸 도면.

도 4는 상기 도 3에 도시된 반도체 소자의 파워업 회로의 시뮬레이션 파형도.

* 도면의 주요 부분에 대한 부호의 설명

R11~R14 : 저항

N11, N12 : NMOS 트랜지스터

P11 : PMOS 트랜지스터

INV2 : 인버터

PUPB : 파워업 신호

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 전원 회로에 관한 것이며, 더 자세히는 반도체 소자의 파워업 회로에 관한 것이다.

반도체 소자에는 다양한 형태의 로직들과 안정적인 소자 동작을 보증하기 위한 내부전원 발생 블럭이 존재한다. 이 로직들은 소자에 전원이 공급되어 본격적으로 동작하기 이전에 특정한 값으로 초기화되어 있어야 한다. 또한, 내부전원의 경우, 소자 내부 로직의 전원 단자에 바이어스를 공급하게 되는데, 이들 내부전원이 전원전압(VDD) 인가시 적정한 전압 레벨을 갖지 못하면 래치-업(latch-up)과 같은 문제가 발생되어 소자의 신뢰성(reliability)을 보장하기 어렵다. 이처럼 소자 내부 로직의 초기화와 내부전원의 불안정에 의한 래치-업을 방지하기 위하여 반도체 소자 내부에 파워업 회로를 구비하고 있다.

파워업 회로는 반도체 소자의 초기화 동작시 외부로부터 전원전압(VDD)이 인가되는 순간 소자 내부 로직들이 곧바로 전원전압(VDD)의 레벨에 응답하여 동작하지 않고 전원전압(VDD)의 레벨이 임계 레벨 이상으로 상승한 시점 이후에 동작하도록 한다.

파워업 회로의 출력신호인 파워업 신호는 외부로부터 인가된 전원전압(VDD)의 레벨 상승을 감지하여 전원전압(VDD)이 임계 레벨보다 낮은 구간에서는 논리레벨 로우(low) 상태를 유지하다가 전원전압(VDD)이 임계 레벨 이상으로 안정화되면 논리레벨 하이(high)로 천이된다.

통상적으로, 전원전압(VDD)이 인가된 후 파워업 신호가 논리레벨 로우 상태일 때 소자 내부 로직에 포함된 래치들이 예정된 값으로 초기화되며, 내부전원 발생 블럭의 초기화 또한 이때 수행된다.

한편, 파워업 신호가 천이하는 전원전압(VDD)의 임계 레벨은 모든 로직들이 정상적인 스위칭 동작을 수행하기 위한 전압 레벨로서, MOS 트랜지스터의 문턱전압보다 조금 더 마진을 가지도록 설계한다. 이 마진의 정도는 파워업 트리거 레벨을 MOS 트랜지스터의 문턱전압 정도로 설정하면 일반적인 디지털 로직의 경우에는 초기화에 문제가 없지만, 아날로그 회로로 구성된 내부전원 회로(예컨대, 승압전원(VPP) 발생기)의 경우에는 동작 효율이 떨어져 파워업 트리거 이후 래치-업을 유발할 수 있다. 이러한 이유로 파워업 트리거 레벨을 이들 아날로그 회로들이 안정적인 값을 생성할 수 있도록 MOS 트랜지스터의 문턱전압보다 일정 정도 더 마진을 가지도록 하는 것이다.

도 1은 종래기술에 따른 파워업 회로를 나타낸 도면이다.

도 1을 참조하면, 종래기술에 따른 파워업 회로는, 전원전압(VDD)의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압(A)을 제공하기 위한 전원전압 레벨 팔로워부(전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 연결되어 전압 분배기를 구성하는 저항 R1, R2로 구현됨)와, 바이어스 전압(A)에 응답하여 전원전압(VDD)의 임계 레벨로의 변화를 감지하기 위한 전원전압 감지부(전원전압단(VDD)과 감지 노드(DET) 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜 지스터(P1)와, 접지전압단(VSS)과 감지 노드(DET) 사이에 접속되며 바이어스 전압(A)을 게이트 입력으로 하는 NMOS 트랜지스터(N1)와, 감지 노드(DET)로 출력된 신호를 반전시키기 위한 인버터(INV1)로 구현됨)를 포함한다.

한편, 도시되지는 않았지만 경우에 따라 인버터(INV1) 후단에 파워업 신호(PWRUP)를 버퍼링을 위한 인버터 체인을 더 배치할 수 있다.

도 2는 상기 도 1에 도시된 파워업 회로의 시뮬레이션 파형도로서, 이하 이를 참조하여 종래의 파워업 회로의 동작을 살펴본다.

전원전압 레벨 팔로워부의 출력신호인 바이어스 전압(A)은 하기의 수학식 1에 따라 변화하게 된다.

A = (R2/(R1+R2))×VDD

즉, 전원전압(VDD) 레벨이 증가함에 따라 바이어스 전압(A)이 NMOS 트랜지스터(N1)의 문턱전압 이상으로 증가하게 되면 NMOS 트랜지스터(N1)가 턴온되어 로드로 작용하는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)에 흐르는 전류량의 변화에 따라 감지 노드(DET)의 레벨이 변화하게 된다.

감지 노드(DET)는 초기에 NMOS 트랜지스터(N1)가 턴오프되어 있기 때문에 전원전압(VDD)을 따라 증가한다. 한편, 바이어스 전압(A)이 증가할수록 NMOS 트랜지스터(N1)의 전류 구동력이 증가하면서 전원전압(VDD)의 특정 레벨에서 감지 노드(DET)가 로우로 천이하게 되는데, 이 과정에서 감지 노드(DET)의 전압 감지신호레 벨이 인버터(INV1)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV1)의 출력신호인 파워업 신호(PWRUP)가 천이하면서 전원전압(VDD) 레벨을 따라 증가하게 된다.

한편, 바이어스 신호(A)는 공정, 전원전압, 온도의 변화(PVT 변화)에 대한 전압 변화가 거의 없다. 이는 저항 R1과 R2의 저항값이 PVT 변화에 대해 거의 같은 비율로 변화하기 때문이다.

전원전압(VDD)이 0V로부터 일정 기울기를 가지고 증가할 때, 감지 노드(DET)의 케이스별 풀다운 변화는 NMOS 트랜지스터(N1)의 공정 변화 및 온도 변화에 가장 크게 영향을 받는다.

도 2를 참조하면, 감지 노드(DET)의 풀다운이 가장 빠른 경우는 FS, -10℃ 케이스(NMOS 패스트, PMOS 슬로우, 온도 -10℃ 조건임)이고, 감지 노드(DET)의 풀다운이 가장 느린 경우는 SF, 125℃ 케이스(NMOS 슬로우, PMOS 패스트, 온도 125℃ 조건임)이다.

이는 종래기술에 따른 파워업 회로는 PVT 변화에 따라 전원전압(VDD) 감지 포인트(감지 노드(DET)의 풀다운 시점)의 변화가 큼을 방증하고 있는 것이라 할 수 있다.

이처럼 PVT 변화에 따른 전원전압(VDD) 감지 포인트의 변화가 크게 되면, 낮은 전원전압(VDD) 레벨에서 파워 오프 모드로 진입할 가능성이 있어 소자의 로우 VDD 특성의 불안정 및 수율 저하를 유발할 우려가 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, PVT 변화에 대해 둔감한 반도체 소자의 파워업 회로를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전원전압을 분배하여 상기 전원전압의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압을 생성하기 위한 제1 및 제2 저항; 접지전압단과 제1 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터; 전원전압단과 상기 제1 노드 사이에 접속된 제3 저항; 상기 접지전압단과 제2 노드 사이에 접속되며 상기 제1 노드를 게이트 입력단으로 하는 제2 NMOS 트랜지스터; 상기 제2 노드에 접속된 제4 저항; 상기 전원전압단과 상기 제4 저항 사이에 접속되며 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터; 및 상기 제2 노드로 출력된 신호를 반전시키기 위한 인버터를 구비하는 반도체 소자의 파워업 회로가 제공된다.

바람직하게, 상기 제1 및 제2 NMOS 트랜지스터는 실질적으로 동일한 전기적 특성을 갖도록 구현하는 것이 바람직하다.

또한, 상기 제1 및 제2 NMOS 트랜지스터의 문턱전압 특성이 서로 다르게 구현할 수 있다.

본 발명에서는 NMOS 트랜지스터 간의 공정 변화 보상 효과 및 NMOS 트랜지스터와 저항의 온도 변화 보상 효과를 이용하여 PVT 변화에 따른 감지 노드의 스큐를 최소화하였다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 3은 본 발명의 일 실시예에 따른 반도체 소자의 파워업 회로를 나타낸 도면이다.

도 3을 참조하면, 본 실시예에 따른 반도체 소자의 파워업 회로는, 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 연결되어 전압 분배기 - 전원전압(VDD)의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압(A)을 출력함 - 를 이루는 저항 R11, R12와, 접지전압단(VSS)과 노드 B 사이에 접속되며 바이어스 전압(A)을 게이트 입력으로 하는 NMOS 트랜지스터(N11)와, 전원전압단(VDD)과 노드 B 사이에 접속된 저항 R13과, 접지전압단(VSS)과 감지 노드(DET) 사이에 접속되며 노드 B를 게이트 입력단으로 하는 NMOS 트랜지스터(N12)와, 감지 노드(DET)에 접속된 저항 R14와, 전원전압단(VDD)과 저항 R14 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(P11)와, 감지 노드(DET)로 출력된 신호를 반전시켜 파워업 신호(PUPB)를 출력하기 위한 인버터(INV2)를 구비한다.

도 4는 상기 도 3에 도시된 파워업 회로의 시뮬레이션 파형도로서, 이하 이를 참조하여 본 실시예에 따른 파워업 회로의 동작을 살펴본다.

외부로부터 파워가 인가되면 전원전압(VDD)이 0V로부터 일정한 기울기를 가 지고 증가한다. 이때, 바이어스 전압(A)이 NMOS 트랜지스터(N11)의 문턱전압 이상으로 증가하게 되면 NMOS 트랜지스터(N11)가 턴온되어 로드로 작용하는 저항 R13과 NMOS 트랜지스터(N11)에 흐르는 전류량의 변화에 따라 노드 B가 풀다운 된다.

한편, 감지 노드(DET)는 전원전압(VDD)을 따라 상승하다가 노드 B의 초기 상승에 의한 NMOS 트랜지스터 N12의 턴온에 따라 방전되고, 이후 상기와 같이 노드 B가 풀다운 됨에 따라 다시 전원전압(VDD)을 따라 상승하게 된다.

그런데, 도 4에 도시된 바와 같이 PVT 변화에 따라 노드 B의 풀다운 커브에 큰 스큐가 발생한다. 이 스큐는 NMOS 트랜지스터 N11과 저항 R3의 특성 변화에 의해 발생한 것으로, 노드 B이 전위가 가장 높이 상승하였다가 하강하는 경우는 SF, -10℃ 케이스(NMOS 트랜지스터 N11이 슬로우 조건 즉, 높은 Vt, 큰 게이트 길이, 작은 게이트 폭, 두꺼운 게이트 산화막 두께의 공정을 거친 경우)이다. 이때, 저항 R13의 온도 의존성이 저온에서 저항값이 작아지고 고온에서 저항값이 커지는 경향 때문에 저온일수록 노드 B의 피크 전압이 높아지게 된다.

이와 반대로, FS, 125℃ 케이스(NMOS 트랜지스터 N11이 패스트 조건 즉, 낮은 Vt, 작은 게이트 길이, 큰 게이트 폭, 얇은 게이트 산화막 두께의 공정을 거친 경우)에서 노드 B의 피크 전압이 제일 낮아진다.

이와 같이 노드 B에서 발생한 스큐는 감지 노드(DET)에 연결된 NMOS 트랜지스터(N12)의 공정 변화를 보상한다. 왜냐하면 NMOS 트랜지스터 N12는 게이트 노드인 노드 B의 전위가 슬로우 조건에서 제일 높고, 패스트 조건에서는 제일 낮기 때문이다. 한편, NMOS 트랜지스터 N11 및 N12의 문턱전압(Vt) 특성을 다르게 가져가 면 공정 변화에 대한 보상 효과를 극대화할 수 있다.

또한, 감지 노드(DET)에 연결된 저항 R14는 감지 노드(DET)의 상승에 대한 변화폭을 둔화시키는 역할을 한다. 즉, 노드 B가 가장 빠르게 풀다운 되는 고온에서 저항 R14의 저항값이 증가하여 감지 노드(DET)의 전위 상승을 완화시키고, 노드 B가 가장 느리게 풀다운 되는 저온에서 저항 R14의 저항값이 감소하여 감지 노드(DET)의 전위 상승을 가속화시킨다.

이상의 동작에 의해 PVT 변화에 따른 감지 노드(DET)의 스큐가 최소화 될 수 있다. 한편, NMOS 트랜지스터 N11과 N12를 같은 사이즈로 설계하면 NMOS 소자 특성에 의한 스큐를 최소화 할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 인버터 후단에 버퍼부를 배치하지 않는 경우를 일례로 들어 설명하였으나, 경우에 따라 버퍼부를 배치할 수도 있다.

전술한 본 발명은 PVT 변화에 따른 감지 노드의 스큐를 최소화하여 반도체 소자의 오동작을 방지하고 신뢰도를 확보할 수 있다. 한편, 이러한 효과는 특히, 최근 이슈화되고 있는 낮은 전원전압(VDD)을 사용하는 반도체 소자에 적용시 가장 부각될 수 있을 것이다.

Claims (3)

1. 전원전압을 분배하여 상기 전원전압의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압을 생성하기 위한 제1 및 제2 저항;

   접지전압단과 제1 노드 사이에 접속되며 상기 바이어스 전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터;

   전원전압단과 상기 제1 노드 사이에 접속된 제3 저항;

   상기 접지전압단과 제2 노드 사이에 접속되며 상기 제1 노드를 게이트 입력단으로 하는 제2 NMOS 트랜지스터;

   상기 제2 노드에 접속된 제4 저항;

   상기 전원전압단과 상기 제4 저항 사이에 접속되며 접지전압을 게이트 입력으로 하는 PMOS 트랜지스터; 및

   상기 제2 노드로 출력된 신호를 반전시키기 위한 인버터

   를 구비하는 반도체 소자의 파워업 회로.
2. 제1항에 있어서,

   상기 제1 및 제2 NMOS 트랜지스터는 실질적으로 동일한 전기적 특성을 갖는 것을 특징으로 하는 반도체 소자의 파워업 회로.
3. 제1항에 있어서,

   상기 제1 및 제2 NMOS 트랜지스터의 문턱전압 특성이 서로 다른 것을 특징으로 하는 반도체 소자의 파워업 회로.

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