KR100394757B1

KR100394757B1 - 반도체 장치

Info

Publication number: KR100394757B1
Application number: KR10-2001-0056699A
Authority: KR
Inventors: 이께하시다미오; 간다가즈시게
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-09-21
Filing date: 2001-09-14
Publication date: 2003-08-14
Also published as: US6901012B2; US20040046595A1; KR20020023115A; US6642757B2; US20020033720A1

Abstract

반도체 장치는 외부로부터 투입된 전원 전압을 내부 전원 전압으로서 공급하는 내부 전원 공급 단자와, 상기 내부 전원 전압이 제1 전압보다도 높아지면 클럭 펄스를 생성하기 시작하는 발진 회로와, 상기 클럭 펄스를 받아 승압 동작을 행하는 승압 회로와, 상기 승압 회로의 출력 전압을 전원으로서 사용하고 기준 전압을 생성하는 기준 전압 생성 회로와, 상기 승압 회로의 출력 전압을 전원으로서 사용하고, 상기 내부 전원 전압의 분압과 상기 기준 전압을 비교하는 비교 회로를 포함하고, 상기 내부 전원 전압이 제2 전압보다도 높은 경우에 제1 논리 레벨에 있는 제1 신호를 파워 온 리세트 신호로서 출력하는 전압 검지 회로를 포함한다. 상기 구성에 의해, 파워 온 검지 레벨의 변동이 적은 파워 온 리세트 회로를 제공할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 파워 온 리세트 회로에 관한 것이며, 예를 들면 반도체 메모리에 사용되는 것이다.

파워 온 리세트 회로는 외부로부터 입력되는 전원 전압이 임의의 일정한 값 이상이 되면 파워 온 리세트 신호를 발생시키는 회로이다. 파워 온 리세트 신호는 반도체 칩 내의 플립플롭 회로의 상태를 초기화하거나 정전류원 생성 회로나 기준 전위 발생 회로와 같은 아날로그 회로를 초기화하기 위해서도 사용된다.

예를 들면 반도체 메모리에 있어서, 전원 전압을 VCC, 플립플롭 등의 논리 회로가 동작하기 시작하는 전원 전압을 VLGC, 아날로그 회로가 동작하기 시작하는 전원 전압을 VALG, 사양으로부터 결정되는 전원 전압 VCC의 하한을 VCCmin으로 하면, 파워 온 리세트 신호가 "L"로부터 "H"로 상승할 때의 전원 전압 VCC의 값인 파워 온 검지 레벨 Vpo는,

를 만족할 필요가 있다. 여기서, max(VLGC, VALG)는 VLGC, VALG가 큰 쪽의 전압을 가리킨다. 통상은 VALG 쪽이 크다.

도 1a는 종래의 파워 온 리세트 회로의 구성을 나타내고 있다. 이 파워 온 리세트 회로는 이하와 같이 구성되어 있다.

외부로부터 입력하는 전원 전압 VCC가 공급되는 VCC 노드와 접지 전위 VSS가 공급되는 VSS 노드 간에 2개의 저항 소자 R1, R2가 상호 직렬 접속되어 있다. 이 저항 소자 R1, R2의 직렬 접속 노드 A에 PMOS 트랜지스터 QP의 게이트가 접속되고, 그 소스는 VCC 노드에 접속되어 있다. 이 PMOS 트랜지스터 QP의 드레인과 VSS 노드 간에는 저항 소자 R3이 접속되어 있다.

전원 전압 VCC를 동작 전원으로 하는 이단 접속의 인버터 회로(291, 292)에 PMOS 트랜지스터 QP의 드레인과 저항 소자 R3의 직렬 접속 노드 B의 전위가 입력된다. 후단의 인버터 회로(292)의 출력이 파워 온 리세트 신호 POR로서 사용된다.

여기서, 상기 구성의 파워 온 리세트 회로의 동작에 대하여 설명한다. PMOS 트랜지스터 QP의 임계치를 Vtp로 하면, VCC의 투입 직후, PMOS 트랜지스터 QP는 오프 상태이고, 노드 B의 전위는 "L", 후단의 인버터 회로(292)의 출력 전위는 "L" 그대로이다.

도 1b에 도시한 바와 같이, VCC가 상승하고, 시각 t1에 있어서 VCC가 파워 온 검지 레벨 Vpo=(R1+R2)|Vtp|/R1보다도 높아지면, 도 1a에서 PMOS 트랜지스터 QP가 온 상태가 되고, 노드 B의 전위는 "H", 파워 온 리세트 신호 POR이 "H"가 되고, 파워 온 리세트 신호 POR이 발생한다. 또, 상기 저항 R1, R2의 저항치비는 앞의 수학식 1을 만족하도록 결정하게 된다.

상기한 바와 같은 종래의 파워 온 리세트 회로에서는 파워 온 검지 레벨 Vpo가 PMOS 트랜지스터 QP의 임계치 Vtp에 의존하고 있다. 이 PMOS 트랜지스터 QP의 임계치 Vtp는 제조 프로세스에 의한 변동을 가지고 또한 온도에 의해서도 변화한다. 이 때문에, 파워 온 검지 레벨 Vpo도 PMOS 트랜지스터 QP의 임계치 Vtp의 변동이나 온도에 의해 크게 변화하고, 앞의 수학식 1의 조건을 만족하지 못한다는 문제가 생긴다. 도 1b에서 화살표로 나타낸 범위는 상기한 PMOS 트랜지스터 QP의 임계치 Vtp의 변동이나 온도에 따른 Vpo의 변동을 나타낸다. 단지, 도 1b에서는 수학식 1의 관계가 성립하는 상태를 나타내고 있다.

또한, 1G 클래스의 대용량의 반도체 메모리에 있어서, 퓨즈 소자로서 ROMFuse를 채용하고, 저VCC 동작을 실현하려고 하면, 여러가지 전원 투입, 전원 투입 시의 ROMFuse의 판독 동작을 고려해야만 한다. 예를 들면, 사양으로서는 2.3V 동작, 설계 상에서 2.1V 동작을 보증하는 경우에는 파워 온 리세트 회로에서 1.6V 동작을 보증해야만 한다. 그러나, 이러한 낮은 전원 전압을 사용하는 경우에는 전류원 회로인 윌슨 회로나 차동 증폭기가 동작하지 않아 기본적으로 불가능하다.

상기한 바와 같이 종래의 파워 온 리세트 회로에서는 파워 온 검지 레벨 Vpo가 PMOS 트랜지스터 QP의 임계치 Vtp에 의존하고, 이 임계치 Vtp가 제조 프로세스에 의한 변동을 가지고 또한 온도에 따라서도 변화하기 때문에, 파워 온 검지 레벨 Vpo도 PMOS 트랜지스터 QP의 임계치 Vtp의 변동이나 온도에 따라 크게 변화하고, 정상적인 동작 조건을 만족하지 못한다는 문제가 생긴다.

이 때문에, 사용 소자의 임계치의 변동이나 온도에 따른 파워 온 검지 레벨의 변화가 작은 파워 온 리세트 회로를 갖는 반도체 장치의 실현이 필요로 되고 있다.

또한, 낮은 전원 전압을 사용하는 경우에도 전류원 회로인 윌슨 회로나 기준 전압 생성 회로를 동작시키는 것이 가능해지는 반도체 장치의 실현이 기대되고 있다.

또한, 통상 판독 동작 시에 있어서, 전원 전압을 내린 경우라도 안정된 판독 동작을 가능하게 하는 반도체 기억 장치의 실현이 기대되고 있다.

본 발명의 제1 측면의 반도체 장치는,

외부로부터 투입된 전원 전압이 제1 전압보다도 높아지면 클럭 펄스를 생성하기 시작하는 발진 회로와,

상기 클럭 펄스를 받아 승압 동작을 행하는 승압 회로와,

상기 승압 회로의 출력 전압을 검지하여 파워 온 리세트 신호를 생성하는 전압 검지 회로를 포함한다.

또한, 본 발명의 제2 측면의 반도체 기억 장치는,

복수의 메모리 셀이 배치되어 있는 메모리 셀 어레이와,

상기 복수의 메모리 셀로부터 판독한 데이터를 저장하는 레지스터와,

기준 전압을 발생하는 기준 전압 회로와,

상기 복수의 메모리 셀로부터 데이터를 판독하는 판독 동작 기간 중 상기 기준 전압 회로의 전원 전압을 승압하는 승압 회로를 포함한다.

도 1a는 종래의 파워 온 리세트 회로를 나타내는 회로도.

도 1b는 파워 온 시의 각종 전압의 관계를 나타낸 파형도.

도 2는 제1 실시예에 따른 반도체 메모리의 구성을 개략적으로 나타내는 블록도.

도 3은 도 2 중 POR 신호 발생 회로의 제1 실시예를 나타내는 블록도.

도 4는 도 3 중 발진 회로, 승압 회로 및 로우 패스 필터, 안정화 용량의 일례를 나타내는 회로도.

도 5는 도 3 중 VINT 검지 회로의 일례를 나타내는 회로도.

도 6은 도 3 중 전류원 생성 회로의 일례를 나타내는 회로도.

도 7은 도 3 중 VCC 검지 회로의 일례를 나타내는 회로도.

도 8은 도 3 중 VINT-VCC 단락 회로의 일례를 나타내는 회로도.

도 9는 도 3 중 VINT 리미터의 일례를 나타내는 회로도.

도 10은 도 7 중 레벨 시프터의 일례를 나타내는 회로도.

도 11은 도 3의 POR 신호 발생 회로의 동작을 설명하기 위한 타이밍도.

도 12는 도 9에 도시한 VINT 리미터의 변형예를 나타내는 회로도.

도 13은 도 12의 VINT 리미터를 사용한 POR 신호 발생 회로의 동작을 설명하기 위한 타이밍도.

도 14는 도 2 중 POR 신호 발생 회로의 제3 실시예를 나타내는 블록도.

도 15는 도 14 중 VINT 리미터의 일례를 나타내는 회로도.

도 16는 도 14의 POR 신호 발생 회로의 동작을 설명하기 위한 타이밍도.

도 17은 제2 실시예에 따른 반도체 메모리의 구성을 개략적으로 나타내는 블록도.

도 18은 POR 신호 발생 회로의 제4 실시예를 나타내는 블록도.

도 19는 도 18 중 VDD 검지 회로의 일례를 나타내는 회로도.

도 20은 도 19 중 레벨 시프터의 일례를 나타내는 회로도.

도 21은 POR 신호 발생 회로의 제5 실시예를 나타내는 블록도.

도 22는 POR 신호 발생 회로의 제6 실시예를 나타내는 블록도.

도 23은 도 22 중 리세트 회로의 일례를 나타내는 회로도.

도 24는 도 22 중 발진 회로의 일례를 나타내는 회로도.

도 25는 도 22 중 승압 회로의 일례를 나타내는 회로도.

도 26a 및 도 26b는 도 22 중 승압 회로의 출력 노드에 VCC를 충전하기 위한 VINT-VCC 단락 회로의 다른 두개의 구성예를 나타내는 회로도.

도 27은 도 22 중 VINT 검지 회로의 일례를 나타내는 회로도.

도 28은 도 22 중 지연 회로(BGR 안정 판정 회로)의 일례를 나타내는 회로도.

도 29는 도 22 중 플래그 고정 회로의 일례를 나타내는 회로도.

도 30은 ROM 퓨즈를 갖는 종래의 불휘발성 반도체 기억 장치의 구성을 나타내는 블록도.

도 31은 도 30의 불휘발성 반도체 기억 장치의 동작을 설명하기 위한 타이밍도.

도 32는 본 발명의 제3 내지 제7 실시예에 따른 ROM 퓨즈를 갖는 불휘발성 반도체 기억 장치의 구성을 나타내는 블록도.

도 33은 제3 실시예에 따른 불휘발성 반도체 기억 장치의 동작을 나타내는 타이밍도.

도 34는 도 33에 도시한 동작을 행하는 불휘발성 반도체 기억 장치의 전원계의 일례를 나타내는 블록도.

도 35는 도 34 중 승압 회로(312)의 일 회로예를 나타내는 회로도.

도 36은 제4 실시예에 따른 불휘발성 반도체 기억 장치의 동작을 나타내는 타이밍도.

도 37은 도 36에 도시하는 동작을 행하는 불휘발성 반도체 기억 장치의 전원계의 일례를 나타내는 블록도.

도 38은 도 36 중 VCC 레벨 검지 회로(326)의 일 구성예를 나타내는 회로도.

도 39는 제5 실시예에 따른 불휘발성 반도체 기억 장치의 동작을 나타내는 타이밍도.

도 40은 도 39에 도시한 동작을 행하는 불휘발성 반도체 기억 장치의 전원계의 일례를 나타내는 블록도.

도 41은 제6 실시예에 따른 불휘발성 반도체 기억 장치의 동작을 나타내는 타이밍도.

도 42는 도 41에 도시한 동작을 행하는 불휘발성 반도체 기억 장치의 전원계의 일례를 나타내는 블록도.

도 43은 제7 실시예에 따른 불휘발성 반도체 기억 장치의 동작을 나타내는 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

11 : POR 신호 발생기

12 : 메모리 셀 어레이

13 : 주변 회로

21 : 발진 회로(오실레이터)

22 : 승압 회로(차지 펌프)

23 : VCC 검지 회로

24 : VINT-VCC 단락 회로

25 : VINT 리미터

26 : VINT 검지 회로

27 : 전류원 생성 회로

28 : 기준 전위 생성 회로

29 : 로우 패스 필터

이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

(제1 실시예)

도 2는 본 발명의 반도체 장치의 제1 실시예에 따른 반도체 메모리의 구성을 개략적으로 나타내고 있다.

도 2에 있어서, 메모리칩(10)의 외부로부터는 전원 전압 VCC 및 제어 신호, 어드레스 신호가 입력된다. 칩 내부에는 POR 신호 발생 회로[signal generator: 파워 온 리세트 회로(11)], 메모리 셀 어레이(12) 및 그것을 제어하는 주변 회로(13)가 설치되어 있다. POR 신호 발생 회로(11)는 전원 전압 VCC가 입력되고, 기준 전위(reference voltage) VREF 및 파워 온 리세트 신호 POR을 생성하고, 주변 회로(13)는 상기 제어 신호 및 어드레스 신호가 입력됨과 함께 상기 기준 전위 VREF 및 파워 온 리세트 신호 POR이 입력된다.

도 3은 도 2 중 POR 신호 발생 회로(11)의 제1 실시예를 나타내는 블록도이다.

이 POR 신호 발생 회로는 VCC를 전원으로 하는 회로와, VCC로부터 승압된 승압 전압 VINT를 전원으로 하는 회로를 포함한다.

발진 회로(오실레이터: 21), 승압 회로(charge pump circuit: 22), VCC 검지 회로(monitoring circuit: 23), VINT-VCC 단락 회로(shorting circuit: 24) 및 VINT 리미터(limiter: 25)는 각각 VCC를 전원으로 한다. 본 실시예에서는 승압 회로(22)의 출력측에 로우 패스 필터(29) 및 승압 전압 안정화 용량(boosted voltage stabilizing capacitor: 30)이 삽입되어 있고, 승압 회로(22)의 출력 전압(승압 전압 VINT)이 로우 패스 필터(29) 및 안정화 용량(30)을 거쳐서 VINT 검지회로(monitoring circuit: 26), 전류원 생성 회로(current source generator: 27), 기준 전위 생성 회로(reference voltage generator: 28)의 전원으로서 공급된다.

상기 VINT 검지 회로(26)는 승압 전압 VINT를 모니터하고, VINT가 어느 정도의 전압 레벨이 되면 파워 온 검지 신호(monitoring signal) PORINT를 생성하는 것으로, 이 파워 온 검지 신호 PORINT는 전류원 생성 회로(27), 기준 전위 생성 회로(28), VCC 검지 회로(23)에 공급된다.

상기 전류원 생성 회로(27)의 출력 전류 ISRC는 VCC 검지 회로(23)에 공급됨과 함께 메모리 내부의 회로에 공급된다.

상기 기준 전위 생성 회로(28)는 승압 전압 VINT를 전원으로서 VREF를 생성하는 것으로, 이 VREF는 VCC 검지 회로(23)에 공급됨과 함께, 메모리 내부의 회로에 공급된다.

상기 VCC 검지 회로(23)는 VCC를 모니터하고, VCC가 소정의 전압 이상이 된 것을 VREF와의 비교에 의해 검지하여 파워 온 리세트 신호 POR을 생성하는 것으로, 이 파워 온 리세트 신호 POR은 발진 회로(21) 및 VINT-VCC 단락 회로(24)에 공급된다.

상기 발진 회로(21)는 VCC 전원의 상승에 의해 자동적으로 발진 동작을 개시하여 클럭 펄스를 생성하고, 상기 VCC 검지 회로(23)로부터 공급되는 파워 온 리세트 신호 POR이 "H"가 되면 발진 동작을 정지한다.

상기 승압 회로(22)는 상기 클럭 펄스를 받아서 승압 동작을 행하고, VCC로부터 승압 전압 VINT를 생성한다. 이에 따라, 상기 전류원 생성 회로(27), 기준전위 생성 회로(28) 등의 회로의 전원 전압을 어느 정도 높은 전압 레벨로 유지할 수 있다.

도 4는 도 3 중 VCC를 전원으로 하는 발진 회로(21), 승압 회로(22) 및 로우 패스 필터(29), 안정화 용량(30)을 추출하여 일례를 나타낸다.

발진 회로(21)는 실질적으로 홀수단의 반전 지연 회로가 링형으로 접속된 링 발진 회로를 포함하고, 파워 온 리세트 신호 POR이 "L"일 때 발진 동작이 가능해진다. 본 실시예의 발진 회로(21)는 다음과 같이 구성되고 있다. POR이 한쪽의 입력이 되는 NOR 회로(31)의 출력측에 2단의 인버터 회로(32, 33)가 접속되어 있다. 상기 NOR 회로(31)의 출력측 및 각단의 인버터 회로(32, 33)의 출력측에는 각각 용량 소자 C1, C2, C3이 접속되어 있다. 그리고, 후단의 인버터 회로(33)의 출력이 상기 NOR 회로(31)의 다른 쪽의 입력이 되는 인버터 회로가 구성되어 있다.

메모리칩에 VCC가 투입되면, 투입 직후는 POR이 "L"로 되고 있기 때문에 발진 회로(21)의 발진 동작이 가능하게 되고 있고, 이윽고 VCC가 VLGC[NOR 회로(31), 인버터 회로(32, 33)가 동작하기 시작하는 전원 전압]보다 높아지면, 발진 회로(21)가 자발적으로 움직이기 시작하여 클럭 펄스를 생성한다.

승압 회로(22)는 I 타입의 NMOS 트랜지스터 Q1, Q2, Q3과, 승압용 캐패시터 C4, C5가 도시한 바와 같이 접속되어 구성되고 있고, 이 차지 펌프 회로의 입력 노드가 VCC 노드에 접속되어 있다. 그리고, 승압용 캐패시터 C4, C5의 각 한단에 위상이 다른 클럭 펄스가 공급됨으로써 차지 펌핑 동작을 행하여, 출력 노드에 승압 전압 VINT를 출력한다.

또, 승압 출력 노드의 전위가 어느 정도가 되면, 발진 회로(21)가 동작하기 시작한다. 이 시점에서부터 승압 회로(22)가 승압 동작을 개시하지만, 승압 회로를 그다지 큰 사이즈(대능력)로 하지 않도록, 승압 출력 노드를 사전에 VCC까지 충전해 두는 것이 바람직하다. 그래서, 드레인 게이트 상호가 접속된 프리차지용 NMOS 트랜지스터 Q4를 VCC 노드와 승압 출력 노드 간에 접속하고 승압 출력 노드를 VCC에 충전하도록 하고 있다.

로우 패스 필터(29)는 저항 소자 R과 캐패시터 C6, C7이 도시한 바와 같이 접속되어 이루어지고, 승압 전압 VINT의 전위의 흔들림을 억제하고 평활화시키는 기능을 갖는다.

안정화 용량(30)은 승압 전압 VINT의 흔들림을 억제함과 함께, 승압 전위를 축적하는 기능을 갖는 것으로, 예를 들면 MOS 구조의 캐패시터 혹은 DRAM 셀 구조의 캐패시터를 사용할 수 있다.

도 5 내지 도 10은 도 3 중 승압 전압 VINT가 공급되는 VINT 검지 회로(26), 전류원 생성 회로(27), VCC 검지 회로(23), VINT-VCC 단락 회로(24), VINT 리미터(25)를 추출하여 각각 일례를 나타낸다. 여기서, VINT를 전원으로 하는 회로에는 VINT의 전원 심볼을 붙이고 있고, VINT의 전원 심볼이 없는 논리 회로(인버터, NAND 게이트 등)는 모두 VCC를 전원으로 한다.

또, 도 3 중 기준 전위 VREF를 생성하는 기준 전위 생성 회로(28)는 VREF의 온도 의존을 없애기 위해서, 기준 전위 생성부에 BGR(밴드갭 기준) 회로를 사용하고 있다. 또, 제조 상의 변동 등에 따른 BGR 회로의 출력 전압의 변동을 삭감하기위해서, 기준 전위 생성 회로(28)에 전압 트리밍 회로를 포함해도 된다. 이 전압 트리밍 회로는 퓨즈 소자의 데이터에 기초하여 BGR 회로의 출력 전압을 보정한다. 퓨즈 소자의 데이터는 테스트 공정에서 결정한다.

도 5는 도 3 중 VINT 검지 회로(26)의 구성의 일례를 나타낸다.

이 VINT 검지 회로의 구성은 도 1을 참조하여 전술한 종래예의 파워 온 리세트 회로와 비교하여, 기본적으로는 동일하기 때문에, 도 1 중과 동일 부분에는 동일 부호를 붙이고 있다. 도 5의 회로는 VINT를 전원으로 하는 점, 이단 접속의 인버터 회로(291, 292)의 중간에 지연 회로(41)가 삽입되어 있는 점, 후단의 인버터 회로(292)의 출력 신호는 파워 온 리세트 신호 POR로서 직접 사용되지는 않고, 파워 온 검지 신호 PORINT로서 사용되는 점이 도 1의 회로와 다르다.

이 VINT 검지 회로의 동작은 VINT의 레벨을 모니터하고, VINT의 레벨이 제1 검지 레벨(monitoring level: 전압 Vpo1) 이상이 되면 파워 온 검지 신호 PORINT를 "H"로 한다. 이 때, 본 실시예에서는 지연 회로(41)가 삽입되어 있고, VINT의 레벨이 Vpo1 이상이 되고나서 지연 회로(41)의 소정의 지연 시간 Td 후에 파워 온 검지 신호 PORINT를 "H"로 한다. 이 지연의 역할은 후술한다.

상기 제1 검지 레벨 Vpo1은 종래예의 파워 온 리세트 회로와 마찬가지로, 사용하는 트랜지스터의 임계치의 변동이나 온도에 의해 변할 수 있기 때문에, 파워 온 검지 신호 PORINT는 도 2 중 POR 신호 발생 회로(11)의 내부에서만 사용하고 주변 회로(13)에서는 사용하지 않는다.

도 6은 도 3 중 전류원 생성 회로(current source generator: 27)의 구성의일례를 나타낸다. 이 전류원 생성 회로는 VINT 노드(안정화 용량 C의 접속 노드)와 VSS 노드 간에 PMOS 트랜지스터(51), 드레인 게이트 상호가 접속된 NMOS 트랜지스터(52) 및 다이오드(53)가 직렬로 접속되어 있다.

또한, 상기 VINT 노드와 VSS 노드 간에 게이트 드레인 상호가 접속된 PMOS 트랜지스터(54), NMOS 트랜지스터(55) 및 저항 소자(56)가 직렬로 접속되어 있다. 이러한 경우, 상기 PMOS 트랜지스터(51, 54)의 게이트끼리가 접속되어 있고, 상기 NMOS 트랜지스터(52, 55)의 게이트끼리가 접속되어 있다.

또한, 상기 VINT 노드와 VSS 노드 간에 PMOS 트랜지스터(57) 및 드레인 게이트 상호가 접속된 NMOS 트랜지스터(58)가 직렬로 접속되어 있다. 상기 PMOS 트랜지스터(57)는 게이트가 상기 PMOS 트랜지스터(54)의 드레인에 접속됨과 함께, VSS 노드 간에 NMOS 트랜지스터(59)가 접속되어 있고, 드레인으로부터 전류 ISRC가 출력된다. 상기 NMOS 트랜지스터(59)의 게이트에는 회로의 초기화 동작을 행하기 위해서 상기 파워 온 검지 신호 PORINT가 인버터 회로(60)에 의해 반전되어 입력된다.

이 전류원 생성 회로의 출력 전류 ISRC는 도 3 중 기준 전위 생성 회로(27)나 VCC 검지 회로(23)의 연산 증폭기에서 사용하는 전류원으로서 공급된다.

도 7은 도 3 중의 VCC 검지 회로(23)의 구성의 일례를 나타낸다. 이 VCC 검지 회로는 다음과 같이 구성된다. 저항 소자 R4, R5는 VCC를 분할한다. VINT를 동작 전원으로 하는 연산 증폭기(61)는 상기 저항 소자 R4, R5에 의한 VCC의 분할 전압과 VREF를 비교한다. 이 연산 증폭기(61)의 전류원은 NMOS 트랜지스터 QN에의해 스위치 제어된다.

VINT를 동작 전원으로 하는 인버터 회로(62)에는 상기 연산 증폭기(61)의 출력이 입력된다. VCC를 동작 전원으로 하는 레벨 시프터(63)에는 상기 인버터 회로(62)의 출력이 입력된다. VCC를 동작 전원으로 하는 2 입력의 NOR 게이트(64)에는 상기 레벨 시프터(63)의 출력이 한쪽의 입력으로서 입력된다.

VCC를 동작 전원으로 하는 인버터 회로(65)에는 상기 파워 온 검지 신호 PORINT가 입력되고, 그것을 반전한 신호가 상기 2 입력의 NOR 게이트(64)의 다른 쪽의 입력이 된다. NOR 게이트(64)의 출력 신호가 파워 온 리세트 신호 POR로서 도 3 중 VCC 검지 회로(23), VINT-VCC 단락 회로(24)나 도 2 중의 주변 회로(13)에서 사용된다.

이 VCC 검지 회로의 동작은 VCC을 모니터하고 VCC가 소정의 전압 Vpo2 이상이 되면 파워 온 리세트 신호 POR을 "H"로 한다. 단지, 상기 파워 온 검지 신호 PORINT가 "L" 간은 인버터 회로(65)의 출력이 "H"이고, NOR 게이트(64)의 출력 신호인 파워 온 리세트 신호 POR도 강제적으로 "L"이 된다.

이 VCC 검지 회로는 온도 의존성이 없는 기준 전위 VREF와 연산 증폭기(61)를 사용하고 있기 때문에, 검지 레벨 Vpo2는 거의 변동되지 않는다.

도 8은 도 3 중 VINT-VCC 단락 회로(shorting circuit: 24)의 구성의 일례를 나타낸다. 이 VINT-VCC 단락 회로의 구성은 VCC 노드와 VINT 노드(안정화 용량의 접속 노드) 간에 D형 NMOS 트랜지스터 QD가 접속되고, 그 게이트에 파워 온 리세트 신호 POR이 입력된다.

이 VINT-VCC 단락 회로의 동작은 파워 온 리세트 신호 POR이 "H"가 된 기간에 VCC 노드와 VINT 노드를 트랜지스터 QD에 의해 단락한다.

도 9는 도 3 중 VINT 리미터(25)의 구성의 일례를 나타낸다.

이 VINT 리미터는 VINT 노드(안정화 용량 C의 접속 노드)와 VCC 노드 간에 다이오드 접속의 복수(본 실시예에서는 2개)의 D형 NMOS 트랜지스터 QN을 삽입한 것이다.

이 VINT 리미터의 동작은 VINT과 VCC의 전위차가 일정한 값 이상이 되지 못하도록 VINT의 값을 리미트하는 역할을 갖는다. 이에 따라, 승압된 VINT에 의한 트랜지스터의 파괴를 막을 수 있다.

도 10은 도 7 중 레벨 시프터(63)의 구성의 일례를 나타낸다. 이 레벨 시프터는, 다음과 같이 구성되고 있다.

NMOS 트랜지스터(91)의 게이트에는 VINT계의 입력 신호 IN이 입력되고, 소스는 VSS 노드에 접속되어 있다. VCC 노드와 상기 NMOS 트랜지스터(91)의 드레인 간에는 PMOS 트랜지스터(92)의 소스 드레인이 접속되어 있다. VINT를 동작 전원으로 하는 인버터 회로(93)에는 VINT계의 입력 신호 IN이 입력된다. 이 인버터 회로(93)의 출력 신호는 NMOS 트랜지스터(94)의 게이트에 입력하고, NMOS 트랜지스터(94)의 소스는 VSS 노드에 접속된다.

VCC 노드와 상기 NMOS 트랜지스터(94)의 드레인 간에 PMOS 트랜지스터(95)의 소스 드레인이 접속된다. 상기 2개의 PMOS 트랜지스터(92, 95)는 각각 백 게이트가 VCC 노드에 접속되고, 각각의 게이트와 드레인이 크로스 접속되어 있고, 한쪽PMOS 트랜지스터(95)의 드레인으로부터 VCC계의 출력 신호 OUT이 출력된다.

도 11은 도 3의 POR 신호 발생 회로의 동작을 나타내는 타이밍차트이다. 도 11을 참조하면서, 도 3의 POR 신호 발생 회로의 동작(VCC의 상승, 강하에 따른 VINT, PORINT, POR의 동작)을 설명한다.

(1) 전원 전압 VCC가 칩에 투입되어 VCC>VLGC가 되면, 발진 회로(21)가 자동적으로 동작을 개시하고 승압 전압 VINT가 생성된다. 이 VINT가 제1 검지 레벨 Vpo1보다 높아지고나서 지연 시간 Td만큼 경과한 후, 검지 신호 PORINT가 "H"가 된다. 이 Td 간에 전류원 생성 회로(27), 기준 전위 생성 회로(28) 및 VCC 검지 회로(23)가 가동 상태가 된다.

VCC가 또한 상승하여 제2 검지 레벨 Vpo2 이상이 되면, VCC 검지 회로(23)가 그것을 검지하여 파워 온 리세트 신호 POR을 "H"로 한다. 이 신호 POR이 "H"가 되면, 발진 회로(21)의 동작이 정지하고, VINT-VCC 단락 회로(24)에 의해 VINT 노드와 VCC 노드가 단락된다.

(2) VCC가 강하할 때에는 상기한 바와 반대인 순서로 회로가 동작한다.

상기 동작에 있어서, VCC 검지 회로(23)로 연산 증폭기(61)를 이용하여 전압을 비교하고 있기 때문에, 제2 검지 레벨 Vpo2는 도 1에 도시한 종래예의 파워 온 리세트 회로의 검지 레벨에 비하여 정확하다. 또한, 연산 증폭기(61)의 동작 전원으로서 승압 전위 VINT를 이용하고 있기 때문에, VCC가 낮아도 연산 증폭기(61)는동작한다. 제2 검지 레벨 Vpo2는,

이 만족되도록 결정하면 된다.

또한, 도 3의 POR 신호 발생 회로(11)는 파워 온 리세트 신호 POR을 생성함과 함께 전류원 ISRC 및 기준 전위 VREF도 생성한다. 이 경우, 전류원 생성 회로(27) 및 기준 전위 생성 회로(28)의 동작 전원으로서 VCC가 아닌 VINT를 사용하고 있기 때문에 VCC가 낮아도 동작한다는 이점이 있다.

따라서, 상술한 바와 같은 도 3의 POR 신호 발생 회로(11)에 따르면, 파워 온 검지 레벨의 온도, 트랜지스터의 임계치의 변동에 대한 의존성을 없애고, 변동이 없는 파워 온 리세트 회로를 실현하는 것이 가능해진다.

또, 상기 POR 신호 발생 회로의 제1 실시예에서는 칩의 소비 전류를 줄이기 위해서, VCC>Vpo2일 때는 발진 회로(21)의 동작을 정지시키고, VINT-VCC 단락 회로(24)에 의해 VINT 노드와 VCC 노드를 단락시키도록 하고 있다. 이러한 소비 전력의 삭감 수단은 낮은 대기 전력이 요구되는 불휘발성 메모리에서는 의의가 있다.

그러나, 대기 전력이 원래 많은 DRAM이나 SRAM과 같은 메모리에 대해서는 발진 회로(21)와 승압 회로(22) 쪽의 소비 전류를 절약해도 칩의 전력 삭감에 대하여 효과가 적다. 이러한 반도체 제품에 대해서는 VINT-VCC 단락 회로(24)를 생략하고, VCC>Vpo2라도 발진 회로(21)를 계속 움직이도록 해도 된다. 이 경우, 발진 회로(21)는 VCC>VLGC이면 항상 움직이게 된다.

도 9에 도시한 VINT 리미터는 다이오드 접속의 복수의 D형 NMOS 트랜지스터를 VINT 노드 VCC 노드 간에 삽입한 것을 사용하였기 때문에, 도 11에 도시한 바와 같이, 승압 회로가 동작하고 있는 동안은 VINT 노드 VCC 노드 간의 전위차가 일정하게 유지된다. 따라서, VCC가 높아지면 VINT도 높아지고 VCC가 Vpo2에 거의 같을 때 VINT는 최고치가 된다.

그러나, VINT의 최고 전압이 너무 높으면 VINT에 접속된 트랜지스터가 파괴된다. 이러한 파괴를 막기 위해서, 다음에 진술하는 도 12에 도시한 바와 같은 VINT 리미터를 사용해도 된다.

도 12는 도 9에 도시한 VINT 리미터의 변형예를 나타내는 회로도이다. 이 VINT 리미터는 VINT 노드 VSS 노드 간에 다이오드 접속의 복수(본 실시예에서는 3개)의 E형 NMOS 트랜지스터 QN'를 삽입한 것을 사용하고 있다.

도 13은 도 12의 VINT 리미터를 사용한 POR 신호 발생 회로의 제2 실시예의 동작을 나타내는 타이밍 파형도이다.

승압 회로가 동작하고 있는 동안에 VINT의 리미트 전압이 3Vtn(Vtn은 다이오드 접속의 NMOS 트랜지스터 QN의 임계치 전압)으로 일정하게 유지되기 때문에, VINT가 VCC에 의존하지 않고, VINT가 지나치게 높아진다는 문제가 일어나지 않는다.

상술한 POR 신호 발생 회로의 제1 실시예 및 제2 실시예에서는 VLGC <VCC<Vpo2 동안은 항상 승압 회로(22)가 움직이고 있기 때문에, 그 동안의 칩의 소비 전류가 많다. 이 소비 전류가 VCC의 값에 따라 증대하는 것을 막는 것이 가능한 POR 신호 발생 회로의 제3 실시예에 대하여 이하에 설명한다.

도 14는 도 2 중 POR 신호 발생 회로의 제3 실시예의 블록 구성을 나타낸다. 이 POR 신호 발생 회로는 도 3을 참조하여 상술한 POR 신호 발생 회로와 비교하여 다음의 점이 다르다. 즉, VINT-VCC 단락 회로(24)가 생략되고, VINT 리미터(25a)의 구성이 다르고, VCC 검지 회로(23)의 출력 신호 POR 대신에 VINT 리미터(25a)의 출력 신호 OSCENn이 발진 회로(21)의 발진 동작의 개시/정지를 제어하기 위해 사용되고 있다. 그 외에는 도 3과 동일하기 때문에, 참조 번호는 도 3과 동일한 것에는 동일한 부호를 붙이고 있다.

도 15는 도 14 중 VINT 리미터(25a)의 구성의 일례를 나타내는 회로도이다. 이 VINT 리미터에서는 VINT 노드와 VSS 노드 간에 저항 Rc, Rb, Ra가 직렬로 접속되어 2개의 분할 전압을 생성한다. 이 2개의 분할 전압을 각각 기준 전압 VREF와 비교하는 2계통의 비교 회로가 존재한다.

한쪽의 계통은 다음과 같이 구성되어 있다. VINT를 동작 전원으로 하는 제1 연산 증폭기(141)는 제1 분할 전압과 VREF를 비교한다. 이 제1 연산 증폭기(141)의 전류원을 NMOS 트랜지스터 QN이 스위치 제어한다. 제1 연산 증폭기(141)의 출력은 VINT를 동작 전원으로 하는 인버터 회로(151)에 입력한다.

인버터 회로(151)의 출력은 VCC를 동작 전원으로 하는 제1 레벨 시프터(161)에 입력한다. VCC를 동작 전원으로 하는 상승 신호 검출 회로(18)는 상기 제1 레벨 시프터(161)의 출력의 상승을 검출한다. 이 상승 신호 검출 회로(18)의 출력은 인버터 회로(171)에 입력한다. 이 인버터 회로(171)의 출력은 2 입력의 NAND 게이트(19)의 한쪽의 입력이 된다.

또한, 다른 쪽의 계통은 다음과 같이 구성되어 있다. VINT를 동작 전원으로 하는 제2 연산 증폭기(142)는 제2 분할 전압과 VREF를 비교한다. NMOS 트랜지스터 QN은 제1 연산 증폭기(142)의 전류원을 스위치 제어한다. 제2 연산 증폭기(142)의 출력은 VINT를 동작 전원으로 하는 인버터 회로(152)에 입력한다. 인버터 회로(152)의 출력은 VCC를 동작 전원으로 하는 제2 레벨 시프터(162)에 입력한다. 제2 레벨 시프터(162)의 출력은 VCC를 동작 전원으로 하는 인버터 회로(172)에 입력한다.

상기한 한쪽 계통의 NAND 게이트(19)의 출력이 플립플롭 회로(20)의 세트 입력이 되고, 다른 쪽 계통의 인버터 회로(172)의 출력이 상기 플립플롭 회로(20)의 리세트 입력이 되고, 이 플립플롭 회로(20)의 출력 신호 OSCENn이 발진 회로(21)의 발진 동작의 개시/정지를 제어하기 위해 사용된다.

이 VINT 리미터(25a)는 다음 2 종류의 검지 레벨 Vint1, Vint2(Vint1<Vint2)을 갖는다.

Vint1=VREF×(Ra+Rb+Rc)/(Ra+Rb)

Vint2=VREF×(Ra+Rb+Rc)/Ra

Vint1과 Vint2의 값은 기준 전압 VREF와 저항 Ra, Rb, Rc에 의해 결정되고,저항 Ra, Rb, Rc의 저항치의 비를 바꿈으로써 조정할 수 있다.

다음에, 도 16을 참조하면서, 도 14의 POR 신호 발생 회로의 동작(VCC의 상승, 강하에 따른 VINT, PORINT, POR의 동작)을 설명한다.

전원 투입 시와, VINT가 강하하여 VINT<Vint1이 된 경우에는,

OSCENn="H"가 되어 발진 회로(21)를 동작시킨다.

VINT>Vint2가 되면, OSCENn="L"이 되어, 발진 회로(21)의 동작을 정지시킨다. 이 정지 상태는 VINT<Vint1이 될 때까지 유지한다. 이 정지 기간 T는 VINT에 접속된 회로의 소비 전류를 I, 안정화 용량의 용량치를 C로 하면,

T=C(Vint2-Vint1)/I

가 된다. I의 값은 전류원 생성 회로(27)에 의해 조정 가능하다.

따라서, 도 14 중 발진 회로(21) 및 승압 회로(22)는 산발적으로 동작하고, VINT는 Vint1<VINT<Vint2의 범위로 들어간다. 승압 회로(21)는 산발적으로만 동작하기 때문에 그 소비 전류는 작다. 따라서, POR 신호 발생 회로 전체의 소비 전류는 I, C의 값을 적당하게 선택함으로써 조정할 수 있다.

또, 이상의 설명에서는 VCC>Vpo2의 경우도 산발적으로 발진 회로(21)를 동작시키는 것으로 하고 있지만, 상술한 POR 신호 발생 회로의 제1 실시예 및 제2 실시예와 같이, VCC>Vpo2의 경우에는 발진 회로(21)의 동작을 강제적으로 멈추고 VCC=VINT가 되도록 해도 된다. 즉, 산발적으로 발진 회로(21)를 동작시키는 조건으로서, VINT에 대한 상기 조건 외에 VCC가 VLGC<VCC<Vpo2를 만족한다는 조건을 추가해도 된다.

(제2 실시예)

본 발명의 파워 온 리세트 신호 발생 방식은 반도체 장치에서의 강압 회로계에 대해서도 적용 가능하고, 이하에 강압 회로계를 사용하는 제2 실시예에 따른 반도체 메모리에 대하여 설명한다.

도 17은 본 발명의 반도체 장치의 제2 실시예에 따른 반도체 메모리의 메모리칩(10a)의 구성을 개략적으로 나타내고 있다.

이 메모리칩(10a)은 도 2를 참조하여 상술한 메모리칩(10)과 비교하여, VCC 및 VREF로부터 강압 전원 VDD를 생성하여 주변 회로(13)에 주된 전원으로서 공급하는 강압 회로(14)가 부가되고 있는 점이 다르고, 그 외에는 동일하기 때문에, 도 2 중과 동일 부분에는 동일 부호를 붙이고 있다.

이러한 강압 회로계를 사용하는 메모리에서는 VDD가 소정의 전압보다도 높아지면 파워 온 리세트 신호 PORVDD를 "H"로 하는 파워 온 리세트 신호 발생 회로가 필요해진다.

이러한 VDD에 대한 파워 온 리세트 신호 발생 회로에 본 발명을 적용하면, VDD의 검지 레벨의 온도 의존성을 없앨 수 있다.

도 18은 POR 신호 발생 회로의 제4 실시예의 구성을 나타낸다. 이 POR 신호 발생 회로는 도 3을 참조하여 상술한 POR 신호 발생 회로의 제1 실시예와 비교하여, VDD 검지 회로(23a)가 더해진 점이 다르고, 그 외는 동일하기 때문에, 도 3 중과 동일 부분에는 동일 부호를 붙이고 있다.

도 19는 도 18 중의 VDD 검지 회로(23a)를 추출하여 나타내고 있다. 이 VDD 검지 회로의 구성은 도 7을 참조하여 상술한 VCC 검지 회로와 비교하여, (1) VDD를 저항 분할하는 점, (2) 레벨 시프터(63a), NOR 게이트(64a), 인버터(65a)의 동작 전원으로서 VDD가 공급되는 점이 다르고, 그 외에는 동일하기 때문에, 도 7 중과 동일 부분에는 동일 부호를 붙이고 있다.

이 VDD 검지 회로의 동작은 VDD의 저항 분할치를 모니터하고, VDD가 소정의 전압 Vpo2 이상이 된 것을 검지하여 제2파워 온 리세트 신호 PORVDD를 "H"로 한다. 단지, 상기 파워 온 검지 신호 PORINT가 "L"인 동안은 인버터 회로(65a)의 출력이 "H"이고, NOR 게이트(64a)의 출력 신호인 파워 온 리세트 신호 PORVDD도 강제적으로 "L"이 된다.

이 VDD 검지 회로는 온도 의존성이 없는 기준 전위 VREF와 연산 증폭기(61)를 사용하고 있기 때문에 검지 레벨 Vpo2는 거의 변동되지 않는다.

도 20은 도 19의 레벨 시프터(63a)를 나타내는 회로도이다. 이 레벨 시프터는 도 10을 참조하여 상술한 레벨 시프터와 비교하여, 동작 전원 VCC 대신에 동작 전원 VDD가 공급되는 점이 다르고, 그 외에는 동일하기 때문에 도 10 중과 동일 부호를 붙이고 있다.

또, 상기한 제2 실시예에 따른 반도체 메모리에서의 강압 회로계에 대하여, 상기 POR 신호 발생 회로의 제4 실시예뿐만아니라, 상술한 POR 신호 발생 회로의 제1 실시예 내지 제3 실시예 중 어느 하나를 적용해도 된다.

또한, 이상의 설명은 반도체 메모리를 예로 들어 설명하였지만, 본 발명은파워 온 리세트 동작이 필요한 모든 반도체 장치에 대하여 적용 가능하다.

상술한 POR 신호 발생 회로의 각 실시예에서는 전원 전압의 검지 레벨을 가능하게 설정할 수 있다. 그러나, 파워 온 리세트 신호 POR을 논리 회로의 리세트로밖에 사용하지 않은 경우에는 파워 온 검지 레벨 Vpo와 VLGC가 동일해도 되며, 이하에 도시한 바와 같이 간편한 구성의 POR 신호 발생 회로를 사용할 수 있다.

도 21은 POR 신호 발생 회로의 제5 실시예의 구성을 나타낸다. 이 POR 신호 발생 회로는 도 3을 참조하여 상술한 POR 신호 발생 회로의 제1 실시예와 비교하여, VCC 검지 회로(23), 전류원 생성 회로(27), 기준 전위 생성 회로(28)가 생략되고, 전압 검지 회로(26a)의 구성이 약간 변경되어 있는 점이 다르고, 그 외에는 동일하기 때문에, 도 3 중과 동일 부분에는 동일 부호를 붙이고 있다. 또, 도 21 중의 VINT 리미터(25)로서는, 도 9 혹은 도 12에 도시한 회로를 사용하면 된다.

상기 VINT 검지 회로(26a)는 도 5를 참조하여 상술한 VINT 검지 회로(26) 중의 지연 회로(41)가 생략된 것으로 승압 전압 VINT를 모니터하고 VINT가 어느 정도의 전압 레벨이 되면 파워 온 리세트 신호 POR을 생성하는 것이다.

도 22는 POR 신호 발생 회로의 제6 실시예의 구성을 나타낸다. 이 POR 신호 발생 회로는 도 3을 참조하여 상술한 POR 신호 발생 회로의 제1 실시예와 비교하여 다음의 점이 다르다. 즉, VINT 검지 회로(26)가 승압 회로(22)의 출력 노드의 전압을 검지하도록 접속되어 있다. VINT-VCC 단락 회로(24)가 승압 회로(22)의 출력노드에 접속되어 있다. 전류원 생성 회로(27)로서 윌슨 회로가 이용되고 있다. 기준 전위 생성 회로(28)로서 BGR 회로가 이용되고 있다. 후술한 회로가 부가되어 있다. 따라서, 도 3 중과 동일 부분에는 동일 부분에는 동일 부호를 붙이고 있다.

이 실시예에서 부가된 회로는 (1) 리세트 회로(101), (2) VINT 검지 회로(26)의 출력 신호를 반전하는 인버터 회로(102), (3) 상기 인버터 회로(102)의 출력 신호를 래치하는 SR형 플립플롭(F/F) 회로(103) 및 이 F/F 회로(103)의 출력 신호를 반전하고, 도 3 중의 VINT 검지 회로(26)의 출력 신호 대신에, 상기 윌슨 회로(27), BGR 회로(28), VCC 검지 회로(23) 및 LPF(로우 패스 필터: 29)를 제어하는 신호 BGRsetn을 출력하는 인버터 회로(104), (4) 상기 인버터 회로(104)의 출력 신호 BGRsetn을 소정 시간(본 예에서는 수십 ㎲ 정도) 지연시키는 지연 회로(105), (5) VCC 검지 회로(23)의 VCC 검지 플래그 출력 VCCflg를 소정 시간(본 예에서는 수십 ㎲ 정도) 고정하는 플래그 고정 회로(Flag Fixing Circuit: 106), (6) 플래그 고정 회로(106)의 출력 신호 VCCenb와 상기 지연 회로(105)의 출력 신호 BGRenb가 입력되고, 신호 POR을 출력하는 NAND 회로(107), (7) 상기 NAND 회로(107)의 출력 신호 POR과 상기 리세트 회로(101)의 출력 신호 LOWCCn이 입력하는 NAND 회로(108) 및 이 NAND 회로(108)의 출력 신호를 반전하고, VINT-VCC 단락 회로(24)의 제어 신호 EQVCCn을 출력하는 인버터 회로(109), (8) 상기 인버터 회로(109)의 출력 신호 EQVCCn과 상기 VINT 검지 회로(26)의 출력측의 인버터 회로(102)의 출력 신호가 입력하는 NAND 회로(110) 및 이 NAND 회로(110)의 출력 신호를 반전하고, 발진 회로(21)의 제어 신호 OSCenb를 출력하는 인버터 회로(111)이다.

다음에, 도 22의 POR 신호 발생 회로의 동작을 설명한다.

(1) VCC 전원의 상승 속도에 대한 요구는 사용자에 따라 다르기 때문에, VCC와 기준 전압계 회로[윌슨 회로(27), BGR 회로(28) 등]의 셋업 시간과의 관계는 단순한 형태로는 되지는 않는다. 그래서, VCC의 계통과 기준 전압계 회로의 승압 전원 VINT의 계통으로 나누고 있고, 기준 전압계 회로의 셋업 종료까지는 VCC를 모니터하지 않는다.

(2) VCC가 약 1.1V 정도가 되면, 발진 회로(21)가 동작하기 시작한다. 이 시점에서 승압 회로(22)가 승압 동작을 개시하지만, 승압 능력을 저감하기 위해 VCC로 충전을 하는 것이 바람직하다. 이 때문에, 리세트 회로(101)에 의해 NMOS 트랜지스터와 PMOS 트랜지스터의 임계치로 결정되는 레벨로 VCC가 되기까지 인버터 회로(109)의 출력 신호 EQVCCn을 활성화시켜, VINT-VCC 단락 회로(24)를 온시켜서 승압 회로(22)의 출력 노드를 VCC로 충전한다.

(3) 기준 전압계 회로의 승압 전원 VINT가 상승하기까지의 기간은 인버터 회로(104)의 출력 신호 BGRsetn의 "L"(BGR 리세트 신호)에 의해 BGR 회로(28) 등을 리세트한다.

(4) VINT가 규정 레벨에 도달하여, 상기 인버터 회로(104)의 출력 신호 BGRsetn이 "H"(BGR 기동 신호)가 된 후, BGR 회로(28)가 안정될 때까지 수십㎲ 정도 필요하다. 이 때문에, 상기 신호 BGRsetn을 지연 회로(105)에 입력하여 BGR 회로(28)가 안정 동작이 되기까지의 기간(수십 ㎲)을 기다린 후, 지연 회로(105)로부터 셋업 완료 신호 BGRenb를 출력시킨다.

(5) BGR 기동 완료 후, VCC 검지 회로(23)에 의해 VCC 레벨의 모니터를 개시하고, VCC가 규정 레벨을 넘을 때, VCC가 규정 레벨에 달한 것을 나타내는 플래그 신호 VCCflg가 출력된다. 이 플래그 신호 VCCflg가 플래그 고정 회로(106)를 거쳐서 신호 VCCenb가 되고, 이 신호 VCCenb와 상기 신호 BGRenb에 기초하여 인버터 회로(109)로부터 출력하는 신호 EQVCCn에 의해 VINT의 승압을 정지시킴과 함께, 기준 전압계 회로의 전원을 VCC로 전환하도록 제어한다. 이것과 동시에, NAND회로(107)로부터, 파워 온 리세트 신호 POR(종래의 파워 온 기동 신호와 동일한 신호)이 출력하여 파워 온을 종료한다.

또, 상기 플래그 고정 회로(106)는 상기 기준 전압계 회로의 전원을 VCC로 전환할 때 VCC와 VINT 간의 전위차가 크면, VCC 검지 회로(23)의 연산 증폭기가 VINT의 흔들림에 의해서 오동작하기 때문에, 플래그 신호 VCCflg가 출력한 후, 수십㎲ 간은 플래그를 고정하기 위해 삽입되고 있다.

(1) VCC 검지 회로(23)에 의해 VCC의 하강을 검지하고 VINT의 승압을 개시한다.

(2) VCC 검지 회로(23)에 의해 VCC가 복귀하여 규정 레벨을 넘은 것을 검지한 후, VINT의 승압을 정지하고, 기준 전압계 회로의 전원을 VCC로 전환한다. VCC가 복귀하지 않고 하강한 경우에는 리세트 회로(101)가 이 하강을 검지하고, RSTn 신호를 출력함으로써 POR 신호를 발생시켜서 칩 전체를 리세트한다.

도 23은 도 22 중의 리세트 회로(101)의 구성의 일례를 나타낸다. 이 리세트 회로는 종래예와 마찬가지의 파워 온 리세트 회로로 구성된다.

파워 온 검지 레벨은 인버터가 동작하는 VCCmin로 좋기 때문에, PMOS 트랜지스터나 NMOS 트랜지스터의 임계치 전압 Vth가 높은 쪽에서 결정되는 레벨의, 예를 들면 1.25배 정도(VCC=약 1.4V)로 리세트가 걸리도록 설정한다.

이 리세트 회로(101)에는 3개의 목적이 있다. 제1 목적은 승압 회로(22)의 출력 노드에 VCC를 충전하는 제어 신호를 생성하는 것이다. 이것은 도 22에 도시한 POR 신호 발생 회로의 승압 전압 VINT을 될 수 있는 한 저파워로 빠르게 올리기 위해서 행해진다. 제2 목적은 F/F 회로(103)를 리세트하는 것이다. 이 F/F 회로(103)는 도 22에 도시한 POR 신호 발생 회로에서 VINT 검지 회로(26)의 출력 신호 LOWINTn에 기초하여 BGR 리세트 신호 BGRsetn을 생성하기 위해 사용되고 있다. 제3 목적은 BGR 안정 판정용 지연 회로(105)의 출력을 제어하는 것이다.

이 리세트 회로(101)의 임계치는 논리 회로가 리세트되면 좋기 때문에, 다소변동되어도 좋고 정밀도는 요구되지 않는다.

도 24 및 도 25는 도 22 중의 발진 회로(21) 및 승압 회로(22)의 구성의 일례를 각각 나타낸다. 이 발진 회로(21) 및 승압 회로(22)는, 예를 들면 2상 클럭 방식을 채용하고 있어, 각각의 구성 및 동작은 주지의 사실이므로, 그 설명은 생략한다.

도 26a 및 도 26b는 도 22 중의 승압 회로(22)의 출력 노드에 VCC를 충전하기 위한 VINT-VCC 단락 회로(24)가 다른 두개의 구성예를 나타낸다.

도 26a에 도시한 VINT-VCC 단락 회로는 드레인 게이트 상호가 접속된 I 타입의 NMOS 트랜지스터(251)의 드레인 소스 간이 VCC 노드와 VINT 승압 출력 노드 간에 접속되어 있다.

이 구성은 심플하지만, VCC의 상승 시의 저VCC 시에 I 타입의 NMOS 트랜지스터(251)의 임계치에 기초하는 전압 강하에 의해 VINT의 레벨이 낮아지게 된다. 예를 들면, VCC=2.1V로서 VINT가 2.0V 이하가 될 우려가 있다.

도 26b에 도시한 VINT-VCC 단락 회로는 D 타입의 NMOS 트랜지스터(252)의 드레인 소스 간이 VCC 노드와 승압 출력(PMPOUT) 노드 간에 접속되고, 이 트랜지스터(242)의 게이트에 신호 EQVCCn을 인버터 회로(253)에서 반전시킨 신호가 공급된다.

이 구성은 신호 EQVCCn과 인버터 회로(253)를 필요로 하고, 패턴 면적도 커지지만, VCC 노드와 VINT 노드의 단락 시에 D 타입 트랜지스터(252)의 임계치에 의한 전압 강하가 없이 신속하게 단락되는 이점이 있다.

도 27은 도 22 중의 VINT 검지 회로(26)의 구성의 일례를 나타낸다. VINT 검지 회로는 기준 전압 VREF가 발생하지 않은 상태에서 VCC의 레벨도 상승 속도그대로 불확정하다는 단계에서 VINT의 레벨을 판정하는 것이 요구된다. 그래서, 도 1에 도시한 종래예의 파워 온 회로와 마찬가지의 구성을 채용하고 있다.

이 VINT 검지 회로에 의한 검지 레벨의 변동은 PMOS 트랜지스터의 임계치의 변동에 의존하지만, VINT가 어느 정도의 레벨(목표치는 VINT=2.5V)로 되어 있으면 변동의 문제는 없다.

도 28은 도 22 중의 지연 회로(BGR 안정 판정 회로: 105)의 구성의 일례를 나타낸다. BGR 전압이 안정된 것을 판정하는 방법에는 시간 판정과 BGR 회로(28) 내 노드의 전압 판정의 2 종류가 있지만, 기준 전압 VREF가 발생하지 않은 상태에서의 전압 판정은 불가능하기 때문에, 시간 판정을 채용하고 있다. 이 때, 지연 시간의 오더로서는 수 10㎲ 정도이고, VCC의 상승 속도는 ms 오더인 것을 고려하면, 정밀도는 요구되지 않는다. 따라서, 인버터와 캐패시터 CP, CN으로 구성한 지연 회로(105)를 이용하고 있다.

이 지연 회로(105)의 구성 상에서 주의해야 할 점은 지연 회로(105) 내의 인버터 회로가 동작하기 시작하고나서 수 ㎲밖에 지나지 못한 경우, 인버터 회로의 동작 개시 전의 부정 레벨이 출력되는 점이다.

이 대책으로서, 도 28에 도시한 바와 같이 구성이 비교적 간단한 지연 회로(105)를 채용하고 있다. 이 지연 회로(105)는 도 22에 도시한 전단의 F/F 회로(103) 및 인버터 회로(104)에 의해 확정 상태가 되고 있는 입력 신호 IN을 인버터 회로 IV와 PMOS 트랜지스터의 드레인 소스를 단락 접속하여 이루어지는 캐패시터 CP와 NMOS 트랜지스터의 드레인 소스를 단락 접속하여 이루어지는 캐패시터 CN에 의해 지연시킨다. 그리고, 이 지연한 신호와 상기 입력 신호 IN을 각각 VCC를 동작 전원으로 하는 2 입력의 NAND 게이트(271) 및 그 후단에 접속된 인버터(272)를 포함하는 논리곱 회로에서 논리곱을 취한다.

또, 도 22 중 VCC 검지 회로(23)는 BGR 회로(28)가 기동 완료하고나서 VCC를 검지하는 것으로, POR 신호 발생 회로의 제1 실시예에 있어서 도 7을 참조하여 상술한 VCC 검지 회로(23)와 거의 마찬가지의 구성을 채용하고 있다. 이 VCC 검지 회로에 의한 검지 레벨의 목표치는 2.0V이다.

또한, 도 22 중의 BGR 회로(기준 전위 생성 회로: 28)는 종래부터 감도를 높인 차동 증폭기를 이용하여 구성하고 있다. 또, 도 22에 도시한 POR 신호 발생 회로에서, VCCmin의 사양은 엄하지 않지만, VCC=2.3V의 사양에 대하여 설계로서 VCC=2.1V까지의 동작 보증을 하기 때문에, VCC 검지의 어긋남도 고려하여, VCC=2. 0V에서의 BGR 회로(28)의 동작을 보증하는 것이 바람직하다.

도 29는 도 22 중 플래그 고정 회로(106)의 구성의 일례를 나타낸다. 이 플래그 고정 회로는 다음과 같이 구성되어 있다. 제1 NAND회로(281)의 한쪽의 입력으로서, 플래그 신호 VCCflg가 입력된다. 이 제1 NAND회로(281)의 출력이 제2 NAND회로(282)의 한쪽의 입력이 된다. 이 제2 NAND회로(282)의 출력이 제1 인버터 회로(283)에 입력된다. 이 제1 인버터 회로(283)의 신호가 이것을 소정 시간 지연시키는 지연 회로(284)에 입력한다.

제3 NAND 회로(285)에는 지연 회로(284)의 출력이 한쪽의 입력으로서 입력되고, 제2 NAND 회로(282)의 출력이 다른 쪽의 입력으로서 입력된다. 제3 NAND회로(285)의 출력은 제2 NAND회로(282)의 다른 쪽의 입력이 된다.

NOR 회로(286)에는 지연 회로(284)의 출력이 한쪽의 입력으로서 입력되고, 제2 NAND회로(282)의 출력이 다른 쪽의 입력으로서 입력된다. 제2 인버터 회로(287)에는 NOR회로(286)의 출력이 입력되고, 그 출력이 상기 제1 NAND 회로(281)의 다른 쪽의 입력이 된다.

이 플래그 고정 회로의 목적은 오동작을 방지하기 위해 VCC 검지 플래그 VCCflg를 소정 기간 고정하는 데 있다. 이 오동작이란, VCC 검지 후에 VINT 노드를 VCC 노드에 단락 접속했을 때, VCC 검지 회로(23)의 연산 증폭기가 VINT의 변동의 영향으로 일으킬지도 모르는 오동작을 말한다.

상술한 바와 같이, 본 실시예의 반도체 장치에 설치된 파워 온 리세트 신호 발생 회로에 따르면, 전원 전압의 검지 레벨이 정확하고, 특히 검지 레벨의 온도 의존성을 없앨 수 있다. 또한, 전원 전압이 낮아도 전류원이나 기준 전위를 생성할 수 있다.

다음에, ROM 퓨즈를 갖는 반도체 기억 장치에 본 발명을 적용한 실시예를 설명한다.

반도체 기억 장치는 통상, 수율 향상을 위해서 리던던시 회로를 가지고, 불량 어드레스를 기억하고, 이 어드레스를 리던던시 메모리로 치환함으로써 불량 셀을 제거한다. 이 불량 어드레스를 기억하는 수단으로서는 크게 나누어서 3개 있다. 제1은 레이저에 의해 용단하는 퓨즈 소자(레이저 퓨즈)이다. 제2는 전기적, 예를 들면 전류에 의해 용단하는 퓨즈 소자(전기 퓨즈)이다. 제3은 플래시 메모리와 같은 ROM에서 ROM의 특정 영역을 퓨즈 소자로서 이용하는 방법(이후 ROM 퓨즈라고 부른다)이다.

본 실시예에서는 도 30에 도시한 바와 같은 구성을 가지고, ROM 퓨즈를 이용하는 불휘발성 반도체 기억 장치를 상정한다.

ROM 퓨즈를 이용한 불휘발성 반도체 기억 장치에서는 메모리 셀 어레이(301)의 특정 부분을 ROM 퓨즈 영역(302)으로 하고, 이 ROM 퓨즈 영역(302)에 불량 어드레스 등의 데이터를 기억시켜 둔다. 이 때문에, ROM 퓨즈 영역(302)에 기억시킨 데이터를 판독하기 위해서는 메모리 셀 어레이(301)와 외부와의 인터페이스인 감지 증폭기(306)를 통하지 않으면 안된다. 즉, 어떠한 동작의 경우에도 파워 온 시에 판독 동작을 행하고, ROM 퓨즈 영역(302)으로부터 데이터를 판독하고, 이 데이터를 주변 회로의 퓨즈용 레지스터(308)로 세트하는 동작이 필요해진다. 본 실시예에서는 이러한 판독 동작을 ROM 판독이라고 부른다.

다음에, 전원 투입 시 및 ROM 판독 시의 동작에 대하여 전압 파형도를 이용하여 설명한다.

종래의 불휘발성 반도체 기억 장치의 파워 온 시의 전압 파형도는 도 1b에 도시하였지만, 도 31을 이용하여 재차 상세하게 설명한다. 파워 온에 따라, 전원 전압 VCC가 상승해간다. 이 전원 전압 VCC가 논리 회로가 동작하기 시작하는 전압 Vlgc에 도달하면(시각 t0), 기준 전압 회로(309)가 기동되고, 기준 전압 VREF가 생성된다. 기준 전압 VREF가 안정된 곳에서 ROM 판독 동작이 개시된다(시각 t3).

ROM 판독은 내부 동작으로서는 통상의 판독 동작과 동작 상, 동일한 동작이다. 그러나, ROM 판독은 전원 투입으로부터 사용자가 사용을 개시하기까지의 동안에 행해야만 한다. 사용자측에서는 ROM 판독에 따른 대기 시간은 가능한 한 짧게 한다. 이 때문에, VCC가 Vlgc에 달한 후는 기준 전압 VREF의 생성, ROM 판독과 순차 동작하고, 사용 개시 가능 시간까지의 대기 시간을 가능한 한 짧게 해야 한다.

논리 회로가 동작하기 시작하는 전압 Vlgc는 도 31에 도시한 바와 같이 트랜지스터의 임계치 등의 조건에 의해서 변동된다. Vlgc가 낮은 레벨로 변동하고, 전원 전압 VCC의 상승이 매우 느린 경우를 고려하면, ROM 판독 동작은 스퍼터 그대로의 전원 전압 VCC가 공급되고 있는 통상의 판독 동작과 달라서, 전원 전압 VCC가 충분히 상승하지 않은 상태에서 판독 동작이 행해지게 된다.

일반적으로, 전원 전압 VCC의 스퍼터 내에서 파워 온 리세트가 걸리게 되면 곤란하기 때문에, 파워 온 레벨 검지 회로의 검지 레벨 Vpo(따라서 상기한 Vlgc도)는 VCCmin보다도 낮은 전압으로 설정된다. 이 때문에, ROM 판독 동작은 Vlgc가 낮은 레벨로 변동하고(도 31의 t0'), 전원 전압 VCC가 충분히 상승하지 않은 상태(t3')에서 행해질 가능성이 있다. 장치의 신뢰성을 고려하면, 이러한 상황 하에서도 안정된 판독 동작을 행하는 것이 필요하다.

혹시, Vlgc가 낮은 레벨로 변동되었다고 하면, ROM 판독 개시는 도 31과 같이 전원 전압 VCC가 낮은 레벨의 방향으로 시프트한다(t3'). 이 때, ROM 판독 동작 개시 시간 t3에서의 VCC가 판독 가능 최소 전원 전압 VCCmin 가까이에 있다고 하면, Vlgc의 변동에 따라 변화한 ROM 판독 개시 시간(t3')에서의 VCC가 VCCmin보다도 작아지게 된다.

특히 판독 동작 중에 사용되는 회로 중에서도 특히, 아날로그 동작하는 기준 전압 회로나 차동 증폭기가 혼란스러워서 판독 동작의 신뢰성이 손상된다. ROM 판독은 통상, 불량 셀의 어드레스 데이터, 칩 고유의 변동을 보정하는 전압 설정 데이터를 판독하는 동작이기 때문에, 이 ROM 판독의 신뢰성이 손상되는 것은 이 칩의 기본 동작 자체가 혼란스러운 것을 의미하여 문제가 된다.

또한, ROM 판독 동작의 개시를 전원 전압 VCC가 충분히 오르고나서 행하도록 하면, 사용자의 입력이 허가되기까지의 대기 시간이 길어지고, 전원 전압 VCC가 변동하고 있는 가운데 전원 전압 VCC를 정확하게 검지하는 회로가 별도로 필요해지게 된다.

이와 같이, 파워 온 검지 레벨이 낮은 레벨로 설정된 경우라도 안정된 ROM 판독을 가능하게 하는 반도체 기억 장치가 필요로 되고 있다. 또한, 통상 판독 동작 시에 전원 전압을 내린 경우라도 안정된 판독 동작을 가능하게 하는 반도체 기억 장치가 기대되고 있다.

이하, 상기한 문제를 해결하는 본 발명의 실시예를 설명한다. 이 설명에 있어서, 이하의 모든 도면에 걸쳐서 공통된 부분에는 공통되는 참조 부호를 붙인다.

(제3 실시예)

도 32는 제3 실시예에 따른 불휘발성 반도체 기억 장치의 기본 구성을 나타내는 블록도이다.

도 32에 도시한 바와 같이, 메모리 셀 어레이(301)에는 불휘발성 메모리 셀(도시하지 않음)이 행렬형으로 배치되어 있고, 메모리 셀 어레이(301)의 일부는 ROM 퓨즈 영역(302)으로서 사용된다. ROM 퓨즈 영역(302) 내의 메모리 셀에는 메모리 셀 어레이(301) 내의 불량 셀의 어드레스 데이터나 칩 고유의 변동을 보정하는 전압 설정 데이터 등의 퓨즈 데이터가 기억된다. 또한, 메모리 셀의 일례는, 예를 들면 부유 게이트를 가지며 데이터를 임계치에 따라 기억하는 임계치 가변형 MOSFET이다.

어드레스 버퍼(303)는 로우 어드레스 RADD 및 컬럼 어드레스 CADD를 출력한다. 로우 어드레스 RADD는 로우 디코더(4)에 공급되고 컬럼 어드레스 CADD는 컬럼 디코더(305)에 공급된다.

로우 디코더(4)는 입력된 로우 어드레스 RADD에 기초하여 메모리 셀 어레이(301)의 로우를 선택한다. 컬럼 디코더(305)도 마찬가지로, 입력된 컬럼 어드레스 CADD에 기초하여, 메모리 셀 어레이(301)의 컬럼을 선택한다.

감지 증폭기(306)는 데이터 판독 시에, 메모리 셀 어레이(301)로부터 판독된 판독 데이터를, 예를 들면 판독용 기준 전압 VSA와 비교하여 판독 데이터의 논리를 판별하여 증폭한다. 증폭된 판독 데이터는, 통상의 데이터 판독 시에는 컬럼 디코더(305)를 통해 입출력 버퍼(307)에 전달되고 ROM 판독 시에는 퓨즈용 레지스터(308)에 전달된다. 또한 감지 증폭기(306)는 데이터 기입 시, 입출력 버퍼(307)로부터 출력된 기입 데이터를 증폭하여 메모리 셀 어레이(301)에 전달한다.

기준 전압 회로(309)는 칩 내의 전압 설정의 기준이 되는 기준 전압 VREF를 발생한다. 기준 전압 VREF는 전압 생성 회로(310)나 제어 회로(311) 등에 공급된다.

전압 생성 회로(310)는 기준 전압 VREF를 기준으로 하여, 칩 내에서 사용되는 여러가지 전압을 생성한다. 생성되는 전압의 예로서는, 예를 들면 판독용 기준 전압 VSA나 워드선 판독 전압 VREAD 등이다. 판독용 기준 전압 VSA는 감지 증폭기(306)에 주어지고 워드선 판독 전압 VREAD는 로우 디코더(304)에 주어진다.

제어 회로(311)는 칩의 동작을 제어하는 제어 신호를 출력한다. 승압 회로(이하 VlNT 승압 회로라고 한다: 312)는 전원 전압 VCC을 승압 전압 VlNT에 승압하고, 기준 전압 회로(309)에 공급한다.

제3 실시예에서의 VINT 승압 회로(312)는 전원 전압 VCC의 레벨이 상승하고, 그 레벨이 논리 회로의 동작 개시 전압 Vlgc에 달한 후, ROM 판독이 종료하기까지의 동안에 승압한다.

기준 전압 회로(309)의 전원 전압은 제어 회로(311)로부터 출력된 제어 신호에 의해, 승압 회로(312)로부터 공급된 승압 전압 VINT나 전원 전압 VCC 중 어느 한쪽으로 전환되게 되어 있다.

다음에, 제3 실시예에 따른 불휘발성 반도체 기억 장치의 파워 온 시의 동작에 대하여 도 33과 도 34를 참조하여 설명한다.

도 33은 제3 실시예에 따른 불휘발성 반도체 기억 장치의 동작을 나타내는 타이밍도, 도 34는 도 33에 도시한 동작을 행하는 전원계의 일례를 나타내는 블록도이다. 또, 도 33의 타이밍도는 파워 온 시를 나타내고 있다.

도 33에 도시한 바와 같이, 전원 전압 VCC가 상승해가고 전원 전압 VCC가 논리 회로의 동작 개시 전압 Vlgc에 달하면, 도 34에 도시한 파워 온 레벨 검지 회로(321)는 파워 온 신호 PON을 출력한다. 승압 회로용 제어 회로(323)는 파워 온 신호 PON을 받아 VINT 승압 회로(312) 내의 발진 회로(OSC: 331)를 활성화시키는 활성화 신호 OSCENB 및 VINT 승압 회로(312) 내의 단락 회로(332)를 제어하는 제어 신호 VCC-VINTEQL을 출력한다.

VlNT 승압 회로(312)는 활성화 신호 OSCENB를 받아, 승압 노드 PMPOUT을 승압 전압 VINT에 승압하는 동작을 개시한다. 동시에 단락 회로(332)는 제어 신호 VCC-VINTEQL을 받아, 승압 노드 PMPOUT를 전원 전압 VCC로부터 분리한다(시각 t1).

또한, 파워 온 신호 PON은 세트 리세트형 플립플롭 회로(이하 SR형 F/F와 칭한다: 328)의 리세트 단자 R에 입력된다. SR형 F/F(328)는 파워 온 신호 PON을 받는 것으로 리세트된다.

다음에, 승압 전압 VINT가 상승해가서 승압 전압 VINT가 규정 레벨에 달하면, VINT 레벨 검지 회로(324)는 규정 레벨에 달한 것을 나타내는 검지 신호 INTENB를 출력한다. 검지 신호 INTENB는 승압 회로용 제어 회로(323) 및 SR형 F/F(328)의 세트 단자 S에 입력된다.

승압 회로용 제어 회로(323)는 검지 신호 INTENB에 따라, 승압 전압 VINT가 규정 레벨 이상 혹은 그것을 넘었을 때, 승압 동작을 멈추고, 승압 전압 VINT가 규정 레벨 미만 혹은 그 이하가 되면 승압 동작을 개시한다. 이러한 동작에 의해, 승압 전압 VINT는 도 33에 도시한 시각 t2로부터 시각 t3의 기간에 도시된 바와 같이, 일정한 전압으로 유지된다.

SR형 F/F(328)는 검지 신호 INTENB를 받아 세트된다. 세트된 SR형 F/F(328)는 기준 전압 회로(309)를 기동하는 기동 신호 REFSET를 출력한다. SR형 F/F(328)는 기준 전압 회로(309)가 검지 신호 INTENB가 변화할 때마다 기동되는 것을 방지한다.

기준 전압 회로(309)는 기동 신호 REFSET를 받아, 기준 전압 VREF의 생성을 개시한다. 또한, 기동 신호 REFSET는 타이머 회로(325)에도 공급된다. 타이머 회로(325)는 기동 신호 REFSET를 받아 기준 전압 VREF가 안정되기까지의 시간의 계측을 개시한다(시각 t2).

여기서, 본 실시예에서는 기준 전압 VREF가 안정된 것을 판정하는 방법으로서 시간 판정을 채용하고 있다. 기준 전압 VREF가 안정되지 못한 상황에서는 전압에 의한 고정밀도한 판정이 곤란하기 때문이다. 타이머 회로(325)의 일례는 인버터와 캐패시터를 포함한 지연 회로이다. 타이머 회로(325)로 설정되는 시간은 기준 전압 VREF가 안정된 시간과 거의 동등한 시간으로, 기준 전압 발생 회로(309)의 크기에도 좌우되지만, 예를 들면 수십 ㎲ 정도로 설정되면 된다.

다음에, 타이머 회로(325)로 설정된 시간이 경과하면, 타이머 회로(325)는 기준 전압 VREF가 안정된 것을 나타내는 신호 REFENB를 출력한다. 신호 REFENB는 ROM 판독 동작 제어 회로(322)에 공급된다. ROM 판독 제어 회로(322)는 파워 온 신호 PON에 의해 리세트된 상태에서 신호 REFENB를 받으면, ROM 판독하여 개시를 지시하는 신호 ROMSTART를 출력한다. 신호 ROMSTART는, 예를 들면 도 32에 도시한 어드레스 버퍼(303), 로우 디코더(304), 컬럼 디코더(305), 감지 증폭기(306), 퓨즈용 레지스터(308) 및 전압 생성 회로(310) 등에 공급된다. 이들의 회로가 신호 ROMSTART를 받는 것으로 ROM 판독이 개시된다(시각 t3).

다음에, ROM 판독이 종료하면, 예를 들면 ROM 판독 종료를 나타내는 신호 ROMEND가 승압 회로용 제어 회로(323)에 공급된다. 승압 회로용 제어 회로(323)는 신호 ROMEND를 받아, VINT 승압 회로(312)의 승압 동작을 종료시킴과 함께, 승압 노드 PMPOUT를 전원 전압 VCC에 단락시킨다(시각 t4).

승압 노드 PMPOUT가 전원 전압 VCC에 단락된 후, 승압 전압 VINT가 공급되고 있던 승압 노드 PMPOUT의 전압은 전원 전압 VCC와 동일하고, 이후 기준 전압 회로(309)의 전원 단자에는 전원 전압 VCC가 공급되어 있는 상태가 된다. 이상이 제3 실시예에 따른 불휘발성 반도체 기억 장치의 파워 온 시의 동작이다.

이상과 같이, 제3 실시예는 제1 및 제2 실시예에 있어서 변동이 없는 파워 온 리세트 신호를 발생시키기 위해 사용한 VCC의 승압 동작을 ROM 판독 동작이 종료할 때까지 연장된 것이라고 할 수 있다. 도 33에 도시한 바와 같이, 종래 기술로서는 VCC이 VCCmin을 넘고나서 ROM 판독이 가능한 것이 승압 전압 VINT을 이용함으로써, VCC가 VCCmin'를 넘은 시점에서부터 ROM 판독이 가능하게 된다.

다음에, VlNT 승압 회로(312)의 구체적인 회로예를 설명한다. 도 35는 제3 실시예에 사용되는 VINT 승압 회로(312)의 일 회로 예를 나타내는 회로도이다.

도 35에 도시한 바와 같이, VINT 승압 회로(312)는 발진 회로(331)와, 승압 노드 PMPOUT를 전원 전압 VCC에 단락시키는 단락 회로(332)와, 차지 펌프 회로(333)를 갖는다.

발진 회로(331)는 활성화 신호 OSCENB가 "HIGH" 레벨일 때, 상호 역상의 2상의 신호 φ1, φ2를 발진한다. 그리고, 활성화 신호 OSCENB가 "HIGH" 레벨에서 "LOW" 레벨이 되면 발진을 정지한다.

차지 펌프 회로(333)는 2층의 신호 φ1, φ2가 발진되고 있는 동안, 전원 전압 VCC를 차지펌핑하고, 승압 노드 PMPOUT의 전압을 승압 전압 VINT에 승압한다.

단락 회로(332)는 공핍형 NMOS 트랜지스터(334)에 의해 구성된다. NMOS 트랜지스터(334)의 게이트에는, 제어 신호 VCC-VINTEQL이 공급된다.

NMOS 트랜지스터(334)는 제어 신호 VCC-VINTEQL이 "HIGH" 레벨일 때, 승압 노드 PMPOUT를 전원 전압 VCC에 단락시켜, 제어 신호 VCC-VINTEQL이 "LOW" 레벨일 때, 기판 바이어스 효과에 의해 차단하고, 승압 노드 PMPOUT를 전원 전압으로부터 분리한다. 간단하게는 NMOS 트랜지스터(334)는 VCC=0V로부터 시각 t1까지 단락, 시각 t1 경과 후에서부터 시각 t4까지 차단, 시각 t4 경과 후, 재차 단락이 된다.

NMOS 트랜지스터(334)에 의해 승압 노드 PMPOUT가 전원 전압 VCC에 단락되어 있는 동안, 승압 노드 PMPOUT의 전압은 전원 전압 VCC에 등화된다. 이 때, NMOS 트랜지스터(334)는 공핍형이다. 이 때문에, 승압 노드 PMPOUT의 전압은 전원 전압 VCC에 비교하여, 예를 들면 NMOS 트랜지스터(334)의 임계치만큼 커지지 않고 전원 전압 VCC 에 등화된다.

다음에, 기준 전압 회로(309)의 구체적인 구성예에 대하여 설명한다. 기준 전압 회로(309)의 일 구성예에 대해서는 도 34에 블록도로 나타나고 있다.

도 34에 도시한 바와 같이, 기준 전압 회로(309)는 로우 패스 필터 회로(LPF: 341), 안정화 용량(342), 정전류 회로(343), 밴드갭 기준 회로(BGR: 344) 및 레벨 시프트 회로(345)를 갖는다.

로우 패스 필터 회로(341) 및 안정화 용량(342)은 각각, 승압 전압 VINT을 평활화시킨다. 평활화된 승압 전압에는 참조 부호 VINT'를 붙인다.

승압 전압 VINT'는 정전류 회로(343), 밴드갭 기준 회로(344) 및 레벨 시프트 회로(345)에 각각 공급된다.

정전류 회로(343)는 기동 신호 REFSET를 받는 것으로 활성화된다. 정전류 회로(343)에는 주지의 회로를 이용할 수 있고, 예를 들면 윌슨형의 정전류 회로라도 상관없다.

정전류 회로(343)의 전원 전압은, 논리 회로의 동작 개시 전압 Vlgc가 검지된 후, ROM 판독이 종료하기까지의 동안에(도 33 중의 시각 t1 ∼ t4), 승압 전압 VINT'이고, ROM 판독이 종료한 후, 전원 전압 VCC가 된다. 정전류 회로(343)는 정전류를 생성하고, 생성한 정전류를, 예를 들면 전류-전압 변환함으로써, 바이어스 전압 VBIAS를 발생한다. 바이어스 전압 VBIAS는 밴드갭 기준 회로(344)에 공급된다.

밴드갭 기준 회로(344)는 바이어스 전압 VBIAS 및 기동 신호 REFSET를 받는 것으로 활성화된다. 밴드갭 기준 회로(343)에도 정전류 회로(343)와 마찬가지로, 주지의 회로를 이용할 수 있고, 예를 들면 마이너스의 온도 계수를 갖는 다이오드에 의해 얻은 전압과, 플러스의 온도 계수를 갖는 저항에 의해 얻은 전압을 차동 입력하고, 마이너스의 온도 계수와 플러스의 온도 계수를 상호 상쇄하도록 구성한 차동 증폭기로 된다.

밴드갭 기준 회로(344)의 전원 전압은 논리 회로 동작 개시 전압 Vlgc가 검지된 후, ROM 판독이 종료하기까지의 동안(도 33 중 시각 t1 ∼ t4), 승압 전압 VINT'이고, ROM 판독이 종료한 후, 전원 전압 VCC가 된다. 밴드갭기준 회로(344)는, 예를 들면 실리콘의 밴드갭 기준 전압에 가까운 전압 VBGR을 출력한다. 전압 VBGR은 레벨 시프트 회로(345)에 공급된다.

레벨 시프트 회로(345)는 전압 VBGR을 원하는 레벨을 갖는 기준 전압 VREF에 레벨 시프트한다. 이 레벨 시프트 회로(345)에도 주지의 회로를 이용할 수 있다. 또한, 레벨 시프트 회로(345)는 필요에 따라 설치하면 된다.

레벨 시프트 회로(345)의 전원 전압은 논리 회로 동작 개시 전압 Vlgc가 검지된 후, ROM 판독이 종료하기까지의 동안에(도 33 중 시각 t1 ∼ t4), 승압 전압 VINT'이고, ROM 판독이 종료한 후, 전원 전압 VCC가 된다. 기준 전압 VREF는 도 32에 도시한 바와 같이, 예를 들면 전압 생성 회로(310) 등에 공급된다.

다음에, 제3 실시예에 따른 불휘발성 반도체 기억 장치의 효과에 대하여 설명한다. 도 31에 도시한 바와 같이, 종래의 장치에서는 판독 동작 가능 전원 전압의 범위의 경계가, ROM 판독의 개시 시각 t3 가까이에 존재하고 있었다. 이 때문에, 전원 전압 VCC의 상승이 느리고, 논리 회로 동작 개시 전압 Vlgc가 낮은 측으로 변동되게 되면, ROM 판독의 개시 시각 t3이 전원 전압 VCC가 낮은 방향으로 시프트하게 되어 판독 동작 가능 범위를 일탈할 가능성이 있다.

그러나, 판독 동작 가능 전원 전압의 하한치(VCCmin)는 기준 전압 회로나 차동 증폭기 등의 아날로그 회로에서 정해지고, 이들의 회로를 제외하여 고려하면, 판독 동작 가능 전원 전압의 하한치는 더욱 낮게 할 수 있다.

그래서, 제3 실시예에서는 기준 전압 회로나 차동 증폭기 등의 아날로그 회로의 전원 전압을 승압 전압 VINT'로 한다. 이에 따라, 종래 ROM 판독이 개시되는 시각 t3 가까이에 존재하고 있던 판독 동작 가능 전원 전압의 하한치를 도 33에 도시한 바와 같이, 시각 t2로부터 t1의 방향, 즉 전원 전압 VCC가 낮은 방향으로 시프트할 수 있어, 판독 동작 가능 전원 전압의 범위를 전원 전압 VCC가 낮은 방향으로 확대할 수 있다.

이러한 제3 실시예에 따르면, 상기한 결과, 예를 들면 하기와 같은 효과가 얻어진다.

(1) 파워 온 검지 레벨이 낮은 측으로 변동된 경우에서도 ROM 판독을 확실하게 행할 수 있다.

(2) 종래의 장치에 비교하여, ROM 판독의 개시 시각 t3을 빠르게 할 수 있어 사용자 입력을 허가하기까지의 대기 시간을 단축할 수 있다.

(3) 저전원 전압화의 요청에 대해서도 종래의 장치에 비하여 마진을 확보하기 쉬워진다.

(제4 실시예)

도 36은 제4 실시예에 따른 불휘발성 반도체 기억 장치의 동작을 나타내는 타이밍도, 도 37은 도 36에 도시한 동작을 행하는 전원계의 일례를 나타내는 블록도이다. 또, 도 36의 타이밍도는 파워 온일 때를 나타내고 있다.

제4 실시예가 제3 실시예와 다른 부분은 기준 전압 VREF가 안정하는 시각 t3 이후, 안정된 기준 전압 VREF를 이용하여 전원 전압 VCC를 검지하는 점이다. 본 발명에서는 승압 전압 VINT에 의해 기준 전압 회로(309)를 동작시키기 때문에, 시각 t3의 시점에서의 기준 전압 VREF는 변동이 작은 정확한 전압이 된다. 따라서, 시각 t3 이후에 전원 전압 VCC의 검지를 행하는 것으로, 전원 전압 VCC의 레벨을, 정밀도 좋게 알 수 있다.

이것을 이용하여, 제4 실시예에서는 시각 t3 이후의 단계에서 전원 전압 VCC의 레벨이 판독 동작 가능 전원 전압의 범위에 있는지의 여부 판단하고 혹시 그 범위에 있으면, 승압 전압 VINT가 공급되는 승압 노드 PMPOUT를 전원 전압 VCC에 단락하고 VINT=VCC로 한다.

반대로, 전원 전압 VCC의 레벨이 판독 동작 가능 전원 전압의 범위까지 오르지 못한 상태이면 그대로 승압을 속행한다.

이러한 제4 실시예에 따른 효과는 제3 실시예에 따른 효과 외에 ROM 판독 시의 소비 전력을 억제되는 것이다.

다음에, 제4 실시예에 따른 불휘발성 반도체 기억 장치의 파워 온 시의 동작에 대하여, 도 36과 도 37을 참조하여 보다 자세히 설명한다.

도 36에 도시한 바와 같이, 시각 t2까지의 동작은 제3 실시예의 동작과 기본적으로 동일하다. 승압 전압 VINT가 상승해가고 승압 전압 VINT가 규정 레벨에 달하면, VINT 레벨 검지 회로(324)는 검지 신호 INTENB를 출력하고, SR형 F/F(328)는 기준 전압 회로(309)를 기동하는 기동 신호 REFSET를 출력한다. 본 실시예에서는 기동 신호 REFSET는 기준 전압 회로(309), 타이머 회로(325) 외에 또한 VCC 레벨 검지 회로(326)에 공급된다.

기준 전압 회로(309)는 제3 실시예와 마찬가지로, 기동 신호 REFSET를 받아 기준 전압 VREF의 발생을 개시한다. 타이머 회로(325)도 제3 실시예와 마찬가지로, 기동 신호 REFSET를 받아, 기준 전압 VREF가 안정되기까지의 시간의 계측을 개시한다.

또한 VCC 레벨 검지 회로(326)는 전원 전압 VCC가 규정 레벨에 달하면, 신호 VCCENB1을 출력한다. 본 실시예에서의 규정 레벨은 판독 동작 가능 전원 전압의 하한치로, VCC 레벨 검지 회로(326)는 전원 전압 VCC의 레벨이 상기 하한치 이상 혹은 그것을 넘으면 신호 VCCENB1을 출력한다(시각 t2).

다음에, 타이머 회로(325)로 설정된 시간이 경과하면, 타이머 회로(325)는 기준 전압 VREF가 안정된 것을 나타내는 신호 REFENB를 출력한다. 신호 REFENB는 ROM 판독 동작 제어 회로(322) 및 판정 회로(승압 회로 제어용: 327)에 공급된다. ROM 판독 동작 제어 회로(322)는 제3 실시예와 마찬가지로, 파워 온 신호 PON에 의해 리세트된 상태에서 신호 REFENB를 받으면, ROM 판독 개시를 지시하는 신호 ROMSTART를 출력한다.

또한, 판정 회로(327)는 신호 REFENB와 VCC 레벨 검지 회로(326)로부터의 신호 VCCENB1를 받아, 신호 VCCENB1'를 승압 회로용 제어 회로(323)에 출력한다(시각 t3).

다음에, ROM 판독이 종료하면, 예를 들면 ROM 판독 종료를 나타내는 신호 ROMEND가 승압 회로용 제어 회로(323)에 공급된다. 승압 회로용 제어 회로(323)는 신호 VCCENB1' 및 신호 ROMEND를 받아, 전원 전압 VCC의 레벨이 판독 동작 가능 전원 전압의 하한치 VCCmin 이상 혹은 그것을 넘었을 때(신호 VCCENB1'가 활성), 혹은 ROM 판독이 종료했을 때(신호 ROMEND가 활성) 중 어느 하나에 있어서, VINT 승압 회로(312)의 승압 동작을 종료시킴과 함께, 승압 노드 PMPOUT를 전원 전압 VCC에 단락시킨다(시각 t4).

이후의 동작은 제3 실시예의 동작과 동일하다.

다음에, VCC 레벨 검지 회로(326)의 구체적인 구성예에 대하여 설명한다. 도 38은 VCC 레벨 검지 회로(26)의 일 구성예를 나타내는 회로도이다.

도 38에 도시한 바와 같이, VCC 레벨 검지 회로(326)는 기동 신호 REFSET를 받는 것으로 활성화된다. VCC 레벨 검지 회로(326)에는 주지한 전압 레벨 검지 회로를 이용할 수 있고, 예를 들면 전원 전압 VCC를 저항 분할하여 얻은 전압과, 기준 전압 VREF를 차동 입력하여, 전원 전압 VCC가 원하는 규정 레벨에 도달했는지의 여부를 검지하도록 구성한 차동 증폭기라도 된다.

또한, 본 실시예의 기준 전압 회로(309)의 전원 전압 및 VCC 레벨 검지 회로(326)의 전원 전압은 각각, 논리 회로 동작 개시 전압 Vlgc가 검지된 후, 전원 전압 VCC의 레벨이 판독 동작 가능 전원 전압의 하한치 VCCmin 이상, 혹은 그것을 넘는지(도 36 중의 시각 t1 ∼ t3), 혹은 ROM 판독이 종료하기까지의 동안에(도 36의 시각 t1 ∼ t4), 승압 전압 VINT'이고, ROM 판독이 종료한 후, 전원 전압 VCC가 된다.

(제5 실시예)

도 39는 제5 실시예에 따른 불휘발성 반도체 기억 장치의 동작을 나타내는 타이밍도, 도 40은 도 39에 도시한 동작을 행하는 전원계의 일례를 나타내는 블록도이다. 또, 도 39의 타이밍도는 파워 온일 때를 나타내고 있다.

제5 실시예가 제3 실시예와 다른 부분은 기준 전압 회로(309)가 기동하여 기준 전압 VREF가 안정하는 시각 t3 이후, 안정된 기준 전압 VREF를 이용하여, 파워온 검지 레벨을 검지하는 것이다. 파워 온 검지 레벨을 검지한 후는 곧 ROM 판독이 개시된다. 이 때문에, 본 실시예에서의 파워 온 검지 레벨은 판독 동작 가능 전원 전압의 하한치 VCCmin으로 설정되는 것이 바람직하다.

이러한 제5 실시예에 따른 효과는 제3 실시예에 따른 효과 외에 파워 온 검지 레벨(제3 실시예에서는 논리 회로 동작 개시 전압)의 변동을 작게 할 수 있는 것이다.

다음에, 제5 실시예에 따른 불휘발성 반도체 기억 장치의 파워 온일 때의 동작에 대하여, 도 39와 도 40을 참조하여 보다 자세히 설명한다.

도 39에 도시한 바와 같이, 전원 전압 VCC가 상승해가서 전원 전압 VCC가 승압 개시 레벨(Vlgc)에 달하면, 도 40에 도시한 승압 개시 레벨 검지 회로(351)는 승압 회로용 리세트 신호 PONINT를 출력한다. 승압 회로용 제어 회로(323)는 승압 회로용 리세트 신호 PONINT를 받아 VINT 승압 회로(312) 내의 발진 회로(OSC: 331)를 활성화시키는 활성화 신호 OSCENB 및 VINT 승압 회로(312) 내의 단락 회로(332)를 제어하는 제어 신호 VCC-VINTEQL을 출력한다.

VINT 승압 회로(312)는 활성화 신호 OSCENB를 받아, 승압 노드 PMPOUT를 승압 전압 VINT에 승압하는 동작을 개시함과 함께, 제어 신호 VCC-VlNTEQL을 받아, 승압 노드 PMPOUT를 전원 전압 VCC로부터 분리한다(시각 t1).

또한, 승압 회로용 리세트 신호 PORINT는, SR형 F/F(328)의 리세트 단자 R에 입력된다. SR형 F/F(328)는 승압 회로용 리세트 신호 PORINT를 받는 것으로 리세트된다.

다음에, 승압 전압 VINT가 상승해가서, 승압 전압 VINT가 규정 레벨에 달하면, VINT 레벨 검지 회로(324)는 규정 레벨에 달한 것을 나타내는 검지 신호 INTENB를 출력한다. 검지 신호 INTENB는 승압 회로용 제어 회로(323) 및 SR형 F/F(328)의 세트 단자 S에 입력된다. 검지 신호 INTENB를 받은 승압 회로용 제어 회로(323)는, 제3 실시예에서 설명한 바와 같이, 승압 전압 VINT를 일정한 전압으로 유지하는 동작을 행한다.

SR형 F/F(328)는 검지 신호 INTENB를 받아 세트된다. 세트된 SR형 F/F(328)는 기준 전압 회로(309)를 기동하는 기동 신호 REFSET를 출력한다.

기준 전압 회로(309)를 기동하는 기동 신호 REFSET를 출력한다. 본 실시예에서는 기동 신호 REFSET는 기준 전압 회로(309), 타이머 회로(325) 외에, 또한 파워 온 레벨 검지 회로(352)에 공급된다. 기준 전압 회로(309)는 제3 실시예와 마찬가지로, 기동 신호 REFSET를 받아, 기준 전압 VREF의 발생을 개시한다. 타이머 회로(325)도, 제3 실시예와 마찬가지로, 기동 신호 REFSET를 받아 기준 전압 VREF가 안정되기까지의 시간의 계측을 개시한다.

또한 파워 온 레벨 검지 회로(352)는 전원 전압 VCC가 규정 레벨에 달하면, 신호 VCCENB2를 출력한다. 본 실시예에서의 규정 레벨은 파워 온 검지 레벨이고, 파워 온 레벨 검지 회로(352)는 전원 전압 VCC의 레벨이 파워 온 검지 레벨 이상, 혹은 그것을 넘으면, 신호 VCCENB2를 출력한다(시각 t2).

다음에, 타이머 회로(325)로 설정된 시간이 경과하면, 타이머 회로(325)는 기준 전압 VREF가 안정된 것을 나타내는 신호 REFENB를 출력한다. 신호 REFENB는판정 회로(파워 온 리세트 회로: 353)에 공급된다. 판정 회로(353)는 신호 REFENB와 파워 온 레벨 검지 회로(352)로부터의 신호 VCCENB2를 받아, 파워 온 리세트 신호 PON을 출력한다. 파워 온 리세트 신호 PON은 판독 동작 제어 회로(322)에 공급된다(시각 t3).

다음에, ROM 판독 동작 제어 회로(322)는 파워 온 리세트 신호 PON을 받아, ROM 판독 개시를 지시하는 신호 ROMSTART를 출력한다(시각 t3').

다음에, ROM 판독이 종료하면, 예를 들면 ROM 판독 종료를 나타내는 신호 ROMEND가 승압 회로용 제어 회로(323)에 공급되고, VINT 승압 회로(312)의 승압 동작을 종료시킴과 함께 승압 노드 PMPOUT를 전원 전압 VCC에 단락시킨다(시각 t4).

이후의 동작은 제3 실시예의 동작과 동일하다.

또, 파워 온 레벨 검지 회로(352)는, 예를 들면 제4 실시예에서 설명한 VCC 레벨 검지 회로(326)와, 기본적으로 마찬가지의 회로로 구성할 수 있다.

또한, 본 실시예의 기준 전압 회로(309)의 전원 전압 및 VCC 레벨 검지 회로(326)의 전원 전압은 각각, 승압 개시 레벨이 검지된 후, ROM 판독이 종료하기까지의 동안에(도 39 중의 시각 t1 ∼ t4), 승압 전압 VINT'이고, ROM 판독이 종료한 후, 전원 전압 VCC가 된다.

(제6 실시예)

도 41은 제6 실시예에 따른 불휘발성 반도체 기억 장치의 동작을 나타내는 타이밍도, 도 42는 도 41에 도시한 동작을 행하는 전원계의 일례를 나타내는 블록도이다. 또, 도 41의 타이밍도는 파워 온일 때를 나타내고 있다.

제6 실시예가 제5 실시예와 다른 부분은 기준 전압 VREF가 안정하는 시각 t3 이후, 안정된 기준 전압 VREF를 이용하여 전원 전압 VCC의 레벨이 판독 동작 가능 전원 전압의 범위에 있는지의 여부 판단하고, 혹시, 그 범위에 있으면, 승압 전압 VINT가 공급되는 승압 노드 PMPOUT를 전원 전압 VCC로 단락하고 VINT=VCC로 하는 것이다.

이러한 제6 실시예에 따른 효과는 제5 실시예에 따른 효과 외에 ROM 판독 시의 소비 전력을 억제시키는 것이다.

다음에, 제6 실시예에 따른 불휘발성 반도체 기억 장치의 파워 온 시의 동작에 대하여, 도 41과 도 42를 참조하여 보다 자세히 설명한다.

도 41에 도시한 바와 같이, 시각 t2까지의 동작은, 제5 실시예의 동작과 기본적으로 동일하다. 승압 전압 VINT가 상승해가서 승압 전압 VINT이 규정 레벨에 달하면, VINT 레벨 검지 회로(324)는 검지 신호 INTENB를 출력하고, SR형 F/F(328)는 기준 전압 회로(309)를 기동하는 기동 신호 REFSET를 출력한다. 본 실시예에서는 기동 신호 REFSET는, 기준 전압 회로(309), 타이머 회로(325) 외에 또한 파워 온 레벨 검지 회로(352), VCC 레벨 검지 회로(326)에 공급된다. 기준 전압 회로(309)는, 제3 실시예와 마찬가지로, 기동 신호 REFSET를 받아, 기준 전압 VREF의 발생을 개시한다. 타이머 회로(325)도 제3 실시예와 마찬가지로, 기동 신호 REFSET를 받아, 기준 전압 VREF가 안정되기까지의 시간의 계측을 개시한다. 또한 파워 온 레벨 검지 회로(352)는 전원 전압 VCC가 규정 레벨에 달하면, 신호 VCCENB2를 출력한다. 본 실시예에서의 규정 레벨은 파워 온 검지 레벨이고, 파워온 레벨 검지 회로(352)는 전원 전압 VCC의 레벨이 파워 온 검지 레벨 이상, 혹은 그것을 넘으면, 신호 VCCENB2를 출력한다. 또한, VCC 레벨 검지 회로(326)는 전원 전압 VCC가 규정 레벨에 달하면 신호 VCCENB1을 출력한다. VCC 레벨 검지 회로(326)에서의 규정 레벨은 판독 동작 가능 범위 전압의 하한치 VCCmin이고, 전원 전압 VCC의 레벨이 상기 하한치 이상 혹은 그것을 넘으면, 신호 VCCENB1을 출력한다(시각 t2).

다음에, 타이머 회로(325)로 설정된 시간이 경과하면, 타이머 회로(325)는 기준 전압 VREF가 안정된 것을 나타내는 신호 REFENB를 출력한다. 신호 REFENB는 판정 회로(파워 온 리세트 회로: 353) 및 판정 회로(승압 회로 제어용: 327)에 공급된다. 판정 회로(353)는 신호 REFENB와 파워 온 레벨 검지 회로(352)로부터의 신호 VCCENB2를 받아, 파워 온 리세트 신호 POR을 출력한다. 또한, 판정 회로(327)는 신호 REFENB와 VCC 레벨 검지 회로(326)로부터의 신호 VCCENB1을 받아 신호 VCCENB1'를 출력한다. 신호 VCCENB1'는 ROM 판독 제어 회로(322)와 승압 회로용 제어 회로(323)에 공급된다(시각 t3).

다음에, 판독 동작 제어 회로(322)는 신호 VCCENB1'를 받아, ROM 판독 개시를 지시하는 신호 ROMSTART를 출력한다(시각 t3').

다음에, ROM 판독이 종료하면, 예를 들면 ROM 판독 종료를 나타내는 신호 ROMEND가 승압 회로용 제어 회로(323)에 공급된다. 승압 회로용 제어 회로(323)는 신호 VCCENB1' 및 신호 ROMEND를 받아, 전원 전압 VCC의 레벨이 판독 동작 가능 전원 전압의 하한치 이상, 혹은 그것을 넘었을 때(신호 VCCENB1'가 활성) 혹은 ROM판독이 종료했을 때(신호 ROMEND가 활성) 중 어느 하나에 있어서, VINT 승압 회로(312)의 승압 동작을 종료시킴과 함께, 승압 노드 PMPOUT를 전원 전압 VCC에 단락시킨다(시각 t4).

이후의 동작은 제3 실시예의 동작과 동일하다.

또, 본 실시예의 기준 전압 회로(309)의 전원 전압, 파워 온 레벨 검지 회로(352)의 전원 전압 및 VCC 레벨 검지 회로(326)의 전원 전압은 각각, 승압 개시 레벨 이 검지된 후, 전원 전압 VCC의 레벨이 판독 동작 가능 전원 전압의 하한치 VCCmin 이상 혹은 그것을 넘었거나(도 41 중의 시각 t1 ∼ t3) 혹은 ROM 판독이 종료하기까지의 동안에(도 41 중의 시각 t1 ∼ t4), 승압 전압 VINT'이고, ROM 판독이 종료한 후 전원 전압 VCC가 된다.

(제7 실시예)

제7 실시예는 기준 전압 회로나 차동 증폭기 등의 아날로그 회로에서 결정되는 판독 동작 가능 전원 전압의 하한치 VCCmin보다도 전원 전압 VCC의 레벨이 낮아질 때, 기준 전압 회로나 차동 증폭기 등의 아날로그 회로의 전원 전압을 승압하는 데 주요한 특징이 있다.

이 주요한 특징은 제3 ∼ 제6 실시예에 의해 설명한 바와 같이, ROM 판독 시에 한해서 적용되지는 않고 통상 판독 시에서도 적용하는 것은 물론 가능하다.

특히, 통상 판독 시에 전원 전압을 다른 동작 시에 비하여 저하시키는 사양의 불휘발성 반도체 기억 장치에 있어서는, 본 발명을 유효하게 적용할 수 있다. 이러한 불휘발성 반도체 기억 장치는 특원평 11-366763호에 있어서 소개되고 있다.

이하, 이러한 불휘발성 반도체 기억 장치에 본 발명을 적용한 예를 제7 실시예로서 설명한다.

도 43은 본 발명의 제7 실시예에 따른 불휘발성 반도체 기억 장치의 동작을 나타내는 타이밍도이다. 또, 도 43의 타이밍도는 통상 판독 동작 시를 나타내고 있다.

도 43에 도시한 바와 같이, 시각 t11에 있어서, 기준 전압 회로 차동 증폭기용 승압 회로(312)를 동작시켜서, 기준 전압 회로나 차동 증폭기 등의 아날로그 회로의 전원 전압을, 전원 전압 VCC로부터 승압 전압 VINT에 승압한다. 이 후, 기준 전압 회로나 차동 증폭기 등의 아날로그 회로 이외의 회로의 전원 전압을 전원 전압 VCC로부터 VCC'로 저하시킨다.

다음에, 시각 t12로부터 시각 t13 사이 통상 판독 동작을 행한다. 이 후, 기준 전압 회로나 차동 증폭기 등의 아날로그 회로 이외의 회로의 전원 전압 VCC'를 전원 전압 VCC로 복귀시킨다.

다음에, 시각 t14에 있어서, 승압 회로(312)를 정지시켜서, 기준 전압 회로나 차동 증폭기 등의 아날로그 회로의 전원 전압을 승압 전압 VINT로부터 전원 전압 VCC로 복귀시킨다.

이상, 통상 판독 시에, 전원 전압이 다른 동작 시에 비하여 저하시키는 사양의 불휘발성 반도체 기억 장치에서는, 통상 판독 시에, 전원 전압이 기준 전압 회로나 차동 증폭기 등의 아날로그 회로가 결정되는 판독 동작 가능 전원 전압의 하한치 VCCmin 보다도 낮아질 가능성을 갖는다. 혹시, 전원 전압이, 상기 하한치보다도 낮아진 경우에는 통상 판독 동작을 안정적으로 행하는 것은 어려워진다.

그러나, 본 실시예에 따르면, 전원 전압 VCC'를 기준 전원 회로나 차동 증폭기 등의 아날로그 회로의 동작 가능 전원 전압의 하한치 VCCmin보다도, 또한 낮아질 때까지 저하시켰다고 해도, 통상 판독 동작을 안정적으로 행하는 것이 가능해진다. 즉, 시각 t12로부터 시각 t13 사이에 VCCmin을 국부적으로 내리는 것이 가능해진다.

이상, 제3 ∼ 제7 실시예에 의해 설명된 본 발명은 이들 실시예에 한정되는 것은 아니다. 예를 들면 상기 각 실시예에서는 불휘발성 반도체 기억 장치에 적용한 예를 설명하였지만, 본 발명은 불휘발성 반도체 기억 장치에 한정되지는 않고 불휘발성 이외의 반도체 기억 장치에도 적용할 수 있다.

또한, 상기 각 실시예는 단독 또는 적절하게 조합하여 실시하는 것도 물론 가능하다. 또한, 상기 각 실시예에는 여러가지의 단계의 발명이 포함되고 있고, 각 실시예에 있어서 개시한 복수의 구성 요건이 적절한 조합에 의해 여러가지의 단계의 발명을 추출하는 것도 가능하다.

본 발명에 의하면, 파워 온 검지 레벨의 온도, 트랜지스터의 임계치의 변동에 대한 의존성을 없애고, 변동이 없는 파워 온 리세트 회로를 실현하는 것이 가능해진다.

또한, 본 발명의 반도체 장치에 설치된 파워 온 리세트 신호 발생 회로에 따르면, 전원 전압의 검지 레벨이 정확하고, 특히 검지 레벨의 온도 의존성을 없앨수 있다. 또한, 전원 전압이 낮아도 전류원이나 기준 전위를 생성할 수 있다.

또한, 본 발명에 따르면, 파워 온 검지 레벨이 낮은 레벨로 설정되는 경우에도, 안정한 ROM 판독이 가능하며, 통상의 판독 동작시에 전원전압을 내린 경우에도 안정된 판독 동작이 가능하다.

또한, 본 발명에 따르면, 전원 전압 VCC'를 기준 전원 회로나 차동 증폭기 등의 아날로그 회로의 동작 가능 전원 전압의 하한치 VCCmin보다도, 또한 낮아질 때까지 저하시켰다고 해도, 통상 판독 동작을 안정적으로 행하는 것이 가능해진다.

Claims

외부로부터 투입된 전원 전압이 제1 전압보다도 높아지면 클럭 펄스를 생성하기 시작하는 발진 회로와,

상기 클럭 펄스를 받아서 승압 동작을 행하는 승압 회로와,

상기 승압 회로의 출력 전압을 검지하여 파워 온 리세트 신호를 생성하는 전압 검지 회로

를 포함하는 반도체 장치.
제1항에 있어서,

상기 전원 전압을 내부 전원 전압으로서 공급하는 내부 전원 공급 단자와,

상기 승압 회로의 출력 전압을 전원으로서 사용하여 기준 전압을 생성하는 기준 전압 생성 회로를 더 포함하고,

상기 전압 검지 회로는 상기 승압 회로의 상기 출력 전압을 전원으로 사용하여 상기 내부 전원 전압의 분압과 상기 기준 전압을 비교하는 비교 회로를 포함하고,

상기 내부 전원 전압이 제2 전압보다도 높은 경우에 제1 논리 레벨에 있는 제1 신호를 상기 파워 온 리세트 신호로서 출력하는 반도체 장치.
제1항에 있어서,

상기 전원 전압을 내부 전원 전압으로 변환하는 강압 회로와,

상기 승압 회로의 출력 전압을 전원으로 사용하여 기준 전압을 생성하는 기준 전압 생성 회로를 더 포함하고,

상기 전압 검지 회로는 상기 승압 회로의 출력 전압을 전원으로 사용하여 상기 내부 전원 전압의 분압과 상기 기준 전압을 비교하는 비교 회로를 포함하고,

상기 내부 전원 전압이 제2 전압보다도 높은 경우에 제1 논리 레벨에 있는 제1 신호를 파워 온 리세트 신호로서 출력하는 반도체 장치.
제1항에 있어서,

상기 승압 회로는 승압 회로부와, 상기 승압 회로부의 출력측에 접속된 로우 패스 필터 및 승압 전압 안정화를 위한 용량을 포함하는 반도체 장치.
제1항에 있어서,

상기 반도체 장치는 로직 회로를 더 포함하고, 상기 제1 전압은 상기 로직 회로가 동작하기 시작하는 전압인 반도체 장치.
제1항에 있어서,

상기 발진 회로는 상기 전원 전압을 전원으로 사용하여 실질적으로 홀수단의 인버터 회로가 직렬 접속된 링 발진 회로인 반도체 장치.
제1항에 있어서,

상기 발진 회로는 상기 전원 전압이 제1 전압보다도 높아진 것을 검지한 신호를 받아 발진 동작이 가능한 반도체 장치.
제1항에 있어서,

상기 승압 회로의 출력 전압을 전원으로 사용하는 전류원 생성 회로를 더 포함하는 반도체 장치.
제1항에 있어서,

상기 승압 회로의 출력 전압이 제3 전압보다도 높은지 낮은지를 판정하는 제1 승압 전압 검지 회로를 더 포함하고,

상기 제1 승압 전압 검지 회로는, 상기 제1 승압 검지 회로에 의해서 상기 승압 회로의 출력 전압이 상기 제3 전압보다도 낮다고 판정한 경우에는 상기 내부 전원 전압이 상기 제2 전압보다도 높은지 낮은지에 상관없이, 상기 제1 신호가 상기 제1 논리 레벨이 되는 것을 억제하는 반도체 장치.
제9항에 있어서,

제1 승압 전압 검지 회로는 상기 승압 회로의 출력 전압이 상기 제3 전압보다도 높아지고 나서, 상기 기준 전압 생성 회로 및 상기 전압 검지 회로가 가동 상태가 되기까지 요하는 제1 시간이 경과할 때까지는 상기 내부 전원 전압이 상기제2 전압보다도 높은지 낮은지에 상관없이 상기 제1 신호가 상기 제1 논리 레벨이 되는 것을 억제하는 반도체 장치.
제1항에 있어서,

상기 승압 회로의 출력 전압을 제한하는 제한 회로를 더 포함하는 반도체 장치.
제11항에 있어서,

상기 제한 회로는 상기 승압 회로의 출력 전압과 전원 전압 사이에 삽입된 다이오드 접속의 MOS 트랜지스터를 포함하는 반도체 장치.
제11항에 있어서,

상기 제한 회로는 상기 승압 회로의 출력 전압과 접지 전위 사이에 삽입된 다이오드 접속의 MOS 트랜지스터를 포함하는 반도체 장치.
제11항에 있어서,

상기 제한 회로는 상기 승압 회로의 출력 전압의 분압과 상기 기준 전압을 비교하여 제2 신호를 출력하는 제2 승압 전압 검지 회로를 포함하고,

상기 제2 승압 전압 검지 회로는 제1 검지 레벨과, 그것보다도 높은 제2 검지 레벨을 포함하고, 상기 승압 회로의 출력 전압의 분압이 상기 제2 검지 레벨보다 높아지고 나서 상기 승압 회로의 출력 전압이 강하하여 상기 제1 검지 레벨보다도 낮아질 때까지는 상기 제2 신호를 제1 논리 레벨로 하고, 그 이외의 경우에는 상기 제2 신호를 제2 논리 레벨로 유지하고,

상기 발진 회로는 상기 제2 신호가 상기 제1 논리 레벨에 있을 때는 상기 클럭 펄스의 생성을 강제적으로 정지시키는 반도체 장치.
제1항에 있어서,

상기 제1 신호가 제1 논리 레벨에 있을 때 상기 발진 회로에 의한 클럭 펄스의 생성을 강제적으로 정지시킴과 함께, 상기 승압 회로의 출력 노드와 전원 전압을 단락시키는 동작을 갖는 반도체 장치.
제15항에 있어서,

상기 전압 검지 회로가 상기 내부 전원 전압의 상승을 검지했을 때 플래그 신호가 제1 논리 레벨이 되고 나서, 상기 기준 전압 생성 회로의 기준 전압 생성 동작이 안정화하기까지의 시간과 거의 같은 고정 시간만큼 지연시킨 후, 상기 승압 회로의 출력 노드와 전원 전압을 단락시키도록 제어하는 플래그 고정 회로를 더 포함하는 반도체 장치.
제16항에 있어서,

상기 플래그 고정 회로는 상기 플래그 신호가 한쪽의 입력이 되는 제1 NAND회로와, 상기 제1 NAND 회로의 출력이 한쪽의 입력이 되는 제2 NAND 회로와, 상기 제2 NAND 회로의 출력이 입력되는 제1 인버터 회로와, 상기 제1 인버터 회로의 신호를 소정 시간 지연시키는 지연 회로와, 상기 지연 회로의 출력이 한쪽의 입력이 되고, 상기 제2 NAND 회로의 출력이 다른 쪽의 입력이 되고, 그 출력이 상기 제2 NAND 회로의 다른 쪽의 입력이 되는 제3 NAND 회로와, 상기 지연 회로의 출력이 한쪽의 입력이 되고, 상기 지연 회로의 출력이 다른 쪽의 입력이 되는 NOR 회로와, 상기 NOR 회로의 출력이 입력되고, 그 출력이 상기 제1 NAND 회로의 다른 쪽의 입력이 되는 제2 인버터 회로를 포함하는 반도체 장치.
외부로부터 투입된 전원 전압을 내부 전원 전압으로서 공급하는 내부 전원 공급 단자와,

상기 전원 전압으로부터 기준 전압을 생성하는 기준 전압 생성 회로와,

파워 온 리세트 회로와,

상기 파워 온 리세트 회로 이외의 주변 회로

를 포함하고,

상기 기준 전압을 생성한 후에 상기 파워 온 리세트 회로 이외의 주변 회로의 리세트를 행하는 파워 온 리세트 동작을 행하는 반도체 장치.
외부로부터 투입된 전원 전압으로부터 강압 전압을 내부 전원 전압으로서 생성하는 강압 회로와,

상기 전원 전압에서 기준 전압을 생성하는 기준 전압 생성 회로와,

파워 온 리세트 회로와,

상기 파워 온 리세트 회로 이외의 주변 회로

를 포함하고,

상기 기준 전압을 생성한 후에 상기 파워 온 리세트 회로 이외의 주변 회로의 리세트를 행하는 파워 온 리세트 동작을 행하는 반도체 장치.
복수의 메모리 셀이 배치되어 있는 메모리 셀 어레이와,

상기 복수의 메모리 셀로부터 판독한 데이터를 저장하는 레지스터와,

기준 전압을 발생하는 기준 전압 회로와,

상기 복수의 메모리 셀로부터 데이터를 판독하는 판독 동작 기간 중 상기 기준 전압 회로의 전원 전압을 승압하는 승압 회로

를 포함하는 반도체 기억 장치.
제20항에 있어서,

상기 승압 회로는 상기 메모리 셀로부터 데이터를 판독하는 판독 동작 기간 중 전원 전압의 레벨을 검지하고, 검지한 전원 전압의 레벨에 따라 상기 기준 전압 회로의 전원 전압을 승압하는 반도체 기억 장치.
제21항에 있어서,

상기 검지하는 전원 전압의 레벨은 판독 동작 가능 전원 전압의 하한값인 반도체 기억 장치.
제20항에 있어서,

상기 메모리 셀의 특정 영역에는 퓨즈 데이터가 기억되어 있는 반도체 기억 장치.
제20항에 있어서,

상기 판독 동작은 전원이 투입된 후, 최초로 행해지는 판독 동작인 반도체 기억 장치.
제20항에 있어서,

상기 판독 동작은 기준 전압이 기동된 후, 최초로 행해지는 판독 동작인 반도체 기억 장치.
제20항에 있어서,

상기 판독 동작은, 상기 메모리 셀로부터 퓨즈 데이터를 판독하고, 판독한 퓨즈 데이터를 상기 레지스터에 저장하는 동작을 포함하는 반도체 기억 장치.
복수의 메모리 셀이 배치되어 있는 메모리 셀 어레이와,

상기 복수의 메모리 셀로부터 데이터를 판독하는 판독 회로와,

기준 전압을 발생하는 기준 전압 회로와,

전원 전압이 소정 전위 이하에서의 판독 동작시, 상기 소정 전위 이하의 전원 전압보다도 높은 승압 전압을 상기 기준 전압 회로의 전원 전압으로서 공급하는 승압 회로

를 포함하는 반도체 기억 장치.
제27항에 있어서,

상기 소정 전위는 판독 동작 전원 전압의 하한값인 반도체 기억 장치.