JP2010080047A - 半導体メモリ素子のパワーアップ回路 - Google Patents
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Abstract
【解決手段】電源電圧のレベル変化に応じて線形的に変化する電源電圧レベルフォロワ部200と、前記電源電圧の下降時のパワーアップ信号の遷移レベルに対応する第1臨界レベルへの変化を感知するための第1電源電圧感知部210Aと、前記電源電圧の上昇時のパワーアップ信号の遷移レベルに対応し、第1臨界レベルより相対的に高い電圧レベルを有する第2臨界レベルへの変化を感知するための第2電源電圧感知部210Bと、前記電源電圧の下降時に前記第1電源電圧感知部から出力された第1感知信号に応答して、その出力信号を遷移させ、前記電源電圧の上昇時に第2電源電圧感知部から出力された第2感知信号に応答して、その出力信号を遷移させるためのトリガ部220とを備える。
【選択図】図3
Description
210A、310A … 第1電源電圧感知部
210B、310B … 第2電源電圧感知部
220、320 … トリガ部
230、330 … バッファ部
Claims (4)
- 電源電圧のレベル変化に応じて線形的に変化するバイアス電圧を提供するための電源電圧レベルフォロワ部と、
前記バイアス電圧に応答して、前記電源電圧の下降時のパワーアップ信号の遷移レベルに対応する第1臨界レベルへの変化を感知するための第1電源電圧感知部と、
前記バイアス電圧に応答して、前記電源電圧の上昇時のパワーアップ信号の遷移レベルに対応し、前記第1臨界レベルより相対的に高い電圧レベルを有する第2臨界レベルへの変化を感知するための第2電源電圧感知部と、
前記電源電圧の下降時に前記第1電源電圧感知部から出力された第1感知信号に応答して、その出力信号を遷移させ、前記電源電圧の上昇時に前記第2電源電圧感知部から出力された第2感知信号に応答して、その出力信号を遷移させるためのトリガ部とを備えてなり、
前記第1および第2電源電圧感知部の各々は、
ゲート入力とする前記バイアス電圧を感知するトランジスタを備え、
前記第2電源電圧感知部のトランジスタの幅が前記第1電源電圧感知部のトランジスタの幅より小さい
半導体メモリ素子のパワーアップ回路。 - 請求項1に記載の半導体メモリ素子のパワーアップ回路において、
前記第1および第2電源電圧感知部の各々は、
電源電圧端とノードとの間に接続された負荷素子と、
前記ノードに接続されたインバータとを備え、
前記トランジスタは、接地電圧端と前記ノードとの間に接続されたNMOSトランジスタで具現する
ことを特徴とする回路。 - 電源電圧のレベル変化に応じて線形的に変化するバイアス電圧を提供するための電源電圧レベルフォロワ部と、
前記バイアス電圧に応答して、前記電源電圧の下降時のパワーアップ信号の遷移レベルに対応する第1臨界レベルへの変化を感知するための第1電源電圧感知部と、
前記バイアス電圧に応答して、前記電源電圧の上昇時のパワーアップ信号の遷移レベルに対応し、前記第1臨界レベルより相対的に高い電圧レベルを有する第2臨界レベルへの変化を感知するための第2電源電圧感知部と、
前記電源電圧の下降時に前記第1電源電圧感知部から出力された第1感知信号に応答して、その出力信号を遷移させ、前記電源電圧の上昇時に前記第2電源電圧感知部から出力された第2感知信号に応答して、その出力信号を遷移させるためのトリガ部とを備えてなり、
前記第1および第2電源電圧感知部の各々は、
電源電圧端と接地電圧端との間に直列接続された負荷素子と、
前記バイアス電圧を感知するトランジスタとを備え、
前記第2電源電圧感知部の負荷素子の有効抵抗値が前記第1電源電圧感知部の負荷素子の有効抵抗値より小さい
半導体メモリ素子のパワーアップ回路。 - 請求項3に記載の半導体メモリ素子のパワーアップ回路において、
前記負荷素子は、前記電源電圧端と前記トランジスタとの間に接続され、接地電圧をゲート入力とするPMOSトランジスタで具現する
ことを特徴とする回路。
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