KR100807595B1 - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 내부적으로 사용되는 내부전압을 보다 안정적으로 제공할 수 있도록 감지회로를 구비한 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 감지신호에 응답하여 내부전압을 생성하여 출력하기 위한 내부전원 발생회로; 인에이블 신호에 응답하여 활성화되어 상기 내부전압의 전압레벨을 감지하여 상기 감지신호를 출력하는 내부전원 감지회로; 및 상기 인에이블 신호의 비활성화에 응답하여 상기 내부전원 감지회로의 내부노드의 플로팅상태를 방지하기 위한 플로팅 방지회로를 구비하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 내부전원, 감지부.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

도1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.

도2는 도1에 도시된 내부전원 감지회로의 내부회로도.

도3은 도2에 도시된 내부전원 감지회로의 동작을 나타내는 파형도.

도4는 도1에 도시된 내부전원 감지회로의 개선된 내부회로도.

도5와 도6은 도4에 도시된 내부전원 감지회로의 동작을 나타내는 파형도.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 내부전원 제어회로 200 : 기준전원 발생 회로

300 : 내부전원 감지회로 400 : 내부전원 발생기

500 : 내부회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부 전원발생회로에 관한 것이다.

일반적으로 반도체 메모리 장치는 외부에서 전원전압과 접지전압을 인가받은 다음, 내부적으로 필요한 다양한 레벨의 내부전압을 생성하고 있다. 외부에서 공급되는 전원전압은 잡음 및 전압레벨의 변화가 있을 수 있기 때문에, 내부의 안정적인 동작을 위해서도 잡음이 제거되고, 안정적인 레벨을 유지하는 내부전압이 필요한 것이다. 이를 위해, 반도체 메모리 장치는 외부에서 입력되는 전원전압을 이용하여 내부전원을 생성하기 위한 내부전압을 직접적으로 생성하는 내부전압 생성회로를 구비하고 있고, 또한 내부전압의 레벨을 감지하여 일정한 기준레벨을 알려주는 기준전압 발생회로등을 구비하고 있다. 따라서 기준전압 발생회로가 출력하는 기준신호의 전압레벨이 반도체 메모리 장치의 내부전압의 전압레벨을 정해주는 중요한 역할을 하게 된다.

또한 반도체 메모리 장치는 내부전원의 전압레벨을 감지하는 감지회로를 구비하여 내부에서 생성되는 내부전압의 레벨을 감지하는 감지회로를 구비하게 되는데, 감지회로에서 감지한 결과에 대응하여 내부전압의 전압레벨이 정해지므로 감지회로 또한 매우 중요한 역할을 하는 회로이다.

본 발명은 내부적으로 사용되는 내부전압을 보다 안정적으로 제공할 수 있도록 감지회로를 구비한 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 감지신호에 응답하여 내부전압을 생성하여 출력하기 위한 내부전원 발생회로; 인에이블 신호에 응답하여 활성화되어 상기 내부전압의 전압레벨을 감지하여 상기 감지신호를 출력하는 내부전원 감지회로; 및 상기 인에이블 신호의 비활성화에 응답하여 상기 내부전원 감지회로의 내부노드의 플로팅상태를 방지하기 위한 플로팅 방지회로를 구비하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.

도1에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 내부전원 제어회로(100), 기준전원발생회로(200), 내부 전원 감지회로(300), 내부전원발생기(400), 내부회로(500)를 구비한다. 내부전원 제어회로(100)는 인에이블 신호(ENABLE)를 생성하여 내부전원 감지회로(300)로 출력한다. 기준 전원 발생회로(200)는 내부전원(VIN)의 전압레벨을 정해줄 수 있는 기준전압(VREF)를 생성하여 내부전원감지회로(300)로 출력한다. 내부전원 감지회로(300)는 인에이블신호(ENABLE)에 활성화되어, 기준전압(VERF)의 전압레벨에 대응하는 감지신호(OUT)를 출력한다. 내부전원 발생기(400)는 감지신호(OUT)에 응답하여 내부전압(VIN)을 생성하여 출력한다. 내부전압(VIN)은 내부회로(500)에서 동작을 수행하기 위한 구동전압으로 사용된다. 내부전원감지회로(300) 내부전원 발생기(400)에서 출력하는 내부 전압(VIN)의 레벨을 감지하여, 일정한 레벨이하로 떨어지면 감지신호(OUT)를 활성화시켜 출력하고 그로 인해 내부전원 발생기(400)는 내부전압(VIN)의 전압레벨을 다시 끌어 올리게 된다.

도2는 도1에 도시된 내부전원 감지회로의 내부회로도이다.

도2를 참조하여 살펴보면, 내부전원 감지회로는, 내부전압단(VIN)과 접지전압단(VSS) 사이에 직렬연결되며 전압분배를 통해 비교전압(C)을 생성하기 위한 두 저항(R1, R2)과, 전원전압단(VDD)에 접속되어 전류미러를 형성하는 두 피모스트랜지스터(MP1, MP2)와, 비교전압(C)을 게이트로 인가받으며 피모스트랜지스터(MP1)와 접속된 엔모스트랜지스터(MN1)와, 기준전압(VREF)을 게이트로 인가받으며 피모스트랜지스터(MP2)와 접속된 엔모스트랜지스터(MN2)와, 게이트로 인에이블 신호(ENABLE)를 인가받으며 엔모스트랜지스터(MN1, MN2)의 공통노드와 접지전압단(VSS) 사이에 접속된 엔모스트랜지스터(MN3)을 구비한다. 또한 피모스트랜지스터(MP2)와 엔모스트랜지스터(MN2)의 연결노드를 통해 출력되는 내부감지신호(DETCM)을 반전하여 감지신호(OUT)로 출력하기 위해 인버터를 구성하는 두 모스트랜지스터(MP3, MN4)를 구비한다.

내부전원 감지회로는 내부전압(VIN)이 높을 때에는 더 이상 내부 전원 발생기(400)를 동작시키지 않아야 하기 때문에 감지신호를 로우레벨로 디스에이블 시키고, 내부전압이 낮을 때에는 내부전원발생기를 동작시켜 내부 전압을 높여야 하기 때문에 감지신호를 하이레벨로 인에이블시켜 출력하게 된다.

인에이블 신호(ENABLE)가 하이레벨로 인에이블된 상태에서, 내부전압(VIN)이 예정된 레벨보다 높은 상태를 유지하게 되면, 저항(R1,R2)에 의해 분배된 비교전압(C)도 기준전압(VREF)보다 높게 된다. 따라서 내부 감지신호(DETCM)는 하이레벨을 유지하고, 그로 인해 감지신호(OUT)는 로우레벨로 디스에이블된 상태로 출력하게 된다.

만약, 내부전압(VIN)이 예정된 레벨보다 낮은 상태를 유지하게 되면, 저항(R1,R2)에 의해 분배된 비교전압(C)도 기준전압(VREF)보다 낮게 된다. 따라서 내부감지신호(DETCM)은 로우레벨을 유지하게 되고, 그로 인해 감지신호(OUT)는 하이레벨로 활성화되어 출력하게 된다. 감지신호(OUT)가 하이레벨로 유지되면, 내부전원발생기(400)는 내부전압(VIN)을 예정된 레벨로 상승시켜 출력하게 된다.

한편, 내부전원 감지회로에 제공되는 인에이블 신호(ENABLE)가 로우레벨로 디스에이블 된 상태를 생각해보자. 이 경우는 메모리 장치가 파워 다운 모드로 되는 경우로 내부 전원발생기가 디스에이블되어야 하는 구간이다. 즉 내부 전원발생기가 동작하면 안되는 구간인 것이다.

반도체 메모리 장치가 파워다운 모드에서 내부전원 발생기를 디스에이블 상태로 유지시키는데, 이 경우 내부 전원 감지회로의 인에이블 신호는 로우레벨을 유지하게 되기 때문에 모스트랜지스터(MP3, MN4)의 게이트단이 플로팅상태가 되어 외부 노이즈에 취약한 상태가 되어버린다.

이 경우 도3에 도시된 시뮬레이션 그래프에서 보이는 것처럼 내부감지신호(DETCM)이 출력되는 노드에 노이즈가 로우레벨에서 하이레벨로 인가되면, 그 노 드의 커플링 캐패시터에 의해 상승하고, 노이즈가 다시 하이레벨에서 로우레벨로 떨어지면, 그 노드는 하강하게 된다. 이 동작으로 인해 감지신호(OUT)의 레벨이 흔들리고, 그로 인해 내부전원발생기가 순간적으로 동작하게 되는 것이다. 이 때의 오동작으로 인해 내부회로에서도 오동작이 발생할 수 있는 것이다. 이를 해결하기 위해 본 발명에서는 내부 전원감지회로가 노이즈에 취약하지 않도록 하는 새로운 회로를 제안한다.

도4는 도1에 도시된 내부전원 감지회로의 개선된 내부회로도이다.

도4를 참조하여 살펴보면, 본 실시예에 따른 내부전원 감지회로(300)는 내부전원 발생회로(400)로부터 출력되는 내부전압(VIN)의 전압레벨을 분배하여 비교전압을 제공하는 비교전압 제공부(310)와, 인에이블 신호(ENABLE)에 활성화되어 비교전압(VIN)과 기준전압(VREF)을 비교하여 내부 감지신호(DETCM)가 출력되는 제1 노드를 통해 비교결과를 제공하기 위한 전압 비교부(320)와, 제1 노드에 의해 제공되는 비교결과를 버퍼링하여 감지신호를 출력하기 위한 감지신호 출력부(330)와, 인에이블 신호(ENABLE)의 비활성화에 응답하여 내부전원 감지회로(300)의 내부노드의 플로팅상태를 방지하기 위한 플로팅 방지회로(340)을 구비한다.

비교전압 제공부(310)는 내부전압(VIN)과 접지전압(VSS) 사이에 직렬연결된 다수의 저항을 구비한다.

전압비교부(320)는 전원전압(VDD) 공급단을 통해 흐르는 제1 전류와 제1 전류를 미러링하기 위한 제2 전류를 제공하기 위해 전원전압 공급단에 일측이 접속된 제1 및 제2 모스트랜지스터(MP1,MP2)와, 비교전압(C)을 게이트로 인가받으며 제1 모스트랜지스터(MP1)의 타측에 접속된 제3 모스트랜지스터(MP2)와, 기준전압(VREF)을 게이트로 인가받으며 제2 모스트랜지스터(MP2)의 타측에 접속된 제4 모스트랜지스터(MN2)와, 제3 모스트랜지스터(MN1)와 제4 모스트랜지스터(MN2)의 공통 타측과 접지전압 사이에 접속되며 게이트로 인에이블 신호(ENABLE)를 입력받는 제5 모스트랜지스터(MN3)를 구비한다.

감지신호 출력부(330)는 내부 감지신호(DETCM)가 출력되는 제1 노드에 인가되는 신호를 반전하여 감지신호(OUT)로 출력하기 위한 인버터를 구비한다. 인버터는 모스트랜지스터(MP3,MN4)를 구비한다.

플로팅 방지회로(340)는 인에이블 신호(ENABLE)를 게이트로 인가받으며, 일측이 전원전압(VDD)에 접속되고, 타측이 제1 및 제2 모스트랜지스터(MP1,MP2)의 공통 게이트단에 접속되는 제6 모스트랜지스터(MP4)와, 인에이블 신호(ENABLE)를 게이트로 인가받으며, 전원전압(VDD)과 제1 노드 사이에 일측과 타측이 접속된 제7 모스트랜지스터(MP5)와, 인에이블 신호(ENABLE)를 게이트로 인가받으며, 제6 모스트랜지스터(MP4)와 제7 모스트랜지스터(MP5)의 타측에 각각 일측과 타측이 접속된 제8 모스트랜지스터(MP5)를 구비한다.

본 실시예에 따른 반도체 메모리 장치의 내부전원 회로에는 플로팅 방지회로가 연결되어 있다.

플로팅 방지회로는 인에이블 신호(ENABLE)가 로우레벨 즉 디스에이블 상태일때 전압비교부를 구성하는 모스트랜지스터간의 연결노드중 플로팅상태가 되는 노드의 플로팅 상태를 방지하여 준다. 인에이블신호 (ENABLE)가 로우레벨일 때에 모스 트랜지스터(MP1,MP2)의 게이트가 연결된 노드와 내부 감지신호(DETCM)가 출력되는 제1 노드는 플로팅상태가 되어 노이즈에 취약한 문제점이 있었다. 그러나, 플로팅방지회로(320)에 의해 인에이블 신호(ENABLE)의 디스에이블 상태인 로우레벨에 응답하여 전술한 두 노드를 하이레벨로 유지시켜 플로팅상태를 제거하여 준다. 이렇게 함으로서, 파워다운모드등의 인에이블 신호가 로우레벨로 디스에이블 상태일 때에도 노이즈로 인해 전압비교부(320)에서 감지신호 출력부(330)로 신호가 전달되는 경우가 제거된다. 그러므로 파워다운모드에서 내부전원발생기(400)가 동작하는 경우를 완전히 제거할 수 있어 오동작을 방지할 수 있다.

도5와 도6은 도4에 도시된 내부전원 감지회로의 동작을 나타내는 파형도이다.

도5과 도6을 참조하여 살펴보면, 인에이블 신호(ENABLE)가 로우레벨인 동안 노이즈가 입력되더라도 제1 노드가 플로팅상태가 아니므로 노이즈에 영향을 거의 받지 않는다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 내부전원 감지회로가 노이즈의 영향을 덜 받게 되었으며, 내부전압을 제공하는 회로는 파워다운모드에서 노이즈에 의한 불필요한 동작을 하지 않게 되어, 반도체 메모리 장치의 동작상의 신뢰성 향상을 기대할 수 있다.

Claims (7)

1. 삭제
2. 감지신호에 응답하여 내부전압을 생성하여 출력하기 위한 내부전원 발생회로;

   인에이블 신호에 응답하여 활성화되어 상기 내부전압의 전압레벨을 감지하여 상기 감지신호를 출력하는 내부전원 감지회로; 및

   상기 인에이블 신호의 비활성화 구간동안 상기 내부전원 감지회로의 내부노드가 플로팅되는 것을 방지하기 위한 플로팅 방지회로를 구비하며,

   상기 내부전원 감지회로는,

   상기 내부전압을 분배하여 비교전압을 제공하는 비교전압 제공부;

   상기 인에이블 신호에 활성화되어 상기 비교전압과 기준전압을 비교하여 상기 내부노드를 통해 비교결과를 제공하기 위한 전압 비교부; 및

   상기 내부노드에 의해 제공되는 비교결과를 버퍼링하여 상기 감지신호를 출력하기 위한 감지신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 2 항에 있어서,

   상기 비교전압 제공부는

   상기 내부전압과 접지전압 사이에 직렬연결된 다수의 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
4. 제 3 항에 있어서,

   상기 전압비교부는

   전원전압 공급단을 통해 흐르는 제1 전류와 상기 제1 전류를 미러링하기 위한 제2 전류를 제공하기 위해 전원전압 공급단에 일측이 접속된 제1 및 제2 모스트랜지스터;

   상기 비교전압을 게이트로 인가받으며, 상기 제1 모스트랜지스터의 타측에 접속된 제3 모스트랜지스터;

   상기 기준전압을 게이트로 인가받으며, 상기 제2 모스트랜지스터의 타측에 접속된 제4 모스트랜지스터; 및

   상기 제3 모스트랜지스터와 상기 제4 모스트랜지스터의 공통 타측과 접지전압 사이에 접속되며, 게이트로 상기 인에이블 신호를 입력받는 제5 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 감지신호 출력부는

   상기 제2 모스트랜지스터와 상기 제4 모스트랜지스터의 공통노드인 상기 내부노드에 인가되는 신호를 반전하여 상기 감지신호로 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
6. 제 5 항에 있어서,

   상기 플로팅 방지회로는

   상기 인에이블 신호를 게이트로 인가받으며, 일측이 상기 전원전압에 접속되고, 타측이 상기 제1 및 제2 모스트랜지스터의 공통 게이트단에 접속되는 제6 모스트랜지스터;

   상기 인에이블 신호를 게이트로 인가받으며, 전원전압과 상기 내부노드 사이에 일측과 타측이 접속된 제7 모스트랜지스터; 및

   상기 인에이블 신호를 게이트로 인가받으며, 상기 제6 모스트랜지스터와 상기 제7 모스트랜지스터의 타측에 각각 일측과 타측이 접속된 제8 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
7. 제 2 항에 있어서,

   상기 플로팅 방지회로는

   상기 전압 비교부의 출력단의 플로팅을 방지하는 것을 특징으로 하는 반도체 메모리 장치.

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