JP2003347911A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2003347911A JP2003347911A JP2002156603A JP2002156603A JP2003347911A JP 2003347911 A JP2003347911 A JP 2003347911A JP 2002156603 A JP2002156603 A JP 2002156603A JP 2002156603 A JP2002156603 A JP 2002156603A JP 2003347911 A JP2003347911 A JP 2003347911A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- power
- node
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 電源電圧が1.0V程度の低い電圧でも、電
源電圧が立ち上がる過程で正常なリセット信号を出力す
ることの可能なパワーオンリセット回路を提供する。 【解決手段】 電源電圧VDDIが立ち上がり過程で内
部回路にリセット信号を出力するパワーオンリセット回
路において、第1電源端子と第1ノードN1ならびに第
1ノードN1と第2電源端子の間にそれぞれ接続された
抵抗R10,R11と、正極側の抵抗R10と並列に接
続されるPMOS MP10と、電源電圧VDDIの立
ち上がりに伴って変化する第1ノードN1の信号を整形
して出力するインバータINV10とを備える。
源電圧が立ち上がる過程で正常なリセット信号を出力す
ることの可能なパワーオンリセット回路を提供する。 【解決手段】 電源電圧VDDIが立ち上がり過程で内
部回路にリセット信号を出力するパワーオンリセット回
路において、第1電源端子と第1ノードN1ならびに第
1ノードN1と第2電源端子の間にそれぞれ接続された
抵抗R10,R11と、正極側の抵抗R10と並列に接
続されるPMOS MP10と、電源電圧VDDIの立
ち上がりに伴って変化する第1ノードN1の信号を整形
して出力するインバータINV10とを備える。
Description
【0001】
【発明の属する技術分野】この発明は、半導体メモリや
マイクロプロセッサなどパワーオンリセット回路を有す
る半導体集積回路に適用して有用な技術に関し、特に低
い電源電圧で動作する半導体集積回路に利用して有用な
技術に関する。
マイクロプロセッサなどパワーオンリセット回路を有す
る半導体集積回路に適用して有用な技術に関し、特に低
い電源電圧で動作する半導体集積回路に利用して有用な
技術に関する。
【0002】
【従来の技術】以前より、半導体メモリやワンチップマ
イクロコンピュータなどの論理LSI(大規模集積回
路)の分野で電源投入時に内部回路のレジスタの値など
をリセットするパワーオンリセット回路が用いられてい
る。パワーオンリセット回路は、電源電圧VDDIが立
ち上がる過程で出力を例えばハイレベル(上昇中の電源
電圧VDDIの電位)からロウレベル(或いはその逆)
に変化させるように構成され、電源投入直後のハイレベ
ルの出力により内部回路のクリアを行い、その後のロウ
レベルの出力によりクリア状態を解除して内部回路をセ
ット可能な通常動作状態とする。
イクロコンピュータなどの論理LSI(大規模集積回
路)の分野で電源投入時に内部回路のレジスタの値など
をリセットするパワーオンリセット回路が用いられてい
る。パワーオンリセット回路は、電源電圧VDDIが立
ち上がる過程で出力を例えばハイレベル(上昇中の電源
電圧VDDIの電位)からロウレベル(或いはその逆)
に変化させるように構成され、電源投入直後のハイレベ
ルの出力により内部回路のクリアを行い、その後のロウ
レベルの出力によりクリア状態を解除して内部回路をセ
ット可能な通常動作状態とする。
【0003】従来のパワーオンリセット回路としては、
例えば、図14に示すようなダイオードD51の順方向
電圧VFを基準電圧として利用したものが多く利用され
ている。この回路においては、図15の動作波形図に示
すように、電源電圧VDDIが0Vからフル電圧VDD
Iに立ち上がるのに伴って、ダイオードD51のカソー
ド側のノードN51の電位は、電源電圧VDDIよりダ
イオードD51の順方向電圧VFだけ低い電圧となって
上昇していく。
例えば、図14に示すようなダイオードD51の順方向
電圧VFを基準電圧として利用したものが多く利用され
ている。この回路においては、図15の動作波形図に示
すように、電源電圧VDDIが0Vからフル電圧VDD
Iに立ち上がるのに伴って、ダイオードD51のカソー
ド側のノードN51の電位は、電源電圧VDDIよりダ
イオードD51の順方向電圧VFだけ低い電圧となって
上昇していく。
【0004】そして、このノードN51の電位がインバ
ータINV50に入力されて波形整形されて出力され
る。すなわち、図15に示すように、インバータINV
50の出力がハイレベルからロウレベルへ切り換わる閾
値電圧は電源電圧VDDIの立ち上がりに伴って上昇し
ていくので、ノードN51の電位がこの閾値電圧よりも
低い電源投入直後の期間は、インバータINV50の出
力はハイレベル(上昇中の電源電圧VDDIの電位)と
なり、その後、ノードN51の電位が上記閾値電圧を超
えると、インバータINV50の出力はロウレベルとな
る。また、出力ノードN52がロウレベルになると、P
チャネルMOSFET(以下、PMOSと記す)MP5
0がオンされてノードN51の電位を速やかにハイレベ
ルに押し上げてそのまま安定させる。
ータINV50に入力されて波形整形されて出力され
る。すなわち、図15に示すように、インバータINV
50の出力がハイレベルからロウレベルへ切り換わる閾
値電圧は電源電圧VDDIの立ち上がりに伴って上昇し
ていくので、ノードN51の電位がこの閾値電圧よりも
低い電源投入直後の期間は、インバータINV50の出
力はハイレベル(上昇中の電源電圧VDDIの電位)と
なり、その後、ノードN51の電位が上記閾値電圧を超
えると、インバータINV50の出力はロウレベルとな
る。また、出力ノードN52がロウレベルになると、P
チャネルMOSFET(以下、PMOSと記す)MP5
0がオンされてノードN51の電位を速やかにハイレベ
ルに押し上げてそのまま安定させる。
【0005】そして、インバータINV50で生成され
た上記のようなリセット信号が、例えばフラグやレジス
タを構成する図16に示すようなフリップフロップ40
のリセット素子(MOS MN1)に供給されて、それ
をオンさせることでフリップフロップ40をリセットす
るのに使用される。
た上記のようなリセット信号が、例えばフラグやレジス
タを構成する図16に示すようなフリップフロップ40
のリセット素子(MOS MN1)に供給されて、それ
をオンさせることでフリップフロップ40をリセットす
るのに使用される。
【0006】
【発明が解決しようとする課題】近年、SRAM(Stat
ic Random Access Memory)などの半導体メモリやマイ
クロプロセッサなどの論理LSI等においては、微細化
や低消費電力化のために電源電圧が低くなる傾向にあ
る。しかしながら、上記従来のパワーオンリセット回路
では、リセット信号がハイレベルからロウレベルに切り
換わるスレッショルド電圧V1(図15)を決定するの
に、ダイオードの順方向電圧VF(0.6〜0.8V)
を利用していたので、電源電圧VDDIが例えば1.0
V程度まで低くなると上記スレッショルド電圧V1は電
源電圧VDDIのフル電圧の近傍となる。従って、MO
SのプロセスばらつきなどでインバータINV50の出
力が切り換わる閾値電圧が高い方に変位したり、ダイオ
ードの順方向電圧VFが大きくなってしまった場合に
は、スレッショルド電圧V1が電源電圧VDDIのフル
電圧を超えてしまい、リセット信号がロウレベルに切り
換わらないなど、歩留まりを下げる要因になりかねない
と云う恐れがあった。
ic Random Access Memory)などの半導体メモリやマイ
クロプロセッサなどの論理LSI等においては、微細化
や低消費電力化のために電源電圧が低くなる傾向にあ
る。しかしながら、上記従来のパワーオンリセット回路
では、リセット信号がハイレベルからロウレベルに切り
換わるスレッショルド電圧V1(図15)を決定するの
に、ダイオードの順方向電圧VF(0.6〜0.8V)
を利用していたので、電源電圧VDDIが例えば1.0
V程度まで低くなると上記スレッショルド電圧V1は電
源電圧VDDIのフル電圧の近傍となる。従って、MO
SのプロセスばらつきなどでインバータINV50の出
力が切り換わる閾値電圧が高い方に変位したり、ダイオ
ードの順方向電圧VFが大きくなってしまった場合に
は、スレッショルド電圧V1が電源電圧VDDIのフル
電圧を超えてしまい、リセット信号がロウレベルに切り
換わらないなど、歩留まりを下げる要因になりかねない
と云う恐れがあった。
【0007】また、従来のパワーオンリセット回路とし
て、特開2000−332586号には、図17に示す
ような電源電圧VDDI,VSSの間にPMOS MP
51と容量C51とを直列に接続し、その中間ノードN
51Aの信号をインバータINV51,INV52で波
形整形してリセット信号として出力するようにした回路
が開示されている。
て、特開2000−332586号には、図17に示す
ような電源電圧VDDI,VSSの間にPMOS MP
51と容量C51とを直列に接続し、その中間ノードN
51Aの信号をインバータINV51,INV52で波
形整形してリセット信号として出力するようにした回路
が開示されている。
【0008】このようなパワーオンリセット回路では、
PMOS MP51のスイッチ動作と容量C51を含む
時定数回路による遅延作用により、電源電圧VDDIの
投入から所定期間は内部レジスタをクリアするリセット
信号(図17の回路では2段のインバータINV51,
INV52を波形整形に用いているのでロウレベルの信
号)が出力され、その後、クリアを解除するハイレベル
のリセット信号が出力されるようになっている。
PMOS MP51のスイッチ動作と容量C51を含む
時定数回路による遅延作用により、電源電圧VDDIの
投入から所定期間は内部レジスタをクリアするリセット
信号(図17の回路では2段のインバータINV51,
INV52を波形整形に用いているのでロウレベルの信
号)が出力され、その後、クリアを解除するハイレベル
のリセット信号が出力されるようになっている。
【0009】しかしながら、このように容量を含む時定
数回路の遅延作用を利用した回路では、例えば、電源電
圧VDDIの立ち上がりがなだらかであった場合に、時
定数回路の遅延量が電源電圧VDDIの立上り時間に較
べて相対的に小さくなり、その結果、まだ電源電圧VD
DIが低い時点でリセット信号がハイレベルになってし
まい、電源電圧VDDIの立上り時間に対して内部レジ
スタのクリア期間の割合が小さくなるという課題を有し
ていた。
数回路の遅延作用を利用した回路では、例えば、電源電
圧VDDIの立ち上がりがなだらかであった場合に、時
定数回路の遅延量が電源電圧VDDIの立上り時間に較
べて相対的に小さくなり、その結果、まだ電源電圧VD
DIが低い時点でリセット信号がハイレベルになってし
まい、電源電圧VDDIの立上り時間に対して内部レジ
スタのクリア期間の割合が小さくなるという課題を有し
ていた。
【0010】また、このようなパワーオンリセット回路
を1.0V程度の電源電圧で動作する半導体集積回路に
適用した場合、低い電源電圧に合わせてPMOS MP
51の閾値電圧も低く形成されるため、PMOS MP
51のソース・ドレイン間のリーク電流(サブスレショ
ルド電流)が比較的大きくなってしまい、それにより正
常なリセット信号が生成できないという恐れがあった。
例えば、電源電圧VDDIの立ち上がりがなだらかであ
った場合に、PMOS MP51のリーク電流により容
量C51が充電されてしまい、その結果、電源投入直後
からリセット信号がハイレベルとなって、内部回路をク
リアする期間が得られなくなると云った恐れが生じる。
を1.0V程度の電源電圧で動作する半導体集積回路に
適用した場合、低い電源電圧に合わせてPMOS MP
51の閾値電圧も低く形成されるため、PMOS MP
51のソース・ドレイン間のリーク電流(サブスレショ
ルド電流)が比較的大きくなってしまい、それにより正
常なリセット信号が生成できないという恐れがあった。
例えば、電源電圧VDDIの立ち上がりがなだらかであ
った場合に、PMOS MP51のリーク電流により容
量C51が充電されてしまい、その結果、電源投入直後
からリセット信号がハイレベルとなって、内部回路をク
リアする期間が得られなくなると云った恐れが生じる。
【0011】この発明の目的は、電源電圧が1.0V程
度の低い電圧でも正常な動作が得られ、且つ、電源電圧
の立ち上がりが緩やかな場合でも、電源投入からリセッ
ト信号が切り換わるまでのクリア期間を十分に得ること
の出来るパワーオンリセット回路を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。
度の低い電圧でも正常な動作が得られ、且つ、電源電圧
の立ち上がりが緩やかな場合でも、電源投入からリセッ
ト信号が切り換わるまでのクリア期間を十分に得ること
の出来るパワーオンリセット回路を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。
【0012】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明に係るパワーオンリセッ
ト回路は、第1電源端子と第1ノードならびに該第1ノ
ードと第2電源端子の間にそれぞれ接続された抵抗と、
上記第1電源端子と第1ノードとの間の抵抗と並列接続
されたPチャネル形の第1MOSFETと、上記第1ノ
ードの信号を整形して出力する例えばインバータなどの
波形整形回路とを備えたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本発明に係るパワーオンリセッ
ト回路は、第1電源端子と第1ノードならびに該第1ノ
ードと第2電源端子の間にそれぞれ接続された抵抗と、
上記第1電源端子と第1ノードとの間の抵抗と並列接続
されたPチャネル形の第1MOSFETと、上記第1ノ
ードの信号を整形して出力する例えばインバータなどの
波形整形回路とを備えたものである。
【0013】また、本発明に係るもう一つのパワーオン
リセット回路は、波形整形回路として、第1電源端子と
第2電源端子との間に直列に接続された抵抗およびNチ
ャネル形の第2MOSFETとを設け、この第2MOS
FETのゲートに分割抵抗により電源電圧を所定比で分
割した電圧を印加し、そのドレインを出力としたもので
ある。
リセット回路は、波形整形回路として、第1電源端子と
第2電源端子との間に直列に接続された抵抗およびNチ
ャネル形の第2MOSFETとを設け、この第2MOS
FETのゲートに分割抵抗により電源電圧を所定比で分
割した電圧を印加し、そのドレインを出力としたもので
ある。
【0014】このような手段によれば、電源電圧が1.
0V程度と低くなった場合でも、第1MOSFETの閾
値電圧が電源電圧に合わせて低く形成されることで、低
い電源電圧に適合した動作により正常なリセット信号を
得ることが出来る。また、容量を含む時定数回路を用い
ていないので、電源電圧の立上り時間に対するクリア期
間の割合の変化が余りなく、電源電圧の立上りが緩やか
なときでも十分なクリア期間を得ることが出来る。
0V程度と低くなった場合でも、第1MOSFETの閾
値電圧が電源電圧に合わせて低く形成されることで、低
い電源電圧に適合した動作により正常なリセット信号を
得ることが出来る。また、容量を含む時定数回路を用い
ていないので、電源電圧の立上り時間に対するクリア期
間の割合の変化が余りなく、電源電圧の立上りが緩やか
なときでも十分なクリア期間を得ることが出来る。
【0015】また、内部回路に供給されるクロック信号
の通過と遮断の切換えをパワーオンリセット回路のリセ
ット信号に基づいて行うクロック制御回路を備えること
で、リセット期間中に内部回路が動作を開始してしまう
と云った不都合を回避することが出来る。
の通過と遮断の切換えをパワーオンリセット回路のリセ
ット信号に基づいて行うクロック制御回路を備えること
で、リセット期間中に内部回路が動作を開始してしまう
と云った不都合を回避することが出来る。
【0016】
【発明の実施の形態】以下、本発明の好適な実施例を図
1〜図9の図面に基づいて説明する。 [第1実施例]図1は、本発明を適用して好適なパワー
オンリセット回路の第1実施例を示す回路図、図2は、
その動作を説明する動作波形図である。この実施例のパ
ワーオンリセット回路は、例えば1.0V程度の低い電
源電圧で駆動する半導体集積回路に搭載されるもので、
スイッチ動作によりリセット信号が切り換わるタイミン
グを決めるPMOS MP10と、このPMOS MP
10のドレインが接続された第1ノードN1の信号を波
形整形してリセット信号として出力する波形整形回路と
してのインバータINV10と、上記PMOSMP10
がオフ状態のときに第1ノードN1の電位をインバータ
INV10の閾値電圧より低く保つ抵抗R10,R11
とから構成される。
1〜図9の図面に基づいて説明する。 [第1実施例]図1は、本発明を適用して好適なパワー
オンリセット回路の第1実施例を示す回路図、図2は、
その動作を説明する動作波形図である。この実施例のパ
ワーオンリセット回路は、例えば1.0V程度の低い電
源電圧で駆動する半導体集積回路に搭載されるもので、
スイッチ動作によりリセット信号が切り換わるタイミン
グを決めるPMOS MP10と、このPMOS MP
10のドレインが接続された第1ノードN1の信号を波
形整形してリセット信号として出力する波形整形回路と
してのインバータINV10と、上記PMOSMP10
がオフ状態のときに第1ノードN1の電位をインバータ
INV10の閾値電圧より低く保つ抵抗R10,R11
とから構成される。
【0017】抵抗R10,R11は、拡散抵抗あるいは
ポリシリコン抵抗などから構成され、正極側の電源電位
VDDIが印加される第1電源端子と負極側の電源電位
VSSが印加される第2電源端子との間に直列接続され
る。
ポリシリコン抵抗などから構成され、正極側の電源電位
VDDIが印加される第1電源端子と負極側の電源電位
VSSが印加される第2電源端子との間に直列接続され
る。
【0018】PMOS MP10は、内部回路のMOS
FETと同一の半導体製造プロセスで形成されるもの
で、低い電源電圧に対応させて閾値電圧Vthは例えば
0.5V〜0.6Vなど低くされている。PMOS M
P10はソース端子とドレイン端子とを介して正極側に
接続された抵抗R10と並列に接続され、そのゲートに
は負極側の電源端子が接続される。
FETと同一の半導体製造プロセスで形成されるもの
で、低い電源電圧に対応させて閾値電圧Vthは例えば
0.5V〜0.6Vなど低くされている。PMOS M
P10はソース端子とドレイン端子とを介して正極側に
接続された抵抗R10と並列に接続され、そのゲートに
は負極側の電源端子が接続される。
【0019】このようなパワーオンリセット回路によれ
ば、図2に示すように、電源投入により電源電圧VDD
Iが0Vからフル電圧(例えば1.0V)に立ち上がる
過程において、先ず、PMOS MP10がオフしてい
る電源投入直後の段階では、第1ノードN1の電位は電
源電圧VDDIの上昇に伴って抵抗R10,R11の分
割比で上昇していく。
ば、図2に示すように、電源投入により電源電圧VDD
Iが0Vからフル電圧(例えば1.0V)に立ち上がる
過程において、先ず、PMOS MP10がオフしてい
る電源投入直後の段階では、第1ノードN1の電位は電
源電圧VDDIの上昇に伴って抵抗R10,R11の分
割比で上昇していく。
【0020】インバータINV10の出力がハイレベル
からロウレベル又はその逆に遷移される閾値電位も電源
電圧VDDIが上昇するに連れて上昇していくが、抵抗
R10,R11の抵抗比はその分割電圧がインバータI
NV10の閾値電位より低いレベルになるように設定さ
れている。PMOS MP10のサブスレショルド電流
が比較的大きくなる場合には、その影響を考慮して抵抗
R10,R11の大きさを適宜設定することで、サブス
レショルド電流の影響をほとんどなくすことが出来る。
からロウレベル又はその逆に遷移される閾値電位も電源
電圧VDDIが上昇するに連れて上昇していくが、抵抗
R10,R11の抵抗比はその分割電圧がインバータI
NV10の閾値電位より低いレベルになるように設定さ
れている。PMOS MP10のサブスレショルド電流
が比較的大きくなる場合には、その影響を考慮して抵抗
R10,R11の大きさを適宜設定することで、サブス
レショルド電流の影響をほとんどなくすことが出来る。
【0021】次に、電源電圧VDDIがさらに上昇して
PMOS MP10のゲート・ソース間電圧がその閾値
電圧Vthを超えると、PMOS MP10がオンされ
て第1ノードN1の電位がハイレベル(上昇中の電源電
圧VDDI)にされる。PMOS MP10がオンされ
る直前には、第1ノードN1の電位は抵抗R10,R1
1によりロウレベル電位より高くなっているので、PM
OS MP10がオンされると第1ノードN1の電位は
速やかに上昇して、インバータINV10の閾値電圧を
超える。
PMOS MP10のゲート・ソース間電圧がその閾値
電圧Vthを超えると、PMOS MP10がオンされ
て第1ノードN1の電位がハイレベル(上昇中の電源電
圧VDDI)にされる。PMOS MP10がオンされ
る直前には、第1ノードN1の電位は抵抗R10,R1
1によりロウレベル電位より高くなっているので、PM
OS MP10がオンされると第1ノードN1の電位は
速やかに上昇して、インバータINV10の閾値電圧を
超える。
【0022】上記のような第1ノードN1の電位変化に
より、電源投入直後における第1ノードN1の電位がイ
ンバータINV10の閾値電圧より低い段階では、イン
バータINV10からはハイレベル(上昇中の電源電圧
VDDI)のリセット信号が出力され、該リセット信号
により内部回路がクリアされるクリア期間となる。その
後、インバータINV10の閾値電圧を超えた後の段階
では、インバータINV10からはロウレベルのリセッ
ト信号が出力され、該リセット信号により内部回路のク
リア状態が解除されるセット可能期間となる。
より、電源投入直後における第1ノードN1の電位がイ
ンバータINV10の閾値電圧より低い段階では、イン
バータINV10からはハイレベル(上昇中の電源電圧
VDDI)のリセット信号が出力され、該リセット信号
により内部回路がクリアされるクリア期間となる。その
後、インバータINV10の閾値電圧を超えた後の段階
では、インバータINV10からはロウレベルのリセッ
ト信号が出力され、該リセット信号により内部回路のク
リア状態が解除されるセット可能期間となる。
【0023】すなわち、実施例のパワーオンリセット回
路では、電源電圧VDDIがPMOS MP10の閾値
電圧Vthを超える境界電圧V1Aとなったときがクリ
ア期間からセット可能期間へ遷移するタイミングとな
る。
路では、電源電圧VDDIがPMOS MP10の閾値
電圧Vthを超える境界電圧V1Aとなったときがクリ
ア期間からセット可能期間へ遷移するタイミングとな
る。
【0024】図11には、実施例のパワーオンリセット
回路を半導体メモリに適用した例を示す。パワーオンリ
セット回路19から出力されたリセット信号は例えばロ
ウデコーダ11、アドレスバッファ12、リードライト
回路13、カラムデコーダ16、カラムアドレスバッフ
ァ17などに出力され、電源投入からフル電圧になるま
での過程で各ブロックのレジスタの値をクリアして次の
値をセット可能な状態とされる。
回路を半導体メモリに適用した例を示す。パワーオンリ
セット回路19から出力されたリセット信号は例えばロ
ウデコーダ11、アドレスバッファ12、リードライト
回路13、カラムデコーダ16、カラムアドレスバッフ
ァ17などに出力され、電源投入からフル電圧になるま
での過程で各ブロックのレジスタの値をクリアして次の
値をセット可能な状態とされる。
【0025】図3には、上記実施例のパワーオンリセッ
ト回路における動作温度やMOS特性のばらつきによる
影響を説明する図表を示す。同図中、「Vth」はMO
Sの閾値電圧、「従来回路の境界電圧」は図14の従来
回路においてリセット信号がハイレベルからロウレベル
に切り換わる電圧、「MOSモデル・ベスト」はMOS
FETの駆動電流が大きいことを、「MOSモデル・ワ
ースト」はMOSFETの駆動電流が小さいことを表わ
す。また、矢印は右向きが高くなることを、左向きが低
くなることを表わしている。
ト回路における動作温度やMOS特性のばらつきによる
影響を説明する図表を示す。同図中、「Vth」はMO
Sの閾値電圧、「従来回路の境界電圧」は図14の従来
回路においてリセット信号がハイレベルからロウレベル
に切り換わる電圧、「MOSモデル・ベスト」はMOS
FETの駆動電流が大きいことを、「MOSモデル・ワ
ースト」はMOSFETの駆動電流が小さいことを表わ
す。また、矢印は右向きが高くなることを、左向きが低
くなることを表わしている。
【0026】一般に、MOSFETの閾値電圧Vthが
高くなった場合、図16の内部回路のレジスタ40をク
リアするMOS MN1の閾値電圧Vthが高くなるた
め、内部回路を十分にクリアするためにはリセット信号
がクリアからクリア解除に切り換わる境界電圧V1Aが
高くなってクリア期間が長くなった方が良い。逆にMO
SFETの閾値電圧Vthが低くなればリセット信号が
切り換わる境界電圧V1Aは低くても良い。
高くなった場合、図16の内部回路のレジスタ40をク
リアするMOS MN1の閾値電圧Vthが高くなるた
め、内部回路を十分にクリアするためにはリセット信号
がクリアからクリア解除に切り換わる境界電圧V1Aが
高くなってクリア期間が長くなった方が良い。逆にMO
SFETの閾値電圧Vthが低くなればリセット信号が
切り換わる境界電圧V1Aは低くても良い。
【0027】図3の「Vth」の行に示すように、動作
温度Tjが低くなればMOSFETの閾値電圧Vthは
高く、動作温度Tjが高くなれば閾値電圧Vthは低く
なる。また、MOS特性がベストでは閾値電圧Vthは
低く、ワーストでは閾値電圧Vthは高くなる。
温度Tjが低くなればMOSFETの閾値電圧Vthは
高く、動作温度Tjが高くなれば閾値電圧Vthは低く
なる。また、MOS特性がベストでは閾値電圧Vthは
低く、ワーストでは閾値電圧Vthは高くなる。
【0028】一方、図3の「従来回路の境界電圧」の行
に示されるように、図14の従来回路においてリセット
信号が切り換わる境界電圧V1Aは、MOSFETの閾
値電圧Vthの変化と逆の方向に変化するため、動作温
度やMOS特性によって動作が不安定になりかねない。
変化の方向が逆になるのは、境界電圧V1Aがダイオー
ドD51の順方向電圧VFに依存し、この順方向電圧V
Fが動作温度やMOS特性に応じて逆の方向に変化する
ことに基づく。
に示されるように、図14の従来回路においてリセット
信号が切り換わる境界電圧V1Aは、MOSFETの閾
値電圧Vthの変化と逆の方向に変化するため、動作温
度やMOS特性によって動作が不安定になりかねない。
変化の方向が逆になるのは、境界電圧V1Aがダイオー
ドD51の順方向電圧VFに依存し、この順方向電圧V
Fが動作温度やMOS特性に応じて逆の方向に変化する
ことに基づく。
【0029】また、図3の「実施例の境界電圧」の行に
示すように、図1の実施例においてリセット信号が切り
換わる境界電圧V1Aは、MOSFETの閾値電圧Vt
hと同一方向へ変化するため、動作温度TjやMOS特
性がばらついても安定した動作が得られる。変化の方向
が同一になるのは、境界電圧V1AがPMOS MP1
0の閾値電圧で決定されるからである。なお、NMOS
とPMOSのMOS特性は互いに依存しないため、図1
6のように内部レジスタ40をリセットするMOSFE
TがNチャネル形である場合は、MOS特性のばらつき
に対する動作安定性は主張できないが、クリア動作する
MOSFETがPチャネル形の場合には確実となる。
示すように、図1の実施例においてリセット信号が切り
換わる境界電圧V1Aは、MOSFETの閾値電圧Vt
hと同一方向へ変化するため、動作温度TjやMOS特
性がばらついても安定した動作が得られる。変化の方向
が同一になるのは、境界電圧V1AがPMOS MP1
0の閾値電圧で決定されるからである。なお、NMOS
とPMOSのMOS特性は互いに依存しないため、図1
6のように内部レジスタ40をリセットするMOSFE
TがNチャネル形である場合は、MOS特性のばらつき
に対する動作安定性は主張できないが、クリア動作する
MOSFETがPチャネル形の場合には確実となる。
【0030】以上のように、この実施例のパワーオンリ
セット回路によれば、電源電圧が1.0V程度の低電圧
になった場合でも、その電源電圧に適応したPMOS
MP10の閾値電圧(0.5〜0.6V)を基準電圧と
して、リセット信号をハイレベルからロウレベルへ切り
換えるので、このリセット信号により内部回路のリセッ
ト動作を正常に行わせることが出来る。
セット回路によれば、電源電圧が1.0V程度の低電圧
になった場合でも、その電源電圧に適応したPMOS
MP10の閾値電圧(0.5〜0.6V)を基準電圧と
して、リセット信号をハイレベルからロウレベルへ切り
換えるので、このリセット信号により内部回路のリセッ
ト動作を正常に行わせることが出来る。
【0031】また、容量を含む時定数回路を利用してい
ないので、電源電圧VDDIの立ち上がりの勾配に関係
なく、電源電圧VDDIが境界電圧V1Aになるまでク
リア期間が確保される。同様に、容量を含む時定数回路
を利用していないので、例えば、電源電圧VDDIが緩
やかに立ち上がった場合でも、上記クリア期間において
リセット信号を確実に内部回路をクリアする信号レベル
にすることが出来る。
ないので、電源電圧VDDIの立ち上がりの勾配に関係
なく、電源電圧VDDIが境界電圧V1Aになるまでク
リア期間が確保される。同様に、容量を含む時定数回路
を利用していないので、例えば、電源電圧VDDIが緩
やかに立ち上がった場合でも、上記クリア期間において
リセット信号を確実に内部回路をクリアする信号レベル
にすることが出来る。
【0032】なお、この第1実施例の回路においてPM
OS MP10と並列にされた抵抗R10は省略するこ
とも可能である。その場合、PMOS MP10がオン
される前の第1ノードN1の電位は、PMOS MP1
0のリーク電流と抵抗R11によりロウレベルより僅か
に高いレベルとなり、抵抗R10がある場合に較べてリ
セット信号が切り換わるタイミングがやや遅れるだけで
ある。
OS MP10と並列にされた抵抗R10は省略するこ
とも可能である。その場合、PMOS MP10がオン
される前の第1ノードN1の電位は、PMOS MP1
0のリーク電流と抵抗R11によりロウレベルより僅か
に高いレベルとなり、抵抗R10がある場合に較べてリ
セット信号が切り換わるタイミングがやや遅れるだけで
ある。
【0033】[第2実施例]図4には、第2実施例に係
るパワーオンリセット回路の回路図を示す。この実施例
は、正極側の抵抗R10と並列となる経路上に2個のP
MOS MP10A,MP10Bを直列に接続し、これ
らのスイッチ動作によりリセット信号をハイレベルから
ロウレベルに切り換えるようにしたものである。2個の
PMOS MP10A,MP10Bは、ソース端子とド
レイン端子とを介して直列に接続し、各ゲート端子には
負極側の電源端子を接続する。
るパワーオンリセット回路の回路図を示す。この実施例
は、正極側の抵抗R10と並列となる経路上に2個のP
MOS MP10A,MP10Bを直列に接続し、これ
らのスイッチ動作によりリセット信号をハイレベルから
ロウレベルに切り換えるようにしたものである。2個の
PMOS MP10A,MP10Bは、ソース端子とド
レイン端子とを介して直列に接続し、各ゲート端子には
負極側の電源端子を接続する。
【0034】このようなパワーオンリセット回路によれ
ば、縦積みされた2段のPMOSMP10A,MP10
Bにより、これら両方がオンされてリセット信号がロウ
レベルに切り換わる電圧を1個の場合より少し高く設定
することが出来る。抵抗R10と並列接続されるPMO
Sのサイズを変更することでリセット信号の切換り電圧
を変更することも出来るが、MOSサイズを最少にした
ときよりさらにクリア期間を延ばしたい場合に有効であ
る。
ば、縦積みされた2段のPMOSMP10A,MP10
Bにより、これら両方がオンされてリセット信号がロウ
レベルに切り換わる電圧を1個の場合より少し高く設定
することが出来る。抵抗R10と並列接続されるPMO
Sのサイズを変更することでリセット信号の切換り電圧
を変更することも出来るが、MOSサイズを最少にした
ときよりさらにクリア期間を延ばしたい場合に有効であ
る。
【0035】また、抵抗R10と並列接続されるPMO
Sを縦積みでなく並列に複数接続させることで、PMO
Sのリーク電流の増加やオン電流が大きくなって、それ
により、リセット信号がロウレベルに切り換わる電圧を
1個の場合より少し小さく設定することも出来る。ま
た、複数個を並列接続しておくことで、1個が故障して
も他の動作で代用されるので信頼性の向上を図ることも
できる。
Sを縦積みでなく並列に複数接続させることで、PMO
Sのリーク電流の増加やオン電流が大きくなって、それ
により、リセット信号がロウレベルに切り換わる電圧を
1個の場合より少し小さく設定することも出来る。ま
た、複数個を並列接続しておくことで、1個が故障して
も他の動作で代用されるので信頼性の向上を図ることも
できる。
【0036】[第3実施例]図5には、第3実施例に係
るパワーオンリセット回路の回路図を示す。この実施例
の回路は、図1のパワーオンリセット回路に、ソース端
子を電源電圧VDDI、ドレイン端子を第1ノードN
1、ゲート端子を出力ノードN2Aにそれぞれ接続した
PMOS MP11を付加したものである。このPMO
S MP11により、リセット信号がハイレベルからロ
ウレベルへの切り換わる際の勾配を急峻にすることがで
き、さらに、その後、第1ノードN1の電圧の保持を安
定化することが出来る。
るパワーオンリセット回路の回路図を示す。この実施例
の回路は、図1のパワーオンリセット回路に、ソース端
子を電源電圧VDDI、ドレイン端子を第1ノードN
1、ゲート端子を出力ノードN2Aにそれぞれ接続した
PMOS MP11を付加したものである。このPMO
S MP11により、リセット信号がハイレベルからロ
ウレベルへの切り換わる際の勾配を急峻にすることがで
き、さらに、その後、第1ノードN1の電圧の保持を安
定化することが出来る。
【0037】[第4実施例]図6には、第4実施例に係
るパワーオンリセット回路の回路図を示す。この実施例
の回路は、図1のパワーオンリセット回路の第1ノード
N1に負荷容量C10を付加したものである。これによ
り、第1ノードN1に出力されるノイズを吸収して、パ
ワーオンリセット回路のノイズ耐性を向上することがで
きる。
るパワーオンリセット回路の回路図を示す。この実施例
の回路は、図1のパワーオンリセット回路の第1ノード
N1に負荷容量C10を付加したものである。これによ
り、第1ノードN1に出力されるノイズを吸収して、パ
ワーオンリセット回路のノイズ耐性を向上することがで
きる。
【0038】[第5実施例]図7には、第5実施例に係
るパワーオンリセット回路の回路図を、図8にはその動
作例を説明する動作波形図を示す。この実施例の回路
は、正極側の電源端子と負極側の電源端子との間に接続
された抵抗R20,R21と、抵抗R20,R21の分
割電圧が出力される第1ノードN1Aの信号を波形整形
してリセット信号を出力するNMOS MN20および
抵抗R22からなる波形整形回路とから構成される。
るパワーオンリセット回路の回路図を、図8にはその動
作例を説明する動作波形図を示す。この実施例の回路
は、正極側の電源端子と負極側の電源端子との間に接続
された抵抗R20,R21と、抵抗R20,R21の分
割電圧が出力される第1ノードN1Aの信号を波形整形
してリセット信号を出力するNMOS MN20および
抵抗R22からなる波形整形回路とから構成される。
【0039】波形整形回路を構成するNMOS MN2
0と抵抗R22は、正極と負極の電源端子の間にNMO
S MN20が負極がわになるように直列に接続され、
NMOS MN20のゲートには上記第1ノードN1A
の電位が印加されている。そして、NMOS MN20
のドレインがリセット信号の出力される出力ノードN2
Aとなっている。このNMOS MN20は内部回路を
構成するNチャネル形のMOSFETと同一の製造プロ
セスで形成されるもので、低い電源電圧VDDIに合わ
せて閾値電圧が低く設定されている。
0と抵抗R22は、正極と負極の電源端子の間にNMO
S MN20が負極がわになるように直列に接続され、
NMOS MN20のゲートには上記第1ノードN1A
の電位が印加されている。そして、NMOS MN20
のドレインがリセット信号の出力される出力ノードN2
Aとなっている。このNMOS MN20は内部回路を
構成するNチャネル形のMOSFETと同一の製造プロ
セスで形成されるもので、低い電源電圧VDDIに合わ
せて閾値電圧が低く設定されている。
【0040】このようなパワーオンリセット回路によれ
ば、図8に示すように、電源電圧VDDIの上昇に伴っ
て第1ノードN1Aの電位は抵抗R20,R21の分割
比で上昇していく。一方、NMOS MN20の閾値電
圧Vthは、電源電圧VDDIが一定レベル以上になる
とほぼ一定値(例えば0.5V)となるので、第1ノー
ドN1Aの電位がこの閾値電圧Vthを超えたところ
で、出力ノードN2Aの電位(リセット信号)はハイレ
ベル(上昇中の電源電圧VDDIの電位)からロウレベ
ルに切り換わる。
ば、図8に示すように、電源電圧VDDIの上昇に伴っ
て第1ノードN1Aの電位は抵抗R20,R21の分割
比で上昇していく。一方、NMOS MN20の閾値電
圧Vthは、電源電圧VDDIが一定レベル以上になる
とほぼ一定値(例えば0.5V)となるので、第1ノー
ドN1Aの電位がこの閾値電圧Vthを超えたところ
で、出力ノードN2Aの電位(リセット信号)はハイレ
ベル(上昇中の電源電圧VDDIの電位)からロウレベ
ルに切り換わる。
【0041】このパワーオンリセット回路によれば、リ
セット信号が切り換わる境界電位V1Aが抵抗R20,
R21の抵抗比とNMOS MN20の閾値電圧Vth
とから決定されるので、電源電圧が例えば1.0V程度
の低い電圧であっても、その範囲内でリセット信号がハ
イレベルからロウレベルに切り換えられるように設定す
ることが出来る。
セット信号が切り換わる境界電位V1Aが抵抗R20,
R21の抵抗比とNMOS MN20の閾値電圧Vth
とから決定されるので、電源電圧が例えば1.0V程度
の低い電圧であっても、その範囲内でリセット信号がハ
イレベルからロウレベルに切り換えられるように設定す
ることが出来る。
【0042】さらに、容量を含む時定数回路を利用して
いないので、電源電圧VDDIの立上り時間が変化して
も、この立上り時間に対するクリア期間の割合は変化せ
ず、例えば電源電圧VDDIが緩やかに上昇した場合で
も、内部回路のクリア動作を確実に行わせることが出来
る。
いないので、電源電圧VDDIの立上り時間が変化して
も、この立上り時間に対するクリア期間の割合は変化せ
ず、例えば電源電圧VDDIが緩やかに上昇した場合で
も、内部回路のクリア動作を確実に行わせることが出来
る。
【0043】なお、この実施例の回路においても、NM
OS MN20を複数縦積みのものや複数並列のものに
変更することで、NチャネルMOSFETの閾値電圧は
変えずに、リセット信号が切り換わる境界電圧V1Aを
少し変更することが出来る。また、第3実施例で説明し
たようなリセット信号の切り換わりを急峻にする構成
(図5のPMOS MP11)や、第4実施例で説明し
たようなノイズ耐性を向上させる構成(図6の負荷容量
C10)を同様に付加することも出来る。
OS MN20を複数縦積みのものや複数並列のものに
変更することで、NチャネルMOSFETの閾値電圧は
変えずに、リセット信号が切り換わる境界電圧V1Aを
少し変更することが出来る。また、第3実施例で説明し
たようなリセット信号の切り換わりを急峻にする構成
(図5のPMOS MP11)や、第4実施例で説明し
たようなノイズ耐性を向上させる構成(図6の負荷容量
C10)を同様に付加することも出来る。
【0044】[第6実施例]図9には、第6実施例のパ
ワーオンリセット回路の回路図を、図10には、その動
作例を説明する動作波形図を示す。この実施例は、第1
実施例の回路の波形整形回路をインバータから第5実施
例のものに変更したものである。波形整形回路の閾値電
圧における電源電圧VDDIの依存性が、インバータと
この実施例のものとで異なるが、PMOS MP10が
オンされることで第1ノードN1の電位がその閾値電圧
を超えるので、第1実施例とほぼ同様の動作が得られ
る。
ワーオンリセット回路の回路図を、図10には、その動
作例を説明する動作波形図を示す。この実施例は、第1
実施例の回路の波形整形回路をインバータから第5実施
例のものに変更したものである。波形整形回路の閾値電
圧における電源電圧VDDIの依存性が、インバータと
この実施例のものとで異なるが、PMOS MP10が
オンされることで第1ノードN1の電位がその閾値電圧
を超えるので、第1実施例とほぼ同様の動作が得られ
る。
【0045】[第7実施例]図12には、パワーオンリ
セット回路が搭載された半導体集積回路の実施例を示す
ブロック図である。この実施例の半導体集積回路は、S
RAM(Static Random Access Memory)やDRAM(D
ynamic Random Access Memory)等の半導体メモリであ
り、ロウデコーダ11、アドレスバッファ12、リード
ライト回路13、カラムデコーダ16、カラムアドレス
バッファ17等の内部回路に設けられたレジスタの値を
電源投入時にクリアして内部回路をリセットするパワー
オンリセット回路19を備えたものである。パワーオン
リセット回路19には、上記第1〜第6実施例に示した
パワーオンリセット回路を用いることができる。
セット回路が搭載された半導体集積回路の実施例を示す
ブロック図である。この実施例の半導体集積回路は、S
RAM(Static Random Access Memory)やDRAM(D
ynamic Random Access Memory)等の半導体メモリであ
り、ロウデコーダ11、アドレスバッファ12、リード
ライト回路13、カラムデコーダ16、カラムアドレス
バッファ17等の内部回路に設けられたレジスタの値を
電源投入時にクリアして内部回路をリセットするパワー
オンリセット回路19を備えたものである。パワーオン
リセット回路19には、上記第1〜第6実施例に示した
パワーオンリセット回路を用いることができる。
【0046】さらに、この実施例の半導体集積回路に
は、パワーオンリセット回路19の出力に基づきクロッ
ク信号の遮断と供給の制御を行うNANDゲートからな
るクロック制御回路20が設けられている。このクロッ
ク制御回路20は、クロック信号CKを外部から受ける
クロックバッファ18の後段に設けられ、パワーオンリ
セット回路19から出力されるリセット信号に基づい
て、クロックバッファ18から内部回路へ出力されるク
ロックを遮断又は通過させる制御を行う。
は、パワーオンリセット回路19の出力に基づきクロッ
ク信号の遮断と供給の制御を行うNANDゲートからな
るクロック制御回路20が設けられている。このクロッ
ク制御回路20は、クロック信号CKを外部から受ける
クロックバッファ18の後段に設けられ、パワーオンリ
セット回路19から出力されるリセット信号に基づい
て、クロックバッファ18から内部回路へ出力されるク
ロックを遮断又は通過させる制御を行う。
【0047】図13は、クロック制御回路の回路構成の
一例を示す回路図である。クロック制御回路20は、ク
ロック信号を遮断又は通過させるNAND回路等の論理
ゲート21と、該論理ゲート21の一方の入力端子に入
力するリセット信号に遅延を及ぼす遅延回路22とから
構成される。このようなクロック制御回路20を備えた
半導体集積回路によれば、電源投入時のリセット期間中
に内部回路が動作を開始してエラーとなるのを回避する
ことが出来る。
一例を示す回路図である。クロック制御回路20は、ク
ロック信号を遮断又は通過させるNAND回路等の論理
ゲート21と、該論理ゲート21の一方の入力端子に入
力するリセット信号に遅延を及ぼす遅延回路22とから
構成される。このようなクロック制御回路20を備えた
半導体集積回路によれば、電源投入時のリセット期間中
に内部回路が動作を開始してエラーとなるのを回避する
ことが出来る。
【0048】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、パ
ワーオンリセット回路から出力されるリセット信号を内
部回路のレジスタの値をクリアする信号として説明した
が、それに限られず、例えば所定の信号線を所定の信号
レベルにするための信号など、種々のリセット動作に使
用される信号を含む。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、パ
ワーオンリセット回路から出力されるリセット信号を内
部回路のレジスタの値をクリアする信号として説明した
が、それに限られず、例えば所定の信号線を所定の信号
レベルにするための信号など、種々のリセット動作に使
用される信号を含む。
【0049】また、リセット信号として電源投入直後の
クリア期間にハイレベルとなりその後にロウレベルにな
る信号を例示したが、インバータを1段追加してリセッ
ト信号のレベルが逆になることもある。
クリア期間にハイレベルとなりその後にロウレベルにな
る信号を例示したが、インバータを1段追加してリセッ
ト信号のレベルが逆になることもある。
【0050】また、電源電圧やMOSFETの閾値電圧
として実施例で具体的に示した値は適宜変更されるもの
である。
として実施例で具体的に示した値は適宜変更されるもの
である。
【0051】また、第1〜第6実施例の回路において、
MOSFETのタイプをPチャネル形のものはNチャネ
ル形へ、Nチャネル形のものはPチャネル形へ変更する
とともに、電源電圧の極性を入れ換えることで、極性を
逆にしたパワーオンリセット回路を構成することも出来
る。
MOSFETのタイプをPチャネル形のものはNチャネ
ル形へ、Nチャネル形のものはPチャネル形へ変更する
とともに、電源電圧の極性を入れ換えることで、極性を
逆にしたパワーオンリセット回路を構成することも出来
る。
【0052】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
メモリに適用した例について説明したがこの発明はそれ
に限定されるものでなく、例えばCPU(Central Proc
essing Unit)あるいはDSP(Digital Signal Proces
sor)など電源投入時に内部回路をリセットする必要の
あるその他の半導体集積回路に広く利用することができ
る。
なされた発明をその背景となった利用分野である半導体
メモリに適用した例について説明したがこの発明はそれ
に限定されるものでなく、例えばCPU(Central Proc
essing Unit)あるいはDSP(Digital Signal Proces
sor)など電源投入時に内部回路をリセットする必要の
あるその他の半導体集積回路に広く利用することができ
る。
【0053】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、電源電圧
が例えば1.0V程度の低い電圧であった場合でも、パ
ワーオンリセット回路により電源電圧が立ち上がる間
に、内部回路をクリアしてその後クリア状態を解除する
と云った正常なリセット動作を得ることが出来るという
効果がある。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、電源電圧
が例えば1.0V程度の低い電圧であった場合でも、パ
ワーオンリセット回路により電源電圧が立ち上がる間
に、内部回路をクリアしてその後クリア状態を解除する
と云った正常なリセット動作を得ることが出来るという
効果がある。
【0054】また、容量を含む時定数回路を利用してい
ないので、電源電圧の立上り時間に対して、パワーオン
リセット回路の出力が内部回路をクリアする信号レベル
とされるクリア期間の割合が余り変化せず、電源電圧の
立上りが緩やかなときでも十分なクリア期間が得られ、
内部回路を確実のリセットすることが出来るという効果
がある。
ないので、電源電圧の立上り時間に対して、パワーオン
リセット回路の出力が内部回路をクリアする信号レベル
とされるクリア期間の割合が余り変化せず、電源電圧の
立上りが緩やかなときでも十分なクリア期間が得られ、
内部回路を確実のリセットすることが出来るという効果
がある。
【0055】また、リセット信号に基づき内部回路への
クロック信号の供給を制御するクロック制御回路を備え
ることで、リセット期間中に内部回路の動作が開始され
てエラーが発生するといった不都合を回避できるという
効果がある。
クロック信号の供給を制御するクロック制御回路を備え
ることで、リセット期間中に内部回路の動作が開始され
てエラーが発生するといった不都合を回避できるという
効果がある。
【図1】本発明を適用して好適なパワーオンリセット回
路の第1実施例を示す回路図である。
路の第1実施例を示す回路図である。
【図2】図1のパワーオンリセット回路の動作例を説明
する動作波形図である。
する動作波形図である。
【図3】図1のパワーオンリセット回路における動作環
境やMOS特性のばらつきによるリセット動作の影響を
説明する図である。
境やMOS特性のばらつきによるリセット動作の影響を
説明する図である。
【図4】本発明に係るパワーオンリセット回路の第2実
施例を示す回路図である。
施例を示す回路図である。
【図5】本発明に係るパワーオンリセット回路の第3実
施例を示す回路図である。
施例を示す回路図である。
【図6】本発明に係るパワーオンリセット回路の第4実
施例を示す回路図である。
施例を示す回路図である。
【図7】本発明に係るパワーオンリセット回路の第5実
施例を示す回路図である。
施例を示す回路図である。
【図8】図7のパワーオンリセット回路の動作例を説明
する動作波形図である。
する動作波形図である。
【図9】本発明に係るパワーオンリセット回路の第6実
施例を示す回路図である。
施例を示す回路図である。
【図10】図9のパワーオンリセット回路の動作例を説
明する動作波形図である。
明する動作波形図である。
【図11】パワーオンリセット回路を搭載した実施例の
半導体メモリを示すブロック図である。
半導体メモリを示すブロック図である。
【図12】クロック制御回路を搭載した実施例の半導体
メモリの実施例を示すブロック図である。
メモリの実施例を示すブロック図である。
【図13】図12のクロック制御回路を示す回路図であ
る。
る。
【図14】従来のパワーオンリセット回路の第1例を示
す回路図である。
す回路図である。
【図15】図14のパワーオンリセット回路の動作例を
説明する動作波形図である。
説明する動作波形図である。
【図16】リセット信号の出力先である内部回路の一例
を示す回路図である。
を示す回路図である。
【図17】従来のパワーオンリセット回路の第2例を示
す回路図である。
す回路図である。
INV10 インバータ(波形整形回路)
R10,R11 抵抗
MP10 PMOS(第1MOSFET)
N1 第1ノード
N2 出力ノード
R20,R21 抵抗
R22 波形整形回路の抵抗
MN20 波形整形回路のNMOS(第2MOSFE
T) N1A 第1ノード N2A 出力ノード 18 クロックバッファ 19 パワーオンリセット回路 20 クロック制御回路
T) N1A 第1ノード N2A 出力ノード 18 クロックバッファ 19 パワーオンリセット回路 20 クロック制御回路
フロントページの続き
(72)発明者 金谷 一男
東京都小平市上水本町5丁目22番1号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 南部 博昭
東京都小平市上水本町5丁目22番1号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 西山 雅彦
東京都青梅市新町六丁目16番地の3 株式
会社日立製作所デバイス開発センタ内
(72)発明者 豊嶋 博
東京都小平市上水本町5丁目22番1号 株
式会社日立超エル・エス・アイ・システム
ズ内
Fターム(参考) 5J032 AB02 AC14
5J055 AX57 BX41 CX27 DX14 EX07
EY01 EY21 FX05 FX08 FX32
GX01 GX05
Claims (5)
- 【請求項1】 電源投入時に内部回路にリセット信号を
出力するパワーオンリセット回路を備えた半導体集積回
路において、 上記パワーオンリセット回路は、 電源電圧の立ち上がりに伴って変化される電位を第1ノ
ードに出力するため第1電源端子と上記第1ノードとの
間の経路上にソース・ドレインが接続された第1MOS
FET、および、上記第1ノードと第2電源端子との間
に接続された抵抗と、 上記第1ノードの信号を整形して出力する波形整形回路
とを備えていることを特徴とする半導体集積回路。 - 【請求項2】 上記第1MOSFETが接続された経路
と並列に上記第1電源端子と上記第1ノードとの間に抵
抗が接続されていることを特徴とする請求項1記載の半
導体集積回路。 - 【請求項3】 電源投入時に内部回路にリセット信号を
出力するパワーオンリセット回路を備えた半導体集積回
路において、 上記パワーオンリセット回路は、電源電圧の立ち上がり
に伴って変化する電位を第1ノードに出力するため第1
電源端子と第1ノードならびに第1ノードと第2電源端
子の間にそれぞれ接続された抵抗と、上記第1ノードの
信号を整形して出力する波形整形回路とを備え、 上記波形整形回路は、第1電源端子と第2電源端子との
間に直列に接続された抵抗および第2MOSFETとを
備え、上記第1ノードの電位を上記第2MOSFETの
ゲートに受けて該第2MOSFETのドレイン電位を出
力とするように構成されていることを特徴とする半導体
集積回路。 - 【請求項4】 上記第1電源端子は正極の電源端子、上
記第2電源端子は負極の電源端子、上記第2MOSFE
TはNチャネル形のMOSFETであり、上記第2MO
SFETのソースが上記第2電源端子に接続されている
ことを特徴とする請求項3記載の半導体集積回路。 - 【請求項5】 電源投入時に内部回路にリセット信号を
出力するパワーオンリセット回路と、 上記リセット信号に基づいて内部回路へ供給されるクロ
ック信号の通過又は遮断の制御を行うクロック制御回路
とを備えたことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002156603A JP2003347911A (ja) | 2002-05-30 | 2002-05-30 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002156603A JP2003347911A (ja) | 2002-05-30 | 2002-05-30 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003347911A true JP2003347911A (ja) | 2003-12-05 |
Family
ID=29772763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002156603A Pending JP2003347911A (ja) | 2002-05-30 | 2002-05-30 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003347911A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7295050B2 (en) | 2004-06-18 | 2007-11-13 | Samsung Electronics Co., Ltd. | Power-up reset circuit with reduced power consumption |
JP2010080047A (ja) * | 2003-12-30 | 2010-04-08 | Hynix Semiconductor Inc | 半導体メモリ素子のパワーアップ回路 |
JP2016189231A (ja) * | 2010-12-17 | 2016-11-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2002
- 2002-05-30 JP JP2002156603A patent/JP2003347911A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010080047A (ja) * | 2003-12-30 | 2010-04-08 | Hynix Semiconductor Inc | 半導体メモリ素子のパワーアップ回路 |
US7295050B2 (en) | 2004-06-18 | 2007-11-13 | Samsung Electronics Co., Ltd. | Power-up reset circuit with reduced power consumption |
JP2016189231A (ja) * | 2010-12-17 | 2016-11-04 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9620186B2 (en) | 2010-12-17 | 2017-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor storage device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7994820B2 (en) | Level shifter with embedded logic and low minimum voltage | |
US7453300B2 (en) | MTCMOS flip-flop, circuit including the MTCMOS flip-flop, and method of forming the MTCMOS flip-flop | |
US7391249B2 (en) | Multi-threshold CMOS latch circuit | |
JPH08251014A (ja) | ダイナミック論理回路を有する装置及びその装置の製造方法並びに信号の処理方法 | |
JP2000312136A (ja) | フリップフロップ回路 | |
JP3686174B2 (ja) | 半導体集積回路装置 | |
JP2003273725A (ja) | 集積回路論理デバイス | |
JP2005086805A (ja) | パワーゲーティング技術、回路および集積回路装置 | |
US6972601B2 (en) | Sense amplifier having synchronous reset or asynchronous reset capability | |
JP2013218783A (ja) | メモリ回路のための高速化されたシングルエンド・センシング | |
JP2003347911A (ja) | 半導体集積回路 | |
US20030098727A1 (en) | Starter circuit | |
US20070058316A1 (en) | Semiconductor device having fuse circuits | |
JP4469798B2 (ja) | 集積回路装置、およびインバータ段の出力で出力信号を駆動するための方法 | |
JP2001237684A (ja) | パワーオンリセット回路 | |
JPH09214324A (ja) | Cmos論理回路 | |
JP3125764B2 (ja) | 論理回路 | |
JP2001160294A (ja) | 半導体記憶装置 | |
KR0182949B1 (ko) | 파워-업 구동회로의 안정적인 파워-업 구동방법 | |
JP2003032097A (ja) | 半導体集積回路 | |
US7098698B2 (en) | Semiconductor integrated circuit device and sense amplifier of memory | |
JP3000950B2 (ja) | 半導体メモリ装置のワード線駆動回路 | |
JPH0777344B2 (ja) | 出力バッファ回路 | |
US6225828B1 (en) | Decoder for saving power consumption in semiconductor device | |
JP2994168B2 (ja) | 初期状態設定回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041214 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060512 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060518 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061109 |