TWI261265B - Power-up circuit in semiconductor memory device - Google Patents

Description

1261265 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體元件；並且更特別的是關於 一用於半導體記憶元件之啓動電路。 【先前技術】 在一半導體記憶元件當中，設置有各種不同的內部邏* 輯與一內部電壓產生區塊，用於穩定被包含在一半導體記 憶元件當中的元件之操作 在該半導體記憶元件被正常地操作之前，該內部邏輯 應當被初始化爲一個已預定的狀態。 該內部電壓產生區塊提供一偏壓 Va給該內部邏輯。 在供應一電源供應電壓 VDD之後，若該內部電壓並沒有 到達一適恰的電壓準位時，就會產生一些問題，諸如造成 一半導體記憶元件之可靠性下降的拴住（latch-xxp )現象。 因此，一半導體記憶元件係設置有一啓動電路，其用 於初始化該內部邏輯，並且預防由於不穩定的內部電壓造 成的拴住現象。 當一半導體記憶元件在他的初始狀態開始被供應一電· 源供應電壓 VDD時，該啓動電路控制該內部邏輯，使得-該內部邏輯能夠在一電源供應電壓 VDD之電壓準位係高 過於一電源供應電壓VDD之臨界電壓準位之後，能夠被 操作。 該輸出自啓動電路之啓動信號會偵測該電源供應電壓 VDD之電壓準位的上升，從而當電源供應電壓VDD之電 1261265 壓準位係高於臨界電壓準位時，該啓動信號從一邏輯低準 位被改變爲邏輯高準位。 在另一方面，若該電源供應電壓 VDD之電壓準位係 低於該臨界電壓準位’該啓動信號變成一邏輯低準位。

通常來說，在電源供應電壓VDD被供應到該半導體 記憶元件之後，當假使該啓動信號在一邏輯低準位，被設 置在內部邏輯之閂鎖器係被初始化爲一預定的狀態，並且 該內部電壓產生區塊也同樣被初始化。同時，該臨界電壓 準位是一個必要的電壓準位，其係爲了讓該內部邏輯正常 化的***作。爲了讓類比電路被穩定的初始化，該臨界電 壓準位通常被設定高於一金氧半（MOS)電晶體之定限電 壓。 第1圖爲一槪要的電路圖顯示包含在一半導體記憶元 件中的習知啓動電路。 如圖所示，該習知啓動電路包括一電源供應電壓準位 隨耦器單元100、一電源供應電壓觸發器單元110以及一 緩衝器單元1 2 0。 該電源供應電壓準位隨耦器單元100產生一偏壓 v a，其係對一電源供應電壓V D D成比例的線性地增加或 減少。該電源供應電壓觸發器單元1 1 〇用於偵測：該電源 供應電壓VDD之電壓準位爲回應於該偏壓Va會變成其之 臨界電壓準位。 該緩衝器單元1 2 0會緩衝輸出自該電源供應電壓觸發 1261265 器單元1 1 〇之一偵測閂信號（detect bar signal ) detb，用 於產生一啓動信號p w r u p。 此中’該電壓準位隨耦器1 00設置有連接在介於該電 源供應電壓V D D與一地電壓v S S間的第一電阻器R 1與 第二電阻器R2，用於電壓分配。 該電源供應電壓觸發器單元110包括一 P通道金屬氧 化物半導體（PMOS)電晶體MPO，一 N通道金屬氧化物半 導體（NMOS)電晶體MNO與一‘第一反向器INVO。 該PMOS電晶體MPO係連接於介於電源供應電壓VDD 與節點N1之間，並且其之閘極連接於地電壓VSS。該NMOS 電晶體ΜΝ Ο係連接介於地電壓v S S與結點N 1之間，並 且其之閘極係連接於偏壓Va。該第一反向器IN VO會接收 到來自該結點 N 1之偵測信號det以輸出該偵測閂信號 d e t b 〇 此中，該P Μ O S電晶體Μ P O能夠被其他具有如同與 該Ρ Μ Ο S電晶體Μ Ρ Ο相同有效電阻之其他負載元件所替 代。 同時，該緩衝器單元120係設置有複數之反向器invi 到INV4 ’用於接收該偵測閂信號detb，以輸出該啓動信 號 p w r u ρ。 第2圖爲一時序圖，顯示如第1圖所示之啓動電路之 運作。 該輸出自電源供應電壓準位隨耦器單元1 0 0的偏壓 1261265

Va跟隨著一顯示如下的數學公式。 R2

Va =-X VDD R1+R2 公式1 那即是’該偏壓Va依照該電源供應電壓vdD的電壓 準位增加而增加。如果該偏壓Va係增加到大於一 NM0S 電晶體MNO之定限電壓，該NM0S電晶體MN〇開啓並 且該偵測信號det依靠該PMOS電晶體MPO與該NMOS 電晶體MN 0其上之電流流動而被改變。 在一初始狀態，該偵測信號det係跟隨該電源供應電 壓VDD而被增加。之後，隨著該偏壓Va的增加，該NM〇s 電晶體MN0具有一增加的電流流動並且該偵測信號det 在一預定之電源供應電壓V D D的電壓準位被改變爲邏輯 低準位。在此同時，當偵測信號det之準位越過第一反向 器IN V0之邏輯定限値時，一偵測閂信號detb之準位係隨 著電源供應電壓VDD而被增加。該輸出自第一反向器INV〇 之偵測閂fe號d e t b係在緩衝器單元1 2 0被緩衝並且輸 出，當作具有一邏輯高位準的啓動信號pwrup。 同時’若該半導體記憶元件被關閉，當該電源供應電 壓V D D變爲低於臨界電壓準位時，該電源供應電壓準位 隨耦益卓兀110改變該啓動信號pv^up爲一邏輯低準位。 然而’當該半導體記憶元件在電源供應電壓v D D穩 定之後能夠被正常地操作時，卻可能發生由於一電源雜訊 或一電阻之電力消耗造成之電源供應電壓V D D之瞬間的· l26l265 卞降。因此，在偵測到瞬間電力下降之後習知的啓動電路 巧能會重置該啓動信號p w r u p到一個邏輯低準位。 由於用於一半導體記憶元件之操作電壓隨著技術的進 步*而傾向於具有一低電壓準位，上述之問題可能在該半導 贈記憶元件***作時發生。 隨著該電源供應電壓VDD再度穩定’該啓動信號 Pwrup係回歸到一邏輯高準位。然而，該啓動信號Pwrup 之重置，可能導致該半導體記憶元件不良操作° 因此，令人滿意的是降低電源供應電壓VDD之臨界 電壓準位以用於預防啓動信號pwrup之不正常重置。 然而，假若臨界電壓準位被降低了，包含在該半導體 記憶元件之內部邏輯，係在導致內部邏輯之不穩定初始化 的一低電壓準位被初始化。 因此，藉由使用該習知的啓動電路要預防啓動信號 p w r u p不正常的重置以及增加用於內部邏輯之穩定初始化 的足夠邊界幾乎是不可能的。 【發明內容】 因此，本發明之一目的就是爲提供一用於使用在具有 預防一啓動信號之不正常重置以及增加用於內部邏輯之穩 定初始化的足夠邊界的一用於半導體記憶元件的啓動電 路。 根據本發明之一觀點，提供一電源供應電壓準位隨耦 器單元用於輸出一第一偏壓與一第二偏壓，其係與一電源 1261265 供應電壓成比例的增加或下降； 一第一電源供應電壓偵測單元，用於當電源供應電壓 減少時，偵測啓動信號之邏輯準位已經被改變之該第一臨 界電壓之準位，以回應一第一偏壓； 一第二電源供應電壓偵測單元，用於當電源供應電壓 增加時，偵測啓動信號之邏輯準位已經被改變之該第二臨 界電壓之準位，以回應一第二偏壓；

以及一觸發器單元，用於當該電源供應電壓減少時， 反轉一該觸發器單元之輸出信號以回應輸出自該第一電源 供應電壓偵測單元的第一偵測信號以及當該電源供應電壓 增加時，一輸出自第二電源供應電壓偵測單元之一第二偵 測信號的其中之一，其中該第二臨界電壓準位係高於第一 臨界電壓準位。

根據本發明之其他觀點，提供一電源供應電壓準位隨 耦器單元用於輸出一偏壓，其係與一電源供應電壓成比例 的增加或下降； 一第一電源供應電壓偵測單元，用於當電源供應電壓 下降時，偵測該啓動信號之邏輯準位已經被改變之第一臨 界電壓準位，以回應該偏壓； 一第二電源供應電壓偵測單元，用於當電源供應電壓 增加時，偵測該啓動信號之邏輯準位已經被改變之第二臨 界電壓準位，以回應該偏壓； 以及一觸發器單元，用於當該電源供應電壓減少時， -10- 1261265 反轉一該觸發器單元之輸出信號以回應輸出自該第一電源 供應電壓偵測單元的第一偵測信號以及當該電源供應電壓 增加時，一輸出自第二電源供應電壓偵測單元之一第二偵 測信號的其中之一，其中該第二臨界電壓準位係高於第一 臨界電壓準位。 【實施方式】 以下，一根據本發明之半導體記憶元件參考伴隨的圖 式，詳細被描述。

第3圖爲一槪要的電路圖，說明根據本發明之第一最 佳實施例之一用於半導體記憶元件的啓動電路。 如圖所示，該啓動電路包括一電源供應電壓準位隨耦 器單元200、一第一電源供應電壓偵測單元21 0A、一第二 電源供應電壓偵測單元21 0B、一觸發器單元220以及一 緩衝器單元2 3 0。

該電源供應電壓準位隨耦器單元200會產生一第一偏 壓V 1以及一第二偏壓V2，其係與一電源供應電壓成比例 的增加或下降。 該第一電源供應電壓偵測單元2 1 0 A會使用來偵測： 爲了回應一第一偏壓VI，電源供應電壓VDD之電壓準位 會變成一電源供應電壓 VDD之第一臨界電壓準位，並且 因而輸出一第一偵測閂信號det lb。 該第二電源供應電壓偵測單元 2 1 0B會使用來偵測： 爲了回應一第二偏壓V2，電源供應電壓VDD之電壓準位 會變成一電源供應電壓VDD之第二臨界電壓準位，並且 -11- 1261265 因而輸出一第二偵測閂信號det2b。此中，該第二臨界電 壓準位被設定高於第一臨界電壓準位。 該觸發器單元220在當電源供應電壓VDD減少時， 反相該觸發器單元2 2 0的一輸出信號，以回應一第一偵測 閂信號detlb，或者是當電源供應電壓VDD增加時，反相 該觸發器單元220的一輸出信號，以回應一第二偵測閂信 號 d e 12 b 〇

該緩衝單元23 0會緩衝一輸出自觸發器單元220的一 輸出信號，以輸出一啓動信號pwrup。 該電源供應電壓準位隨耦器單元 2 0 0包括串列連接 於電源供應電壓VDD以及一地電壓VSS之間的一第一電 阻器R1、一第二電阻器R2與一第三電阻器R3，係用於 電壓分配。此中，該第一到第三電阻器R1到R3能夠被 諸如金氧半（MOS )電晶體等主動元件所替代。

該第一電源供應電壓偵測單元21 0A包括一第一 P通 道金氧半（PMOS)電晶體MP1、一第一 N通道金氧半 (NMOS)電晶體MN1以及一第一反向器INVS。 該第一 PMOS電晶體MP1係連接於該電源供應電壓 V D D與一第一結點N 2之間，並且該第一 ρ μ Ο S電晶體Μ P 1 之閘極係連接於該地電壓VSS。該第一NM0S電晶體MN1 係連接於該地電壓VSS與該第一節點N2之間，並且該 NMOS電晶體MN1之閘極會接收該第一偏壓VI。該第一 反向器IN V5會從第一結點 N2接收一第一偵測信號 -12- 1261265 detl。此中’該第一 PM〇s電晶體MP1能夠被諸如電阻器 等其他的負載元件所取代。 g亥第一電源供應電壓偵測單元 2 1 〇 B包含一第二 PMOS電晶體MP2、一第二NMOS電晶體MN2以及一第 二反向器INV6。 該第二PMOS電晶體MP2係連接於該電源供應電壓 VDD與一第二結點N3之間，並且該第二PM〇s電晶體MP2 之闇極係連接於該地電壓vss。該第二NMOS電晶體MN2 係連接於該地電壓V S S與該第二節點n 3之間，並且該第 一 NMOS電晶體MN2之閘極會接收該第二偏壓V2。該第 一反向器IN V 6會從該第二節點N 3接收一第二偵測信號 det2。此中，該第二pM〇s電晶體Mp2能夠被諸如電阻器 等其他的負載元件所取代。 該觸發器單元220包括一第三PM0S電晶體MP3、一 第二NMOS電晶體MN3以及一由第三與第四反相器mV7 與INV8所形成的反相器閂鎖。 該第三PM〇S電晶體MP3係連接於該電源供應電壓 VDD與一第三結點N4之間’並且該第三pM0S電晶體MP3 的閘極會接收輸出自該第一電源供應電壓偵測單元2〗〇 A 的第一偵測閂信號d e 11 b。該第H n Μ Ο S電晶體Μ N 3係連 接於該地電壓vs s以及該第三結點Ν4之間，並且該第三 NMOS電晶體ΜΝ3的閘極會從該第二電源供應電壓偵測 單元210Β接收到該第二偵測閂信號det2b。 1261265 IN V 1 輸出 運作 述。 學公 該緩衝單元230包括一第五與第六反相器INV9與 〇，用於緩衝一輸出自觸發器單元2 2 0的輸出信號以 該啓動信號pwrup。 第4圖爲一時序圖，顯示如第3圖所示之啓動電路之 〇 參考第3圖與第4圖，啓動電路的操作係在下面被描 該第一與第二偏壓 VI與V2分別跟隨顯示於下的數 式。

R2 + R3 V 1 =-X VDD R1+R2+R3 公式2 R3 V 2 =-X VDD R1+R2+R3 公式3 啓動 偏壓 該第 也同 假使 定限 第一 因此 那即是，在該電源供應電壓 VDD開始將被供應到該 電路之後，隨著該電源供應電壓 VDD增加，該第一 V1係與該電源供應電壓VDD成比例的增加。由於 一 NMOS電晶體MN1被關閉，該第一偵測信號detl 樣的與該電源供應電壓VDD成比例的增加。之後， 該第一偏壓VI變爲高於該第一 NMOS電晶體MN1之 電壓，該第一 NMOS電晶體MN1會導通。之後，該 偵測信號det 1之信號準位會被改變爲一邏輯低準位。 ，該第一偵測閂信號detlb係被從第一反相器INV5

-14- 1261265 輸出，當作一個邏輯高準位，並且其係與該電源供應電壓 VDD成比例的增加。 同樣的，假使該第二偏壓V2變爲高於該第二NMOS 電晶體MN2之定限電壓’該第二NMOS電晶體MN2會導 通。之後，該第二偵測信號d e 12之信號準位會被改變爲 一邏輯低準位。因此，該第二偵測閂信號d e 12 b係被從第 二反相器INV6輸出，當作一個邏輯高準位，並且其係與 該電源供應電壓V D D成比例的增加。

同時，由於該第一偏壓V 1經常是高於第二偏壓V 2， 當該電源供應電壓VDD增加時，該第一 NMOS電晶體MN1 '係比第二NMOS電晶體MN 2還早導通。因此，該第二偵 測信號det2之邏輯準位會在電源供應電壓VDD之更高的 電壓準位，係大於第一偵測信號d e 11之邏輯準位被改變 之電源供應電壓VDD的電壓準位，而被改變。

在另一方面，當該電源供應電壓 VDD減少時，該第 二NMOS電晶體MN2會比第一 NMOS電晶體MN1更早被 截止。因此，該第一偵測信號 detl之邏輯準位會在電源 供應電壓 VDD之更低的電壓準位，係低於第二偵測信號 det2之邏輯準位被改變之電源供應電壓VDD的電壓準位， 而被改變。 該第一臨界電壓準位是該電源供應電壓 VDD之一個 第一偵測信號之邏輯準位被改變的一個電壓準位’並且該 第二臨界電壓準位是該電源供應電壓VDD之一個第二偵 -15- 1261265 測信號之邏輯準位被改變的一個電壓準位。 當該電源供應電壓VDD開始要被供應到該啓動電路 時，該第一與第二偵測閂信號d e 11 b與d e 12 b係爲一邏輯 低準位。因此，位於該第三節點N 4之一電壓準位係藉由 第三PMOS電晶體MP3而跟電源供應電壓VDD成比例的 增力口。

若該電源供應電壓VDD增加到該第一臨界電壓準位， 該第一偵測閂信號det 1 b會變成一邏輯高準位。當該電源 供應電壓VDD係介於該第一臨界電壓準位與該第二臨界 電壓準位時，該第二偵測閂信號d e t 2 b之邏輯準位係維持 爲一邏輯低準位。因此，由於包含在觸發器單元220中的 反相器邏輯的關係，該第三結點 N4會留在一邏輯高準 位。 之後，假若該電源供應電壓VDD增加到第二臨界電 壓準in ’該弟一偵測問ί目5虎d e 12 b之遮輯準位會改變爲邏 輯高準位。因此，該第三NMOS電晶體MN3會被導通， 改變該第三節點N4之邏輯準位爲一邏輯低準位。因此， 在一輸出自反相器閂鎖的輸出信號被緩衝單元 23 0緩衝 過之後，該啓動信號pwrup變成邏輯高準位。 之後，假若該電源供應電壓 VDD減少到第二臨界電 壓準位，該第二偵測閂信號d e t 2 b之邏輯準位會改變爲邏 輯低準位。當該電源供應電壓VDD係介於該第二臨界電 壓準位與該第一臨界電壓準位時，該第一偵測閂信號det j b -16- 1261265 之邏輯準位係維持爲一邏輯高準位。因此，由於反相器閂 鎖，該第三結點 N 4會留在一邏輯低準位。 之後，假若該電源供應電壓V D D減少到第一臨界電 壓準位，該第一偵測閂信號d e 11 b之邏輯準位會改變爲邏 輯低準位。 因此，該第三PMOS電晶體MP3會被導通，改變該 第三節點N4之邏輯準位爲一邏輯高準位。因此，該啓動 信號pwrup變成一邏輯低準位。

如上所述，當該電源供應電壓V D D增加時，該啓動 信號pwrup之邏輯準位會在一相對的高臨界電壓準位（即 第二臨界電壓準位）被改變。然而，當該電源供應電壓VDD 減少時，該啓動信號pwrup之邏輯準位會在一相對的低臨 界電壓準位（即第一臨界電壓準位）被改變。

該電源供應電壓並不只有在半導體記憶元件關閉時減 少’而也在當該半導體記憶元件在操作時發生電力下降時 減少。啓動信號pwriip之邏輯準位在當一半導體記憶元件 正常操作時不會被改變是被期望的。由於該第一臨界電壓 準位被設定爲，與給予提高電源下降之電壓準位相比較相 對地來的低’因此根據本發明之啓動電路能夠預防肇因於 電源下降所造成的電源信號pwrup的不正常重置。另外， 由於該第二臨界電壓準位被設定爲相對地高，因此能夠獲 得用於內部邏輯之穩定初始化的一足夠邊界。 第5圖爲一電路圖，說明根據本發明之第二最佳實施 -17- 1261265 例之一啓動電路。 如圖所示，該啓動電路包括一電源供應電壓準位隨耦 器單元3 00、一第一電源供應電壓偵測單元31 0A、一第二 電源供應電壓偵測單元3 1 0 B、一觸發器單元3 2 0以及一 緩衝器單元3 3 0。 該電源供應電壓準位隨耦器單元3〇〇輸出一偏壓 Va，其係對一電源供應電壓 VDD成比例的線性地增加或 減少。

該第一電源供應電壓偵測單元3 1 0 A用於偵測該電源 供應電壓VDD之電壓準位變成電源供應電壓VDD之第一 臨界電壓準位，以回應於該偏壓Va。 該第二電源供應電壓偵測單元 3 1 0 2用於偵測該電源 供應電壓VDD之電壓準位變成電源供應電壓VDD之第二 臨界電壓準位，以回應於該偏壓Va。此中該第二臨界電 壓準位係高於第一臨界電壓準位。

該觸發器單元320在當電源供應電壓VDD減少時， 反相該觸發器單元3 2 0的一輸出信號，以回應一第一偵測 閂信號d e 11 b，或者是當電源供應電壓V D D增加時，反相 該觸發器單元3 2 0的一輸出信號，以回應一第二偵測閂信 號 d e 12 b 〇 該緩衝單元3 3 0會緩衝一輸出自觸發器單元3 2 0的一 輸出信號，以輸出一啓動信號pwrup。 如上所述，根據第二最佳實施例之啓動電路係相同於 -18- 1261265 弟3圖所示的啓動電路，除了 一個單一偏壓的使用是不同 的之外。 因此，該觸發器單元3 2 0以及該緩衝單元3 3 0係分別 相同於顯示在第3圖的觸發器單元2 2 0與緩衝單元2 3 0。 因而，包含在觸發器單元320以及緩衝單元330當中的元 件的詳細描述被省略。

同時，該電源供應電壓準位隨耦器單元 3 0 0包括串 列連接於電源供應電壓VDD以及一地電壓VSS之間的一 第一電阻器R4以及一第二電阻器R5，係用於電壓分配。 該第一電源供應電壓偵測單元3 1 0 A包含一第一 Ρ Μ Ο S 電晶體 MP4、一第一 NMOS電晶體ΜΝ4以及一第一反向 器 IN V 1 1。 該第一 PMOS電晶體MP4係連接於該電源供應電壓 VDD與一第一結點N5之間，並且該第一 PMOS電晶體MP4 之閘極係連接於該地電壓V S S。該第一 Ν Μ Ο S電晶體Μ N 4 係連接於該地電壓V S S與該第一節點Ν 5之間，並且該第 一 NMOS電晶體ΜΝ4之閘極會接收該偏壓Va。該第一反 向器INV1 1會從第一結點N5接收一第一偵測信號detl。 此中’該第一 PMOS電晶體MP4能夠被諸如電阻器等其 他的負載元件所取代。

該第二電源供應電壓偵測單元310B包含一第二PM〇S 電晶體MP5、一第二NM〇s電晶體MN5以及一第二反向 器 INV12。 -19- 1261265 該第二PMOS電晶體MP5係連接於該電源供應電壓 VDD與一第二結點 N6之間，並且該第二PMOS電晶體 Μ P 6之閘極係連接於該地電壓V S S。該第二N Μ 0 S電晶體 ΜΝ 5係連接於該地電壓V S S與該第二節點Ν 6之間，並且 該第二NMOS電晶體ΜΝ5之閘極會接收該偏壓Va。該第 二反向器IN V 1 2會從該第二節點N6接收一第二偵測信號 det2。此中，該第二PMOS電晶體MP5能夠被諸如電阻器 等其他的負載元件所取代。 如上所述，該第一與第二電源供應電壓偵測單元3 1 0 A 與3 1 02係接收相同的電壓信號（即爲偏壓Va )。 因此，第一與第二NM0S電晶體MN4與MN5之尺寸 係被設定爲互相不同的，或者第一與第二NM0S電晶體 MN 4與MN5之有效電阻係被設定爲互相不同的，以致於 該第一與第二電源供應電壓偵測單元3 1 0 A與3 1 02能夠偵 測電源供應電壓V D D的不同電壓準位。 那即是，假使該第二NM0S電晶體MN5的寬度被設 定爲窄於第一 NM0S電晶體MN4之寬度，一第二NM0S 電晶體MN 5的操作電源會成爲相對弱於第一 NM 0 S電晶 體Μ N 4之操作電源。 因此，第二偵測信號 det2之邏輯準位已經被改變的 第二臨界電壓準位係經常高於第一偵測信號det 1之邏輯 準位已經被改變的第一臨界電壓準位。 相同的，若一第二P Μ 0 S電晶體Μ P 5之有效電阻係 -20- 1261265 少於第一 P Μ 0 S電晶體Μ P 4之有效電阻，亦可獲得同樣 的結果。 根據第二最佳實施例的啓動電路之操作，係相於顯示 於第3圖之啓動電路之操作。 因此根據本發明之第一以及第二最佳實施例之啓動電 路’能夠預防由於一電源下降之啓動信號的不正常重置， 並且供應一有效電壓準位，用於在一半導體記憶元件裡面 的內ρβ遞te之穩疋初始化。必然地該啓動電路能夠增進半 導體記憶元件的穩定性。 · 雖然本發明已經被特殊之實施例所描述，很明顯的熟 悉此項技藝者將可藉此對其做出各種改變與修改，但是不 能背離聲明在下的申請專離範圍之精神與領域。 【圖式簡單說明】 伴隨著與最佳實施例與附圖結合之詳細描述，本發明 之上述及其他目標之優點與特徵，將會變的非常明顯，在 其中： 第1圖爲一槪要的電路圖，顯示一習知啓動電路； 第2圖爲一時序圖，顯示如第1圖所示之啓動電路之-運作； - 第3圖爲一槪要的電路圖，說明根據本發明之第一最 佳實施例之一啓動電路； 第4圖爲一時序圖，顯不如第3圖所示之啓動電路之 運作；以及 第5圖爲一電路圖，說明根據本發明之第二最佳實施 -21- 1261265 例之一啓動電路。 【主要元件之代表符號】 100 …電源供應電壓準位隨耦器單元 110 …電源供應電壓觸發器單元 120 …緩衝器單元 VDD …電源電壓 VSS …地電壓 MP0-MP4 …P通道金屬氧化物半導體（PMOS)電晶體

MN0-NM4…N通道金屬氧化物半導體（NMOS)電晶體 INV1-INV16 … 反相器

Pwrup …啓動信號 R1-R2 …電阻器 N 1 -N7 …節點

Va …偏壓

Det …偵測信號

Detb …偵測閂信號 200 …電源供應電壓準位隨耦器單元 210 …電源供應電壓偵測單元 220 …重置預防單元 2 3 0 …緩衝器單元

Detbn… 輸出信號 2 10A … 第一電源供應電壓偵測單元 210B … 第二電源供應電壓偵測單元 3 00 … 電源供應電壓準位隨耦器單元 -22- 1261265 310A … 第一電源供應電壓準位隨耦器單元 310B … 第二電源供應電壓準位隨耦器單元 3 2 0 … 觸發器單元 3 3 0 … 電源供應電壓準位隨耦器單元

-23-

Claims (1)

1261265 拾、申請專利範圍： 1 . 一種用於一半導體記憶元件之啓動電路，包含： 一電源供應電壓準位隨耦器單元，用於輸出一第一偏 壓以及一第二偏壓，其係與一電源供應電壓成比例的 增加或下降； 一第一電源供應電壓偵測單元，用於當電源供應電壓 下降時，偵測啓動信號之邏輯準位已經被改變之該第 一臨界電壓之準位，以回應一第一偏壓；

一第二電源供應電壓偵測單元，用於當電源供應電壓 增加時，偵測啓動信號之邏輯準位已經被改變之該第 二臨界電壓之準位，以回應一第二偏壓；以及 一觸發器單元，用於當該電源供應電壓減少時，反轉 該觸發器單元之一輸出信號以回應輸出自該第一電源 供應電壓偵測單元的一第一偵測信號以及當該電源供 應電壓增加時，一輸出自第二電源供應電壓偵測單元 之一第二偵測信號的其中之一，其中該第二臨界電壓 準位係高於第一臨界電壓準位。 2. 如申請專利範圍第1項之啓動電路，更包括一緩衝單 元，用於緩衝一輸出自觸發器單元之輸出信號，從而 輸出該啓動信號。 3. 如申請專利範圍第1項之啓動電路，其中該電源供應 電壓準位隨耦器單元包括一第一負載元件、一第二負 載元件以及一第三負載元件，他們全部都連接在電源 -24- 1261265 供應電壓與一地電壓之間，用於輸出該第一偏壓到一 介於該第一負載元件以及該第二負載元件之間的共同 節點’並且輸出該第二偏壓到一介於該第二負載元件 以及該第三負載元件之間的第二共同節點。 4 ·如申請專利範圍第1項之啓動電路，其中該第一電源 供應電壓偵測單元包含：

一第一負載元件連接於該電源供應電壓與一第一節點 之間；一第一 N Μ 0 S電晶體連接在該第一節點以及一 地電壓之間，用於透過該第一 NMOS電晶體的一閘極 接收該第一偏壓；以及 一連接至該第一節點的第一反相器。 5 .如申請專利範圍第4項之啓動電路，其中該第一負載 兀件被具體化爲一 Ρ Μ 0 S電晶體，其係連接於該電源 供應電壓與該第一節點之間，並且其之閘極係連接於 該地電壓。 6 ·如申請專利範圍第4項之啓動電路，其中該第二電源 供應電壓偵測單元包含： 一第二負載元件連接於該電源供應電壓與一第二節點 之間； 一第一 NM0S電晶體連接在該第二節點以及該地電壓 之間，用於透過該第二NM 〇 s電晶體的一閘極接收該 第二偏壓；以及 連接至該第一節點的第二反相器。 -25- 1261265 7·如申請專利範圍第6項之啓動電路，其中該第二負載 元件被具體化爲一 P Μ 0 S電晶體，其係連接於該電源 供應電壓與該第二節點之間，並且該Ρ Μ 0 S電晶體之 閘極係連接於該地電壓。 8.如申請專利範圍第1項之啓動電路，其中該觸發器單 元包括： 一被弟一偵測號控制的上拉（p u 11 - u ρ )單元；

以及一被弟—^偵測信號控制的下拉（p u 11 - d 〇 w η )單元。 9 ·如申請專利範圍第6項之啓動電路，其中該觸發器單 元包括： 一 Ρ Μ 0 S電晶體，其係連接於該電源供應電壓與一第 三節點之間，並且透過該Ρ Μ 0 S電晶體之閘極接收該 第一偵測信號；以及 一第三Ν Μ 0 S電晶體，其係連接於該地電壓與該第三 節點之間，並且透過該第三Ν Μ 0 S電晶體之閘極，接 收一第二偵測信號。 1 0.如申請專利範圍第9項之啓動電路，其中該觸發器單 元更包括一連接於該第三節點之閂鎖單元。 1 1 . 一種用於一半導體記憶元件之啓動電路，包含ζ 一電源供應電壓準位隨耦器單元用於輸出一偏壓 Va，其係對一電源供應電壓VD D成比例的線性地增加 或減少； 一第一電源供應電壓偵測單元，用於當電源供應電壓 -26- 1261265 減少時，偵測啓動信號之邏輯準位已經被改變之該第 一臨界電壓之準位，以回應該偏壓；

一第二電源供應電壓偵測單元，用於當電源供應電壓 增加時，偵測啓動信號之邏輯準位已經被改變之該第 二臨界電壓之準位，以回應該偏壓；以及 一觸發器單元，用於當該電源供應電壓減少時，反轉 一該觸發器單元之輸出信號以回應輸出自該第一電源 供應電壓偵測單元的第一偵測信號以及當該電源供應 電壓增加時，一輸出自第二電源供應電壓偵測單元之 一第二偵測信號的其中之一，其中該第二臨界電壓準 位係高於第一臨界電壓準位。 1 2 .如申請專利範圍第1 1項之啓動電路，更包括一緩衝單 元，用於緩衝一輸出自觸發器單元之’輸出信號，從而 輸出該啓動信號。

1 3 .如申請專利範圍第1 1項之啓動電路，其中該電源供應 電壓準位隨耦器單元包括連接於電源供應電壓以及一 地電壓之間的一第一負載元件以及一第二負載元件， 係用於電壓分配。 1 4 .如申請專利範圍第1 1項之啓動電路，其中該第一電源 供應電壓偵測單元包含： 一第一負載元件連接於該電源供應電壓與一第一節點 之間； 一第一 NMOS電晶體連接在該第一節點以及一地電壓 -27- 1261265 之間，用於透過該第一 N Μ 0 S電晶體的一閘極接收該 偏壓；以及 一連接至該第一節點的第一反相器。 1 5 .如申請專利範圍第1 4項之啓動電路，其中該第一負載 元件被具體化爲一 PMOS電晶體，其係連接於該電源 供應電壓與該第一節點之間，並且其之閘極係連接於 該地電壓。 i 6 .如申請專利範圍第〗4項之啓動電路，其中該第二電源 供應電壓偵測單元包含： φ 一第二負載元件連接於該電源供應電壓與一第二節點 之間； 一第二NMOS電晶體連接在該第二節點以及該地電壓 之間，用於透過該第二NMOS電晶體的一閘極接收該 偏壓；以及 一連接於該第二節點的第二反相器，其中該第二NMOS 電晶體的寬度係窄於第一 N Μ 0 S電晶體的寬度。 | 1 7 ·如申請專利範圍第〗4項之啓動電路，其中該第二電源 供應電壓偵測單元包含： - 一第二負載元件連接於該電源供應電壓與一第二節點ι 之間； 一第二Ν Μ 0 S電晶體連接在該第二節點以及該地電壓 之間，用於透過該第二 NMOS電晶體的一閘極接收該 偏壓；以及 -28- 1261265 一連接於該第二節點的第二反相器，其中該第二負載 元件的有效電阻係少於該第一負載元件的有效電阻。 1 8 .如申請專利範圍第1 6項之啓動電路，其中該第二負載 元件被具體化爲一 P Μ 0 S電晶體，其係連接於該電源 供應電壓與該第二節點之間，並且該PMOS電晶體之 閘極係連接於該地電壓。 1 9 .如申請專利範圍第1 7項之啓動電路，其中該第二負載

元件被具體化爲一 PMOS電晶體，其係連接於該電源 供應電壓與該第二節點之間，並且該PMOS電晶體之 閘極係連接於該地電壓。 2 0 .如申請專利範圍第1 1項之啓動電路，其中該觸發器單 元包括 ： 一被第一偵測信號控制的上拉（pull-up )單元； 以及一被第二偵測信號控制的下拉（pull-down )單元。 2 1 .如申請專利範圍第1 6項之啓動電路，其中該觸發器單 元包括 ： 一 P Μ 0 S電晶體，其係連接於該電源供應電壓與一第 三節點之間，並且透過該PMOS電晶體之閘極接收該 第一偵測信號；以及 一第三NMOS電晶體，其係連接於該地電壓與該第三 節點之間，並且透過該第三NMOS電晶體之閘極，接 收一第二偵測信號。 2 2 .如申請專利範圍第1 7項之啓動電路，其中該觸發器單 -29- 1261265 元包括： 一 PMOS電晶體，其係連接於該電源供應電壓與一第 三節點之間，並且透過該 PMOS電晶體之閘極接收該 第一偵測信號；以及 一第三NM 0 S電晶體，其係連接於該地電壓與該第三 節點之間，並且透過該第三NMOS電晶體之閘極，接 收一第二偵測信號。

2 3 .如申請專利範圍第2 1項之啓動電路，其中該觸發器單 元更包括一連接於該第三節點之閂鎖單元。 2 4.如申請專利範圍第22項之啓動電路，其中該觸發器單 元更包括一連接於該第三節點之閂鎖單元。

-30-