KR101418122B1 - 인버터 - Google Patents

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KR101418122B1
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석재민
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엘지디스플레이 주식회사
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Abstract

인버터가 개시된다.
따라서, 본 발명은 로우 레벨의 출력을 제어하는 트랜지스터의 게이트 전극에 바이어스 전압을 설정하여 줌으로써, 로우 레벨의 출력을 최대한 낮추어 주어 동작 마진을 증가시켜 동작 특성을 향상시킬 수 있다.
인버터, 바이어스 전압, 마진, 다이오드형 트랜지스터

Description

인버터{Inverter}
본 발명은 인버터에 관한 것으로, 특히 동작 특성을 개선한 인버터에 관한 것이다.
인버터는 표시장치의 구동 드라이버에 구비될 수 있다. 표시 장치는 액정표시장치(liquid crystal display device), 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display panel) 및 전계 방출 표시장치(field emission display device)를 포함한다.
이 중에서, 액정표시장치는 경박 단소, 저 소비 전력 및 풀 컬러 동영상 구현과 같은 장점이 있어, 모바일 폰, 네비게이션, 모니터, 텔레비전에 널리 적용되고 있다.
액정표시장치는 액정 패널 상의 액정셀들의 광 투과율을 조절함으로써 비디오신호에 해당하는 영상을 표시한다.
구동 드라이버는 상기 액정표시장치의 액정패널에 내장될 수 있다. 구동 드라이버에 구비된 인버터는 액정패널을 구동하기 위한 출력 신호를 제어한다.
도 1은 일반적인 구동 드라이버의 인버터를 도시한 회로도이다.
도 1에 도시된 바와 같이, 인버터는 2개의 PMOS 트랜지스터들(P1, P2)을 포함한다.
제1 PMOS 트랜지스터(P1)는 게이트 전극이 입력 신호의 라인에 연결되고, 소오스 전극이 제1 공급전압의 라인에 연결되며, 드레인 전극이 출력 신호의 라인에 연결된다.
제2 PMOS 트랜지스터(P2)는 게이트 전극과 드레인 전극이 공통 연결되며, 소오스 전극이 상기 출력 신호의 라인에 연결된다.
상기 입력 신호의 라인으로 로우 레벨 또는 하이 레벨의 입력 신호(Vin)가 공급되고, 상기 제1 공급전압의 라인으로 제1 공급전압(VDD)이 공급되며, 상기 제2 공급전압의 라인으로 제2 공급전압(VSS)이 공급된다. 상기 제1 공급전압(VDD)은 하이 레벨을 가지며, 상기 제2 공급전압(VSS)은 로우 레벨을 가질 수 있다.
상기 입력 신호(Vin)의 로우 레벨은 상기 제2 공급전압(VSS)와 동일한 전압 레벨을 가지며, 상기 입력 신호(Vin)의 하이 레벨은 상기 제1 공급전압(VDD)와 동일한 전압 레벨을 가질 수 있다.
로우 레벨의 입력 신호(Vin)에 의해 상기 제1 및 제2 PMOS 트랜지스터들(P1, P2)이 턴온된다. 이에 따라, 상기 출력 신호의 라인에는 제1 공급전압(VDD)에서 상기 제1 PMOS 트랜지스터와 채널 특성과 상기 제2 PMOS의 채널 특성의 비율에 따라 결정된 전압(α)만큼 감소된 제1 전압이 출력 신호(Vout)로 출력된다. 상기 채널 특성은 채널 길이(L)과 채널 폭(W)의 비율을 의미한다.
하이 레벨의 입력 신호(Vin)에 의해 상기 제1 PMOS 트랜지스터(P1)이 턴오프 되고, 상기 제2 PMOS 트랜지스터(P2)는 서서히 턴오프된다. 이러한 경우, 상기 출력 신호의 라인에 충전된 제1 전압은 서서히 방전되어 상기 제2 PMOS 트랜지스터(P2)를 통해 공급된 제2 공급전압(VSS)으로 충전되게 된다. 하지만, 상기 제2 PMOS 트랜지스터에 문턱전압(Vthp)이 설정되어 있으므로, 상기 제2 PMOS 트랜지스터(P2)의 게이트 전극과 드레인 전극 사이의 전압(Vgs)과 상기 제2 PMOS 트랜지스터(P2)의 문턱전압(Vghp)이 동일하게 되는 경우, 상기 출력 신호의 라인에는 더 이상 상기 제2 공급전압(VSS)이 충전될 수 없게 된다. 이때, 상기 출력 신호 라인에 충전된 제2 전압은 VSS+│Vthp│이 된다.
따라서, 상기 인버터가 지속적으로 동작하게 되는 경우, 도 2에 도시된 바와 같이, 입력 신호(Vin) 대비 출력 신호(Vout)는 VDD-α ~ VSS+│Vthp│의 범위를 가지게 되어, 입력 신호보다 작은 범위를 갖는 출력 신호(Vout)가 얻어지게 된다. 따라서, 출력 신호(Vout)의 마진이 확보되지 않아 인버터 성능이 저하로 인한 불량으로 구동 드라이버에 구비될 수 없게 된다.
본 발명은 로우 레벨을 제어하는 트랜지스터의 게이트 전극에 바이어스 전압을 설정하여 줌으로써, 동작 마진을 확보할 수 있는 인버터를 제공하는데 그 목적이 있다.
본 발명의 제1 실시예에 따르면, 인버터는, 입력 신호의 라인, 제1 공급전압 의 라인 및 제1 노드에 연결된 제1 트랜지스터; 제2 노드, 상기 제1 노드 및 제2 공급전압의 라인 사이에 연결된 제2 트랜지스터; 상기 제1 및 제2 노드 사이에 연결되어 다수의 다이오드형 트랜지스터들을 포함하는 제1 다이오드형 트랜지스터 그룹; 및 상기 제2 노드와 상기 제3 공급전압의 라인 사이에 연결되어 다수의 다이오드형 트랜지스터들을 포함하는 제2 다이오드형 트랜지스터 그룹을 포함한다.
본 발명의 제2 실시예에 따르면, 인버터는, 입력 신호의 라인, 제1 공급전압의 라인 및 제1 노드에 연결된 제1 트랜지스터; 제2 노드, 상기 제1 노드 및 제2 공급전압의 라인 사이에 연결된 제2 트랜지스터; 상기 입력 신호의 라인 및 상기 제1 공급전압의 라인 사이에 연결된 제3 트랜지스터; 상기 제3 트랜지스터 및 제2 노드 사이에 연결되어 다수의 다이오드형 트랜지스터들을 포함하는 제1 다이오드형 트랜지스터 그룹; 및 상기 제2 노드와 상기 제3 공급전압의 라인 사이에 연결되어 다수의 다이오드형 트랜지스터들을 포함하는 제2 다이오드형 트랜지스터 그룹을 포함한다.
따라서, 본 발명은 로우 레벨의 출력을 제어하는 트랜지스터의 게이트 전극에 바이어스 전압을 설정하여 줌으로써, 로우 레벨의 출력을 최대한 낮추어 주어 동작 마진을 증가시켜 동작 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 3은 본 발명의 일 실시예에 따른 인버터를 도시한 회로도이다.
제1 트랜지스터(P1)는 게이트 전극이 입력 신호의 라인에 연결되고, 소오스 전극이 제1 공급전압의 라인에 연결되며, 드레인 전극이 제1 노드(n1)에 연결될 수 있다. 상기 제1 노드(n1)는 출력단으로서, 출력 신호의 라인에 연결될 수 있다.
제2 트랜지스터(P2)는 게이트 전극이 제2 노드(n2)에 연결되고, 소오스 전극이 상기 제1 노드(n1)에 연결되며, 드레인 전극이 제2 공급전압의 라인에 연결될 수 있다.
상기 입력 신호의 라인으로 로우 레벨 또는 하이 레벨의 입력 신호(Vin)가 공급되고, 상기 제1 공급전압의 라인으로 제1 공급전압(VDD)이 공급되며, 상기 제2 공급전압의 라인으로 제2 공급전압(VSS)이 공급된다. 상기 제1 공급전압(VDD)은 하이 레벨을 가지며, 상기 제2 공급전압(VSS)은 로우 레벨을 가질 수 있다. 상기 제2 공급전압(VSS)은 그라운드 전압일 수 있다.
상기 입력 신호(Vin)의 로우 레벨은 상기 제2 공급전압(VSS)과 동일한 전압 레벨을 가지며, 상기 입력 신호(Vin)의 하이 레벨은 상기 제1 공급전압(VDD)과 동일한 전압 레벨을 가질 수 있다.
제1 다이오드형 트랜지스터 그룹(P11, P12)이 상기 제1 노드(n1)와 상기 제2 노드(n2) 사이에 연결될 수 있다. 상기 제1 다이오드형 트랜지스터 그룹(P11, P12)은 다수의 다이오드형 트랜지스터들(P11, P12)을 포함할 수 있다. 상기 다이오드형 트랜지스터들(P11, P12) 각각은 게이트 전극과 드레인 전극이 공통 연결될 수 있다. 상기 제1 다이오드형 트랜지스터(P11)는 소오스 전극이 상기 제1 노드(n1)에 연결되고, 게이트 전극과 드레인 전극이 공통 연결될 수 있다. 상기 제2 다이오드 형 트랜지스터(P12)는 소오스 전극이 상기 제1 다이오드형 트랜지스터(P11)에 직렬로 연결되고, 소오스 전극이 드레인 전극과 공통 연결되는 한편, 드레인 전극이 상기 제2 노드(n2)에 연결될 수 있다.
제2 다이오드형 트랜지스터 그룹(P21 내지 P23)이 상기 제2 노드(n2)와 제3 공급전압의 라인에 연결될 수 있다. 상기 제2 다이오드형 트랜지스터 그룹(P21 내지 P23)은 다수의 다이오드형 트랜지스터들(P21 내지 P23)을 포함할 수 있다. 상기 다이오드형 트랜지스터들(P21 내지 P23) 각각은 게이트 전극과 드레인 전극이 공통 연결될 수 있다. 상기 제1 다이오드형 트랜지스터(P21)는 소오스 전극은 상기 제2 노드(n2)에 연결되고, 게이트 전극이 드레인 전극과 공통 연결될 수 있다. 상기 제2 다이오드형 트랜지스터(P22)는 소오스 전극이 상기 제1 다이오드형 트랜지스터(P21)와 연결되고, 게이트 전극이 드레인 전극과 공통 연결될 수 있다. 상기 제3 다이오드형 트랜지스터(P23)는 소오스 전극이 상기 제2 다이오드형 트랜지스터(P22)에 연결되고, 게이트 전극이 드레인 전극에 공통 연결되는 한편, 드레인 전극이 상기 제3 공급전압의 라인에 연결될 수 있다.
상기 제3 공급전압의 라인으로 제3 공급전압(VGL)이 공급될 수 있다. 상기 제3 공급전압(VGL)은 상기 제2 공급전압(VSS)보다 더 낮은 전압일 수 있다. 예컨대, 상기 제2 공급전압(VSS)이 0V일 경우, 상기 제3 공급전압(VGL)은 -5V일 수 있다.
상기 제1 및 제2 트랜지스터들(P1, P2), 다이오드형 트랜지스터들(P11, P12) 및 다이오드형 트랜지스터들(P21 내지 P23) 모두는 PMOS 트랜지스터로 구성될 수 있다.
다이오드형 트랜지스터들(P11, P12) 및 다이오드형 트랜지스터들(P21 내지 P23)은 모두 게이트 전극과 드레인 전극이 공통 연결되어 있으므로, 드레인 전극으로 로우 레벨이 공급될 때 턴온될 수 있다.
다이오드형 트랜지스터들(P11, P12)와 다이오드형 트랜지스터들(P21 내지 P23)은 개수가 상이할 수 있다.
다이오드형 트랜지스터들(P11, P12)의 각 채널 특성은 상이할 수 있다. 또한, 다이오드형 트랜지스터들(P21 내지 P23)의 각 채널 특성은 상이할 수 있다. 아울러, 다이오드형 트랜지스터들(P11, P12)와 다이오드형 트랜지스터들(P21 내지 P23) 각각의 채널 특성은 상이할 수 있다.
이러한 채널 특성과 다이오드형 트랜지스터의 개수에 대해서는 실험을 통해 최적화될 수 있다.
캐패시턴스(C)가 상기 제1 노드(n1)와 상기 제2 노드(n2) 사이에 연결될 수 있다.
그 동작을 살펴보면, 로우 레벨의 입력 신호(Vin)에 의해 제1 및 제2 트랜지스터들(P1, P2)이 턴온된다. 이때, 다이오드형 트랜지스터들(P11, P12)와 다이오드형 트랜지스터들(P21 내지 P23)은 모두 턴오프될 수 있다. 따라서, 상기 출력 신호의 라인으로 제1 공급전압(VDD)에서 상기 제1 PMOS 트랜지스터와 채널 특성과 상기 제2 PMOS의 채널 특성의 비율에 따라 결정된 전압(α)만큼 감소된 제1 전압이 출력 신호(Vout)로 출력된다.
하이 레벨의 입력 신호(Vin)에 의해 제1 트랜지스터(P1)이 턴오프될 수 있다. 이러한 경우, 제3 공급전압(VGL)에 의해 다이오드형 트랜지스터들(P11, P12)와 다이오드형 트랜지스터들(P21 내지 P23)은 모두 턴온될 수 있다. 이때, 다이오드형 트랜지스터들(P11, P12) 각각과 다이오드형 트랜지스터들(P21 내지 P23) 각각에는 문턱전압이 존재하므로, 상기 제2 노드(n2)에 제3 공급전압(VGL)과 이들 문턱전압들의 비율에 따른 바이어스 전압이 설정될 수 있다. 상기 바이어스 전압은 상기 제2 트랜지스터(P2)의 문턱전압(Vthp)보다 적어도 낮은 값일 수 있다.
따라서, 상기 바이어스 전압에 의해 상기 제2 공급전압(VSS)이 상기 제2 트랜지스터(P2)의 문턱전압에 관계없이 상기 제2 트랜지스터(P2)를 경유하여 출력 신호의 라인으로 완전하게 충전되게 되어, 제2 전압이 될 수 있다. 이에 따라, 상기 제2 전압은 상기 제2 공급전압(VSS)과 동일하게 될 수 있다.
아울러, 상기 캐패시턴스(C)에 의해 부트스트래핑 현상이 발생되어 상기 제1 노드(n1)의 전압이 하이 레벨에서 제2 공급전압(VSS)의 로우 레벨로 낮아지는 만큼, 상기 제2 노드(n2)의 바이어스 전압도 낮아지게 되므로, 상기 제2 트랜지스터(P2)를 통해 지속적으로 제2 공급전압(VSS)이 상기 출력 신호의 라인으로 충전될 수 있다.
따라서, 상기 캐패시턴스(C)의 부트스트래핑 현상에 의해 상기 출력 신호의 라인에 제2 공급전압(VSS)이 신속히 충전될 수 있다.
도 4에 도시된 바와 같이, 로우 레벨의 입력 신호(Vin)이 공급될 때, 출력 신호(Vout)는 제2 공급전압(VSS)으로 출력될 수 있다.
그러므로, 본 실시예는 로우 레벨의 출력 신호(Vout)를 제2 공급전압(VSS)으로 완전하게 출력할 수 있기 때문에, 출력 신호(Vout)에서 하이 레벨과 로우 레벨 사이의 범위가 확대되어 동작 마진이 증가되므로 동작 특성이 향상될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 인버터를 도시한 회로도이다.
본 발명의 다른 실시예는 본 발명의 일 실시예와 거의 동일하다. 다만, 본 발명의 일 실시예에서는 제2 트랜지스터(P2)의 드레인 전극에 제2 공급전압(VSS)이 공급되는 제2 공급전압의 라인이 연결되지만, 본 발명의 다른 실시예에서는 제2 트랜지스터(P2)의 드레인 전극에 본 발명의 일 실시예의 제3 공급전압(VGL)이 연결될 수 있다.
이에 따라, 본 발명의 다른 실시예의 동작은 본 발명의 일 실시예의 동작과 동일하고, 다만 출력 신호(Vout)의 로우 레벨이 본 발명의 일 실시예의 제2 공급전압(VSS)에서 이보다 더 낮은 제3 공급전압(VGL)이 되므로, 출력 신호(Vout)의 동작 마진이 본 발명의 일 실시예에 비해 더욱 확대될 수 있다.
도 6을 참조하면 앞서 설명한 내용이 용이하게 이해될 수 있을 것이다.
도 7은 본 발명의 또 다른 실시예에 따른 인버터를 도시한 회로도이다.
본 발명의 또 다른 실시예는 본 발명의 일 실시예와 유사한 구조를 가지고 있다. 다만, 본 발명의 또 다른 실시예에서는 본 발명의 일 실시예의 구조에 제3 트랜지스터(P3)가 더 포함될 수 있다.
상기 제3 트랜지스터(P3)는 게이트 전극이 입력 신호의 라인에 연결되고, 소오스 전극이 제1 공급전압의 라인에 연결된다.
제1 다이오드형 트랜지스터 그룹(P11, P12)은 그 연결 구조가 본 발명의 일 실시예와 다르다.
즉, 제1 다이오드형 트랜지스터(P11)의 소오스 전극이 상기 제3 트랜지스터(P3)의 드레인 전극에 연결될 수 있다. 그 이외의 제1 다이오드형 트랜지스터 그룹(P11, P12)의 연결 구조는 본 발명의 일 실시예와 동일하므로, 더 이상의 설명을 생략한다.
그 동작을 살펴보면, 로우 레벨의 입력 신호(Vin)에 의해 제1 및 제2 트랜지스터들(P1, P2)이 턴온된다. 이때, 다이오드형 트랜지스터들(P11, P12)와 다이오드형 트랜지스터들(P21 내지 P23)은 모두 턴오프될 수 있다. 따라서, 상기 출력 신호의 라인으로 제1 공급전압(VDD)에서 상기 제1 PMOS 트랜지스터와 채널 특성과 상기 제2 PMOS의 채널 특성의 비율에 따라 결정된 전압(α)만큼 감소된 제1 전압이 출력 신호(Vout)로 출력된다.
하이 레벨의 입력 신호(Vin)에 의해 제1 트랜지스터(P1)이 턴오프될 수 있다. 이러한 경우, 제3 공급전압(VGL)에 의해 다이오드형 트랜지스터들(P11, P12)은 턴오프되는 한편, 다이오드형 트랜지스터들(P21 내지 P23)은 제3 공급전압(VGL)에 의해 모두 턴온될 수 있다.
이때, 다이오드형 트랜지스터들(P21 내지 P23) 각각에는 문턱전압이 존재하므로, 상기 제2 노드(n2)에 제3 공급전압(VGL)과 이들 문턱전압들에 따른 바이어스 전압이 설정될 수 있다. 상기 바이어스 전압은 상기 제2 트랜지스터(P2)의 문턱전압(Vthp)보다 적어도 낮은 값일 수 있다.
따라서, 상기 바이어스 전압에 의해 상기 제2 공급전압(VSS)이 상기 제2 트랜지스터(P2)의 문턱전압에 관계없이 상기 제2 트랜지스터(P2)를 경유하여 출력 신호의 라인으로 완전하게 충전되게 되어, 제2 전압이 될 수 있다. 이에 따라, 상기 제2 전압은 상기 제2 공급전압(VSS)과 동일하게 될 수 있다.
아울러, 상기 캐패시턴스(C)에 의해 부트스트래핑 현상이 발생되어 상기 제1 노드(n1)의 전압이 하이 레벨에서 제2 공급전압(VSS)의 로우 레벨로 낮아지는 만큼, 상기 제2 노드(n2)의 바이어스 전압도 낮아지게 되므로, 상기 제2 트랜지스터(P2)를 통해 지속적으로 제2 공급전압(VSS)이 상기 출력 신호의 라인으로 충전될 수 있다.
따라서, 상기 캐패시턴스(C)의 부트스트래핑 현상에 의해 상기 출력 신호의 라인에 제2 공급전압(VSS)이 신속히 충전될 수 있다.
도 8에 도시된 바와 같이, 로우 레벨의 입력 신호(Vin)이 공급될 때, 출력 신호(Vout)는 제2 공급전압(VSS)으로 출력될 수 있다.
그러므로, 본 실시예는 로우 레벨의 출력 신호(Vout)를 제2 공급전압(VSS)으로 완전하게 출력할 수 있기 때문에, 출력 신호(Vout)에서 하이 레벨과 로우 레벨 사이의 범위가 확대되어 동작 마진이 증가되므로 동작 특성이 향상될 수 있다.
도 1은 일반적인 구동 드라이버의 인버터를 도시한 회로도.
도 2는 도 1의 인버터의 입출력 파형을 도시한 도면.
도 3은 본 발명의 일 실시예에 따른 인버터를 도시한 회로도.
도 4는 도 3의 인버터의 입출력 파형을 도시한 도면.
도 5는 본 발명의 다른 실시예에 따른 인버터를 도시한 회로도.
도 6은 도 5의 인버터의 입출력 파형을 도시한 도면.
도 7은 본 발며의 또 다른 실시예에 따른 인버터를 도시한 회로도.
도 8은 도 7의 인버터의 입출력 파형을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
P1: 제1 트랜지스터 P2: 제2 트랜지스터
P3: 제3 트랜지스터
P11, P12, P21, P22, P23: 다이오드형 트랜지스터
n1, n2: 노드 C: 캐패시턴스
Vin: 입력 신호 Vout: 출력 신호
VDD: 제1 공급전압 VSS: 제2 공급전압
VGL: 제3 공급전압

Claims (15)

  1. 입력 신호의 라인, 제1 공급전압의 라인 및 제1 노드에 연결된 제1 트랜지스터;
    제2 노드, 상기 제1 노드 및 제2 공급전압의 라인 사이에 연결된 제2 트랜지스터;
    상기 제1 및 제2 노드 사이에 연결되어 다수의 다이오드형 트랜지스터들을 포함하는 제1 다이오드형 트랜지스터 그룹; 및
    상기 제2 노드와 제3 공급전압의 라인 사이에 연결되어 다수의 다이오드형 트랜지스터들을 포함하는 제2 다이오드형 트랜지스터 그룹을 포함하고,
    상기 제2 다이오드형 트랜지스터 그룹의 상기 다수의 다이오드형 트랜지스터들은 상기 제3 공급전압의 라인으로 공급된 제3 공급전압에 의해 턴온되는 것을 특징으로 하는 인버터.
  2. 제1항에 있어서, 상기 제1 및 제2 노드들 사이에 연결된 캐패시턴스를 더 포함하는 것을 특징으로 하는 인버터.
  3. 제2항에 있어서, 상기 캐패시턴스는 부트스트래핑 현상을 발생시키는 것을 특징으로 하는 인버터.
  4. 제3항에 있어서, 상기 입력 신호의 라인으로 공급된 입력 신호에 의해 제1 트랜지스터가 턴온될 때, 상기 제2 트랜지스터가 턴온되어 상기 제1 공급전압의 라 인으로 공급된 제1 공급전압에서 상기 제1 및 제2 트랜지스터들의 채널 특성의 비율에 따라 결정된 전압만큼 감소된 전압이 상기 제1 노드에 충전되는 것을 특징으로 하는 인버터.
  5. 제4항에 있어서, 상기 입력 신호에 의해 상기 제1 트랜지스터가 턴오프될 때, 상기 제1 및 제2 다이오드형 트랜지스터 그룹들이 턴온되어 상기 제3 공급전압과 상기 제1 및 제2 다이오드형 트랜지스터 그룹들의 문턱전압들의 비율에 따른 바이어스 전압이 상기 제2 노드에 설정되는 것을 특징으로 하는 인버터.
  6. 제1항에 있어서, 상기 제1 다이오드형 트랜지스터 그룹은 상기 제3 공급전압에 의해 턴온되는 것을 특징으로 하는 인버터.
  7. 제5항에 있어서, 상기 바이어스 전압은 상기 제2 트랜지스터의 문턱전압보다 적어도 낮은 것을 특징으로 하는 인버터.
  8. 제5항에 있어서, 상기 입력 신호에 의해 상기 제1 트랜지스터가 턴오프될 때, 상기 캐패시턴스에 의해 상기 제2 노드의 전압이 낮아지는 만큼 상기 바이어스 전압이 낮아지도록 설정되는 것을 특징으로 하는 인버터.
  9. 제8항에 있어서, 상기 바이어스 전압에 의해 상기 제2 공급전압의 라인으로 공급된 제2 공급전압이 상기 제1 노드에 충전되는 것을 특징으로 하는 인버터.
  10. 제9항에 있어서, 상기 제3 공급전압은 상기 제2 공급전압보다 적어도 낮은 것을 특징으로 하는 인버터.
  11. 제10항에 있어서, 상기 제2 공급전압은 그라운드 전압인 것을 특징으로 하는 인버터.
  12. 제1항에 있어서, 상기 제2 공급전압의 라인에는 상기 제3 공급전압이 공급되는 것을 특징으로 하는 인버터.
  13. 제1항에 있어서, 상기 제1 다이오드형 트랜지스터 그룹과 상기 제2 다이오드형 트랜지스터 그룹의 채널 특성들은 상이한 것을 특징으로 하는 인버터.
  14. 제1항에 있어서, 상기 제1 다이오드형 트랜지스터 그룹에 포함된 다이오드형 트랜지스터들과 상기 제2 다이오드형 트랜지스터 그룹에 포함된 다이오드형 트랜지스터들의 개수는 상이한 것을 특징으로 하는 인버터.
  15. 입력 신호의 라인, 제1 공급전압의 라인 및 제1 노드에 연결된 제1 트랜지스터;
    제2 노드, 상기 제1 노드 및 제2 공급전압의 라인 사이에 연결된 제2 트랜지스터;
    상기 입력 신호의 라인 및 상기 제1 공급전압의 라인 사이에 연결된 제3 트랜지스터;
    상기 제3 트랜지스터 및 제2 노드 사이에 연결되어 다수의 다이오드형 트랜지스터들을 포함하는 제1 다이오드형 트랜지스터 그룹; 및
    상기 제2 노드와 제3 공급전압의 라인 사이에 연결되어 다수의 다이오드형 트랜지스터들을 포함하는 제2 다이오드형 트랜지스터 그룹을 포함하고,
    상기 제2 다이오드형 트랜지스터 그룹의 상기 다수의 다이오드형 트랜지스터들은 상기 제3 공급전압의 라인으로 공급된 제3 공급전압에 의해 턴온되는 것을 특징으로 하는 인버터.
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