JPS60113532A - Ａｄコンバ−タ - Google Patents
Ａｄコンバ−タInfo
- Publication number
- JPS60113532A JPS60113532A JP22238383A JP22238383A JPS60113532A JP S60113532 A JPS60113532 A JP S60113532A JP 22238383 A JP22238383 A JP 22238383A JP 22238383 A JP22238383 A JP 22238383A JP S60113532 A JPS60113532 A JP S60113532A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- converter
- circuit
- system clock
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈技術分野〉
木発り・１は、ＭＯ８集積回路が形成された同一半導体
チップ内に、論理回路と共に形成されたＡＤコンバーク
に関するものでアル。
チップ内に、論理回路と共に形成されたＡＤコンバーク
に関するものでアル。
〈従来技術〉
ＭＯＳ）ランジスクを利用したテイシクル回路技術か進
歩するのに伴って、従来はノくイポーラトランシスクを
利用したアナログ信号処理回路がＭＯＳ）ランジスクで
構成されるようになり、ディジクル・アナログ混在集積
回路が実用化されるようＫなってき７ｊｏこの種の集積
回路は例えばアナログ信号で与えられた入力か、論理回
路を構成するティシクル回路に適合した信号に変換され
て処理され、入力信号に対応した出力信号が形１ｉされ
る。上記のようにアナログ信号をディジクル信号に変換
するだめ、ＭＯ５集積回路が形成された同一半導体チッ
プ内にＡＤコシノく−クか設けられる。アナログ信号は
通常ＯＶから電＃、電圧のレベル捷ての任意の信号レベ
ルを収り得るため、周辺の論理回路等からの影響でノイ
ズか付加された場合には、誤１つだ信号として認識され
る慣れがあり、ＡＤコンノく−クの精度を悪くするだけ
ではなくシステムを誤動作させる原因になる。
歩するのに伴って、従来はノくイポーラトランシスクを
利用したアナログ信号処理回路がＭＯＳ）ランジスクで
構成されるようになり、ディジクル・アナログ混在集積
回路が実用化されるようＫなってき７ｊｏこの種の集積
回路は例えばアナログ信号で与えられた入力か、論理回
路を構成するティシクル回路に適合した信号に変換され
て処理され、入力信号に対応した出力信号が形１ｉされ
る。上記のようにアナログ信号をディジクル信号に変換
するだめ、ＭＯ５集積回路が形成された同一半導体チッ
プ内にＡＤコシノく−クか設けられる。アナログ信号は
通常ＯＶから電＃、電圧のレベル捷ての任意の信号レベ
ルを収り得るため、周辺の論理回路等からの影響でノイ
ズか付加された場合には、誤１つだ信号として認識され
る慣れがあり、ＡＤコンノく−クの精度を悪くするだけ
ではなくシステムを誤動作させる原因になる。
第３図（ａ） 、 （ｂｌにこの種の集積回路を駆動す
るクロックφ、φ５ 等のタイムチャート、及び発振回
路からの基準イａ にｊｆ ｏを分周して上記クロック
φ、φ５を形成する回路を示す。φは集積回路を前作さ
せる場合の基準となるシステムクロックで、該システム
クロックφを基に各種の制御信号が形成さレル。ＡＤコ
ンバークに含まれた比較器を制５御するクロックφ５も
上記システムクロックφから形成される。従って得られ
るクロックφ５は図に示す如くシステムクロックφに同
期したイ暦号りなる。
るクロックφ、φ５ 等のタイムチャート、及び発振回
路からの基準イａ にｊｆ ｏを分周して上記クロック
φ、φ５を形成する回路を示す。φは集積回路を前作さ
せる場合の基準となるシステムクロックで、該システム
クロックφを基に各種の制御信号が形成さレル。ＡＤコ
ンバークに含まれた比較器を制５御するクロックφ５も
上記システムクロックφから形成される。従って得られ
るクロックφ５は図に示す如くシステムクロックφに同
期したイ暦号りなる。
処テＤ Ａコンバーク出力Ａ Ｉｄ、 、システムクロ
ックφと同期した信号による制御で形成されているため
、その出力は図に示す如くシステムクロックφの立上り
、立下り時にノイズを伴った信号として形成される。こ
のようなノイズの影響を受けたＤＡコンバークの出力Ａ
Ｋ対して、上記クロックφ５を導入してＡＤコンバーク
を制御した場合、１）Ａコンバーク出力のサンプリング
の終り、即ちクロックφ、の立下りでノイズを受け、最
終的には誤差をもった電圧値をサンプリングすることに
なる。このような不都合を避けるため、従来の集積回路
ではＡＤコンバータハ］＜分が論理回路に近接すること
をできるだけ阻止した配置にしたり、或いはＡＤコンバ
ーク部分の電源ラインを別系統にすること等によって対
処している。しかし上記従来のような改善策をとった集
積回路ではパターン設計作業に手間が掛り、またチップ
サイズが大きくなってコストが高くなるばかりでなく、
論理回路からＡＤコンバークへの影響を完全に除去する
ことはできなかった。
ックφと同期した信号による制御で形成されているため
、その出力は図に示す如くシステムクロックφの立上り
、立下り時にノイズを伴った信号として形成される。こ
のようなノイズの影響を受けたＤＡコンバークの出力Ａ
Ｋ対して、上記クロックφ５を導入してＡＤコンバーク
を制御した場合、１）Ａコンバーク出力のサンプリング
の終り、即ちクロックφ、の立下りでノイズを受け、最
終的には誤差をもった電圧値をサンプリングすることに
なる。このような不都合を避けるため、従来の集積回路
ではＡＤコンバータハ］＜分が論理回路に近接すること
をできるだけ阻止した配置にしたり、或いはＡＤコンバ
ーク部分の電源ラインを別系統にすること等によって対
処している。しかし上記従来のような改善策をとった集
積回路ではパターン設計作業に手間が掛り、またチップ
サイズが大きくなってコストが高くなるばかりでなく、
論理回路からＡＤコンバークへの影響を完全に除去する
ことはできなかった。
〈発明の目的〉
本発明は上記従来のＭＯ５集積回路と同−牛辱体チツブ
に形成されたＡＤコンバータの欠点を除去し、論理回路
の動作によって影響されない信頼性の高いＡＤコンバー
タで、Ｓる。
に形成されたＡＤコンバータの欠点を除去し、論理回路
の動作によって影響されない信頼性の高いＡＤコンバー
タで、Ｓる。
〈実施例〉
本実施例による集積回路は、ディジクル論理回路で構成
されたマイクロコンピュータと同−半専体チツブ内ＫＡ
Ｄコシバークが含ま−れて構成される。
されたマイクロコンピュータと同−半専体チツブ内ＫＡ
Ｄコシバークが含ま−れて構成される。
第１図（ａｌは木発Ｆ！Ａ［よる集積回路を駆動するだ
めのクロックφ・ダｓ及びＤＡコンバーク出カＢＱ示す
タイムチャートである。論理回路部を制御するシステム
クロックφは従来回路と同様に発振回路の出力ｆｏを分
周して基準信号として与えられている。−力ＡＤコンバ
ークの比較器を制御するクロックφ′５は、上記システ
ムクロックφを基準にして形１反されるが、図に示す如
く、クロックφ′５の立上りはシステムクロックφの立
上りとは時間的なずれが設定される。即ちマイクロコン
ピュータ部分を１ｕ制御するクロックの変り目の時点を
避けて、ＡＤコンバークの比較器のクロックφ′８の立
上り、立下りのタイミングが設定きれる。
めのクロックφ・ダｓ及びＤＡコンバーク出カＢＱ示す
タイムチャートである。論理回路部を制御するシステム
クロックφは従来回路と同様に発振回路の出力ｆｏを分
周して基準信号として与えられている。−力ＡＤコンバ
ークの比較器を制御するクロックφ′５は、上記システ
ムクロックφを基準にして形１反されるが、図に示す如
く、クロックφ′５の立上りはシステムクロックφの立
上りとは時間的なずれが設定される。即ちマイクロコン
ピュータ部分を１ｕ制御するクロックの変り目の時点を
避けて、ＡＤコンバークの比較器のクロックφ′８の立
上り、立下りのタイミングが設定きれる。
上記クロックφ′５を形成する回路を第１図（ｂ）に示
す。回路は第３図（ｂ）に示した従来回路と同様に３個
のノリツブフロップＦ、、Ｆ２．Ｆ３を用いて構成され
るが、ノリツブフロツブＩ？３のクロック端子ＣＰＫは
、従来回路においてはアンドゲートＧ。
す。回路は第３図（ｂ）に示した従来回路と同様に３個
のノリツブフロップＦ、、Ｆ２．Ｆ３を用いて構成され
るが、ノリツブフロツブＩ？３のクロック端子ＣＰＫは
、従来回路においてはアンドゲートＧ。
の出力であるシステムクロックφが入力されているのに
対して、第１図（ｂｌに示す信号発生回路では、ノリソ
ゲ７０ツブＦ、、Ｆ２の各入力が与えられたナントゲー
トＧ１の出力φＮが入力される。該出力φＮはシステム
クロックφの立上りとはタイミングのずれた信号として
形成されるため、該出方φＮによってノリソゲ７０ツブ
Ｆ３を制御することにより、クロックφ′８の立上りを
システムクロックφのタイミングからずらすことができ
る。
対して、第１図（ｂｌに示す信号発生回路では、ノリソ
ゲ７０ツブＦ、、Ｆ２の各入力が与えられたナントゲー
トＧ１の出力φＮが入力される。該出力φＮはシステム
クロックφの立上りとはタイミングのずれた信号として
形成されるため、該出方φＮによってノリソゲ７０ツブ
Ｆ３を制御することにより、クロックφ′８の立上りを
システムクロックφのタイミングからずらすことができ
る。
上記クロ７クー′８が与えられて動作するＡＤコンバー
クの比較器は、例えば第２図に示す如くチョッパ型比較
器が用いられる。該チョッパ型比較器は、クロックφ／
Ｓが°′Ｈ″レベルの期間に比較のだめの参照信号とな
るＤ Ａコンバークの出力Ｂをサンプリングし、クロッ
クφ′５がｔｔ Ｌ １ルベルの期間に入力を受けて両
者の比較を実行する。このような比較器の動作タイミン
グにおいて、両りロック偽りのタイミングをずらせるこ
とにより、ＤＡコンノ々−り出力のサンプリングの終り
、即チタロックφ′５の立ち下シの直前にはノイズがな
いため誤差を伴うことなく信号レベルをサンプリングす
ることができる。
クの比較器は、例えば第２図に示す如くチョッパ型比較
器が用いられる。該チョッパ型比較器は、クロックφ／
Ｓが°′Ｈ″レベルの期間に比較のだめの参照信号とな
るＤ Ａコンバークの出力Ｂをサンプリングし、クロッ
クφ′５がｔｔ Ｌ １ルベルの期間に入力を受けて両
者の比較を実行する。このような比較器の動作タイミン
グにおいて、両りロック偽りのタイミングをずらせるこ
とにより、ＤＡコンノ々−り出力のサンプリングの終り
、即チタロックφ′５の立ち下シの直前にはノイズがな
いため誤差を伴うことなく信号レベルをサンプリングす
ることができる。
第４図は本実施例のクロック信号によって動作させたＡ
Ｄコンバークの測定結果を示す。即ち１６段階の出力デ
イジタル値（００−ＦＦ ）において、出力デイジタル
値Ｐと入力電圧範囲Ｑをほぼ図中に示す誤差０の範囲Ｅ
に収めることがでさる。一方同じ集積回路に対して、従
来の如くクロックφ、が論理回路のタロツクφと同期す
る場合には、第５図に示す如く誤差Ｏの範囲から大きく
ずれ、約８ＬＳＨの誤差か表われる。
Ｄコンバークの測定結果を示す。即ち１６段階の出力デ
イジタル値（００−ＦＦ ）において、出力デイジタル
値Ｐと入力電圧範囲Ｑをほぼ図中に示す誤差０の範囲Ｅ
に収めることがでさる。一方同じ集積回路に対して、従
来の如くクロックφ、が論理回路のタロツクφと同期す
る場合には、第５図に示す如く誤差Ｏの範囲から大きく
ずれ、約８ＬＳＨの誤差か表われる。
〈効 果〉
以上不発り」によれば、集積回路のパクーシ設計に特別
な配慮を施こすことなく、単にＡＤコンバーク都の比較
器におけるサンプリングのタイミングを他の論理回路’
！Ｉｓの動作タイミングをずらすことにより、論理回路
からのノイズを避けて粘度の高いＡＤコンバークを得る
ことができる。
な配慮を施こすことなく、単にＡＤコンバーク都の比較
器におけるサンプリングのタイミングを他の論理回路’
！Ｉｓの動作タイミングをずらすことにより、論理回路
からのノイズを避けて粘度の高いＡＤコンバークを得る
ことができる。
第１図は本発明による一実施例のクロック信号を示づ−
タイムチャート、第２図は同実施例の要部を示す回路図
、第３図は従来装置に用いられるクロック信号を示すタ
イムチャート、第４図は不発り１を実施しだ回路の測定
結果を示す図、第５図は従来回路の測定結果を示す図で
ある。
タイムチャート、第２図は同実施例の要部を示す回路図
、第３図は従来装置に用いられるクロック信号を示すタ
イムチャート、第４図は不発り１を実施しだ回路の測定
結果を示す図、第５図は従来回路の測定結果を示す図で
ある。
Claims (1)
- ］）ＡＤコンノ（−りとテイシクル論理回路ヲ同−半桿
体チツブ内に形成したＭＯ３集積回路において、ＡＤ変
換のために入力病けをダーシプリング制御するクロック
として、論理回路を制御するクロックと位相がずれたク
ロックが力えられてなるこ七を特徴とするＡ’Ｄコンノ
ぐ−ク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22238383A JPS60113532A (ja) | 1983-11-24 | 1983-11-24 | Ａｄコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22238383A JPS60113532A (ja) | 1983-11-24 | 1983-11-24 | Ａｄコンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60113532A true JPS60113532A (ja) | 1985-06-20 |
Family
ID=16781492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22238383A Pending JPS60113532A (ja) | 1983-11-24 | 1983-11-24 | Ａｄコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113532A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355680A (ja) * | 1986-08-26 | 1988-03-10 | Matsushita Electric Ind Co Ltd | バ−コ−ドシグナル・トランスミツタ・レシ−バ装置 |
| JPS6486617A (en) * | 1987-09-28 | 1989-03-31 | Matsushita Electric Ind Co Ltd | Signal processing circuit |
| JPH0286329A (ja) * | 1988-09-22 | 1990-03-27 | Nec Corp | Ａｄ変換器 |
| EP0545515A2 (en) * | 1991-11-29 | 1993-06-09 | Sharp Kabushiki Kaisha | A CCD Driving circuit IC circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130230A (en) * | 1979-03-30 | 1980-10-08 | Mitsubishi Electric Corp | Analog-digital converter |
| JPS5650434A (en) * | 1979-09-17 | 1981-05-07 | Xerox Corp | Controller for microcomputer |
| JPS5742282A (en) * | 1980-08-27 | 1982-03-09 | Shin Meiwa Ind Co Ltd | A/d converter for output video signal of vtr |
-
1983
- 1983-11-24 JP JP22238383A patent/JPS60113532A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130230A (en) * | 1979-03-30 | 1980-10-08 | Mitsubishi Electric Corp | Analog-digital converter |
| JPS5650434A (en) * | 1979-09-17 | 1981-05-07 | Xerox Corp | Controller for microcomputer |
| JPS5742282A (en) * | 1980-08-27 | 1982-03-09 | Shin Meiwa Ind Co Ltd | A/d converter for output video signal of vtr |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355680A (ja) * | 1986-08-26 | 1988-03-10 | Matsushita Electric Ind Co Ltd | バ−コ−ドシグナル・トランスミツタ・レシ−バ装置 |
| JPS6486617A (en) * | 1987-09-28 | 1989-03-31 | Matsushita Electric Ind Co Ltd | Signal processing circuit |
| JPH0286329A (ja) * | 1988-09-22 | 1990-03-27 | Nec Corp | Ａｄ変換器 |
| EP0545515A2 (en) * | 1991-11-29 | 1993-06-09 | Sharp Kabushiki Kaisha | A CCD Driving circuit IC circuit |
| US5339161A (en) * | 1991-11-29 | 1994-08-16 | Sharp Kabushiki Kaisha | CCD driving IC circuit |
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