JP2573608B2 - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JP2573608B2 JP2573608B2 JP62147243A JP14724387A JP2573608B2 JP 2573608 B2 JP2573608 B2 JP 2573608B2 JP 62147243 A JP62147243 A JP 62147243A JP 14724387 A JP14724387 A JP 14724387A JP 2573608 B2 JP2573608 B2 JP 2573608B2
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- Japan
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- clock control
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- clock
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は中央処理装置および種々の周辺機能部を単
一チップ上に集積したマイクロコンピュータに関するも
のである。
一チップ上に集積したマイクロコンピュータに関するも
のである。
従来この種のマイクロコンピュータではアナログ−デ
ィジタル変換器（以下「Ａ−Ｄ変換器」と言う）と前記
Ａ−Ｄ変換器以外の部分は同一の基本内部クロックで制
御されており、種々の内部制御信号は同一の変化タイミ
ングを有することになる。
ィジタル変換器（以下「Ａ−Ｄ変換器」と言う）と前記
Ａ−Ｄ変換器以外の部分は同一の基本内部クロックで制
御されており、種々の内部制御信号は同一の変化タイミ
ングを有することになる。
第６図は従来技術における基本内部クロックおよび内
部制御信号のタイミングチャートの一例である。同図に
おいて、AAはマイクロコンピュータの基本内部クロック
であり、この基本内部クロックAAを分周して例えば前記
Ａ−Ｄ変換器以外の各部分を制御するための内部制御信
号DD,EEが作成されるとともに、同じく基本内部クロッ
クAAを分周して前記Ａ−Ｄ変換器を制御するための内部
制御信号FFが作成される。これらの内部制御信号DD,EE,
FFは同一の基本内部クロックAAを基準として作成される
ので、前記Ａ−Ｄ変換器を制御する内部制御信号FFと前
記Ａ−Ｄ変換器以外の部分を制御する内部制御信号DD,E
Eとの変化タイミングが同一になることがある。
部制御信号のタイミングチャートの一例である。同図に
おいて、AAはマイクロコンピュータの基本内部クロック
であり、この基本内部クロックAAを分周して例えば前記
Ａ−Ｄ変換器以外の各部分を制御するための内部制御信
号DD,EEが作成されるとともに、同じく基本内部クロッ
クAAを分周して前記Ａ−Ｄ変換器を制御するための内部
制御信号FFが作成される。これらの内部制御信号DD,EE,
FFは同一の基本内部クロックAAを基準として作成される
ので、前記Ａ−Ｄ変換器を制御する内部制御信号FFと前
記Ａ−Ｄ変換器以外の部分を制御する内部制御信号DD,E
Eとの変化タイミングが同一になることがある。
従来のＡ−Ｄ変換器を有するマイクロコンピュータは
以上のように同一の基本内部クロックAAを基にして各内
部制御信号DD,EE,FFを発生させているので、前記Ａ−Ｄ
変換器と前記Ａ−Ｄ変換器以外の部分が同一の制御タイ
ミングで動作し、前記Ａ−Ｄ変換器以外の部分の動作に
より生ずる雑音が前記Ａ−Ｄ変換器の動作に影響を与
え、その変換精度が悪くなるという問題点があった。
以上のように同一の基本内部クロックAAを基にして各内
部制御信号DD,EE,FFを発生させているので、前記Ａ−Ｄ
変換器と前記Ａ−Ｄ変換器以外の部分が同一の制御タイ
ミングで動作し、前記Ａ−Ｄ変換器以外の部分の動作に
より生ずる雑音が前記Ａ−Ｄ変換器の動作に影響を与
え、その変換精度が悪くなるという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、Ａ−Ｄ変換器の変換精度の高いマイクロコ
ンピュータを得ることを目的としている。
れたもので、Ａ−Ｄ変換器の変換精度の高いマイクロコ
ンピュータを得ることを目的としている。
この発明に係るマイクロコンピュータは２種類の互い
に位相が異なるクロック制御信号を発生させる発振回路
を備え、アナログ処理部と前記アナログ処理部以外の処
理部とがそれぞれ異なった位相を有する２種類のクロッ
ク制御信号により制御されるようにしたものである。
に位相が異なるクロック制御信号を発生させる発振回路
を備え、アナログ処理部と前記アナログ処理部以外の処
理部とがそれぞれ異なった位相を有する２種類のクロッ
ク制御信号により制御されるようにしたものである。
この発明におけるマイクロコンピュータはアナログ処
理部と前記アナログ処理部以外の処理部とがそれぞれ異
なった位相を有する２種類のクロック制御信号により制
御され、前記アナログ処理部の動作タイミングと前記ア
ナログ処理部以外の処理部の動作タイミングとの重複が
禁止され、前記アナログ処理部以外の処理部の動作によ
り生ずる雑音によるアナログ処理部の処理精度への影響
をなくし、高い処理精度が得られる。
理部と前記アナログ処理部以外の処理部とがそれぞれ異
なった位相を有する２種類のクロック制御信号により制
御され、前記アナログ処理部の動作タイミングと前記ア
ナログ処理部以外の処理部の動作タイミングとの重複が
禁止され、前記アナログ処理部以外の処理部の動作によ
り生ずる雑音によるアナログ処理部の処理精度への影響
をなくし、高い処理精度が得られる。
第１図はこの発明による一実施例であり、第２図は第
１図中における分周回路FDの詳細図である。両図におい
て、源発振回路SSの出力が分周回路FD中のＤラッチD1の
クロックパルス入力端Cpに接続されるとともに、インバ
ータＩを介してＤラッチD2のクロックパルス入力端Cpに
も接続される。またＤラッチD1の出力端がＤラッチD2
のデータ入力端Ｄに接続されるとともに、Ａ−Ｄ変換器
ADにも接続される。さらにＤラッチD2のＱ出力端がＤラ
ッチD1のデータ入力端Ｄに接続される。そして、Ｄラッ
チD2の出力端がＡ−Ｄ変換器以外の部分NAD1,NAD2の
それぞれに接続される。
１図中における分周回路FDの詳細図である。両図におい
て、源発振回路SSの出力が分周回路FD中のＤラッチD1の
クロックパルス入力端Cpに接続されるとともに、インバ
ータＩを介してＤラッチD2のクロックパルス入力端Cpに
も接続される。またＤラッチD1の出力端がＤラッチD2
のデータ入力端Ｄに接続されるとともに、Ａ−Ｄ変換器
ADにも接続される。さらにＤラッチD2のＱ出力端がＤラ
ッチD1のデータ入力端Ｄに接続される。そして、Ｄラッ
チD2の出力端がＡ−Ｄ変換器以外の部分NAD1,NAD2の
それぞれに接続される。
なお、第３図は第1,2図に示される装置の動作を表す
タイミングチャートである。
タイミングチャートである。
次に上記のように構成されたマイクロコンピュータの
動作について説明する。まず源発振回路SSにおいて第３
図に示されたような基本クロックaaが発生される。この
基本クロックaaが分周回路FDに入力され、分周されるこ
とにより、第３図に示されたような２種類の互いに変化
タイミングが異なる基本内部クロックbb,ccが発生され
る。ここで分周回路FDの動作の詳細について説明する。
まず基本クロックaaが“H"のとき、ＤラッチD1のクロッ
クパルス入力端Cpには“H"が入力されるのでＤラッチD1
はラッチ状態になり、一方ＤラッチD2のクロックパルス
入力端CpにはインバータＩを介して“L"が入力されてＤ
ラッチD2はアンラッチ状態となる。この場合、基本内部
クロックccはＤラッチD1のラッチ内容の反転レベルにな
り、一方ＤラッチD2のデータ入力端ＤにはＤラッチD1の
出力が入力されるので、基本内部クロックbbはその反
転レベル言い換えるとＤラッチD1のラッチ内容と同じレ
ベルとなる。これとは逆に基本クロックaaが“L"のとき
同様に考えると、ＤラッチD1,D2はそれぞれアンラッチ
状態，ラッチ状態となる。この場合、基本内部クロック
bbはＤラッチD2のラッチ内容の反転レベルになり、Ｄラ
ッチD1のデータ入力端ＤにＤラッチD2のＱ出力が入力さ
れるので基本内部クロックccはＤラッチD2のラッチ内容
の反転レベルになる。これらのことをまとめると表１の
ようになる。
動作について説明する。まず源発振回路SSにおいて第３
図に示されたような基本クロックaaが発生される。この
基本クロックaaが分周回路FDに入力され、分周されるこ
とにより、第３図に示されたような２種類の互いに変化
タイミングが異なる基本内部クロックbb,ccが発生され
る。ここで分周回路FDの動作の詳細について説明する。
まず基本クロックaaが“H"のとき、ＤラッチD1のクロッ
クパルス入力端Cpには“H"が入力されるのでＤラッチD1
はラッチ状態になり、一方ＤラッチD2のクロックパルス
入力端CpにはインバータＩを介して“L"が入力されてＤ
ラッチD2はアンラッチ状態となる。この場合、基本内部
クロックccはＤラッチD1のラッチ内容の反転レベルにな
り、一方ＤラッチD2のデータ入力端ＤにはＤラッチD1の
出力が入力されるので、基本内部クロックbbはその反
転レベル言い換えるとＤラッチD1のラッチ内容と同じレ
ベルとなる。これとは逆に基本クロックaaが“L"のとき
同様に考えると、ＤラッチD1,D2はそれぞれアンラッチ
状態，ラッチ状態となる。この場合、基本内部クロック
bbはＤラッチD2のラッチ内容の反転レベルになり、Ｄラ
ッチD1のデータ入力端ＤにＤラッチD2のＱ出力が入力さ
れるので基本内部クロックccはＤラッチD2のラッチ内容
の反転レベルになる。これらのことをまとめると表１の
ようになる。
今、基本クロックaaが“H"でＤラッチD1に“H"がラッ
チされていると仮定すると、基本内部クロックbb,ccは
それぞれ“H",“L"（第３図中の区間ａ−ｂ）になる。
次に基本クロックaaが“H"から“L"に変化（第３図中の
ｂ）することによりＤラッチD2はＤラッチD1がラッチし
ていた内容の反転レベルである“L"をラッチする。その
ため、第３図中の区間ｂ−ｃにおいては、基本内部クロ
ックbb,ccはともに“H"になる。次に基本クロックaaが
“L"から“H"に変化（第３図中のｃ）することによりＤ
ラッチD1はＤラッチD2がラッチしていた内容と同じレベ
ルである“L"をラッチする。そのため、第３図中の区間
ｃ−ｄにおいては、基本内部クロックbb,ccはそれぞれ
“L",“H"になる。次に基本クロックaaが“H"から“L"
に変化（第３図中のｄ）することによりＤラッチD2はＤ
ラッチD1がラッチしていた内容の反転レベルである“H"
をラッチする。そのため、第３図中の区間ｄ−ｅにおい
ては、基本内部クロックbb,ccはともに“L"になる。以
上の動作を繰り返すことにより第３図に示すような２種
類の互いに変化タイミングが異なる基本内部クロックb
b,ccが得られる。このようにして得られた基本内部クロ
ックbbはＡ−Ｄ変換器以外の部分NAD1,NAD2に入力され
るとともに、基本内部クロックccはＡ−Ｄ変換器ADに入
力される。そしてＡ−Ｄ変換器以外の部分NAD1,NAD2で
は基本内部クロックbbを分周することによりそれぞれ第
３図に示すような内部制御信号dd,eeが作成され、これ
らの信号dd,eeに基いて各部分NAD1,NAD2の動作がそれぞ
れ制御される。一方、Ａ−Ｄ変換器ADでは基本内部クロ
ックccを分周することにより第３図に示すような内部制
御信号ffが作成され、この信号ffに基いてＡ−Ｄ変換器
ADの動作が制御される。
チされていると仮定すると、基本内部クロックbb,ccは
それぞれ“H",“L"（第３図中の区間ａ−ｂ）になる。
次に基本クロックaaが“H"から“L"に変化（第３図中の
ｂ）することによりＤラッチD2はＤラッチD1がラッチし
ていた内容の反転レベルである“L"をラッチする。その
ため、第３図中の区間ｂ−ｃにおいては、基本内部クロ
ックbb,ccはともに“H"になる。次に基本クロックaaが
“L"から“H"に変化（第３図中のｃ）することによりＤ
ラッチD1はＤラッチD2がラッチしていた内容と同じレベ
ルである“L"をラッチする。そのため、第３図中の区間
ｃ−ｄにおいては、基本内部クロックbb,ccはそれぞれ
“L",“H"になる。次に基本クロックaaが“H"から“L"
に変化（第３図中のｄ）することによりＤラッチD2はＤ
ラッチD1がラッチしていた内容の反転レベルである“H"
をラッチする。そのため、第３図中の区間ｄ−ｅにおい
ては、基本内部クロックbb,ccはともに“L"になる。以
上の動作を繰り返すことにより第３図に示すような２種
類の互いに変化タイミングが異なる基本内部クロックb
b,ccが得られる。このようにして得られた基本内部クロ
ックbbはＡ−Ｄ変換器以外の部分NAD1,NAD2に入力され
るとともに、基本内部クロックccはＡ−Ｄ変換器ADに入
力される。そしてＡ−Ｄ変換器以外の部分NAD1,NAD2で
は基本内部クロックbbを分周することによりそれぞれ第
３図に示すような内部制御信号dd,eeが作成され、これ
らの信号dd,eeに基いて各部分NAD1,NAD2の動作がそれぞ
れ制御される。一方、Ａ−Ｄ変換器ADでは基本内部クロ
ックccを分周することにより第３図に示すような内部制
御信号ffが作成され、この信号ffに基いてＡ−Ｄ変換器
ADの動作が制御される。
このように相互に変化タイミングが異なる基本内部ク
ロックbb,ccを基にしてＡ−Ｄ変換器以外の部分NAD1,NA
D2およびＡ−Ｄ変換器ADのそれぞれの内部制御信号dd,e
e,ffを発生させたことにより、Ａ−Ｄ変換器以外の部分
NAD1,NAD2とＡ−Ｄ変換器ADとが同一タイミングで動作
することはない。その結果、Ａ−Ｄ変換器以外の部分NA
D1,NAD2の動作により発生する雑音がＡ−Ｄ変換器ADの
動作に影響を及ぼすことはなくなり、Ａ−Ｄ変換器ADに
おいて高い変換精度が得られる。
ロックbb,ccを基にしてＡ−Ｄ変換器以外の部分NAD1,NA
D2およびＡ−Ｄ変換器ADのそれぞれの内部制御信号dd,e
e,ffを発生させたことにより、Ａ−Ｄ変換器以外の部分
NAD1,NAD2とＡ−Ｄ変換器ADとが同一タイミングで動作
することはない。その結果、Ａ−Ｄ変換器以外の部分NA
D1,NAD2の動作により発生する雑音がＡ−Ｄ変換器ADの
動作に影響を及ぼすことはなくなり、Ａ−Ｄ変換器ADに
おいて高い変換精度が得られる。
第４図はこの発明による他の実施例を示すシステム図
であり、第５図は第４図の発振回路OSの動作を説明する
ためのタイミングチャートである。第４図において、源
発振回路SSの出力側が、Ａ−Ｄ変換器AD以外の部分NAD
1,NAD2に接続されるとともに、遅延回路DCを介してＡ−
Ｄ変換器ADに接続される。
であり、第５図は第４図の発振回路OSの動作を説明する
ためのタイミングチャートである。第４図において、源
発振回路SSの出力側が、Ａ−Ｄ変換器AD以外の部分NAD
1,NAD2に接続されるとともに、遅延回路DCを介してＡ−
Ｄ変換器ADに接続される。
上記のように構成されているので、Ａ−Ｄ変換器以外
の部分NAD1,NAD2には源発振回路SSより出力される第５
図で示されたような基本内部クロックaaaが入力され
る。そしてＡ−Ｄ変換器以外の部分NAD1,NAD2におい
て、上記基本内部クロックaaaに基づいて内部制御信号
が作成され、この内部制御信号に基づき各部NAD1,NAD2
の動作が制御される。一方、基本内部クロックaaaは遅
延回路DCにも入力され、ここで基本内部クロックaaaが
遅延されて第５図に示されるような基本内部クロックaa
aとは異なる変化タイミングをもつ基本内部クロックbbb
が作成されＡ−Ｄ変換器ADに入力される。Ａ−Ｄ変換器
ADでは上記基本内部クロックbbbに基づいてＡ−Ｄ変換
器用の内部制御信号を作成し（第３図の内部制御信号ff
に相当する）、この内部制御信号に基づきＡ−Ｄ変換器
ADの動作が制御される。そのため上記と同様の効果が得
られる。
の部分NAD1,NAD2には源発振回路SSより出力される第５
図で示されたような基本内部クロックaaaが入力され
る。そしてＡ−Ｄ変換器以外の部分NAD1,NAD2におい
て、上記基本内部クロックaaaに基づいて内部制御信号
が作成され、この内部制御信号に基づき各部NAD1,NAD2
の動作が制御される。一方、基本内部クロックaaaは遅
延回路DCにも入力され、ここで基本内部クロックaaaが
遅延されて第５図に示されるような基本内部クロックaa
aとは異なる変化タイミングをもつ基本内部クロックbbb
が作成されＡ−Ｄ変換器ADに入力される。Ａ−Ｄ変換器
ADでは上記基本内部クロックbbbに基づいてＡ−Ｄ変換
器用の内部制御信号を作成し（第３図の内部制御信号ff
に相当する）、この内部制御信号に基づきＡ−Ｄ変換器
ADの動作が制御される。そのため上記と同様の効果が得
られる。
以上のように、この発明によれば、アナログ処理部と
前記アナログ処理部以外の処理部とがそれぞれ異なった
位相を有する２種類のクロック制御信号により制御され
るようにしたので、アナログ処理部とアナログ処理部以
外の処理部との動作タイミングが同一になることがなく
なり、処理精度の高いアナログ処理部、例えば変換精度
の高いＡ−Ｄ変換器を有するマイクロコンピュータが得
られる効果がある。
前記アナログ処理部以外の処理部とがそれぞれ異なった
位相を有する２種類のクロック制御信号により制御され
るようにしたので、アナログ処理部とアナログ処理部以
外の処理部との動作タイミングが同一になることがなく
なり、処理精度の高いアナログ処理部、例えば変換精度
の高いＡ−Ｄ変換器を有するマイクロコンピュータが得
られる効果がある。
第１図はこの発明の一実施例によるシステム図、第２図
は第１図の分周回路の詳細図、第３図は第１図に示され
るシステムの動作を説明するためのタイミングチャー
ト、第４図はこの発明の他の実施例によるシステム図、
第５図は第４図に示されるシステムの動作を説明するた
めのタイミングチャート、第６図は従来の基本内部クロ
ックおよび内部制御信号のタイミングチャートである。 図において、aaは基本クロック、aaa,bb,bbb,ccはそれ
ぞれ基本内部クロック、ADはＡ−Ｄ変換器、NAD1,NAD2
はＡ−Ｄ変換器以外の部分、FDは分周器、D1,D2はＤラ
ッチ、SSは発振回路,DCは遅延回路,OSは発振回路であ
る。 なお、各図中同一符号は同一または相当部分を示す。
は第１図の分周回路の詳細図、第３図は第１図に示され
るシステムの動作を説明するためのタイミングチャー
ト、第４図はこの発明の他の実施例によるシステム図、
第５図は第４図に示されるシステムの動作を説明するた
めのタイミングチャート、第６図は従来の基本内部クロ
ックおよび内部制御信号のタイミングチャートである。 図において、aaは基本クロック、aaa,bb,bbb,ccはそれ
ぞれ基本内部クロック、ADはＡ−Ｄ変換器、NAD1,NAD2
はＡ−Ｄ変換器以外の部分、FDは分周器、D1,D2はＤラ
ッチ、SSは発振回路,DCは遅延回路,OSは発振回路であ
る。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】アナログ処理部および中央処理装置を含む
アナログ処理部以外の処理部を単一チップ上に集積した
マイクロコンピュータにおいて、 前記アナログ処理部以外の処理部を制御するための第１
クロック制御信号と、前記アナログ処理部を制御し、前
記第１クロック制御信号とは位相が異なる第２クロック
制御信号とを生成する発振回路を備え、 前記第１クロック制御信号は前記第２クロック制御信号
に従属しないことを特徴とするマイクロコンピュータ。 - 【請求項２】前記発振回路は、基本クロックを発生させ
る源発振回路と、前記源発振回路により出力される基本
クロックを分周させて、前記第１クロック制御信号と前
記第１クロック制御信号とは位相が異なる前記第２クロ
ック制御信号とを生成する分周回路とを備えたことを特
徴とする特許請求の範囲第１項記載のマイクロコンピュ
ータ。 - 【請求項３】前記発振回路は、前記第１クロック制御信
号を発生させる源発振回路と、前記源発振回路より出力
される前記第１クロック制御信号を受け取り、前記第１
クロック制御信号とは位相が異なる第２クロック制御信
号を生成する回路とを備えたことを特徴とする特許請求
の範囲第１項記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147243A JP2573608B2 (ja) | 1987-06-11 | 1987-06-11 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147243A JP2573608B2 (ja) | 1987-06-11 | 1987-06-11 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310058A JPS63310058A (ja) | 1988-12-19 |
| JP2573608B2 true JP2573608B2 (ja) | 1997-01-22 |
Family
ID=15425818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147243A Expired - Fee Related JP2573608B2 (ja) | 1987-06-11 | 1987-06-11 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573608B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3288694B2 (ja) * | 1990-06-11 | 2002-06-04 | 沖電気工業株式会社 | マイクロコンピュータ |
| JP4352053B2 (ja) | 2006-01-19 | 2009-10-28 | パナソニック株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057736A (ja) * | 1983-09-08 | 1985-04-03 | Matsushita Electric Ind Co Ltd | 中継用無線装置 |
| JPS63126320A (ja) * | 1986-10-07 | 1988-05-30 | クリスタル セミコンダクター コーポレーション | アナログ−デジタル変換器の電気ノイズの影響を少なくする方法 |
-
1987
- 1987-06-11 JP JP62147243A patent/JP2573608B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057736A (ja) * | 1983-09-08 | 1985-04-03 | Matsushita Electric Ind Co Ltd | 中継用無線装置 |
| JPS63126320A (ja) * | 1986-10-07 | 1988-05-30 | クリスタル セミコンダクター コーポレーション | アナログ−デジタル変換器の電気ノイズの影響を少なくする方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63310058A (ja) | 1988-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
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