JPS58205381A - スイツチヤ−制御回路 - Google Patents
スイツチヤ−制御回路Info
- Publication number
- JPS58205381A JPS58205381A JP8824182A JP8824182A JPS58205381A JP S58205381 A JPS58205381 A JP S58205381A JP 8824182 A JP8824182 A JP 8824182A JP 8824182 A JP8824182 A JP 8824182A JP S58205381 A JPS58205381 A JP S58205381A
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- JP
- Japan
- Prior art keywords
- circuit
- controlled
- output
- data
- control
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はスイッチャ−制御回路に関し、特に映像信号や
音声信号のスイッチャ−を、押釦スイッチから得られる
パラレルデータで制御するスイ。
音声信号のスイッチャ−を、押釦スイッチから得られる
パラレルデータで制御するスイ。
チャー制御回路に関する。
従来この種の制御回路は、押釦スイッチから直接信号を
取り出し―これを集ＩＲ回路で構成されたエンコーダー
回路に入れ、その出力を制御データーとして使用して来
た。しかし回路構成上データー変換時にパラレルデータ
ー間に微小ではあるが遅延差が出来る喪め、制御データ
ーの変換時に被制御側のデーター読み込が同時に行なわ
れる場合には制御と関係のないデーターが被制御側に読
み込まれ制御ミスとなることがあった。また以上の様な
制御ミスを防止する案としてパラレルデーターの中に、
ストローブパルスを入れデーターが安置してから受は側
のＷｅｃｌｏｃｋのゲートを開く様考慮した制御回路も
あるがこの方式では制御時間が遅れると云う欠点がある
。
取り出し―これを集ＩＲ回路で構成されたエンコーダー
回路に入れ、その出力を制御データーとして使用して来
た。しかし回路構成上データー変換時にパラレルデータ
ー間に微小ではあるが遅延差が出来る喪め、制御データ
ーの変換時に被制御側のデーター読み込が同時に行なわ
れる場合には制御と関係のないデーターが被制御側に読
み込まれ制御ミスとなることがあった。また以上の様な
制御ミスを防止する案としてパラレルデーターの中に、
ストローブパルスを入れデーターが安置してから受は側
のＷｅｃｌｏｃｋのゲートを開く様考慮した制御回路も
あるがこの方式では制御時間が遅れると云う欠点がある
。
本発明は従来の欠点を解決し安定にパラレルデーター制
御の出来るスイッチャ−制御回路を提供することである
。
御の出来るスイッチャ−制御回路を提供することである
。
本発明によれば押釦制御回路でパラレルデーター制御す
る際制御側に被制御側のライトクロックに同期し、且つ
一定の位相差を持たせた遅延クロックを作り、とのクロ
ックにより、制御側の押釦スイッチの情報をラッチし、
その出力をエンコーダーに入れ、パラレルデーター化す
ることによりデーター変換時と被制御側のデーター読み
適時間に差をつけ、制御ミスを防止するスイッチャ−制
御回路が得られる。
る際制御側に被制御側のライトクロックに同期し、且つ
一定の位相差を持たせた遅延クロックを作り、とのクロ
ックにより、制御側の押釦スイッチの情報をラッチし、
その出力をエンコーダーに入れ、パラレルデーター化す
ることによりデーター変換時と被制御側のデーター読み
適時間に差をつけ、制御ミスを防止するスイッチャ−制
御回路が得られる。
次に本発明の一実施例を示した図面を参照して、本発明
の詳細な説明する。図面で１は押釦スイ。
の詳細な説明する。図面で１は押釦スイ。
子回路、２はラッチ回路、３はプラオリティーエンコー
ダー、４は出力回路、５は被制御側データーラッチ回路
、６は被制御スイッチ回路、７はラッチ回路２のライト
クロック、８はライトクロック遅延回路、９はライトク
ロ、りの同期結合回路、１０は被制御側のライトクロッ
ク信号、１１は被制御側のライトクロック発生回路であ
る。ラッチ回路２は押釦スイッチ１で押した情報を一時
的にラッチし、ラッチはクロック７のタイミングで行わ
れる。次段のエンコーダー回路３に送りここでパラレル
データーに変換され、出力回路４に送られ電流増幅され
、被制御側のデーターラッチ回路５に送られ、ライトク
ロック信号１０によりデーターをラッチされ、そのラッ
テデーターにより被制御スイッチ回路６を制御する。
ダー、４は出力回路、５は被制御側データーラッチ回路
、６は被制御スイッチ回路、７はラッチ回路２のライト
クロック、８はライトクロック遅延回路、９はライトク
ロ、りの同期結合回路、１０は被制御側のライトクロッ
ク信号、１１は被制御側のライトクロック発生回路であ
る。ラッチ回路２は押釦スイッチ１で押した情報を一時
的にラッチし、ラッチはクロック７のタイミングで行わ
れる。次段のエンコーダー回路３に送りここでパラレル
データーに変換され、出力回路４に送られ電流増幅され
、被制御側のデーターラッチ回路５に送られ、ライトク
ロック信号１０によりデーターをラッチされ、そのラッ
テデーターにより被制御スイッチ回路６を制御する。
被制御側に設けたライトクロック発生回路１１の出力１
０は被制御側のデーターラッチクロックとして使用され
る一方、制御側の同期結合回路９に送られ制御側のライ
トクロックの位相制御信号として使用するためにここで
被制御側と制御側のライトクロックを同期結合させる。
０は被制御側のデーターラッチクロックとして使用され
る一方、制御側の同期結合回路９に送られ制御側のライ
トクロックの位相制御信号として使用するためにここで
被制御側と制御側のライトクロックを同期結合させる。
同期結合されたライトクロックは遅延回路８に入れられ
る。遅延回路８においては、押釦スイッチ１を押し換え
た時エンコーダー３の出力のパラレルデーター間のチー
ター変換時間差及び出力回路に接続した外部負荷容量等
の影響によるパラレルデーター間の立上がり、立下がり
時間差を考慮し、クロック信号１０周期の１／２の遅延
時間を持たせ遅延ライトクロック７を作り、これをラッ
チ回路２のラッチタイミングとする。
る。遅延回路８においては、押釦スイッチ１を押し換え
た時エンコーダー３の出力のパラレルデーター間のチー
ター変換時間差及び出力回路に接続した外部負荷容量等
の影響によるパラレルデーター間の立上がり、立下がり
時間差を考慮し、クロック信号１０周期の１／２の遅延
時間を持たせ遅延ライトクロック７を作り、これをラッ
チ回路２のラッチタイミングとする。
以上記述した様に制御側と被制御側とのライトクロック
を同期させ、さらに位相的に１／２周期の差をつける事
によりエンコーダー回路及び出力回路に接続する負荷容
量勢によるデーター変換時のパラレルデーター間のバラ
ツキを除去し、常に正確なパラレルデーターを被制御側
に読ませることが出来る。
を同期させ、さらに位相的に１／２周期の差をつける事
によりエンコーダー回路及び出力回路に接続する負荷容
量勢によるデーター変換時のパラレルデーター間のバラ
ツキを除去し、常に正確なパラレルデーターを被制御側
に読ませることが出来る。
本発明は以上説明した様に押釦制御回路でパラレルデー
ター制御する場合、制御側と被制御側とのライトクロッ
クに位相差を持たせて同期結合することにより押釦を押
した時に発生する工／コーダー出力のパラレルデーター
のバラツキを除去する事を製動とする。
ター制御する場合、制御側と被制御側とのライトクロッ
クに位相差を持たせて同期結合することにより押釦を押
した時に発生する工／コーダー出力のパラレルデーター
のバラツキを除去する事を製動とする。
図面は本発明の一実施例を示す系統図である。
図において、１・・・・・・押釦スイッチ、２・・・・
・・う。 子回路、３・・・・・・プラオリティーエンコーダー、
４・・・・・・出力回路、５・・・・・・被制御側う、
子回路、６・・・・・・被制御スイッチ回路、７・・・
・・・遅延ライトクロック信号、８・・・・・・遅延回
路、９・・・・・・同期結合回路、１ｏ・・・・・・ラ
イトクロック信号、１１°°°°゛ライトクロック発生
回路。
・・う。 子回路、３・・・・・・プラオリティーエンコーダー、
４・・・・・・出力回路、５・・・・・・被制御側う、
子回路、６・・・・・・被制御スイッチ回路、７・・・
・・・遅延ライトクロック信号、８・・・・・・遅延回
路、９・・・・・・同期結合回路、１ｏ・・・・・・ラ
イトクロック信号、１１°°°°゛ライトクロック発生
回路。
Claims (1)
- 押釦スイッチ群と、前記スイッチ群の出力をラッチする
第一のラッチ回路と、前記第一のラッチ回路の出力を受
はバイナリコードに変換するエンコーダーと、前記エン
コーダーの出力を受けるスイッチャ−側の第二のラッチ
回路と、前記第二のラッチ回路の出力を受けるスイッチ
ャ−とを具備し、前記第−及び第二のラッチ回路を遅延
差をもたせた互いに同期したクロックにより動作させる
ことを特徴とするスイッチャ−制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8824182A JPS58205381A (ja) | 1982-05-25 | 1982-05-25 | スイツチヤ−制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8824182A JPS58205381A (ja) | 1982-05-25 | 1982-05-25 | スイツチヤ−制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58205381A true JPS58205381A (ja) | 1983-11-30 |
Family
ID=13937358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8824182A Pending JPS58205381A (ja) | 1982-05-25 | 1982-05-25 | スイツチヤ−制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205381A (ja) |
-
1982
- 1982-05-25 JP JP8824182A patent/JPS58205381A/ja active Pending
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