JPH01103016A - 電圧比較半導体集積回路 - Google Patents
電圧比較半導体集積回路Info
- Publication number
- JPH01103016A JPH01103016A JP25960887A JP25960887A JPH01103016A JP H01103016 A JPH01103016 A JP H01103016A JP 25960887 A JP25960887 A JP 25960887A JP 25960887 A JP25960887 A JP 25960887A JP H01103016 A JPH01103016 A JP H01103016A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- circuit
- output
- offset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アナログ信号電圧をイタル信号電圧に変換す
る装置に使用されるオフセット補償型電圧比較半導体集
積回路に係わるものである。
る装置に使用されるオフセット補償型電圧比較半導体集
積回路に係わるものである。
（従来の技術）
アナログ信号電圧をとタル信号電圧に変換する、いわゆ
るＡ／Ｄ変換装置は近年ますます高精度化が要求されて
いる。高精度Ａ／Ｄ変換装置には分解能の高い電圧比較
回路が必要であるが、分解能は電圧比較回路の入力オフ
セット電圧によって阻害される。従って入力オフセット
電圧を低減することが必要となる。
るＡ／Ｄ変換装置は近年ますます高精度化が要求されて
いる。高精度Ａ／Ｄ変換装置には分解能の高い電圧比較
回路が必要であるが、分解能は電圧比較回路の入力オフ
セット電圧によって阻害される。従って入力オフセット
電圧を低減することが必要となる。
入力オフセット電圧を低減する方法として半導体集積化
された電圧比較回路では製造工程の改良や工夫による集
積化されたデバイスの特性の均一化、例えばＭＯＳＦＥ
Ｔを用いるものであればゲ−ト閾値電圧ｖＴ、相互コン
ダクタンスｇｍなトノＩｌａ造ばらつきの低減、更にバ
イポーントランジスタを用いるものであれば電流増幅率
ｈ’ｆｅ、ペース・エミッタ障壁電圧Ｖｂｅなどの製造
ばらつきの低減を行なう方法が用いられているが、他の
方法としてはこのような製造ばらつきの存在を認めた上
で回路上の工夫で入力オフセット電圧を低減する方法が
ある。即ち、オフセット補償型電圧比較回路である。
された電圧比較回路では製造工程の改良や工夫による集
積化されたデバイスの特性の均一化、例えばＭＯＳＦＥ
Ｔを用いるものであればゲ−ト閾値電圧ｖＴ、相互コン
ダクタンスｇｍなトノＩｌａ造ばらつきの低減、更にバ
イポーントランジスタを用いるものであれば電流増幅率
ｈ’ｆｅ、ペース・エミッタ障壁電圧Ｖｂｅなどの製造
ばらつきの低減を行なう方法が用いられているが、他の
方法としてはこのような製造ばらつきの存在を認めた上
で回路上の工夫で入力オフセット電圧を低減する方法が
ある。即ち、オフセット補償型電圧比較回路である。
従来、この種のオフセット補償型電圧比較回路では基準
電圧と入力信号電圧を比較増幅する回路と、比較増幅さ
れた信号電圧を記憶保持する記憶回路から構成されてい
る。比較増幅する回路（以下、電圧比較回路と称する）
にはオフセット電圧を低減するためにクロック信号が与
え°られ待機期間にオフセット電圧を吸収し、動作期間
に入力信号電圧を基準電圧と比較増幅が行なわれ、この
出力電圧は次の記憶回路（以下、ラッチ回路と称する）
に入力されるがラッチ回路には前記クロック信号とは異
なる別種のクロック信号が用いられて・いる。このよう
なオフセット補償型電圧比較回路の詳しい説明は、１９
８５年２月に発行された刊行物「アイ・ニス・ニス・シ
ー」シー−１９８５−タイシスト・オフ・テクニカル争
ペイバーズ」（ｌ５ＳＣＣ１９８５ＤＩＧＥＳＴ ＯＦ
ＴＥＣＨＮＩＣＡＬＰＡＰＥＲ８’）に記載されてい
る。
電圧と入力信号電圧を比較増幅する回路と、比較増幅さ
れた信号電圧を記憶保持する記憶回路から構成されてい
る。比較増幅する回路（以下、電圧比較回路と称する）
にはオフセット電圧を低減するためにクロック信号が与
え°られ待機期間にオフセット電圧を吸収し、動作期間
に入力信号電圧を基準電圧と比較増幅が行なわれ、この
出力電圧は次の記憶回路（以下、ラッチ回路と称する）
に入力されるがラッチ回路には前記クロック信号とは異
なる別種のクロック信号が用いられて・いる。このよう
なオフセット補償型電圧比較回路の詳しい説明は、１９
８５年２月に発行された刊行物「アイ・ニス・ニス・シ
ー」シー−１９８５−タイシスト・オフ・テクニカル争
ペイバーズ」（ｌ５ＳＣＣ１９８５ＤＩＧＥＳＴ ＯＦ
ＴＥＣＨＮＩＣＡＬＰＡＰＥＲ８’）に記載されてい
る。
第４図は従来のオフセット補償型電圧比較半導体集積回
路の概略図を示したものである。オフセット補償型電圧
比較回路１００は通常、高感度増幅器とオフセット電圧
を吸収する容量から構成されている。当該電圧比較回路
１００に端子１０１から入力信号電圧、端子１０２から
は比較するための基準電圧が印加される。電圧比較回路
１００にはパルス発生回路３００から出力される。オフ
セント制御用パルス電圧がリード線１０６を通じて印加
される。オフセット制御用パルス電圧が低レベルのとき
は通常、電圧比較回路１００は待機状態にあシ高感度増
幅器のオフセット電圧は容量に充電され、制御用パルス
電圧が高レベルになると入力信号電圧と基準電圧の差電
圧が増幅されるが、このとき容量に充電されたオフセッ
ト電圧が差し引かれた形で増幅されてリード線１０５か
ら出力される。リード線１０５からの出力電圧はラッチ
回路２００によってラッチされるが、これはパルス発生
回路３００から発生され、リード線１０７によって印加
されるストローブ・パルス電圧によってラッチされる。
路の概略図を示したものである。オフセット補償型電圧
比較回路１００は通常、高感度増幅器とオフセット電圧
を吸収する容量から構成されている。当該電圧比較回路
１００に端子１０１から入力信号電圧、端子１０２から
は比較するための基準電圧が印加される。電圧比較回路
１００にはパルス発生回路３００から出力される。オフ
セント制御用パルス電圧がリード線１０６を通じて印加
される。オフセット制御用パルス電圧が低レベルのとき
は通常、電圧比較回路１００は待機状態にあシ高感度増
幅器のオフセット電圧は容量に充電され、制御用パルス
電圧が高レベルになると入力信号電圧と基準電圧の差電
圧が増幅されるが、このとき容量に充電されたオフセッ
ト電圧が差し引かれた形で増幅されてリード線１０５か
ら出力される。リード線１０５からの出力電圧はラッチ
回路２００によってラッチされるが、これはパルス発生
回路３００から発生され、リード線１０７によって印加
されるストローブ・パルス電圧によってラッチされる。
ストローブ・パルス電圧はパルス発生回路３００によっ
て、端子１０３よ多入力される外部クロックパルス電圧
をもとにして生成される。オフセット補償型電圧比較回
路１００にリード線１０６を介して印加されるオフセッ
ト制御用クロックパルス電圧も端子１０３から入力され
る外部クロックパルス電圧をもとにしてパルス発生回路
３００によって生成される。
て、端子１０３よ多入力される外部クロックパルス電圧
をもとにして生成される。オフセット補償型電圧比較回
路１００にリード線１０６を介して印加されるオフセッ
ト制御用クロックパルス電圧も端子１０３から入力され
る外部クロックパルス電圧をもとにしてパルス発生回路
３００によって生成される。
（発明が解決しようとする問題点）
このような従来のオフセット補償型電圧比較半導体集積
回路では端子１０３を介して外部からクロックパルス電
圧を印加しなければならず、その上パルス発生回路３０
０からオフセット制御用クロックパルス電圧及びストロ
ーフ−パルス電圧が適切に生成されるように外部クロッ
クパルス電圧の周期及びデユーティが正確に管理されな
ければならないという欠点がある。
回路では端子１０３を介して外部からクロックパルス電
圧を印加しなければならず、その上パルス発生回路３０
０からオフセット制御用クロックパルス電圧及びストロ
ーフ−パルス電圧が適切に生成されるように外部クロッ
クパルス電圧の周期及びデユーティが正確に管理されな
ければならないという欠点がある。
本発明は上記欠点を改善するもので、外部からのクロッ
ク信号を必要とせずかつ動作マージンの大きなオフセッ
ト補償型電圧比較半導体集積回路を提供することを目的
とする。
ク信号を必要とせずかつ動作マージンの大きなオフセッ
ト補償型電圧比較半導体集積回路を提供することを目的
とする。
（問題点を解決するための手段）
前記目的を達成するための本発明の特徴は、第１のクロ
ック信号により駆動され入力信号と基準電位を比較し結
果をディジタル値で出力する比較回路と、当該比較結果
を第２のクロック信号によりラッチしオフセット補償さ
れた出力を提供するＤ型フッツブフロップと、リング型
に接続される複数のインバータ回路を有し、各インバー
タ回路の出力から所定の遅延を有する信号を出力可能な
リング発振器と、リング発振器のひとつの出力を前記第
１のクロック信号とする手段とリング発振器の別の出力
から前記第２のクロックを提供する論理演算手段を具備
することにある。
ック信号により駆動され入力信号と基準電位を比較し結
果をディジタル値で出力する比較回路と、当該比較結果
を第２のクロック信号によりラッチしオフセット補償さ
れた出力を提供するＤ型フッツブフロップと、リング型
に接続される複数のインバータ回路を有し、各インバー
タ回路の出力から所定の遅延を有する信号を出力可能な
リング発振器と、リング発振器のひとつの出力を前記第
１のクロック信号とする手段とリング発振器の別の出力
から前記第２のクロックを提供する論理演算手段を具備
することにある。
（作用）
上記構成において、リング発振器はタイミングが少しづ
つ異なる複数の遅延した信号を出力することができる。
つ異なる複数の遅延した信号を出力することができる。
従って、リング発振器の出力を組合せ論理回路で処理す
ることにより、比較回路に必要な全てのクロック信号を
安定に得ることが出来、外部からのタイミング信号は必
要としない。
ることにより、比較回路に必要な全てのクロック信号を
安定に得ることが出来、外部からのタイミング信号は必
要としない。
従って前記目的が達成される。
（実施例）
第１図は本発明による電圧比較半導体集積回路の実施例
である。リング発振器３０からはオフセクト制御用パル
ス電圧がリード線４を介してオフセット補償型電圧比較
回路１０に供給され、オフセント制御用パルス電圧よシ
も時間的に遅延したパルス電圧がリード線５を介して論
理積回路５に、更に遅延したパルス電圧がリード線６を
介してインバータ５０に印加される。リング発振器３０
の詳細・な回路図を第２図に示した。この図で端子４゜
５．６は第１図のリード線４，５．６に対応している。
である。リング発振器３０からはオフセクト制御用パル
ス電圧がリード線４を介してオフセット補償型電圧比較
回路１０に供給され、オフセント制御用パルス電圧よシ
も時間的に遅延したパルス電圧がリード線５を介して論
理積回路５に、更に遅延したパルス電圧がリード線６を
介してインバータ５０に印加される。リング発振器３０
の詳細・な回路図を第２図に示した。この図で端子４゜
５．６は第１図のリード線４，５．６に対応している。
リング発振回路は奇数段のインバータ回路をリング状に
接続したものであり、第２図から分るように端子４から
のパルス電圧、即ち、オフセント制御用パルス電圧に対
して、端子５からのパルス電圧はインバータ２段分遅延
しており、端子６からのパルス電圧は更にインバータ２
段分遅延している。端子５からのパルスば圧をストロー
ブ用パルス電圧１、端子５からのパルス電圧をストロー
ブ用パルス電圧２とすると、それらの関係は第３図のよ
うになる。第３図でτは遅延時間を示している。なお、
これらのパルス電圧の周期はオフセット補償型電圧比較
回路１０及びＤ型フリップフロップ回路２０の動作速度
に比べて充分に長くなるようにリング発振回路が構成さ
れる。インバータ回路５０からの出力はリード線７を介
して論理積回路４０に入力され、その出力はリード線８
を介してストローブ・パルス電圧としてＤ型フリップフ
ロップ回路２０に印加される。こ＼で、論理積回路４０
及びインバータ回路５０もパルス周期に比べて充分高速
なものが用いられる。従って、時間遅延は殆んどリング
発振回路で決まシ、他の論理回路部分での遅延は無視で
きる。オフセット制御パルス電圧とストローフ−パルス
電圧との関係は第３図のようになシ、オフセット制御パ
ルス電圧が高レベル時、即ち信号電圧をリード線３に出
力している期間にストローフ−パルス電圧がリード線８
を介してＤ型りリップフロップ回路２０に印加されるの
でデータがラッチされて出力端子９よりデータが出力さ
れる。
接続したものであり、第２図から分るように端子４から
のパルス電圧、即ち、オフセント制御用パルス電圧に対
して、端子５からのパルス電圧はインバータ２段分遅延
しており、端子６からのパルス電圧は更にインバータ２
段分遅延している。端子５からのパルスば圧をストロー
ブ用パルス電圧１、端子５からのパルス電圧をストロー
ブ用パルス電圧２とすると、それらの関係は第３図のよ
うになる。第３図でτは遅延時間を示している。なお、
これらのパルス電圧の周期はオフセット補償型電圧比較
回路１０及びＤ型フリップフロップ回路２０の動作速度
に比べて充分に長くなるようにリング発振回路が構成さ
れる。インバータ回路５０からの出力はリード線７を介
して論理積回路４０に入力され、その出力はリード線８
を介してストローブ・パルス電圧としてＤ型フリップフ
ロップ回路２０に印加される。こ＼で、論理積回路４０
及びインバータ回路５０もパルス周期に比べて充分高速
なものが用いられる。従って、時間遅延は殆んどリング
発振回路で決まシ、他の論理回路部分での遅延は無視で
きる。オフセット制御パルス電圧とストローフ−パルス
電圧との関係は第３図のようになシ、オフセット制御パ
ルス電圧が高レベル時、即ち信号電圧をリード線３に出
力している期間にストローフ−パルス電圧がリード線８
を介してＤ型りリップフロップ回路２０に印加されるの
でデータがラッチされて出力端子９よりデータが出力さ
れる。
第１図で、第４図における外部パルス入力端子１０３が
存在しないことは、本発明の特徴のひとつである。
。
存在しないことは、本発明の特徴のひとつである。
。
（発明の効果）
以上の説明からも理解できるように、本発明による電圧
比較半導体集積回路では外部からクロック信号を印加す
る必要がないうえに、内蔵されたリング発振回路で遅延
パルス電圧が生成されてそれを用いてオフセット制御用
パルス電圧とストローブ・パルス電圧が作られるので、
それらの時間遅延関係を正確に保つことができ、その結
果、動作マージンの大きいラッチ動作を行なうことがで
きる０ 本文で説明したオフセット補償型電圧比較回路について
は待機期間と動作期間をもち、待機期間にオフセット電
圧を記憶し、動作期間にオフセラ回路を特に限定するも
のではない。
比較半導体集積回路では外部からクロック信号を印加す
る必要がないうえに、内蔵されたリング発振回路で遅延
パルス電圧が生成されてそれを用いてオフセット制御用
パルス電圧とストローブ・パルス電圧が作られるので、
それらの時間遅延関係を正確に保つことができ、その結
果、動作マージンの大きいラッチ動作を行なうことがで
きる０ 本文で説明したオフセット補償型電圧比較回路について
は待機期間と動作期間をもち、待機期間にオフセット電
圧を記憶し、動作期間にオフセラ回路を特に限定するも
のではない。
第１図は本発明による電圧比較半導体集積回路の実施例
、第２図はリング発振回路、第３図は第１図の回路の動
作波形図、第４図は従来の回路の例である。 １；入力端子、 ２；比較電圧入力端子、１０；
電圧比較回路、２０；Ｄ型フリップフロップ、３０；リ
ング発振回路、４０；論理積回路、５０；インバータ回
路。
、第２図はリング発振回路、第３図は第１図の回路の動
作波形図、第４図は従来の回路の例である。 １；入力端子、 ２；比較電圧入力端子、１０；
電圧比較回路、２０；Ｄ型フリップフロップ、３０；リ
ング発振回路、４０；論理積回路、５０；インバータ回
路。
Claims (1)
- 【特許請求の範囲】 第１のクロック信号により駆動され入力信号と基準電位
を比較し結果をディジタル値で出力する比較回路と、 当該比較結果を第２のクロック信号によりラッチしオフ
セット補償された出力を提供するＤ型フリップフロップ
と、 リング型に接続される複数のインバータ回路を有し、各
インバータ回路の出力から所定の遅延を有する信号を出
力可能なリング発振器と、 リング発振器のひとつの出力を前記第１のクロック信号
とする手段と、 リング発振器の別の出力から前記第２のクロックを提供
する論理演算手段とを有することを特徴とする電圧比較
半導体集積回路。 （２）前記論理演算手段が、リング発振器の第２の出力
とインバータ回路を介したリング発振器の第３の出力と
の論理積を与える手段であることを特徴とする特許請求
の範囲第１項記載の電圧比較半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25960887A JPH01103016A (ja) | 1987-10-16 | 1987-10-16 | 電圧比較半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25960887A JPH01103016A (ja) | 1987-10-16 | 1987-10-16 | 電圧比較半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01103016A true JPH01103016A (ja) | 1989-04-20 |
Family
ID=17336451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25960887A Pending JPH01103016A (ja) | 1987-10-16 | 1987-10-16 | 電圧比較半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01103016A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361418A (ja) * | 1991-06-10 | 1992-12-15 | Nec Ic Microcomput Syst Ltd | リングオシレータ |
| US6950370B2 (en) | 2003-04-30 | 2005-09-27 | Hynix Semiconductor Inc. | Synchronous memory device for preventing erroneous operation due to DQS ripple |
| CN104348467A (zh) * | 2013-07-25 | 2015-02-11 | 北京兆易创新科技股份有限公司 | 一种输出时间保持电路及方法 |
-
1987
- 1987-10-16 JP JP25960887A patent/JPH01103016A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361418A (ja) * | 1991-06-10 | 1992-12-15 | Nec Ic Microcomput Syst Ltd | リングオシレータ |
| US6950370B2 (en) | 2003-04-30 | 2005-09-27 | Hynix Semiconductor Inc. | Synchronous memory device for preventing erroneous operation due to DQS ripple |
| CN104348467A (zh) * | 2013-07-25 | 2015-02-11 | 北京兆易创新科技股份有限公司 | 一种输出时间保持电路及方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20000009099A (ko) | 데이터의 듀티 사이클을 보정하는 듀티 사이클 보정회로 및 그방법 | |
| EP0413287A2 (en) | One-chip semiconductor integrated circuit device having a digital signal processing circuit and an analog signal processing circuit | |
| JP3114215B2 (ja) | クロック周波２逓倍器 | |
| US5148052A (en) | Recirculating transparent latch employing a multiplexing circuit | |
| JPS5846731B2 (ja) | コウソクデ−タ−バツフアオヨビゾウフクキ | |
| JPH01103016A (ja) | 電圧比較半導体集積回路 | |
| JPS5958608A (ja) | 磁気ディスク装置のパルス回路 | |
| JPH07135454A (ja) | 調整された遅延線 | |
| JPS62239399A (ja) | 信号発生装置 | |
| JP2562995B2 (ja) | データ処理回路の制御方法 | |
| JP4075082B2 (ja) | 位相差検出器及び半導体装置 | |
| JP3237112B2 (ja) | 半導体集積回路及びそのスルーレート制御方法 | |
| JPS59104820A (ja) | フリツプフロツプ回路 | |
| JPH05109008A (ja) | 磁気デイスク装置における読み取りデータの検出方式 | |
| JP2734861B2 (ja) | Ｄｔｍｆ回路 | |
| JP2815601B2 (ja) | 基準電圧発生回路 | |
| JPS59144931U (ja) | ラツチドコンパレ−タ | |
| KR19990031077A (ko) | 전하 결합 소자를 위한 클럭 발생 회로 | |
| JPH0481123A (ja) | パルス発生回路 | |
| JPS63193377A (ja) | 振巾検出方式 | |
| JPS62177465A (ja) | 試験信号発生回路 | |
| JPH01263813A (ja) | クロック分配方式 | |
| JPS62248197A (ja) | 半導体集積回路 | |
| JPH04172718A (ja) | 半導体集積回路 | |
| JPH056928B2 (ja) |