JPH0753313Y2 - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPH0753313Y2 JPH0753313Y2 JP1986085597U JP8559786U JPH0753313Y2 JP H0753313 Y2 JPH0753313 Y2 JP H0753313Y2 JP 1986085597 U JP1986085597 U JP 1986085597U JP 8559786 U JP8559786 U JP 8559786U JP H0753313 Y2 JPH0753313 Y2 JP H0753313Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- input
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】 ［考案の技術分野］ この考案は、デジタルテレビジョン等に用いられるA/D
変換回路に関する。
変換回路に関する。
［従来技術とその問題点］ 表示部に液晶表示素子を用いた液晶テレビ等のデジタル
テレビジョンにおいては、従来より例えば第２図に示す
ような構成のA/D変換回路を用いていた。同図はMOS型IC
により構成された４ビットのA/D変換回路を示すもの
で、アナログの入力信号Inは15段のコンパレータ1a〜1o
のそれぞれに入力される。これらコンパレータ1a〜1oに
は、直列に接続された抵抗2a〜2oにより抵抗分割された
基準電圧Vr1〜Vr15がそれぞれ入力されており、サンプ
リングクロックφ21とφ11に従って各々両入力を比較
し、その比較の結果を論理“1"または“0"レベルのデジ
タル出力データとして次段のラッチ回路３に送出する。
このラッチ回路３が入力されるラッチクロックに従って
1a〜1oからのデジタルデータをエンコーダ４に出力する
と、エンコーダ４はこれを４ビットのデジタルデータD1
〜D4にエンコードし、図示しない次段の処理回路に送出
するものである。
テレビジョンにおいては、従来より例えば第２図に示す
ような構成のA/D変換回路を用いていた。同図はMOS型IC
により構成された４ビットのA/D変換回路を示すもの
で、アナログの入力信号Inは15段のコンパレータ1a〜1o
のそれぞれに入力される。これらコンパレータ1a〜1oに
は、直列に接続された抵抗2a〜2oにより抵抗分割された
基準電圧Vr1〜Vr15がそれぞれ入力されており、サンプ
リングクロックφ21とφ11に従って各々両入力を比較
し、その比較の結果を論理“1"または“0"レベルのデジ
タル出力データとして次段のラッチ回路３に送出する。
このラッチ回路３が入力されるラッチクロックに従って
1a〜1oからのデジタルデータをエンコーダ４に出力する
と、エンコーダ４はこれを４ビットのデジタルデータD1
〜D4にエンコードし、図示しない次段の処理回路に送出
するものである。
ここで、コンパレータ1a〜1oのそれぞれは第３図に示す
ような回路構成となっている。同図は上記コンパレータ
1a〜1oのうちの１つの回路構成を示すものである。ゲー
ト回路11を介して入力されるアナログの入力信号Inとゲ
ート回路12を介して入力される基準電圧Vrnとがａ点で
重畳され、コンデンサ13に送られる。このコンデンサ13
を介した信号は次にｂ点を通ってインバータ14に送出さ
れる。そして、このインバータ14の反転出力がｃ点を介
して出力される一方、このｃ点からゲート回路15を介し
て上記ｂ点にフィードバックされる。ここで、上記ゲー
ト回路11にはサンプリングクロックφ21が、また、ゲー
ト回路12,15にはサンプリングクロックφ21をインバー
タ16で反転したクロックφ11がゲート制御のクロックと
して入力される。クロックφ21,φ11及びｂ点、ｃ点に
おける信号レベルはすべて論理“1"または“0"レベルと
なる。
ような回路構成となっている。同図は上記コンパレータ
1a〜1oのうちの１つの回路構成を示すものである。ゲー
ト回路11を介して入力されるアナログの入力信号Inとゲ
ート回路12を介して入力される基準電圧Vrnとがａ点で
重畳され、コンデンサ13に送られる。このコンデンサ13
を介した信号は次にｂ点を通ってインバータ14に送出さ
れる。そして、このインバータ14の反転出力がｃ点を介
して出力される一方、このｃ点からゲート回路15を介し
て上記ｂ点にフィードバックされる。ここで、上記ゲー
ト回路11にはサンプリングクロックφ21が、また、ゲー
ト回路12,15にはサンプリングクロックφ21をインバー
タ16で反転したクロックφ11がゲート制御のクロックと
して入力される。クロックφ21,φ11及びｂ点、ｃ点に
おける信号レベルはすべて論理“1"または“0"レベルと
なる。
第４図は上記各部の信号波形を示すもので、今、アナロ
グの入力信号In及び基準電圧Vrnとして第４図（１）に
示すような波形の信号が入力されたものとする。これに
対して第４図（２），（３）に示すようにサンプリング
クロックφ21が“1"となったときをチャージ期間、同φ
11が“1"となったときをディスチャージ期間とする。ａ
点において第４図（４）に示すようにサンプリングされ
た信号は、コンデンサ13を介してｂ点に送られる。この
ｂ点には次段のインバータ14出力によるフィードバック
がかかるため、ｂ点の電位は第４図（５）に示す如くこ
のインバータ14のスレッシュホールドレベルとなる。
グの入力信号In及び基準電圧Vrnとして第４図（１）に
示すような波形の信号が入力されたものとする。これに
対して第４図（２），（３）に示すようにサンプリング
クロックφ21が“1"となったときをチャージ期間、同φ
11が“1"となったときをディスチャージ期間とする。ａ
点において第４図（４）に示すようにサンプリングされ
た信号は、コンデンサ13を介してｂ点に送られる。この
ｂ点には次段のインバータ14出力によるフィードバック
がかかるため、ｂ点の電位は第４図（５）に示す如くこ
のインバータ14のスレッシュホールドレベルとなる。
したがって、このインバータ14を構成するトランジスタ
のＰチャネル、Ｎチャネルが同時にON状態となる可能性
があり、インバータ14に多大な電流が流れる恐れがあ
る。そのため、特に消費電力に制限のある電池を電源と
したポケットテレビ等においては、電池寿命が短くなっ
てしまうという不都合があった。また、A/D変換回路全
体の電源を必要に応じてオンオフして省電力化をはかる
ことも考えられるが、そうするとノイズが発生しやすい
という問題があった。
のＰチャネル、Ｎチャネルが同時にON状態となる可能性
があり、インバータ14に多大な電流が流れる恐れがあ
る。そのため、特に消費電力に制限のある電池を電源と
したポケットテレビ等においては、電池寿命が短くなっ
てしまうという不都合があった。また、A/D変換回路全
体の電源を必要に応じてオンオフして省電力化をはかる
ことも考えられるが、そうするとノイズが発生しやすい
という問題があった。
［考案の目的］ この考案は上記事情に鑑みてなされたもので、映像信号
をサンプリングするためのA/D変換回路のコンパレータ
の回路構成を改良し、消費電力が少なく、且つ誤動作や
ノイズの発生を極力抑えたA/D変換回路を提供すること
を目的とする。
をサンプリングするためのA/D変換回路のコンパレータ
の回路構成を改良し、消費電力が少なく、且つ誤動作や
ノイズの発生を極力抑えたA/D変換回路を提供すること
を目的とする。
［考案の要点］ この考案は、上記目的を達成するため、映像信号をサン
プリングするためのA/D変換回路のコンパレータを、入
力信号を第１のクロック信号でオンオフする第１のアナ
ログスイッチと、比較電圧を上記第１のクロック信号と
位相の反転している第２のクロック信号でオンオフする
第２のアナログスイッチと、上記第１及び第２のアナロ
グスイッチの合成出力が入力されるコンデンサと、この
コンデンサの出力と映像信号のブランキング期間中に発
生される所定のタイミング信号が供給され、該タイミン
グ信号によって上記コンデンサの出力を導通させるノア
回路と、このノア回路の出力を上記第２のクロック信号
でオンオフする第３のアナログスイッチを介して上記コ
ンデンサの出力と合成するとともに該ノア回路の出力を
上記ラッチ回路に供給するように成し、映像信号のブラ
ンキング期間中は上記ノア回路の出力を“0"に固定し、
貫通電流が流れないようにしたことを特徴するものであ
る。
プリングするためのA/D変換回路のコンパレータを、入
力信号を第１のクロック信号でオンオフする第１のアナ
ログスイッチと、比較電圧を上記第１のクロック信号と
位相の反転している第２のクロック信号でオンオフする
第２のアナログスイッチと、上記第１及び第２のアナロ
グスイッチの合成出力が入力されるコンデンサと、この
コンデンサの出力と映像信号のブランキング期間中に発
生される所定のタイミング信号が供給され、該タイミン
グ信号によって上記コンデンサの出力を導通させるノア
回路と、このノア回路の出力を上記第２のクロック信号
でオンオフする第３のアナログスイッチを介して上記コ
ンデンサの出力と合成するとともに該ノア回路の出力を
上記ラッチ回路に供給するように成し、映像信号のブラ
ンキング期間中は上記ノア回路の出力を“0"に固定し、
貫通電流が流れないようにしたことを特徴するものであ
る。
［考案の実施例］ 以下図面を参照してこの考案の一実施例を説明する。
第１図はA/D変換回路を構成する多段コンパレータのう
ちの１つの回路構成を示すものである。サンプリングク
ロックφ21によって動作するゲート回路21を介して入力
されるアナログの入力信号Inと、同クロックφ11によっ
て動作するゲート回路22を介して入力される基準電圧Vr
nとがｄ点で重畳され、コンデンサ23に送られる。この
コンデンサ23を介した信号は次にｅ点を通ってノアゲー
ト24に入力される。このノアゲート24にはまたチップイ
ネーブル信号CEが入力されるものであり、その論理出力
がｆ点を介して出力される一方、このｆ点から、上記ク
ロックφ11によって動作するゲート回路25を介して上記
ｅ点にフィードバックされる。上記ゲート回路21にはサ
ンプリングクロックφ21が、また、ゲート回路22,25に
はサンプリングクロックφ21をインバータ（図示せず）
で反転したクロックφ11がゲート制御のクロックとして
入力される。なお、クロックφ21,φ11及びｄ点、ｅ点
及びチップイネーブル信号CEにおける信号レベルは論理
“1"または“0"レベルとなる。
ちの１つの回路構成を示すものである。サンプリングク
ロックφ21によって動作するゲート回路21を介して入力
されるアナログの入力信号Inと、同クロックφ11によっ
て動作するゲート回路22を介して入力される基準電圧Vr
nとがｄ点で重畳され、コンデンサ23に送られる。この
コンデンサ23を介した信号は次にｅ点を通ってノアゲー
ト24に入力される。このノアゲート24にはまたチップイ
ネーブル信号CEが入力されるものであり、その論理出力
がｆ点を介して出力される一方、このｆ点から、上記ク
ロックφ11によって動作するゲート回路25を介して上記
ｅ点にフィードバックされる。上記ゲート回路21にはサ
ンプリングクロックφ21が、また、ゲート回路22,25に
はサンプリングクロックφ21をインバータ（図示せず）
で反転したクロックφ11がゲート制御のクロックとして
入力される。なお、クロックφ21,φ11及びｄ点、ｅ点
及びチップイネーブル信号CEにおける信号レベルは論理
“1"または“0"レベルとなる。
この様な構成にあって、受信した映像信号が垂直、水平
ブランキング期間である際にのみ、チップイネーブル信
号として“1"レベルの信号をノアゲート24に入力させ
る。この入力によりノアゲート24は、ｅ点を介して入力
される信号のレベルに関わりなく、動作を停止する。ま
た、上記垂直、水平ブランキング期間以外においては、
チップイネーブル信号として“0"レベルの信号をノアゲ
ート24に入力させる。この入力によりノアゲート24は、
ｅ点を介して入力される信号が“1"レベルであった場合
には“0"レベル、入力される信号が“0"レベルであった
場合には“1"レベルの出力を行なうようになり、この出
力がｅ点を介して次段の図示しないラッチ回路に送られ
るようになるものである。
ブランキング期間である際にのみ、チップイネーブル信
号として“1"レベルの信号をノアゲート24に入力させ
る。この入力によりノアゲート24は、ｅ点を介して入力
される信号のレベルに関わりなく、動作を停止する。ま
た、上記垂直、水平ブランキング期間以外においては、
チップイネーブル信号として“0"レベルの信号をノアゲ
ート24に入力させる。この入力によりノアゲート24は、
ｅ点を介して入力される信号が“1"レベルであった場合
には“0"レベル、入力される信号が“0"レベルであった
場合には“1"レベルの出力を行なうようになり、この出
力がｅ点を介して次段の図示しないラッチ回路に送られ
るようになるものである。
［考案の効果］ 以上述べたようにこの考案によれば、映像信号をサンプ
リングするためのA/D変換回路のコンパレータを、入力
信号を第１のクロック信号でオンオフする第１のアナロ
グスイッチと、比較電圧を上記第１のクロック信号と位
相の反転している第２のクロック信号でオンオフする第
２のアナログスイッチと、上記第１及び第２のアナログ
スイッチの合成出力が入力されるコンデンサと、このコ
ンデンサの出力と映像信号のブランキング期間中に発生
される所定のタイミング信号が供給され、該タイミング
信号によって上記コンデンサの出力を導通させるノア回
路と、このノア回路の出力を上記第２のクロック信号で
オンオフする第３のアナログスイッチを介して上記コン
デンサの出力と合成するとともに該ノア回路の出力を上
記ラッチ回路に供給するようにしたので、映像信号のブ
ランキング期間中は上記ノア回路の出力を“0"に固定す
ることができ、従って貫通電流が流れないから、消費電
力が少なく、且つ誤動作やノイズの発生を極力抑えたA/
D変換回路を得ることができる。
リングするためのA/D変換回路のコンパレータを、入力
信号を第１のクロック信号でオンオフする第１のアナロ
グスイッチと、比較電圧を上記第１のクロック信号と位
相の反転している第２のクロック信号でオンオフする第
２のアナログスイッチと、上記第１及び第２のアナログ
スイッチの合成出力が入力されるコンデンサと、このコ
ンデンサの出力と映像信号のブランキング期間中に発生
される所定のタイミング信号が供給され、該タイミング
信号によって上記コンデンサの出力を導通させるノア回
路と、このノア回路の出力を上記第２のクロック信号で
オンオフする第３のアナログスイッチを介して上記コン
デンサの出力と合成するとともに該ノア回路の出力を上
記ラッチ回路に供給するようにしたので、映像信号のブ
ランキング期間中は上記ノア回路の出力を“0"に固定す
ることができ、従って貫通電流が流れないから、消費電
力が少なく、且つ誤動作やノイズの発生を極力抑えたA/
D変換回路を得ることができる。
第１図はこの考案の一実施例の回路構成を示すブロック
図、第２図は従来のA/D変換回路の全体構成を示すブロ
ック図、第３図は第２図のコンパレータの詳細な回路構
成を示すブロック図、第４図は第３図の各信号波形を示
すタイミングチャートである。 1a〜1o……コンパレータ、３……ラッチ回路、４……エ
ンコーダ、11,12,15,21,22,25……ゲート回路、14,16…
…インバータ、24……ノアゲート。
図、第２図は従来のA/D変換回路の全体構成を示すブロ
ック図、第３図は第２図のコンパレータの詳細な回路構
成を示すブロック図、第４図は第３図の各信号波形を示
すタイミングチャートである。 1a〜1o……コンパレータ、３……ラッチ回路、４……エ
ンコーダ、11,12,15,21,22,25……ゲート回路、14,16…
…インバータ、24……ノアゲート。
Claims (1)
- 【請求項１】入力映像信号と比較電圧が入力される複数
段のコンパレータと、このコンパレータの出力をラッチ
するラッチ回路と、このラッチ回路の出力をデコードす
るデコーダとからなる映像信号をサンプリングするため
のA/D変換回路において、 上記コンパレータを、入力信号を第１のクロック信号で
オンオフする第１のアナログスイッチと、比較電圧を上
記第１のクロック信号と位相の反転している第２のクロ
ック信号でオンオフする第２のアナログスイッチと、上
記第１及び第２のアナログスイッチの合成出力が入力さ
れるコンデンサと、このコンデンサの出力と映像信号の
ブランキング期間中に発生される所定のタイミング信号
が供給され、該タイミング信号によって上記コンデンサ
の出力を導通させるノア回路と、このノア回路の出力を
上記第２のクロック信号でオンオフする第３のアナログ
スイッチを介して上記コンデンサの出力と合成するとと
もに該ノア回路の出力を上記ラッチ回路に供給するよう
に成し、映像信号のブランキング期間中は上記ノア回路
の出力を“0"に固定し、貫通電流が流れないようにした
ことを特徴するA/D変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986085597U JPH0753313Y2 (ja) | 1986-06-05 | 1986-06-05 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986085597U JPH0753313Y2 (ja) | 1986-06-05 | 1986-06-05 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62196430U JPS62196430U (ja) | 1987-12-14 |
| JPH0753313Y2 true JPH0753313Y2 (ja) | 1995-12-06 |
Family
ID=30941150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986085597U Expired - Lifetime JPH0753313Y2 (ja) | 1986-06-05 | 1986-06-05 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0753313Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3130391A1 (de) * | 1981-07-31 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierbare komparatorschaltung |
| JPS615627A (ja) * | 1984-06-20 | 1986-01-11 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
-
1986
- 1986-06-05 JP JP1986085597U patent/JPH0753313Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62196430U (ja) | 1987-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4395774A (en) | Low power CMOS frequency divider | |
| US20060071729A1 (en) | Clock circuit and method | |
| US5430393A (en) | Integrated circuit with a low-power mode and clock amplifier circuit for same | |
| JPH07288455A (ja) | 線路上に表れる論理遷移を強化する回路および方法 | |
| JPH11220393A (ja) | 半導体装置 | |
| JPS6226604B2 (ja) | ||
| US4063114A (en) | Dynamic divider circuit | |
| JPH0753313Y2 (ja) | Ａ／ｄ変換回路 | |
| US4737666A (en) | Integrated circuit semiconductor device with reduced power dissipation in a power-down mode | |
| US5258663A (en) | Reference voltage generating circuit having reduced power consumption | |
| WO1998020609A1 (en) | Low power wake-up system and method | |
| JP3638696B2 (ja) | Ｖｃｏ回路の駆動方法及びｖｃｏ回路 | |
| JPH02210492A (ja) | 液晶表示駆動装置 | |
| JP2546436B2 (ja) | 電圧比較回路 | |
| JPH026679Y2 (ja) | ||
| US4173758A (en) | Driving circuit for electrochromic display devices | |
| JPH0983317A (ja) | 短パルス除去回路 | |
| JPS60113532A (ja) | Ａｄコンバ−タ | |
| JPS58207726A (ja) | 半導体回路 | |
| JP2683554B2 (ja) | ２相周期性デジタル信号生成回路 | |
| JP2641890B2 (ja) | 半導体集積回路 | |
| JP2882193B2 (ja) | 信号制御回路 | |
| JP3098480B2 (ja) | 電源回路 | |
| JPH05196703A (ja) | 集積回路 | |
| JPH0353705A (ja) | 半導体集積回路 |