JPH0572359A - 計時回路 - Google Patents
計時回路Info
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- JPH0572359A JPH0572359A JP3235088A JP23508891A JPH0572359A JP H0572359 A JPH0572359 A JP H0572359A JP 3235088 A JP3235088 A JP 3235088A JP 23508891 A JP23508891 A JP 23508891A JP H0572359 A JPH0572359 A JP H0572359A
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Abstract
(57)【要約】
【目的】計時回路において、１秒の出力信号に要求され
る進み遅れの補正が、高い精度の場合には高い精度に見
合う緩急制御入力の数（すなわち分解能）を持ち、低い
場合には低い精度に見合う緩急制御入力の数を選ぶこと
ができ、同時に各分解能での論理緩急動作の論理の組み
合わせを維持することを実現する。 【構成】計時回路の論理緩急回路の最上位の分周段をセ
ットまたはリセットする緩急制御信号と、最上位の分周
段をセットまたはリセットする緩急制御信号以外の少な
くとも１つの緩急制御信号を排他的論理和ゲートの入力
とし、排他的論理和ゲートの出力を前記入力に用いられ
た緩急制御信号に対応する分周回路のセット又はリセッ
ト端子に入力する。
る進み遅れの補正が、高い精度の場合には高い精度に見
合う緩急制御入力の数（すなわち分解能）を持ち、低い
場合には低い精度に見合う緩急制御入力の数を選ぶこと
ができ、同時に各分解能での論理緩急動作の論理の組み
合わせを維持することを実現する。 【構成】計時回路の論理緩急回路の最上位の分周段をセ
ットまたはリセットする緩急制御信号と、最上位の分周
段をセットまたはリセットする緩急制御信号以外の少な
くとも１つの緩急制御信号を排他的論理和ゲートの入力
とし、排他的論理和ゲートの出力を前記入力に用いられ
た緩急制御信号に対応する分周回路のセット又はリセッ
ト端子に入力する。
Description
【０００１】
【産業上の利用分野】本発明は、計時回路の論理緩急回
路の機構に関する。
路の機構に関する。
【０００２】
【従来の技術】従来の計時回路の論理緩急回路を図２に
示す。
示す。
【０００３】基準信号１はセット付き記憶回路よりなる
１／２分周回路で構成される進み補正回路ブロック２に
入力され、リセット付き記憶回路よりなる１／２分周回
路で構成される論理緩急の最上位段の遅れ補正回路３の
入力に、前記進み補正ブロックの分周信号が入力され、
遅れ補正回路３より出力された分周出力がさらに分周回
路ブロック７から出力される１秒の信号８の出力が行わ
れる。 外部より設定される緩急制御入力６の値は緩急
制御入力選択ブロック４に入力され、前記１秒の信号８
を入力として緩急動作制御信号発生回路９で作られる緩
急動作制御信号５により一定時間間隔で緩急制御入力選
択ブロック４より緩急制御信号が進み補正回路２の各分
周回路のセット端子と遅れ補正回路３の分周回路のリセ
ット端子に入力される。 進み補正回路２のセット端子
と遅れ補正回路３のリセット端子に一定時間間隔で緩急
制御信号が入力されることにより補正回路３のより出力
される分周信号は遅れまたは進みの補正がされて次の分
周回路７をへて補正された一秒の信号８として出力され
る。 進み補正回路２のセット端子に入力される緩急制
御信号が”０”の場合は記憶回路の出力は分周出力を継
続するが、緩急制御信号が”１”の場合は記憶回路の出
力を”１”の状態にセットして各分周段の１入力信号分
の進み補正を行い、遅れ補正回路３に入力される。 遅
れ補正回路３のリセット端子に入力される緩急制御信号
が”０”の場合は記憶回路の出力は進み補正回路２より
入力された信号を１／２分周して出力するが、緩急制御
信号が”１”の場合は記憶回路の出力を”０”の状態に
リセットして遅れ補正回路の１入力信号分の遅れ補正を
行い次の分周回路７に入力され一定時間間隔毎に進みま
たは遅れ補正された１秒の信号８が得られる。 個別に
設定された緩急制御入力により一定時間間隔毎に進みま
たは遅れの補正を行う構成であった。
１／２分周回路で構成される進み補正回路ブロック２に
入力され、リセット付き記憶回路よりなる１／２分周回
路で構成される論理緩急の最上位段の遅れ補正回路３の
入力に、前記進み補正ブロックの分周信号が入力され、
遅れ補正回路３より出力された分周出力がさらに分周回
路ブロック７から出力される１秒の信号８の出力が行わ
れる。 外部より設定される緩急制御入力６の値は緩急
制御入力選択ブロック４に入力され、前記１秒の信号８
を入力として緩急動作制御信号発生回路９で作られる緩
急動作制御信号５により一定時間間隔で緩急制御入力選
択ブロック４より緩急制御信号が進み補正回路２の各分
周回路のセット端子と遅れ補正回路３の分周回路のリセ
ット端子に入力される。 進み補正回路２のセット端子
と遅れ補正回路３のリセット端子に一定時間間隔で緩急
制御信号が入力されることにより補正回路３のより出力
される分周信号は遅れまたは進みの補正がされて次の分
周回路７をへて補正された一秒の信号８として出力され
る。 進み補正回路２のセット端子に入力される緩急制
御信号が”０”の場合は記憶回路の出力は分周出力を継
続するが、緩急制御信号が”１”の場合は記憶回路の出
力を”１”の状態にセットして各分周段の１入力信号分
の進み補正を行い、遅れ補正回路３に入力される。 遅
れ補正回路３のリセット端子に入力される緩急制御信号
が”０”の場合は記憶回路の出力は進み補正回路２より
入力された信号を１／２分周して出力するが、緩急制御
信号が”１”の場合は記憶回路の出力を”０”の状態に
リセットして遅れ補正回路の１入力信号分の遅れ補正を
行い次の分周回路７に入力され一定時間間隔毎に進みま
たは遅れ補正された１秒の信号８が得られる。 個別に
設定された緩急制御入力により一定時間間隔毎に進みま
たは遅れの補正を行う構成であった。
【０００４】下記の表１に緩急制御入力の組み合わせを
示す。
示す。
【０００５】
【表１】
【０００６】
【発明が解決しようとする課題】しかし従来技術におけ
る論理緩急回路では、表１に示されるように高い精度で
の進み遅れの補正を行う場合でも、基準信号源の精度が
高いときや出力の１秒の信号出力に高い精度が要求され
ない場合の低い精度での進み遅れ補正を行う場合でも、
緩急制御入力端子への設定する論理入力の数が変わらな
いため、低い精度での設定端子の削減における緩急制御
入力設定の効率化の実現が困難であった。
る論理緩急回路では、表１に示されるように高い精度で
の進み遅れの補正を行う場合でも、基準信号源の精度が
高いときや出力の１秒の信号出力に高い精度が要求され
ない場合の低い精度での進み遅れ補正を行う場合でも、
緩急制御入力端子への設定する論理入力の数が変わらな
いため、低い精度での設定端子の削減における緩急制御
入力設定の効率化の実現が困難であった。
【０００７】そこで、本発明は１秒の出力信号に要求さ
れる進み遅れの補正が、高い精度の場合には高い精度に
見合う緩急制御入力の数（すなわち分解能）を持ち、低
い場合には低い精度に見合う緩急制御入力の数を選ぶこ
とができ、同時に各分解能での論理緩急動作の論理の組
み合わせを維持することを実現するものである。
れる進み遅れの補正が、高い精度の場合には高い精度に
見合う緩急制御入力の数（すなわち分解能）を持ち、低
い場合には低い精度に見合う緩急制御入力の数を選ぶこ
とができ、同時に各分解能での論理緩急動作の論理の組
み合わせを維持することを実現するものである。
【０００８】
【課題を解決するための手段】本発明の計時回路は、基
準信号源よりの信号がセットまたはリセット付きの記憶
回路よりなる１／２分周回路の直列接続された分周回路
の入力に接続され、前記１／２分周回路のセットまたは
リセット入力は一定時間間隔ごとに、各分周段に対応す
る緩急制御入力端子によりセットまたはリセットする論
理緩急回路を備え、前記論理緩急回路の最上位の分周段
をセットまたはリセットする緩急制御信号と、前記最上
位の分周段をセットまたはリセットする緩急制御信号以
外の少なくとも１つの緩急制御信号を排他的論理和ゲー
トの入力とし、前記排他的論理和ゲートの出力を、前記
の排他的論理和ゲートの入力に用いられた前記緩急制御
信号対応する分周回路のセットまたはリセット端子に入
力することを特徴とする。
準信号源よりの信号がセットまたはリセット付きの記憶
回路よりなる１／２分周回路の直列接続された分周回路
の入力に接続され、前記１／２分周回路のセットまたは
リセット入力は一定時間間隔ごとに、各分周段に対応す
る緩急制御入力端子によりセットまたはリセットする論
理緩急回路を備え、前記論理緩急回路の最上位の分周段
をセットまたはリセットする緩急制御信号と、前記最上
位の分周段をセットまたはリセットする緩急制御信号以
外の少なくとも１つの緩急制御信号を排他的論理和ゲー
トの入力とし、前記排他的論理和ゲートの出力を、前記
の排他的論理和ゲートの入力に用いられた前記緩急制御
信号対応する分周回路のセットまたはリセット端子に入
力することを特徴とする。
【０００９】
【作用】本発明の上記構成によれば、論理緩急回路の最
上位の分周段をセットまたはリセットする緩急制御信号
と、前記最上位の分周段をセットまたはリセットする緩
急制御信号以外の少なくとも１つの緩急制御信号を排他
的論理和ゲートの入力とし、前記排他的論理和ゲートの
出力を、前記の排他的論理和ゲートの入力に用いられた
前記緩急制御信号対応する分周回路のセットまたはリセ
ット端子に入力することで論理緩急動作をおこなう。
上位の分周段をセットまたはリセットする緩急制御信号
と、前記最上位の分周段をセットまたはリセットする緩
急制御信号以外の少なくとも１つの緩急制御信号を排他
的論理和ゲートの入力とし、前記排他的論理和ゲートの
出力を、前記の排他的論理和ゲートの入力に用いられた
前記緩急制御信号対応する分周回路のセットまたはリセ
ット端子に入力することで論理緩急動作をおこなう。
【００１０】従って、本発明によれば最上位の分周段を
セットまたはリセットする緩急制御入力信号と前記最上
位の分周段をセットまたはリセットする緩急制御信号以
外の少なくとも１つの緩急制御信号とを排他的論理和処
理することによって緩急制御信号を合成することができ
る。
セットまたはリセットする緩急制御入力信号と前記最上
位の分周段をセットまたはリセットする緩急制御信号以
外の少なくとも１つの緩急制御信号とを排他的論理和処
理することによって緩急制御信号を合成することができ
る。
【００１１】
【実施例】図１は本発明の実施例における計時回路の５
ｂｉｔ論理緩急回路のブロック図である。基準信号１は
セット付き記憶回路よりなる１／２分周回路で構成され
る進み補正回路ブロック２に入力され、リセット付き記
憶回路よりなる１／２分周回路で構成される論理緩急の
最上位段の遅れ補正回路３の入力に、前記進み補正ブロ
ックの分周信号が入力され、遅れ補正回路３より出力さ
れた分周出力がさらに分周回路ブロック７から出力され
る１秒の信号８の出力が行われる。外部より設定される
緩急制御入力６の値はＬ１、Ｌ２、Ｌ３、Ｌ５の値は直
接、緩急制御入力選択ブロック４に入力され、Ｌ４’の
値はＬ５の値と排他的論理和ゲート１０の入力となりＬ
４として緩急制御ブロック４に入力されて、前記１秒の
信号８を入力として緩急動作制御信号発生回路９で作ら
れる緩急動作制御信号５により一定時間間隔で緩急制御
入力選択ブロック４より緩急制御信号が進み補正回路２
の各分周回路のセット端子と遅れ補正回路３の分周回路
のリセット端子に入力される。 進み補正回路２のセッ
ト端子と遅れ補正回路３のリセット端子に一定時間間隔
で緩急制御信号が入力されることにより補正回路３のよ
り出力される分周信号は遅れまたは進みの補正がされて
次の分周回路７をへて補正された一秒の信号８として出
力される。 進み補正回路２のセット端子に入力される
緩急制御信号が”０”の場合は記憶回路の出力は分周出
力を継続するが、緩急制御信号が”１”の場合は記憶回
路の出力を”１”の状態にセットして各分周段の１入力
信号分の進み補正を行い、遅れ補正回路３に入力され
る。 遅れ補正回路３のリセット端子に入力される緩急
制御信号が”０”の場合は記憶回路の出力は進み補正回
路２より入力された信号を１／２分周して出力するが、
緩急制御信号が”１”の場合は記憶回路の出力を”０”
の状態にリセットして遅れ補正回路の１入力信号分の遅
れ補正を行い次の分周回路７に入力され一定時間間隔毎
に進みまたは遅れ補正された１秒の信号８が得られる。
表２は図１のブロック図の進み遅れの補正に対する論理
緩急制御入力の組み合わせの一覧であり、緩急制御入力
Ｌ４’と緩急制御入力の最上位Ｌ５の排他的論理和の値
であるＬ４の値は３２（緩急制御が−１６から１５）の
組み合わせによる高い分解能での論理緩急動作において
は、Ｌ４’の値を”１”または”０”の値に変化させる
ことによりその動作を実現しており、１６（緩急制御が
−８から７）の組み合わせによる低い分解能での論理緩
急動作においては、Ｌ４’の値を”０”の値に固定して
動作する。
ｂｉｔ論理緩急回路のブロック図である。基準信号１は
セット付き記憶回路よりなる１／２分周回路で構成され
る進み補正回路ブロック２に入力され、リセット付き記
憶回路よりなる１／２分周回路で構成される論理緩急の
最上位段の遅れ補正回路３の入力に、前記進み補正ブロ
ックの分周信号が入力され、遅れ補正回路３より出力さ
れた分周出力がさらに分周回路ブロック７から出力され
る１秒の信号８の出力が行われる。外部より設定される
緩急制御入力６の値はＬ１、Ｌ２、Ｌ３、Ｌ５の値は直
接、緩急制御入力選択ブロック４に入力され、Ｌ４’の
値はＬ５の値と排他的論理和ゲート１０の入力となりＬ
４として緩急制御ブロック４に入力されて、前記１秒の
信号８を入力として緩急動作制御信号発生回路９で作ら
れる緩急動作制御信号５により一定時間間隔で緩急制御
入力選択ブロック４より緩急制御信号が進み補正回路２
の各分周回路のセット端子と遅れ補正回路３の分周回路
のリセット端子に入力される。 進み補正回路２のセッ
ト端子と遅れ補正回路３のリセット端子に一定時間間隔
で緩急制御信号が入力されることにより補正回路３のよ
り出力される分周信号は遅れまたは進みの補正がされて
次の分周回路７をへて補正された一秒の信号８として出
力される。 進み補正回路２のセット端子に入力される
緩急制御信号が”０”の場合は記憶回路の出力は分周出
力を継続するが、緩急制御信号が”１”の場合は記憶回
路の出力を”１”の状態にセットして各分周段の１入力
信号分の進み補正を行い、遅れ補正回路３に入力され
る。 遅れ補正回路３のリセット端子に入力される緩急
制御信号が”０”の場合は記憶回路の出力は進み補正回
路２より入力された信号を１／２分周して出力するが、
緩急制御信号が”１”の場合は記憶回路の出力を”０”
の状態にリセットして遅れ補正回路の１入力信号分の遅
れ補正を行い次の分周回路７に入力され一定時間間隔毎
に進みまたは遅れ補正された１秒の信号８が得られる。
表２は図１のブロック図の進み遅れの補正に対する論理
緩急制御入力の組み合わせの一覧であり、緩急制御入力
Ｌ４’と緩急制御入力の最上位Ｌ５の排他的論理和の値
であるＬ４の値は３２（緩急制御が−１６から１５）の
組み合わせによる高い分解能での論理緩急動作において
は、Ｌ４’の値を”１”または”０”の値に変化させる
ことによりその動作を実現しており、１６（緩急制御が
−８から７）の組み合わせによる低い分解能での論理緩
急動作においては、Ｌ４’の値を”０”の値に固定して
動作する。
【００１２】
【表２】
【００１３】以上の実施例についてＬ４’とＬ５の排他
的論理和の演算結果をＬ４とする構成以外にＬ３，また
は、Ｌ２，Ｌ１と論理演算を行い遅れ進みの緩急制御入
力に変換する事も可能でありＬ３’とＬ５の排他的論理
和の演算結果をＬ３とする構成に付いてのブロック図を
図３に示し、その場合の論理緩急の組み合わせを表３と
して下記に示す。
的論理和の演算結果をＬ４とする構成以外にＬ３，また
は、Ｌ２，Ｌ１と論理演算を行い遅れ進みの緩急制御入
力に変換する事も可能でありＬ３’とＬ５の排他的論理
和の演算結果をＬ３とする構成に付いてのブロック図を
図３に示し、その場合の論理緩急の組み合わせを表３と
して下記に示す。
【００１４】
【表３】
【００１５】図３のブロック図においてＬ４’とＬ５の
排他的論理和を演算してＬ４とし、Ｌ３’とＬ５の排他
的論理和を演算しＬ３として緩急制御入力に使用した場
合、表３の論理緩急組み合わせに示すように８（緩急制
御が−４から３）の組み合わせにおける低い分解能が適
応される論理緩急動作においてはＬ４’とＬ３’の値
を”０”に固定して動作する事ができる。
排他的論理和を演算してＬ４とし、Ｌ３’とＬ５の排他
的論理和を演算しＬ３として緩急制御入力に使用した場
合、表３の論理緩急組み合わせに示すように８（緩急制
御が−４から３）の組み合わせにおける低い分解能が適
応される論理緩急動作においてはＬ４’とＬ３’の値
を”０”に固定して動作する事ができる。
【００１６】また、以上の実施例においては５ｂｉｔの
論理緩急回路においての本発明の実施を挙げているが入
力ビットの構成によらず、又、最上位の緩急制御入力と
の排他的論理和演算によらず緩急制御入力の各々での論
理演算にて同様の動作も実施する事もできる。
論理緩急回路においての本発明の実施を挙げているが入
力ビットの構成によらず、又、最上位の緩急制御入力と
の排他的論理和演算によらず緩急制御入力の各々での論
理演算にて同様の動作も実施する事もできる。
【００１７】又、以上の構成に使用された論理緩急回路
の分周回路の緩急制御信号入力は、正論理の場合も負論
理の場合も同様の機構が実施可能であり、また緩急制御
信号が入力される補正回路の記憶回路部の入力条件がセ
ットまたはリセットの場合でも同様に実施する事ができ
る。
の分周回路の緩急制御信号入力は、正論理の場合も負論
理の場合も同様の機構が実施可能であり、また緩急制御
信号が入力される補正回路の記憶回路部の入力条件がセ
ットまたはリセットの場合でも同様に実施する事ができ
る。
【００１８】
【発明の効果】以上に述べたように本発明によれば、計
時回路における論理緩急回路の最上位の分周段（以下Ｍ
ＳＢとする）をセットまたはリセットする緩急制御信号
（以下ＭＳＢ信号とする）と、前記ＭＳＢ信号以外の少
なくとも１つの緩急制御信号（以下ＭＳＢ−ｎとする）
を排他的論理和（以下ＥＸＯとする）ゲートの入力と
し、前記ＥＸＯゲートの出力を、ＭＳＢ−ｎの分周回路
のセットまたはリセット端子に入力することにより、Ｍ
ＳＢの値と排他的論理和演算を行った緩急制御入力端子
ＭＳＢ−ｎがＭＳＢの端子よりｎ段だけずれている場合
にＭＳＢ−ｎが緩急制御を行う分解能がＭＳＢが緩急制
御を行う分解能に対して２のｎ乗だけ小さくなっている
ため、ＭＳＢ−ｎの分解能での緩急動作の組み合わせが
遅れと進みのどちらの場合でも、ＭＳＢ−ｎの値を固定
して論理緩急の動作を制御する事が可能となった、さら
に計時回路の出力に高い分解能を必要とする場合は詳細
な設定が入力端子の全てにおいて各々独立した制御入力
を設定する事を可能とし、基準信号源の精度が高く緩急
制御に精度が要求されない場合、又計時回路自体が高い
精度を必要とされない場合などのように、高い精度での
緩急動作制御を必要としない場合にも、必要とされる精
度に応じた緩急制御入力端子だけを設定する事により、
高い分解能の場合の緩急制御の組み合わせと同様に、低
い分解能に対応した遅れ進みの緩急動作を行うという効
果を有する。
時回路における論理緩急回路の最上位の分周段（以下Ｍ
ＳＢとする）をセットまたはリセットする緩急制御信号
（以下ＭＳＢ信号とする）と、前記ＭＳＢ信号以外の少
なくとも１つの緩急制御信号（以下ＭＳＢ−ｎとする）
を排他的論理和（以下ＥＸＯとする）ゲートの入力と
し、前記ＥＸＯゲートの出力を、ＭＳＢ−ｎの分周回路
のセットまたはリセット端子に入力することにより、Ｍ
ＳＢの値と排他的論理和演算を行った緩急制御入力端子
ＭＳＢ−ｎがＭＳＢの端子よりｎ段だけずれている場合
にＭＳＢ−ｎが緩急制御を行う分解能がＭＳＢが緩急制
御を行う分解能に対して２のｎ乗だけ小さくなっている
ため、ＭＳＢ−ｎの分解能での緩急動作の組み合わせが
遅れと進みのどちらの場合でも、ＭＳＢ−ｎの値を固定
して論理緩急の動作を制御する事が可能となった、さら
に計時回路の出力に高い分解能を必要とする場合は詳細
な設定が入力端子の全てにおいて各々独立した制御入力
を設定する事を可能とし、基準信号源の精度が高く緩急
制御に精度が要求されない場合、又計時回路自体が高い
精度を必要とされない場合などのように、高い精度での
緩急動作制御を必要としない場合にも、必要とされる精
度に応じた緩急制御入力端子だけを設定する事により、
高い分解能の場合の緩急制御の組み合わせと同様に、低
い分解能に対応した遅れ進みの緩急動作を行うという効
果を有する。
【図１】本発明の一実施例である計時回路の５ｂｉｔ分
解能を有する論理緩急回路のブロック図である。
解能を有する論理緩急回路のブロック図である。
【図２】従来の計時回路の５ｂｉｔ分解能を有する論理
緩急回路のブロック図である。
緩急回路のブロック図である。
【図３】本発明の緩急入力部の排他的論理和演算の一方
の入力部をＬ４’からＬ３’に換えた計時回路の５ｂｉ
ｔ分解能を有する論理緩急回路のブロック図である。
の入力部をＬ４’からＬ３’に換えた計時回路の５ｂｉ
ｔ分解能を有する論理緩急回路のブロック図である。
１ −−−−− 基準信号 ２ −−−−− 進み補正回路（１／２分周段を含
む） ３ −−−−− 遅れ補正回路（１／２分周段を含
む） ４ −−−−− 緩急制御入力選択ブロック ５ −−−−− 緩急動作制御信号 ６ −−−−− 緩急制御入力 ７ −−−−− 分周回路 ８ −−−−− １秒出力信号 ９ −−−−− 緩急動作制御信号発生回路 １０ −−−−− 緩急制御入力排他的論理和演算部
む） ３ −−−−− 遅れ補正回路（１／２分周段を含
む） ４ −−−−− 緩急制御入力選択ブロック ５ −−−−− 緩急動作制御信号 ６ −−−−− 緩急制御入力 ７ −−−−− 分周回路 ８ −−−−− １秒出力信号 ９ −−−−− 緩急動作制御信号発生回路 １０ −−−−− 緩急制御入力排他的論理和演算部
Claims (1)
- 【請求項１】基準信号源よりの信号を分周し一秒を作
り、前記一秒を計時する電子回路（以下計時回路とす
る。）において、 基準信号源よりの信号がセットまたはリセット付きの記
憶回路よりなる１／２分周回路の直列接続された分周回
路の入力に接続され、前記１／２分周回路のセットまた
はリセット入力は一定時間間隔ごとに、各分周段に対応
する緩急制御入力端子によりセットまたはリセットする
電子回路（以下論理緩急回路とする。）を備え、 前記論理緩急回路の最上位の分周段をセットまたはリセ
ットする緩急制御信号と、前記最上位の分周段をセット
またはリセットする緩急制御信号以外の少なくとも１つ
の緩急制御信号を排他的論理和ゲートの入力とし、前記
排他的論理和ゲートの出力を、前記の排他的論理和ゲー
トの入力に用いられた前記緩急制御信号対応する分周回
路のセットまたはリセット端子に入力することを特徴と
した計時回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235088A JPH0572359A (ja) | 1991-09-13 | 1991-09-13 | 計時回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235088A JPH0572359A (ja) | 1991-09-13 | 1991-09-13 | 計時回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572359A true JPH0572359A (ja) | 1993-03-26 |
Family
ID=16980891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235088A Pending JPH0572359A (ja) | 1991-09-13 | 1991-09-13 | 計時回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044395A1 (fr) * | 1997-03-27 | 1998-10-08 | Seiko Instruments Inc. | Horloge electronique |
| KR101105703B1 (ko) * | 2011-02-09 | 2012-01-17 | 주식회사 엘지실트론 | 웨이퍼 연마 장치 |
-
1991
- 1991-09-13 JP JP3235088A patent/JPH0572359A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044395A1 (fr) * | 1997-03-27 | 1998-10-08 | Seiko Instruments Inc. | Horloge electronique |
| KR101105703B1 (ko) * | 2011-02-09 | 2012-01-17 | 주식회사 엘지실트론 | 웨이퍼 연마 장치 |
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