JPS60113532A - Ad converter - Google Patents

Abstract

PURPOSE:To avoid the noise from a logical operation circuit and to obtain an AD converter with high accuracy by staggering the timing of the sampling in a comparator of the AD converter from the operation timing of other logical operation circuits. CONSTITUTION:A system clock phi, which controls a logical operation circuit part, is given as a reference signal by dividing an output F0 of an oscillation circuit, and a clock phis', which controls a comparator of an AD converter which is in the same semiconductor chip with the logical operation circuit, is formed by using the system clock phi as a reference. The rising of the clock phis' can be made so that it will avoid the noise by setting the time lag from the rising of the system clock phi.

Description

【発明の詳細な説明】 〈技術分野〉 木発り・１は、ＭＯ８集積回路が形成された同一半導体
チップ内に、論理回路と共に形成されたＡＤコンバーク
に関するものでアル。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] Kibori 1 relates to an AD converter formed together with a logic circuit in the same semiconductor chip on which an MO8 integrated circuit is formed.

〈従来技術〉 ＭＯＳ）ランジスクを利用したテイシクル回路技術か進
歩するのに伴って、従来はノくイポーラトランシスクを
利用したアナログ信号処理回路がＭＯＳ）ランジスクで
構成されるようになり、ディジクル・アナログ混在集積
回路が実用化されるようＫなってき７ｊｏこの種の集積
回路は例えばアナログ信号で与えられた入力か、論理回
路を構成するティシクル回路に適合した信号に変換され
て処理され、入力信号に対応した出力信号が形１ｉされ
る。上記のようにアナログ信号をディジクル信号に変換
するだめ、ＭＯ５集積回路が形成された同一半導体チッ
プ内にＡＤコシノく−クか設けられる。アナログ信号は
通常ＯＶから電＃、電圧のレベル捷ての任意の信号レベ
ルを収り得るため、周辺の論理回路等からの影響でノイ
ズか付加された場合には、誤１つだ信号として認識され
る慣れがあり、ＡＤコンノく−クの精度を悪くするだけ
ではなくシステムを誤動作させる原因になる。<Prior art> As the technology of conventional circuits using MOS transistors has progressed, the analog signal processing circuits that used to be conventionally made use of dipolar transistors have come to be constructed using MOS transistors. Analog mixed integrated circuits are now being put into practical use.7jo This type of integrated circuit receives an input signal, for example, by converting it into an analog signal, or by converting it into a signal suitable for the tickle circuit that makes up the logic circuit, and processing the input signal. An output signal corresponding to 1i is generated. In order to convert analog signals into digital signals as described above, an AD circuit is provided within the same semiconductor chip on which the MO5 integrated circuit is formed. Analog signals can usually contain any signal level from OV to voltage level, so if noise is added due to the influence of surrounding logic circuits, it may be recognized as a false signal. This not only deteriorates the accuracy of the AD controller but also causes the system to malfunction.

第３図（ａ）　、　（ｂｌにこの種の集積回路を駆動す
るクロックφ、φ５　等のタイムチャート、及び発振回
路からの基準イａ　にｊｆ　ｏを分周して上記クロック
φ、φ５を形成する回路を示す。φは集積回路を前作さ
せる場合の基準となるシステムクロックで、該システム
クロックφを基に各種の制御信号が形成さレル。ＡＤコ
ンバークに含まれた比較器を制５御するクロックφ５も
上記システムクロックφから形成される。従って得られ
るクロックφ５は図に示す如くシステムクロックφに同
期したイ暦号りなる。Figure 3 (a), (bl shows the time chart of the clocks φ, φ5, etc. that drive this type of integrated circuit, and the frequency of jf o is divided into the reference a from the oscillation circuit to form the above clocks φ, φ5. φ is a system clock that is a reference when making an integrated circuit, and various control signals are generated based on the system clock φ.It controls the comparator included in the AD converter. The clock φ5 is also formed from the system clock φ.Therefore, the clock φ5 obtained is an calendar number synchronized with the system clock φ as shown in the figure.

処テＤ　Ａコンバーク出力Ａ　Ｉｄ、　、システムクロ
ックφと同期した信号による制御で形成されているため
、その出力は図に示す如くシステムクロックφの立上り
、立下り時にノイズを伴った信号として形成される。こ
のようなノイズの影響を受けたＤＡコンバークの出力Ａ
Ｋ対して、上記クロックφ５を導入してＡＤコンバーク
を制御した場合、１）Ａコンバーク出力のサンプリング
の終り、即ちクロックφ、の立下りでノイズを受け、最
終的には誤差をもった電圧値をサンプリングすることに
なる。このような不都合を避けるため、従来の集積回路
ではＡＤコンバータハ］＜分が論理回路に近接すること
をできるだけ阻止した配置にしたり、或いはＡＤコンバ
ーク部分の電源ラインを別系統にすること等によって対
処している。しかし上記従来のような改善策をとった集
積回路ではパターン設計作業に手間が掛り、またチップ
サイズが大きくなってコストが高くなるばかりでなく、
論理回路からＡＤコンバークへの影響を完全に除去する
ことはできなかった。Processing D A converter output A Id, is formed under the control of a signal synchronized with the system clock φ, so its output is formed as a signal with noise at the rise and fall of the system clock φ, as shown in the figure. Ru. The output A of the DA converter affected by such noise
For K, if the above-mentioned clock φ5 is introduced to control the AD converter, 1) noise will be received at the end of sampling of the A converter output, that is, at the falling edge of the clock φ, and the voltage value will eventually have an error. will be sampled. In order to avoid such inconveniences, conventional integrated circuits take measures such as arranging the AD converter to prevent it from coming close to the logic circuit as much as possible, or using a separate power supply line for the AD converter. are doing. However, in integrated circuits that take the above-mentioned conventional improvement measures, pattern design work is time-consuming, and the chip size increases, which not only increases costs.
It was not possible to completely eliminate the influence of the logic circuit on the AD converter.

〈発明の目的〉 本発明は上記従来のＭＯ５集積回路と同−牛辱体チツブ
に形成されたＡＤコンバータの欠点を除去し、論理回路
の動作によって影響されない信頼性の高いＡＤコンバー
タで、Ｓる。<Object of the Invention> The present invention eliminates the drawbacks of the conventional MO5 integrated circuit and the AD converter formed on the same chip, and provides a highly reliable AD converter that is not affected by the operation of the logic circuit. .

〈実施例〉 本実施例による集積回路は、ディジクル論理回路で構成
されたマイクロコンピュータと同−半専体チツブ内ＫＡ
Ｄコシバークが含ま−れて構成される。<Example> The integrated circuit according to this example is a microcomputer constructed of digital logic circuits and a semi-dedicated chip KA.
It is composed of D. Koshibark.

第１図（ａｌは木発Ｆ！Ａ［よる集積回路を駆動するだ
めのクロックφ・ダｓ及びＤＡコンバーク出カＢＱ示す
タイムチャートである。論理回路部を制御するシステム
クロックφは従来回路と同様に発振回路の出力ｆｏを分
周して基準信号として与えられている。−力ＡＤコンバ
ークの比較器を制御するクロックφ′５は、上記システ
ムクロックφを基準にして形１反されるが、図に示す如
く、クロックφ′５の立上りはシステムクロックφの立
上りとは時間的なずれが設定される。即ちマイクロコン
ピュータ部分を１ｕ制御するクロックの変り目の時点を
避けて、ＡＤコンバークの比較器のクロックφ′８の立
上り、立下りのタイミングが設定きれる。FIG. 1 (al is a time chart showing the clock φ・das for driving the integrated circuit based on the wood-based F!A[) and the DA converter output BQ. Similarly, the output fo of the oscillation circuit is frequency-divided and given as a reference signal.-The clock φ'5 that controls the comparator of the power AD converter is inverted in the form 1 based on the system clock φ. As shown in the figure, the rise of the clock φ'5 is set to have a time lag from the rise of the system clock φ.In other words, the AD converter comparison is performed by avoiding the transition point of the clock that controls the microcomputer part 1u. The rising and falling timings of the device clock φ'8 can be set.

上記クロックφ′５を形成する回路を第１図（ｂ）に示
す。回路は第３図（ｂ）に示した従来回路と同様に３個
のノリツブフロップＦ、、Ｆ２．Ｆ３を用いて構成され
るが、ノリツブフロツブＩ？３のクロック端子ＣＰＫは
、従来回路においてはアンドゲートＧ。A circuit for forming the clock φ'5 is shown in FIG. 1(b). The circuit consists of three Noritsu flops F, , F2 ., similar to the conventional circuit shown in FIG. 3(b). Although it is configured using F3, Noritubu Flotsub I? The clock terminal CPK of No. 3 is an AND gate G in the conventional circuit.

の出力であるシステムクロックφが入力されているのに
対して、第１図（ｂｌに示す信号発生回路では、ノリソ
ゲ７０ツブＦ、、Ｆ２の各入力が与えられたナントゲー
トＧ１の出力φＮが入力される。該出力φＮはシステム
クロックφの立上りとはタイミングのずれた信号として
形成されるため、該出方φＮによってノリソゲ７０ツブ
Ｆ３を制御することにより、クロックφ′８の立上りを
システムクロックφのタイミングからずらすことができ
る。In contrast, in the signal generation circuit shown in FIG. Since the output φN is formed as a signal whose timing is shifted from the rising edge of the system clock φ, by controlling the knob F3 of the groove 70 using the output φN, the rising edge of the clock φ'8 is synchronized with the system clock. It can be shifted from the timing of φ.

上記クロ７クー′８が与えられて動作するＡＤコンバー
クの比較器は、例えば第２図に示す如くチョッパ型比較
器が用いられる。該チョッパ型比較器は、クロックφ／
Ｓが°′Ｈ″レベルの期間に比較のだめの参照信号とな
るＤ　Ａコンバークの出力Ｂをサンプリングし、クロッ
クφ′５がｔｔ　Ｌ　１ルベルの期間に入力を受けて両
者の比較を実行する。このような比較器の動作タイミン
グにおいて、両りロック偽りのタイミングをずらせるこ
とにより、ＤＡコンノ々−り出力のサンプリングの終り
、即チタロックφ′５の立ち下シの直前にはノイズがな
いため誤差を伴うことなく信号レベルをサンプリングす
ることができる。As the comparator of the AD converter which operates when the above-mentioned clock 7'8 is applied, a chopper type comparator as shown in FIG. 2 is used, for example. The chopper comparator has a clock φ/
The output B of the DA converter, which serves as a reference signal for comparison, is sampled during the period when S is at the °'H'' level, and the input is received during the period when the clock φ'5 is tt L 1 level to compare the two. In the operating timing of such a comparator, by shifting the timing of both lock falsehoods, there is no noise at the end of sampling of the DA controller output, that is, immediately before the falling edge of chita lock φ'5. Signal levels can be sampled without error.

第４図は本実施例のクロック信号によって動作させたＡ
Ｄコンバークの測定結果を示す。即ち１６段階の出力デ
イジタル値（００−ＦＦ　）において、出力デイジタル
値Ｐと入力電圧範囲Ｑをほぼ図中に示す誤差０の範囲Ｅ
に収めることがでさる。一方同じ集積回路に対して、従
来の如くクロックφ、が論理回路のタロツクφと同期す
る場合には、第５図に示す如く誤差Ｏの範囲から大きく
ずれ、約８ＬＳＨの誤差か表われる。Figure 4 shows A operated by the clock signal of this embodiment.
The measurement results for D Converk are shown. That is, in the 16 stages of output digital values (00-FF), the output digital value P and the input voltage range Q are approximately within the range E of zero error shown in the figure.
It is possible to fit it into . On the other hand, for the same integrated circuit, when the clock φ is synchronized with the tally clock φ of the logic circuit as in the conventional case, the error deviates greatly from the range of error O, as shown in FIG. 5, and an error of about 8 LSH appears.

〈効　果〉 以上不発り」によれば、集積回路のパクーシ設計に特別
な配慮を施こすことなく、単にＡＤコンバーク都の比較
器におけるサンプリングのタイミングを他の論理回路’
！Ｉｓの動作タイミングをずらすことにより、論理回路
からのノイズを避けて粘度の高いＡＤコンバークを得る
ことができる。According to ``Effects'', the timing of sampling in the comparator of the AD converter is simply changed to that of other logic circuits, without giving any special consideration to the package design of the integrated circuit.
! By shifting the operation timing of Is, it is possible to avoid noise from the logic circuit and obtain an AD converter with high viscosity.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明による一実施例のクロック信号を示づ−
タイムチャート、第２図は同実施例の要部を示す回路図
、第３図は従来装置に用いられるクロック信号を示すタ
イムチャート、第４図は不発り１を実施しだ回路の測定
結果を示す図、第５図は従来回路の測定結果を示す図で
ある。FIG. 1 shows a clock signal of one embodiment according to the present invention.
Fig. 2 is a circuit diagram showing the main parts of the same embodiment, Fig. 3 is a time chart showing the clock signal used in the conventional device, and Fig. 4 shows the measurement results of the circuit after performing Misfire 1. The figure shown in FIG. 5 is a diagram showing measurement results of a conventional circuit.

Claims (1)

【特許請求の範囲】[Claims] ］）ＡＤコンノ（−りとテイシクル論理回路ヲ同−半桿
体チツブ内に形成したＭＯ３集積回路において、ＡＤ変
換のために入力病けをダーシプリング制御するクロック
として、論理回路を制御するクロックと位相がずれたク
ロックが力えられてなるこ七を特徴とするＡ’Ｄコンノ
ぐ−ク。]) AD converter (same as the cycle logic circuit) In an MO3 integrated circuit formed in a semi-rod chip, the clock that controls the logic circuit is used as a clock that performs darcipling control of input disturbances for AD conversion. An A'D Konno-Goku featuring a clock that is powered by out-of-phase clocks.