JP3183494B2 - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、例えばＩＣテストシス
テムのような電子機器において使用する、高分解能のタ
イミング信号を、温度変動及び電源変動などにより生じ
る精度の低下を防ぎ発生するタイミング信号発生回路に
関するものである。
テムのような電子機器において使用する、高分解能のタ
イミング信号を、温度変動及び電源変動などにより生じ
る精度の低下を防ぎ発生するタイミング信号発生回路に
関するものである。
【０００２】
【従来の技術】電子回路の高速化に伴って、電子機器で
使用するタイミング信号の高分解能化及び高精度化が要
求されるようになっている。図７に同期型ダウンカウン
タ１０を使用したタイミング信号発生回路の例を示す。
この場合、ＬＯＡＤ信号により遅延データを同期型ダウ
ンカウンタ１０にセットし、続いて、セットされたデー
タがＣＬＫ信号に同期して１づつ減数され、同期型ダウ
ンカウンタ１０が”０”になった状態でＡｌｌＺｅｒｏ
信号が出力され、ＣＬＫ信号周期の整数倍の遅延時間を
示すタイミング信号を発生できる。
使用するタイミング信号の高分解能化及び高精度化が要
求されるようになっている。図７に同期型ダウンカウン
タ１０を使用したタイミング信号発生回路の例を示す。
この場合、ＬＯＡＤ信号により遅延データを同期型ダウ
ンカウンタ１０にセットし、続いて、セットされたデー
タがＣＬＫ信号に同期して１づつ減数され、同期型ダウ
ンカウンタ１０が”０”になった状態でＡｌｌＺｅｒｏ
信号が出力され、ＣＬＫ信号周期の整数倍の遅延時間を
示すタイミング信号を発生できる。
【０００３】この場合、精度の高い水晶発信器を使用し
たＣＬＫ信号を使用することで、精度の高いタイミング
信号を得ることができる。しかし、同期型ダウンカウン
タ１０の動作速度には限界があり、高分解能、例えばＣ
ＬＫ信号の周期を１０ｎｓ以下にして１０ｎｓ単位以下
のタイミング信号を容易に発生することはできない。
たＣＬＫ信号を使用することで、精度の高いタイミング
信号を得ることができる。しかし、同期型ダウンカウン
タ１０の動作速度には限界があり、高分解能、例えばＣ
ＬＫ信号の周期を１０ｎｓ以下にして１０ｎｓ単位以下
のタイミング信号を容易に発生することはできない。
【０００４】図８は、ＣＬＫ周期以下の遅延データを設
定してタイミング信号を発生する回路例である。同期型
ダウンカウンタ１０の出力信号ＡｌｌＺｅｒｏ信号は、
セレクタＡ２１のＡ端子に入力すると同時にバッファ３
１を経由してＢ端子に入力する。このセレクタＡ２１の
Ａ端子又はＢ端子を選択することにより、バッファ３１
の１段分の遅延時間を切り換えてタイミング信号を発生
することができる。
定してタイミング信号を発生する回路例である。同期型
ダウンカウンタ１０の出力信号ＡｌｌＺｅｒｏ信号は、
セレクタＡ２１のＡ端子に入力すると同時にバッファ３
１を経由してＢ端子に入力する。このセレクタＡ２１の
Ａ端子又はＢ端子を選択することにより、バッファ３１
の１段分の遅延時間を切り換えてタイミング信号を発生
することができる。
【０００５】セレクタＡ２１の出力信号は、セレクタＢ
２２のＡ端子に入力すると同時にバッファ３１を２段経
由してＢ端子に入力する。このセレクタＢ２２のＡ端子
又はＢ端子を選択することにより、バッファ３１の２段
分の遅延時間を切り換えてタイミング信号を発生するこ
とができる。
２２のＡ端子に入力すると同時にバッファ３１を２段経
由してＢ端子に入力する。このセレクタＢ２２のＡ端子
又はＢ端子を選択することにより、バッファ３１の２段
分の遅延時間を切り換えてタイミング信号を発生するこ
とができる。
【０００６】同じようにセレクタＢ２２の出力信号は、
セレクタＣ２３のＡ端子に入力すると同時にバッファ３
１を４段経由してＢ端子に入力する。このセレクタＣ２
３のＡ端子又はＢ端子を選択することにより、バッファ
３１の４段分の遅延時間を切り換えてタイミング信号を
発生することができる。
セレクタＣ２３のＡ端子に入力すると同時にバッファ３
１を４段経由してＢ端子に入力する。このセレクタＣ２
３のＡ端子又はＢ端子を選択することにより、バッファ
３１の４段分の遅延時間を切り換えてタイミング信号を
発生することができる。
【０００７】更に、同じように８段分、１６段分のバッ
ファ３１を接続し選択することで、ＣＬＫ信号の１周期
分の遅延時間を複数段に分割した遅延時間でタイミング
信号を発生することができる。
ファ３１を接続し選択することで、ＣＬＫ信号の１周期
分の遅延時間を複数段に分割した遅延時間でタイミング
信号を発生することができる。
【０００８】この方法では、遅延時間の単位をバッファ
３１の１段の遅延時間Ｔｐｄとしているため次のような
欠点がある。 ＩＣの周囲温度及びＩＣに加えられた電源電圧の変
化により遅延時間Ｔｐｄが変動し、タイミング信号の誤
差を発生する。 ＩＣの製造ばらつきにより、遅延時間ＴｐｄがＩＣ
によって異なるため、タイミング信号の誤差を発生す
る。 同期型ダウンカウンタ１０にセットする遅延データ
の値によってバッファ３１を通過する信号の周期が変化
し、それによりバッファ３１の自己発熱量が変動し、そ
れによる温度変動により遅延時間Ｔｐｄが変動し、タイ
ミング信号の誤差を発生する。これは、静止時の電力消
費が少ないＣＭＯＳ回路において特に顕著である。
３１の１段の遅延時間Ｔｐｄとしているため次のような
欠点がある。 ＩＣの周囲温度及びＩＣに加えられた電源電圧の変
化により遅延時間Ｔｐｄが変動し、タイミング信号の誤
差を発生する。 ＩＣの製造ばらつきにより、遅延時間ＴｐｄがＩＣ
によって異なるため、タイミング信号の誤差を発生す
る。 同期型ダウンカウンタ１０にセットする遅延データ
の値によってバッファ３１を通過する信号の周期が変化
し、それによりバッファ３１の自己発熱量が変動し、そ
れによる温度変動により遅延時間Ｔｐｄが変動し、タイ
ミング信号の誤差を発生する。これは、静止時の電力消
費が少ないＣＭＯＳ回路において特に顕著である。
【０００９】以上のような遅延時間Ｔｐｄの変動は、図
９に示すような１ＣＬＫ分周期毎の不連続点を発生させ
る。図８の回路で、１ＣＬＫをバッファ３１のｍ個で分
割した場合、遅延時間Ｔｐｄが１ＣＬＫ時間／ｍ個の値
より大きい時、図９の実線のような不連続点が発生し、
遅延時間Ｔｐｄが１ＣＬＫ時間／ｍ個の値より小さい
時、図９の点線のような不連続点が発生する。
９に示すような１ＣＬＫ分周期毎の不連続点を発生させ
る。図８の回路で、１ＣＬＫをバッファ３１のｍ個で分
割した場合、遅延時間Ｔｐｄが１ＣＬＫ時間／ｍ個の値
より大きい時、図９の実線のような不連続点が発生し、
遅延時間Ｔｐｄが１ＣＬＫ時間／ｍ個の値より小さい
時、図９の点線のような不連続点が発生する。
【００１０】図８の回路では、バッファ３１による遅延
時間とは別に、複数のセレクタによるタイミング信号の
遅延がある。この遅延は、バッファ３１による可変遅延
時間への影響はないが、タイミング信号への影響があ
り、上記からと同じ理由により複数のセレクタの遅
延量が変動し、タイミング信号の誤差の原因になる。
時間とは別に、複数のセレクタによるタイミング信号の
遅延がある。この遅延は、バッファ３１による可変遅延
時間への影響はないが、タイミング信号への影響があ
り、上記からと同じ理由により複数のセレクタの遅
延量が変動し、タイミング信号の誤差の原因になる。
【００１１】
【発明が解決しようとする課題】従来の方法でＣＬＫ周
期以下の遅延データを設定してタイミング信号を発生す
る場合、ＩＣに加わる温度及び電源電圧の変化、ＩＣの
製造ばらつき、遅延のためのバッファ３１の自己発熱量
の変動による温度変動、複数のセレクタ回路による遅延
及び遅延変動が、タイミング信号の誤差の要因となり、
その精度は良くなかった。本発明は、ＩＣに加わる温度
変動及び電源変動などの外乱や、自己発熱の変動及び回
路構成により生じるタイミング精度の低下を防ぎ、高分
解能、高精度のタイミング信号を発生することを目的と
している。
期以下の遅延データを設定してタイミング信号を発生す
る場合、ＩＣに加わる温度及び電源電圧の変化、ＩＣの
製造ばらつき、遅延のためのバッファ３１の自己発熱量
の変動による温度変動、複数のセレクタ回路による遅延
及び遅延変動が、タイミング信号の誤差の要因となり、
その精度は良くなかった。本発明は、ＩＣに加わる温度
変動及び電源変動などの外乱や、自己発熱の変動及び回
路構成により生じるタイミング精度の低下を防ぎ、高分
解能、高精度のタイミング信号を発生することを目的と
している。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明のタイミング信号発生回路においては、次の
ように構成している。つまり、ＣＬＫ信号を入力するｍ
個の可変遅延素子を縦続に接続した可変遅延回路１２０
と、上記可変遅延回路１２０の出力信号ｅ１とＣＬＫ信
号ｅ２の位相を比較する位相比較器１４０と、上記位相
比較器１４０の出力を上記ｍ個の可変遅延素子にそれぞ
れ帰還させる帰還回路１５０とにより構成される位相同
期ループ回路部１００を設けている。また、遅延データ
の上位桁をもとにＣＬＫ周期の整数倍で遅延時間の出力
信号を発生する同期型遅延回路１１０と、上記遅延デー
タの下位桁をデコードするデコーダー１６０と、上記同
期型遅延回路１１０の出力信号と上記デコーダー１６０
の出力である選択信号とで、上記ｍ個の可変遅延素子の
出力のうち１つを選択し、ＣＬＫ周期の１／ｍの整数倍
のタイミング信号を発生するセレクタ回路１３０とによ
り構成されるタイミング信号選択回路部２００を設けて
いる。
に、本発明のタイミング信号発生回路においては、次の
ように構成している。つまり、ＣＬＫ信号を入力するｍ
個の可変遅延素子を縦続に接続した可変遅延回路１２０
と、上記可変遅延回路１２０の出力信号ｅ１とＣＬＫ信
号ｅ２の位相を比較する位相比較器１４０と、上記位相
比較器１４０の出力を上記ｍ個の可変遅延素子にそれぞ
れ帰還させる帰還回路１５０とにより構成される位相同
期ループ回路部１００を設けている。また、遅延データ
の上位桁をもとにＣＬＫ周期の整数倍で遅延時間の出力
信号を発生する同期型遅延回路１１０と、上記遅延デー
タの下位桁をデコードするデコーダー１６０と、上記同
期型遅延回路１１０の出力信号と上記デコーダー１６０
の出力である選択信号とで、上記ｍ個の可変遅延素子の
出力のうち１つを選択し、ＣＬＫ周期の１／ｍの整数倍
のタイミング信号を発生するセレクタ回路１３０とによ
り構成されるタイミング信号選択回路部２００を設けて
いる。
【００１３】ここで、可変遅延回路１２０の可変遅延素
子は、デュアルゲートＭＯＳＦＥＴで構成されたインバ
ータであり、可変遅延素子の出力毎に正論理及び負論理
となり、セレクタ回路１３０で論理を整合してもよい。
また、位相同期ループ回路部１００の帰還回路１５０の
出力は、遅延制御信号を２値に変換して、可変遅延素子
の遅延時間を制御してもよい。更に、一つの位相同期ル
ープ回路部１００と、上記位相同期ループ回路部１００
のｍ個の可変遅延素子の出力を、それぞれ使用してタイ
ミング信号を発生する複数のタイミング信号選択回路部
２００を構成することができる。
子は、デュアルゲートＭＯＳＦＥＴで構成されたインバ
ータであり、可変遅延素子の出力毎に正論理及び負論理
となり、セレクタ回路１３０で論理を整合してもよい。
また、位相同期ループ回路部１００の帰還回路１５０の
出力は、遅延制御信号を２値に変換して、可変遅延素子
の遅延時間を制御してもよい。更に、一つの位相同期ル
ープ回路部１００と、上記位相同期ループ回路部１００
のｍ個の可変遅延素子の出力を、それぞれ使用してタイ
ミング信号を発生する複数のタイミング信号選択回路部
２００を構成することができる。
【００１４】
【作用】上記のように構成されたタイミング信号発生回
路においては、ｍ段の可変遅延回路は常に精度の高いＣ
ＬＫに同期して動作しており自己発熱量が安定してい
る。このため、位相同期ループ回路部は、ＩＣに加わる
温度変動及び電源変動などの外乱に応答すればよい。ま
た、可変遅延回路はｍ段の微小遅延する可変遅延素子で
構成しているためＣＬＫ周期の１／ｍの周期の高精度の
信号を得ることができ、高分解能のタイミング信号を発
生することができる。
路においては、ｍ段の可変遅延回路は常に精度の高いＣ
ＬＫに同期して動作しており自己発熱量が安定してい
る。このため、位相同期ループ回路部は、ＩＣに加わる
温度変動及び電源変動などの外乱に応答すればよい。ま
た、可変遅延回路はｍ段の微小遅延する可変遅延素子で
構成しているためＣＬＫ周期の１／ｍの周期の高精度の
信号を得ることができ、高分解能のタイミング信号を発
生することができる。
【００１５】
（実施例１）図１に本発明のタイミング信号発生回路の
一実施例を示す。本回路は次のブロックに分解できる。 可変遅延回路１２０ ｍ段の可変遅延素子を縦続に接続している。この時ｍ
は、１ＣＬＫを分割するタイミング数である。そして、
ｍ段の可変遅延素子の遅延時間の合計である可変遅延時
間が１ＣＬＫの時間になるよう帰還回路１５０で制御さ
れる。 位相比較器１４０ ２つの入力信号ｅ１、ｅ２の位相差に比例した電圧又は
電流を出力する回路である。チャージポンプは、このブ
ロックに含まれる。なお、ｅ１はＣＬＫ信号を１ＣＬＫ
分遅延した可変遅延回路１２０の最終出力であり、ｅ２
はＣＬＫ信号そのものである。 帰還回路１５０ 可変遅延回路１２０、位相比較器１４０及び帰還回路１
５０で構成される位相同期ループ回路部１００の周波数
特性を決める回路であり、周波数特性を決定するフィル
タを含む。なお、可変遅延回路１２０は、常に一定のク
ロックに同期して動作しており、自己発熱が一定であ
る。すなわち、負帰還ループは、温度、電圧変動の外乱
にのみ応答すればよく、高速の応答特性の必要はない。 セレクタ回路１３０ 遅延データの下位桁をもとに可変遅延回路１２０の可変
遅延素子からのｍ個の出力信号から１つを選択してタイ
ミング信号として取り出す回路である。 同期型遅延回路１１０ 遅延データの上位桁をもとにＣＬＫ周期の整数倍の分解
能で遅延時間の出力信号を発生する。この回路の出力と
選択信号とで可変遅延回路１２０の可変遅延素子からの
ｍ個の出力のうち１つを選択し、タイミング信号として
出力する。 デコーダー１６０ 遅延データの下位桁をもとに可変遅延回路１２０の可変
遅延素子からのｍ個の出力のうち１つを選択する選択信
号を発生する。
一実施例を示す。本回路は次のブロックに分解できる。 可変遅延回路１２０ ｍ段の可変遅延素子を縦続に接続している。この時ｍ
は、１ＣＬＫを分割するタイミング数である。そして、
ｍ段の可変遅延素子の遅延時間の合計である可変遅延時
間が１ＣＬＫの時間になるよう帰還回路１５０で制御さ
れる。 位相比較器１４０ ２つの入力信号ｅ１、ｅ２の位相差に比例した電圧又は
電流を出力する回路である。チャージポンプは、このブ
ロックに含まれる。なお、ｅ１はＣＬＫ信号を１ＣＬＫ
分遅延した可変遅延回路１２０の最終出力であり、ｅ２
はＣＬＫ信号そのものである。 帰還回路１５０ 可変遅延回路１２０、位相比較器１４０及び帰還回路１
５０で構成される位相同期ループ回路部１００の周波数
特性を決める回路であり、周波数特性を決定するフィル
タを含む。なお、可変遅延回路１２０は、常に一定のク
ロックに同期して動作しており、自己発熱が一定であ
る。すなわち、負帰還ループは、温度、電圧変動の外乱
にのみ応答すればよく、高速の応答特性の必要はない。 セレクタ回路１３０ 遅延データの下位桁をもとに可変遅延回路１２０の可変
遅延素子からのｍ個の出力信号から１つを選択してタイ
ミング信号として取り出す回路である。 同期型遅延回路１１０ 遅延データの上位桁をもとにＣＬＫ周期の整数倍の分解
能で遅延時間の出力信号を発生する。この回路の出力と
選択信号とで可変遅延回路１２０の可変遅延素子からの
ｍ個の出力のうち１つを選択し、タイミング信号として
出力する。 デコーダー１６０ 遅延データの下位桁をもとに可変遅延回路１２０の可変
遅延素子からのｍ個の出力のうち１つを選択する選択信
号を発生する。
【００１６】ＣＬＫ周期の整数倍の遅延時間を発生する
方式は、従来と同じように、同期型遅延回路１１０によ
って行われる。ＣＬＫ周期の１／ｍの微小遅延を発生す
るためには、可変遅延回路１２０を構成する可変遅延素
子１段あたりの遅延時間を、ＣＬＫ周期の１／ｍの遅延
時間となるよう帰還回路１５０で制御している。すなわ
ち、ｍ段の可変遅延素子の全体の遅延時間は、ＣＬＫの
周期に等しい。このｍ段の可変遅延素子からなる可変遅
延回路１２０の各可変遅延素子の出力は、ＣＬＫを均等
にｍ相に分割したものとなる。このｍ相ＣＬＫの中から
１つをセレクタ回路１３０により選択する。このセレク
タ回路１３０は、同期型遅延回路１１０の出力によって
も制御されている。
方式は、従来と同じように、同期型遅延回路１１０によ
って行われる。ＣＬＫ周期の１／ｍの微小遅延を発生す
るためには、可変遅延回路１２０を構成する可変遅延素
子１段あたりの遅延時間を、ＣＬＫ周期の１／ｍの遅延
時間となるよう帰還回路１５０で制御している。すなわ
ち、ｍ段の可変遅延素子の全体の遅延時間は、ＣＬＫの
周期に等しい。このｍ段の可変遅延素子からなる可変遅
延回路１２０の各可変遅延素子の出力は、ＣＬＫを均等
にｍ相に分割したものとなる。このｍ相ＣＬＫの中から
１つをセレクタ回路１３０により選択する。このセレク
タ回路１３０は、同期型遅延回路１１０の出力によって
も制御されている。
【００１７】図２はｍ＝４とした時のタイミングを示し
ている。同期型遅延回路１１０は設定遅延データの上位
桁であるｎの回数分ＣＬＫを計数し、ｎ番目のＣＬＫで
出力信号を発生する。この出力信号の期間、セレクタ回
路１３０が動作し、設定遅延データの下位桁でｍ相ＣＬ
Ｋのうちの１つを選択信号によって選択し、タイミング
信号を出力する。この時、ｍ相ＣＬＫのうち後段の信号
は、同期型遅延回路１１０の出力信号の期間の後半に発
生し、タイミング信号のパルス幅が細くなるため、同期
型遅延回路１１０の出力信号を遅延させた遅延回路１３
１の出力を出力信号の期間とする。この遅延回路１３１
は、分割数ｍ及び同期型遅延回路１１０の出力信号のパ
ルス幅に応じて適宜挿入する。また、デコーダー１６０
からセレクタ回路１３０に至る選択信号は、タイミング
信号発生中、変化しないで供給されている。
ている。同期型遅延回路１１０は設定遅延データの上位
桁であるｎの回数分ＣＬＫを計数し、ｎ番目のＣＬＫで
出力信号を発生する。この出力信号の期間、セレクタ回
路１３０が動作し、設定遅延データの下位桁でｍ相ＣＬ
Ｋのうちの１つを選択信号によって選択し、タイミング
信号を出力する。この時、ｍ相ＣＬＫのうち後段の信号
は、同期型遅延回路１１０の出力信号の期間の後半に発
生し、タイミング信号のパルス幅が細くなるため、同期
型遅延回路１１０の出力信号を遅延させた遅延回路１３
１の出力を出力信号の期間とする。この遅延回路１３１
は、分割数ｍ及び同期型遅延回路１１０の出力信号のパ
ルス幅に応じて適宜挿入する。また、デコーダー１６０
からセレクタ回路１３０に至る選択信号は、タイミング
信号発生中、変化しないで供給されている。
【００１８】図３に可変遅延回路１２０において電圧制
御が可能な可変遅延素子の一例を示す。図３（ａ）は、
一般的なＣＭＯＳインバータである。この電源電圧ＶCP
及びＶCNを変化させることによって遅延時間Ｔｐｄを制
御することができる。図３（ｂ）は、電源電圧を制御す
るのではなく、Ｑ３及びＱ４のＯＮ抵抗をＶCP及びＶCN
で制御して遅延時間Ｔｐｄを変化させる回路である。ま
た、図３（ｃ）は、単一ゲートのＭＯＳＦＥＴではな
く、デュアルゲートＭＯＳＦＥＴを用いたものである。
この場合、Ｐｃｈ及びＮｃｈのデュアルゲートＭＯＳＦ
ＥＴのＧ（ゲート）１同志を接続して入力端子とし、Ｄ
（ドレイン）同志を接続して出力端子としている。ここ
で、デュアルゲートＭＯＳＦＥＴの特性として、Ｇ１、
Ｄ、Ｓ（ソース）間の静特性をＧ２によって可変制御す
ることができるので、例えばＩＮの電圧をＶDDとする
と、ＮｃｈデュアルゲートＭＯＳＦＥＴはＯＮとなり、
このときのＯＮ抵抗をＶCNに与える電圧を制御すること
で連続的に可変することができる。すると、そのＯＮ抵
抗と、配線容量及び次段の入力容量であるＣｓとの積に
よって定まる出力の遷移時間を、ＶCNによって制御する
ことができる。このことは、ＰｃｈデュアルゲートＭＯ
ＳＦＥＴにおいても同様であり、ＶCPによってＰｃｈデ
ュアルゲートＭＯＳＦＥＴのＯＮ抵抗を制御することが
できる。
御が可能な可変遅延素子の一例を示す。図３（ａ）は、
一般的なＣＭＯＳインバータである。この電源電圧ＶCP
及びＶCNを変化させることによって遅延時間Ｔｐｄを制
御することができる。図３（ｂ）は、電源電圧を制御す
るのではなく、Ｑ３及びＱ４のＯＮ抵抗をＶCP及びＶCN
で制御して遅延時間Ｔｐｄを変化させる回路である。ま
た、図３（ｃ）は、単一ゲートのＭＯＳＦＥＴではな
く、デュアルゲートＭＯＳＦＥＴを用いたものである。
この場合、Ｐｃｈ及びＮｃｈのデュアルゲートＭＯＳＦ
ＥＴのＧ（ゲート）１同志を接続して入力端子とし、Ｄ
（ドレイン）同志を接続して出力端子としている。ここ
で、デュアルゲートＭＯＳＦＥＴの特性として、Ｇ１、
Ｄ、Ｓ（ソース）間の静特性をＧ２によって可変制御す
ることができるので、例えばＩＮの電圧をＶDDとする
と、ＮｃｈデュアルゲートＭＯＳＦＥＴはＯＮとなり、
このときのＯＮ抵抗をＶCNに与える電圧を制御すること
で連続的に可変することができる。すると、そのＯＮ抵
抗と、配線容量及び次段の入力容量であるＣｓとの積に
よって定まる出力の遷移時間を、ＶCNによって制御する
ことができる。このことは、ＰｃｈデュアルゲートＭＯ
ＳＦＥＴにおいても同様であり、ＶCPによってＰｃｈデ
ュアルゲートＭＯＳＦＥＴのＯＮ抵抗を制御することが
できる。
【００１９】図３（ｂ）及び（ｃ）のインバータについ
て、説明を簡略化するためにＯＮ抵抗という語をもちい
たが、これらＯＮ抵抗は、入力ゲート電圧に対し非線形
な特性を持っている。このため、例えば図３（ｃ）につ
いて正しくは、Ｇ１、Ｄ、Ｓ間の電圧によって定まるド
レイン電流ＩD をＧ２によって制御することで、出力波
形の遷移時間を制御していると言える。そして、ＶCNは
高く、ＶCPは低くするほど、ＩD が増加するため遷移時
間は短くなり、遅延時間も短くなる。また、図３（ａ）
においても図３（ｂ）においても図３（ｃ）において
も、ＶCP及びＶCNの２値を変化させて遅延時間を制御し
ているが、一方を固定値として、もう一方のみの電圧変
化で遅延時間を制御してもよい。
て、説明を簡略化するためにＯＮ抵抗という語をもちい
たが、これらＯＮ抵抗は、入力ゲート電圧に対し非線形
な特性を持っている。このため、例えば図３（ｃ）につ
いて正しくは、Ｇ１、Ｄ、Ｓ間の電圧によって定まるド
レイン電流ＩD をＧ２によって制御することで、出力波
形の遷移時間を制御していると言える。そして、ＶCNは
高く、ＶCPは低くするほど、ＩD が増加するため遷移時
間は短くなり、遅延時間も短くなる。また、図３（ａ）
においても図３（ｂ）においても図３（ｃ）において
も、ＶCP及びＶCNの２値を変化させて遅延時間を制御し
ているが、一方を固定値として、もう一方のみの電圧変
化で遅延時間を制御してもよい。
【００２０】図４は、帰還回路１５０の遅延制御信号を
２値に変換して、可変遅延素子の遅延時間を制御する場
合の、遅延制御信号発生器の一例を示している。
２値に変換して、可変遅延素子の遅延時間を制御する場
合の、遅延制御信号発生器の一例を示している。
【００２１】ところで、図３に示した可変遅延素子は、
インバータである。このため、図１の可変遅延回路１２
０に示す可変遅延素子と同じ論理にするには、図５
（ｂ）のように可変遅延素子の出力にインバータ１個を
接続してもよい。また、図５（ａ）のように可変遅延素
子を縦列接続し、１個毎に正論理及び負論理の信号を出
力し、セレクタ回路１３０で論理を整合させてもよい。
インバータである。このため、図１の可変遅延回路１２
０に示す可変遅延素子と同じ論理にするには、図５
（ｂ）のように可変遅延素子の出力にインバータ１個を
接続してもよい。また、図５（ａ）のように可変遅延素
子を縦列接続し、１個毎に正論理及び負論理の信号を出
力し、セレクタ回路１３０で論理を整合させてもよい。
【００２２】（実施例２）図６に複数のタイミング信号
が必要な場合の回路を示す。この場合、可変遅延回路１
２０は、位相比較器１４０及び帰還回路１５０と共に構
成される位相同期ループ回路部１００を形成しており、
同期型遅延回路１１０、セレクタ回路１３０と無関係
に、ＣＬＫと同期して安定した遅延回路を形成してい
る。このため、可変遅延回路１２０の可変遅延素子から
の出力は、複数のタイミング信号選択回路部２００で共
有することができる。この時、セレクタ回路１３０にも
帰還回路１５０より発生する遅延制御信号を供給するこ
とで、セレクタ回路１３０での遅延時間を安定させるこ
とができる。
が必要な場合の回路を示す。この場合、可変遅延回路１
２０は、位相比較器１４０及び帰還回路１５０と共に構
成される位相同期ループ回路部１００を形成しており、
同期型遅延回路１１０、セレクタ回路１３０と無関係
に、ＣＬＫと同期して安定した遅延回路を形成してい
る。このため、可変遅延回路１２０の可変遅延素子から
の出力は、複数のタイミング信号選択回路部２００で共
有することができる。この時、セレクタ回路１３０にも
帰還回路１５０より発生する遅延制御信号を供給するこ
とで、セレクタ回路１３０での遅延時間を安定させるこ
とができる。
【００２３】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。つ
まり、ＣＬＫ周期より微小な周期の分解能でタイミング
信号を高精度に発生することができ、温度及び電源電圧
の変化、ＩＣの製造ばらつき及び自己発熱量の変動によ
る温度変動によってタイミング信号が変動することがな
い。従って、本発明による回路は、高分解能のタイミン
グ信号を、高い精度で発生することができ有用である。
ているので、以下に記載されるような効果を奏する。つ
まり、ＣＬＫ周期より微小な周期の分解能でタイミング
信号を高精度に発生することができ、温度及び電源電圧
の変化、ＩＣの製造ばらつき及び自己発熱量の変動によ
る温度変動によってタイミング信号が変動することがな
い。従って、本発明による回路は、高分解能のタイミン
グ信号を、高い精度で発生することができ有用である。
【図１】本発明のタイミング信号発生回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】本発明のタイミング信号発生回路の一実施例に
おいてｍ＝４とした時のタイミング図である。
おいてｍ＝４とした時のタイミング図である。
【図３】本発明の電圧制御が可能な可変遅延素子の一例
を示す回路図である。
を示す回路図である。
【図４】本発明の可変遅延素子のドライバの一例を示す
説明図である。
説明図である。
【図５】本発明の可変遅延回路の一例を示す回路図であ
る。
る。
【図６】本発明の複数タイミング信号発生回路の一実施
例を示すブロック図である。
例を示すブロック図である。
【図７】従来の同期型ダウンカウンタを使用したタイミ
ング信号発生回路ブロック図である。
ング信号発生回路ブロック図である。
【図８】従来のＣＬＫ周期以下の遅延データを設定して
タイミング信号を発生する回路ブロック図である。
タイミング信号を発生する回路ブロック図である。
【図９】従来のＣＬＫ周期以下の遅延データを設定して
タイミング信号を発生する回路におけるタイミング信号
設定値と遅延時間の関係を示す説明図である。
タイミング信号を発生する回路におけるタイミング信号
設定値と遅延時間の関係を示す説明図である。
１０ 同期型ダウンカウンタ ２１ セレクタＡ ２２ セレクタＢ ２３ セレクタＣ ３１ バッファ １００ 位相同期ループ回路部 １１０ 同期型遅延回路 １２０ 可変遅延回路 １３０ セレクタ １３１ 遅延回路 １４０ 位相比較器 １５０ 帰還回路 １６０ デコーダー ２００ タイミング信号選択回路部
Claims (5)
- 【請求項１】 ＣＬＫ信号を入力するｍ個の可変遅延素
子を縦続に接続した可変遅延回路（１２０）と、上記可
変遅延回路（１２０）の出力信号ｅ１とＣＬＫ信号ｅ２
の位相を比較する位相比較器（１４０）と、上記位相比
較器（１４０）の出力を上記ｍ個の可変遅延素子にそれ
ぞれ帰還させる帰還回路（１５０）とにより構成される
位相同期ループ回路部（１００）を設け、 遅延データの上位桁をもとにＣＬＫ周期の整数倍で遅延
時間の出力信号を発生する同期型遅延回路（１１０）
と、上記遅延データの下位桁をデコードするデコーダー
（１６０）と、上記同期型遅延回路（１１０）の出力信
号と上記デコーダー（１６０）の出力である選択信号と
で、上記ｍ個の可変遅延素子の出力のうち１つを選択
し、ＣＬＫ周期の１／ｍの整数倍のタイミング信号を発
生するセレクタ回路（１３０）とにより構成されるタイ
ミング信号選択回路部（２００）を設けた、 ことを特徴とするタイミング信号発生回路。 - 【請求項２】 帰還回路（１５０）の出力の遅延制御信
号をセレクタ回路（１３０）にも供給して、該セレクタ
回路（１３０）の遅延時間を安定化している請求項１記
載のタイミング信号発生回路。 - 【請求項３】 一つの位相同期ループ回路部（１００）
のｍ個の可変遅延素子の出力を、それぞれ使用してタイ
ミング信号を発生する複数のタイミング信号選択回路部
（２００）を具備する、請求項１又は２記載のタイミン
グ信号発生回路。 - 【請求項４】 可変遅延回路（１２０）の可変遅延素子
は、デュアルゲートＭＯＳＦＥＴで構成されたインバー
タであり、可変遅延素子の出力毎に正論理及び負論理と
なり、セレクタ回路（１３０）で論理を整合することを
特徴とする請求項１、２又は３記載のタイミング信号発
生回路。 - 【請求項５】 位相同期ループ回路部（１００）の帰還
回路（１５０）の出力は、遅延制御信号を２値（Ｖ DD −
ΔＶ、Ｖ SS ＋ΔＶ）に変換し、ゲート電圧（Ｖ CP 、
Ｖ CN ）の電圧を制御して、可変遅延素子の遅延時間を制
御することを特徴とする請求項１、２、３又は４記載の
タイミング信号発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295595A JP3183494B2 (ja) | 1994-06-02 | 1995-04-04 | タイミング信号発生回路 |
| KR1019960705679A KR100199219B1 (ko) | 1995-04-04 | 1996-03-11 | 가변 지연 회로 및 타이밍 신호 발생 회로 |
| DE19680271T DE19680271T1 (de) | 1995-04-04 | 1996-03-11 | Variable Verzögerungsschaltung und Zeitsignal-Erzeugungsschaltung |
| PCT/JP1996/000598 WO1996031949A1 (fr) | 1995-04-04 | 1996-03-11 | Circuit de retard variable et circuit generateur de signaux de synchronisation |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-143950 | 1994-06-02 | ||
| JP14395094 | 1994-06-02 | ||
| JP10295595A JP3183494B2 (ja) | 1994-06-02 | 1995-04-04 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851346A JPH0851346A (ja) | 1996-02-20 |
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ID=26443633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10295595A Expired - Fee Related JP3183494B2 (ja) | 1994-06-02 | 1995-04-04 | タイミング信号発生回路 |
Country Status (1)
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| JP (1) | JP3183494B2 (ja) |
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| JP3696386B2 (ja) * | 1997-11-14 | 2005-09-14 | 株式会社ルネサステクノロジ | パルス幅変調信号生成回路 |
| JP4310036B2 (ja) | 2000-09-07 | 2009-08-05 | 株式会社アドバンテスト | タイミング信号発生回路、及び、それを備えた半導体検査装置 |
| US7002425B2 (en) | 2003-09-16 | 2006-02-21 | Nokia Corporation | Pulse modulation |
| JP4603903B2 (ja) * | 2005-02-17 | 2010-12-22 | 株式会社アドバンテスト | 負荷変動補償回路、電子デバイス、試験装置、及びタイミング発生回路 |
| JP4928097B2 (ja) * | 2005-07-29 | 2012-05-09 | 株式会社アドバンテスト | タイミング発生器及び半導体試験装置 |
| JP2010288273A (ja) * | 2010-05-20 | 2010-12-24 | Advantest Corp | 遅延信号生成回路、及び、遅延回路 |
| JP5850975B2 (ja) * | 2014-04-24 | 2016-02-03 | キヤノン株式会社 | パルス生成回路、サンプルホールド回路、固体撮像装置 |
-
1995
- 1995-04-04 JP JP10295595A patent/JP3183494B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0851346A (ja) | 1996-02-20 |
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