JP3600817B2 - 電圧比較回路 - Google Patents
電圧比較回路 Download PDFInfo
- Publication number
- JP3600817B2 JP3600817B2 JP2002031287A JP2002031287A JP3600817B2 JP 3600817 B2 JP3600817 B2 JP 3600817B2 JP 2002031287 A JP2002031287 A JP 2002031287A JP 2002031287 A JP2002031287 A JP 2002031287A JP 3600817 B2 JP3600817 B2 JP 3600817B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- level
- voltage
- comparison
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、信号のゼロクロスを検出できる電圧比較回路、特にヒステリシス特性により雑音の影響を抑制でき、誤動作を回避できる電圧比較回路に関するものである。
【０００２】
【従来の技術】
一般的に、入力信号のゼロクロスを検出する電圧比較回路は、入力信号の電圧レベルと所定の基準信号の電圧レベルとを比較し、その比較結果により入力信号が基準信号レベルを通過するポイントを検出する。
【０００３】
図１０は、このような電圧比較回路の基本構成例を示している。図示のように、電圧比較回路は、コンパレータＣＭＰ０と基準電圧Ｖｒｅｆ を提供する電圧源により構成されている。入力信号ＶｉｎはコンパレータＣＭＰ０の反転入力端子（−）に印加され、基準電圧Ｖｒｅｆ は、コンパレータＣＭＰ０の非反転入力端子（＋）に印加されている。入力信号Ｖｉｎは、例えば、図１１（ａ）に示すように所定の基準値を中心にレベルが上下に変動する信号とする。コンパレータＣＭＰ０から図１１（ｂ）に示す出力信号Ｖ０ が得られる。このように、出力信号Ｖ０ のレベル変化エッジにより、入力信号Ｖｉｎのレベルが基準値を通過した時点を正確に把握することができる。
【０００４】
しかし、入力信号Ｖｉｎに雑音が混入されている場合には、図１０に示す電圧比較回路では正確な結果が得られない。例えば、図１２の波形図に示すように、入力信号Ｖｉｎに混入されている雑音の影響により、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ に接近している場合に、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ を複数回通過し、これに応じて出力信号Ｖ０ の立ち上がりまたは立ち下がりエッジが不安定になる。
【０００５】
図１３および図１４は、入力信号Ｖｉｎおよび出力信号Ｖ０ のレベル変化点付近を拡大して表示したものである。図１３（ａ）および（ｂ）に示すように、入力信号Ｖｉｎのレベルが上昇し、基準電圧Ｖｒｅｆ に近づいている場合に、雑音の影響により信号レベルが所定の期間において基準電圧Ｖｒｅｆ を上下する。この間、出力信号Ｖ０ にランダムな幅を持つ複数のパルスが発生してしまう。いわゆる出力信号Ｖ０ に“髭”が生じる。入力信号Ｖｉｎのレベルが降下して、基準電圧Ｖｒｅｆに近づく場合には、図１４（ａ）および（ｂ）に示すように、同様に、出力信号Ｖ０ に“髭”が生じてしまう。
【０００６】
このように、入力信号Ｖｉｎに雑音が混入した場合、図１０に示す単純な電圧比較回路においては、出力信号Ｖ０ の立ち上がりおよび立ち下がりエッジが不安定になる。この問題を解決するために、図１５および図１６に示すヒステリシス特性を有する電圧比較回路が提案されている。
【０００７】
図１５（ａ）はヒステリシス特性を持つ電圧比較回路の一例を示す回路図である。図示のように、本例の電圧比較回路においては、出力信号Ｖ０ を抵抗素子Ｒ３を介して基準電圧Ｖｒｅｆ の発生回路にフィードバックさせることにより、電圧比較回路にヒステリシス特性を持たせている。
【０００８】
基準電圧Ｖｒｅｆ は、電源電圧ＶＣＣと共通電位ＶＳＳとの間に接続されている二つの抵抗素子Ｒ１とＲ２で生じた分圧電圧である。ここで、例えば、抵抗素子Ｒ１およびＲ２の抵抗値をそれぞれｒ１，ｒ２とし、共通電位ＶＳＳを０Ｖとすると、基準電圧Ｖｒｅｆ の電圧値ｖｒｅｆ は、次式より求まる。
【０００９】
【数１】
ｖｒｅｆ ＝ＶＣＣ・ｒ２／（ｒ１＋ｒ２） …（１）
【００１０】
同図（ｃ）に示すように、コンパレータＣＭＰ０において、入力端子（＋）に印加される基準電圧Ｖｒｅｆ のレベルが反転入力端子（−）に印加される入力信号Ｖｉｎのレベルより高い場合、ハイレベルの信号、例えば、電源電圧ＶＣＣレベルの信号が出力され、逆に入力端子（＋）に印加される基準電圧Ｖｒｅｆ のレベルが反転入力端子（−）に印加される入力信号Ｖｉｎのレベルより低い場合、ローレベルの信号、例えば，共通電位ＶＳＳレベルの信号が出力される。
【００１１】
コンパレータＣＭＰ０の出力信号Ｖ０ が抵抗素子Ｒ３を介して、抵抗素子Ｒ１とＲ２との接続点にフィードバックされているので、ここで、抵抗素子Ｒ３の抵抗値をｒ３とし、且つ抵抗素子Ｒ１とＲ３の並列抵抗値をｒ１３として、抵抗素子Ｒ２とＲ３との並列抵抗値をｒ２３とすると、図１５（ｂ）に示す電圧Ｖｔ＋およびＶｔ−のレベルがそれぞれ次式により与えられる。
【００１２】
【数２】
Ｖｔ＋＝ＶＣＣ・ｒ２／（ｒ１３＋ｒ２） …（２）
Ｖｔ−＝ＶＣＣ・ｒ２３／（ｒ１＋ｒ２３） …（３）
【００１３】
例えば、（ｒ１＝ｒ２＝ｒ３）の場合に、Ｖｔ＋＝０．６７ＶＣＣ、Ｖｔ−＝０．３３ＶＣＣとなる。
このように、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ のレベルより低い場合に、コンパレータＣＭＰ０からハイレベルの出力信号Ｖ０ が出力される。このハイレベルの出力信号Ｖ０ が抵抗素子Ｒ３を介してフィードバックされるので、コンパレータＣＭＰ０の入力端子（＋）に式（２）に示す電圧Ｖｔ＋が入力される。入力信号Ｖｉｎのレベルが上昇し、電圧Ｖｔ＋を越えたとき、コンパレータＣＭＰ０の出力信号Ｖ０ がローレベルに変化する。これに応じて、コンパレータＣＭＰ０の入力端子（＋）に式（３）に示す電圧Ｖｔ−が印加される。入力信号Ｖｉｎのレベルが降下して、電圧Ｖｔ−以下になるとき、コンパレータＣＭＰ０の出力信号レベルが再び変化し、ローレベルからハイレベルに切り替わる。
【００１４】
このように、コンパレータＣＭＰ０の出力信号Ｖ０ をフィードバックし、これに応じて基準電圧Ｖｒｅｆ のレベルを制御することにより、電圧比較回路にヒステリシスを与えることができる。
【００１５】
図１６はヒステリシス特性を持つ電圧比較回路の他の構成例を示している。図示のように、本例においては、図１５に示す電圧比較回路とほぼ同様に、出力信号Ｖ０ をフィードバックし、これに応じて基準電圧Ｖｒｅｆ のレベルを制御し、電圧比較回路にヒステリシス特性を持たせている。
【００１６】
同図（ａ）に示すように、基準電圧Ｖｒｅｆ は、電源電圧ＶＣＣと共通電位ＶＳＳ間に接続されている抵抗素子Ｒ１、Ｒ２、Ｒ３およびｎＭＯＳトランジスタＮＴ０により発生される。ここで、抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値をそれぞれｒ１，ｒ２，ｒ３として、また、ｎＭＯＳトランジスタＮＴ０がオン状態時の抵抗は、無視できる程度とすると、ｎＭＯＳトランジスタＮＴ０のオン／オフ状態に応じて、基準電圧Ｖｒｅｆ のレベルが次式により求められる。
【００１７】
【数３】
Ｖｔ−＝ＶＣＣ・ｒ２／（ｒ１＋ｒ２） …（４）
Ｖｔ＋＝ＶＣＣ・（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３） …（５）
【００１８】
ここで、Ｖｔ−はｎＭＯＳトランジスタＮＴ０がオン状態にあるときの基準電圧Ｖｒｅｆ のレベルで、Ｖｔ＋は、ｎＭＯＳトランジスタＮＴ０がオフ状態にあるときの基準電圧Ｖｒｅｆ のレベルである。また、式（４）と式（５）の間には、（Ｖｔ−＜Ｖｔ＋）の関係が成立する。
【００１９】
例えば、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ のレベルより高い場合、コンパレータＣＭＰ０’の出力端子からハイレベルの信号Ｖ０ が出力される。これに応じて、トランジスタＮＴ０がオン状態に保持され、基準電圧Ｖｒｅｆ は、式（４）に示すＶｔ−レベルに保持される。一方、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ のレベルより低い場合、コンパレータＣＭＰ０’の出力端子からローレベルの信号Ｖ０ が出力される。これに応じて、トランジスタＮＴ０がオフ状態に保持され、基準電圧Ｖｒｅｆ は、式（５）に示すＶｔ＋レベルに保持される。このように、コンパレータＣＭＰ０’の出力信号Ｖ０ をフィードバックすることにより、電圧比較回路にヒステリシス特性を与えることができ、雑音の影響を抑制することが可能である。
【００２０】
図１３の（ｃ）および同図（ｄ）は、ヒステリシス特性を持つ電圧比較回路に雑音が混入した入力信号Ｖｉｎが入力した場合の出力信号Ｖ０ の波形を示している。図示のように、入力信号Ｖｉｎのレベルが上昇し、基準電圧Ｖｒｅｆ のレベルを越えたとき、出力信号Ｖ０ のレベルが変化し、これに応じてコンパレータに入力される基準電圧がＶｔ−レベルとなり、それ以降の入力信号Ｖｉｎの雑音によるレベル変動が出力信号Ｖ０ に影響を及ぼすことがなくなる。
同様に、入力信号Ｖｉｎのレベルが降下し、基準電圧Ｖｒｅｆ のレベルより低くなったときの入出力信号の波形を図１４（ｃ）および同図（ｄ）に示している。図示のように、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ より低くなったとき、出力信号Ｖ０ のレベルが変化し、これに応じて、コンパレータに入力される基準電圧がＶｔ＋レベルとなる。このため、それ以降の入力信号の雑音による影響が抑制される。
【００２１】
【発明が解決しようとする課題】
ところで、上述した従来のヒステリシス特性を持つ電圧比較回路においては、コンパレータの出力信号のレベル変化点は、実際の入力信号Ｖｉｎが基準電圧Ｖｒｅｆ を通過した時点よりΔｔの遅延が生じる。このため、時間や位相を重視する応用回路へは使用できないという不利益がある。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、入力信号が所定の基準電圧（比較用電圧）に達する時間を正確に検出することができ、当該入力信号に混入した雑音の影響を抑制でき、信号のレベル変化を高精度に検出可能な電圧比較回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明の電圧比較回路は、入力信号と比較用信号とを比較し、上記入力信号が上記比較用信号よりも大きい場合に第１のレベルの出力信号を出力し、上記入力信号が上記比較用信号よりも小さい場合に第２のレベルの出力信号を出力する比較回路と、上記出力信号が第１のレベルから第２のレベルに変化したことを検出する第１の検出回路と、上記出力信号が第２のレベルから第１のレベルに変化したことを検出する第２の検出回路と、遅延回路を有し、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて、上記遅延回路の遅延時間によって設定された所定の時間を計測するタイマ回路と、上記比較用信号のレベルを電源電圧である第１の基準値、基準電位である第３の基準値、又は上記第１の基準値よりも小さく、上記第３の基準値よりも大きい第２の基準値に設定する比較用信号設定回路と、を有し、上記比較用信号は、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて、上記第１の基準値又は上記第３の基準値に設定され、その後上記所定の時間が経過すると上記第２の基準値に設定される。
【００２４】
また、本発明の電圧比較回路は、入力信号と比較用信号とを比較し、上記入力信号が上記比較用信号よりも大きい場合に第１のレベルの出力信号を出力し、上記入力信号が上記比較用信号よりも小さい場合に第２のレベルの出力信号を出力する比較回路と、上記出力信号が第１のレベルから第２のレベルに変化したことを検出する第１の検出回路と、上記出力信号が第２のレベルから第１のレベルに変化したことを検出する第２の検出回路と、第１と第２の時間を遅延時間としてもつ遅延回路を有し、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて、上記遅延回路の遅延時間によって設定された第１の時間又は第２の時間を計測するタイマ回路と、上記比較用信号のレベルを電源電圧である第１の基準値、基準電位である第３の基準値、又は上記第１の基準値よりも小さく、上記第３の基準値よりも大きい第２の基準値に設定する比較用信号設定回路と、を有し、上記比較用信号は、上記第１の検出回路の検出結果に応じて上記第１の基準値に設定され、その後上記第１の時間が経過すると上記第２の基準値に設定され、上記第２の検出回路の検出結果に応じて上記第３の基準値に設定され、その後上記第２の時間が経過すると上記第２の基準値に設定される。
【００２５】
また、本発明では、好適には、上記遅延回路は直列に接続された複数のフリップフロップを有する。
【００２６】
更に、本発明では、好適には、上記第２の基準値は上記第１の基準値と上記第３の基準値との間のほぼ中央に位置する電位である。
【００２７】
本発明によれば、比較回路（コンパレータ）により、雑音が混入している入力信号と比較用信号設定回路からの比較用信号とが比較され、その比較結果に応じて第１または第２のレベルを持つ出力信号が発生される。上記コンパレータから出力される出力信号のレベルが変化したとき、比較用信号設定回路は、所定の期間だけ、例えば遅延回路により設定された遅延時間分だけ比較用信号を初期値（第２の基準値）と異なる第１または第３の基準値に設定し、当該遅延時間が経過した後、比較用信号が再び初期値（第２の基準値）に設定される。これによって、電圧比較回路にヒステリシス特性が付与されることになり、入力信号に混入した雑音の影響を抑制することができ、入力信号のレベル変化点を正確に検出することが可能となる。
【００２８】
【発明の実施の形態】
第１実施形態
図１は本発明に係る電圧比較回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の電圧比較回路は、コンパレータＣＭＰ１、基準電圧切り替え回路ＳＷＣ１および遅延回路ＤＬＹ１，ＤＬＹ２により構成されている。
【００２９】
コンパレータＣＭＰ１の非反転入力端子（＋）に、比較対象となる信号Ｖｉｎが入力され、反転入力端子（−）に、基準電圧切り替え回路ＳＷＣ１からの比較用電圧が入力される。コンパレータＣＭＰ１は、入力信号Ｖｉｎのレベルと比較用電圧のレベルを比較し、比較結果に応じて所定のレベルを持つ信号Ｖ０ を出力する。例えば、入力信号Ｖｉｎのレベルが比較用電圧のレベルよりも高い場合、ハイレベル、例えば、電源電圧ＶＣＣレベルの信号が出力され、逆に、入力信号Ｖｉｎのレベルが比較用電圧のレベルよりも低い場合、ローレベル、例えば、共通電位ＶＳＳレベルの信号が出力される。
【００３０】
基準電圧切り替え回路ＳＷＣ１は、図示のように、スイッチＳ１，Ｓ２およびＳ３により構成されている。基準電圧切り替え回路ＳＷＣ１に、外部からｖｒｅｆのレベルを持つ電圧が入力される。スイッチＳ１は、電圧ｖｒｅｆ の入力端子とノードＮＤ１との間に接続され、スイッチＳ２は、共通電位ＶＳＳとノードＮＤ１との間に接続され、スイッチＳ３は、電源電圧ＶＣＣとノードＮＤ１との間に接続されている。
スイッチＳ１は、ＮＯＲゲートＮＲＧＴ１からのスイッチ制御信号ＳＣ０によりオン／オフ状態が制御され、スイッチＳ２は、遅延回路ＤＬＹ１からのスイッチ制御信号ＳＣ１によりオン／オフ状態が制御され、スイッチＳ３は、遅延回路ＤＬＹ２からのスイッチ制御信号ＳＣ２によりオン／オフ状態が制御される。
ＮＯＲゲートＮＲＧＴ１の２つの入力端子に、それぞれスイッチ制御信号ＳＣ１，ＳＣ２が入力され、これらの制御信号に応じてスイッチ制御信号ＳＣ０が発生される。
【００３１】
回路動作時に、スイッチ制御信号ＳＣ１，ＳＣ２およびＳＣ３に応じて、スイッチＳ１，Ｓ２，Ｓ３の内、１つのみがオン状態に設定され、他の２つはオフ状態に保持される。スイッチＳ１がオン状態に設定されているとき、基準電圧ｖｒｅｆ がノードＮＤ１に出力され、スイッチＳ２がオン状態に設定されているとき、共通電位ＶＳＳがノードＮＤ１に出力され、スイッチＳ３がオン状態に設定されているとき、電源電圧ＶＣＣがノードＮＤ１に出力される。ノードＮＤ１の電圧は、比較用電圧として、コンパレータＣＭＰ１の反転入力端子（−）に入力される。
【００３２】
遅延回路ＤＬＹ１およびＤＬＹ２は、それぞれコンパレータＣＭＰ１の出力信号Ｖ０ の立ち上がりエッジおよび立ち下がりエッジに対して、所定の遅延時間を与える。遅延回路ＤＬＹ１およびＤＬＹ２は、それぞれの遅延時間に応じたスイッチ制御信号ＳＣ１およびＳＣ２を出力する。
【００３３】
遅延回路ＤＬＹ１は、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ４、さらにＡＮＤゲートＡＧＴ３により構成されている。ＤフリップフロップＤ−ＦＦ１の信号入力端子Ｄには、電源電圧ＶＣＣが印加され、出力端子ＱはＤフリップフロップＤ−ＦＦ２の信号入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ１の出力端子Ｑから、スイッチ制御信号ＳＣ１が出力される。ＤフリップフロップＤ−ＦＦ１のクロック入力端子にＡＮＤゲートＡＧＴ１の出力信号が印加される。ＡＮＤゲートＡＧＴ１の一方の入力端子はコンパレータＣＭＰ１の出力端子に接続され、他方の入力端子は遅延回路ＤＬＹ２のＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚに接続されている。
【００３４】
ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ３の入力端子Ｄに接続され、ＤフリップフロップＤ−ＦＦ３の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ４の入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ２，Ｄ−ＦＦ３，Ｄ−ＦＦ４のクロック入力端子に、クロック信号ＣＬＫが入力されている。さらに、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３のリセット信号端子は、ＡＮＤゲートＡＧＴ３の出力端子に接続されており、ＤフリップフロップＤ−ＦＦ４のリセット信号端子は、リセット信号ＲＳＴの入力端子に接続されている。ＡＮＤゲートＡＧＴ３の一方の入力端子は、リセット信号ＲＳＴの入力端子に接続され、他方の入力端子は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚに接続されている。
【００３５】
遅延回路ＤＬＹ２は、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６，Ｄ−ＦＦ７およびＤ−ＦＦ８、さらにＡＮＤゲートＡＧＴ４により構成されている。ＤフリップフロップＤ−ＦＦ５の信号入力端子Ｄには、電源電圧ＶＣＣが印加され、出力端子ＱはＤフリップフロップＤ−ＦＦ６の信号入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ５の出力端子Ｑから、スイッチ制御信号ＳＣ２が出力される。ＤフリップフロップＤ−ＦＦ５のクロック入力端子にＡＮＤゲートＡＧＴ２の出力信号が印加される。ＡＮＤゲートＡＧＴ２の一方の入力端子はインバータ１の出力端子に接続され、インバータＩＮＶ１の入力端子はコンパレータＣＭＰ１の出力端子に接続されている。ＡＮＤゲートＡＧＴ２の他方の入力端子は遅延回路ＤＬＹ１のＤフリップフロップＤ−ＦＦ１の反転出力端子Ｑｚに接続されている。
【００３６】
ＤフリップフロップＤ−ＦＦ６の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ７の入力端子Ｄに接続され、ＤフリップフロップＤ−ＦＦ７の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ８の入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ６，Ｄ−ＦＦ７，Ｄ−ＦＦ８のクロック入力端子に、クロック信号ＣＬＫが入力されている。さらに、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６，Ｄ−ＦＦ７のリセット信号端子は、ＡＮＤゲートＡＧＴ４の出力端子に接続されており、ＤフリップフロップＤ−ＦＦ８のリセット信号端子は、リセット信号ＲＳＴの入力端子に接続されている。ＡＮＤゲートＡＧＴ４の一方の入力端子は、リセット信号ＲＳＴの入力端子に接続され、他方の入力端子は、ＤフリップフロップＤ−ＦＦ８の反転出力端子Ｑｚに接続されている。
【００３７】
図２は、本実施形態の動作を説明するための波形図である。以下、図１および図２を参照しつつ、本実施形態の電圧比較回路の動作について説明する。
まず、動作開始前に、リセット信号ＲＳＴが所定の時間においてローレベルに設定される。これに応じて、ＡＮＤゲートＡＧＴ３およびＡＧＴ４の出力信号が同じ時間においてローレベルに保持されるので、遅延回路ＤＬＹ１およびＤＬＹ２にあるすべてのＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ４およびＤ−ＦＦ５〜Ｄ−ＦＦ８がリセットされ、それぞれの出力端子Ｑがローレベルに保持され、反転出力端子Ｑｚはハイレベルに保持される。
【００３８】
即ち、初期状態において、スイッチ制御信号ＳＣ１，ＳＣ２がともにローレベルに保持され、これに応じて、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルに保持される。この結果、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１のみがオン状態に保持され、他のスイッチＳ２，Ｓ３がともにオフ状態に保持される。このとき、電圧ｖｒｅｆ が比較用電圧としてコンパレータＣＭＰ１に供給される。
【００３９】
コンパレータＣＭＰ１において、入力信号Ｖｉｎと比較用電圧（電圧Ｖｒｅｆ ）とが比較される。図２に示すように時間ｔ０ で入力信号Ｖｉｎのレベルが比較用電圧（電圧Ｖｒｅｆ ）に達する。これに応じて、コンパレータＣＭＰ１の出力信号Ｖ０がローレベルからハイレベルに切り替わる。このため、図１においてＡＮＤゲートＡＧＴ１の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、スイッチ制御信号ＳＣ１がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００４０】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ２がオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、共通電位ＶＳＳが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００４１】
クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ３の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００４２】
ＡＮＤゲートＡＧＴ３の出力信号は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされる。これに応じて、スイッチ制御信号ＳＣ１がハイレベルからローレベルに切り替わり、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００４３】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ２はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖｒｅｆ が再び比較用電圧としてコンパレータＣＭＰ１に供給される。
【００４４】
ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４もリセットされ、反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００４５】
次いで、図２に示すように、時間ｔ１ において、入力信号Ｖｉｎのレベルが降下し、比較用電圧（電圧Ｖｒｅｆ ）のレベルに達する。これに応じてコンパレータＣＭＰ１の出力信号Ｖ０ がハイレベルからローレベルに切り替わる。このため、図１においてＡＮＤゲートＡＧＴ２の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、スイッチ制御信号ＳＣ２がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００４６】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ３がオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電源電圧ＶＣＣが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００４７】
そして、クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ６の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ７の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ８の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ８の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００４８】
ＡＮＤゲートＡＧＴ４の出力信号は、ＤフリップフロップＤ−ＦＦ８の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、それに応じて、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６およびＤ−ＦＦ７がリセットされる。これに応じて、スイッチ制御信号ＳＣ２がハイレベルからローレベルに切り替わり、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００４９】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ３はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖｒｅｆ が比較用電圧としてコンパレータＣＭＰ１に供給される。
【００５０】
ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６およびＤ−ＦＦ７がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ８もリセットされ、反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００５１】
このように、入力信号Ｖｉｎのレベルが比較用電圧（電圧Ｖｒｅｆ ）のレベルを越えたとき、基準電圧切り替え回路ＳＷＣ１により、比較用電圧は共通電位ＶＳＳレベルに設定され、遅延回路ＤＬＹ１により、クロック信号ＣＬＫの約３周期分の時間において、比較用電圧は共通電位ＶＳＳに保持され、その後再び初期値ｖｒｅｆに設定される。同様に、入力信号Ｖｉｎのレベルが比較用電圧（電圧Ｖｒｅｆ ）のレベルより低くなったとき、比較用電圧は電源電圧ＶＣＣレベルに設定され、遅延回路ＤＬＹ２により、クロック信号ＣＬＫの約３周期分の時間において、比較用電圧は電源電圧ＶＣＣに保持され、その後再び初期値ｖｒｅｆ に設定される。
【００５２】
以上説明したように、本実施形態によれば、コンパレータＣＭＰ１の出力信号の立ち上がりまたは立ち下がりエッジに応じて、遅延回路ＤＬＹ１またはＤＬＹ２を動作させ、遅延回路ＤＬＹ１の遅延時間内に、基準電圧切り替え回路ＳＷＣ１は比較用電圧を共通電位ＶＳＳに保持し、遅延回路ＤＬＹ２の遅延時間内に、基準電圧切り替え回路ＳＷＣ１は比較用電圧を電源電圧ＶＣＣに保持する。遅延回路の遅延時間が経過した後、基準電圧切り替え回路ＳＷＣ１は、比較用電圧を再び初期値（電圧Ｖｒｅｆ ）に設定するので、電圧比較回路にヒステリシス特性が付与され、入力信号Ｖｉｎに混入した雑音の影響を抑制でき、安定した比較結果が得られる。さらに、出力信号のレベルが切り替わった後、所定の時間後に比較用電圧は、初期値（電圧Ｖｒｅｆ ）に再設定されるので、出力信号の遅延が回避され、入力信号が所定の基準値を通過するレベル変化点を正確に検出することが可能である。
【００５３】
なお、図１に示す回路例においては、遅延回路ＤＬＹ１，ＤＬＹ２はそれぞれ４段のＤフリップフロップにより構成されているが、本発明はこれに限定されるものではなく、遅延回路を構成するＤフリップフロップの段数を、雑音による影響を低減させるために必要な遅延時間をもとに、入力信号Ｖｉｎおよびクロック信号ＣＬＫの周波数に応じて任意に設定することができる。さらに、必要に応じて任意にコンパレータの出力信号の立ち上がりエッジおよび立ち下がりエッジに応じて動作する遅延回路ＤＬＹ１およびＤＬＹ２の遅延時間を異なるように設定することも可能である。
【００５４】
第２実施形態
図３は本発明に係る電圧比較回路の第２の実施形態を示す回路図である。
本実施形態の電圧比較回路において、コンパレータＣＭＰ１および基準電圧切り替え回路ＳＷＣ１は、図１に示す本発明の第１の実施形態とほぼ同じであるが、他の構成部分は、第１の実施形態と異なる。図３において、図１と同様な構成部分は、図１と同じ符号を用いて表記する。
【００５５】
図３に示す電圧比較回路において、ＡＮＤゲートＡＧＴ１とＤフリップフロップＤ−ＦＦ１は、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち上がりエッジを検出する第１のエッジ検出回路を構成し、インバータＩＮＶ１、ＡＮＤゲートＡＧＴ２およびＤフリップフロップＤ−ＦＦ５は、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち下がりエッジを検出する第２のエッジ検出回路を構成している。
図示のように、本実施形態において、一つの遅延回路ＤＬＹ０のみを設けて、コンパレータＣＭＰ１の立ち上がりエッジおよび立ち下がりエッジの両方に対して所定の遅延時間を与える。
【００５６】
第１のエッジ検出回路において、ＡＮＤゲートＡＧＴ１の一方の入力端子はコンパレータＣＭＰ１の出力端子に接続され、他方の入力端子は第２のエッジ検出回路を構成するＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ１の出力端子は、ＤフリップフロップＤ−ＦＦ１のクロック入力端子に接続されている。ＤフリップフロップＤ−ＦＦ１の出力端子Ｑからスイッチ制御信号ＳＣ１が出力される。
【００５７】
第２のエッジ検出回路において、インバータＩＮＶ１の入力端子は、コンパレータＣＭＰ１の出力端子に接続され、ＡＮＤゲートＡＧＴ２の一方の入力端子はインバータＩＮＶ１の出力端子に接続され、他方の入力端子は第１のエッジ検出回路を構成するＤフリップフロップＤ−ＦＦ１の反転出力端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ２の出力端子は、ＤフリップフロップＤ−ＦＦ５のクロック入力端子に接続されている。ＤフリップフロップＤ−ＦＦ５の出力端子Ｑからスイッチ制御信号ＳＣ２が出力される。
【００５８】
第１のエッジ検出回路は、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち上がりエッジを検出する。即ち、出力信号Ｖ０ の立ち上がりエッジに応じてＤフリップフロップＤ−ＦＦ１の出力端子Ｑはローレベルからハイレベルに切り替えられる。そして、遅延回路ＤＬＹ０の遅延時間において、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑは、ハイレベルに保持されるままとなる。なお、この間ＤフリップフロップＤ−ＦＦ１の反転出力端子Ｑｚがローレベルに保持されているので、ＡＮＤゲートＡＧＴ２の出力端子もローレベルに保持され、第２のエッジ検出回路は動作しない。
【００５９】
第２のエッジ検出回路は、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち下がりエッジを検出する。即ち、出力信号Ｖ０ の立ち下がりエッジに応じてＤフリップフロップＤ−ＦＦ５の出力端子Ｑはローレベルからハイレベルに切り替えられる。そして、遅延回路ＤＬＹ０の遅延時間において、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、ハイレベルに保持されるままとなる。この間ＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚがローレベルに保持されているので、ＡＮＤゲートＡＧＴ１の出力端子もローレベルに保持され、第１のエッジ検出回路は動作しない。
【００６０】
このように、第１および第２のエッジ検出回路は、一方が動作するとき、他方の動作を禁止することができる。これによって、エッジ検出回路の誤動作を防止でき、コンパレータＣＭＰ１の入力信号Ｖｉｎに混入した雑音の影響を抑制することが可能である。
【００６１】
遅延回路ＤＬＹ０は、ＯＲゲートＯＧＴ１、ＡＮＤゲートＡＧＴ５およびＤフリップフロップＤ−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ４により構成されている。ＯＲゲートＯＧＴ１の２つの入力端子は、それぞれＤフリップフロップＤ−ＦＦ１およびＤ−ＦＦ５の出力端子Ｑに接続され、出力端子はＤフリップフロップＤ−ＦＦ２の入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ３の入力端子Ｄに接続され、その出力端子Ｑは、ＤフリップフロップＤ−ＦＦ４の入力端子Ｄに接続されている。
【００６２】
ＡＮＤゲートＡＧＴ５の一方の入力端子は、リセット信号ＲＳＴの入力端子に接続され、他方の入力端子は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ５の出力端子は、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ５のリセット信号端子に接続されている。
【００６３】
図４は、本実施形態の電圧比較回路の動作を説明するための波形図である。以下、図３および図４を参照しつつ、本実施形態の動作を説明する。
まず、動作開始前に、リセット信号ＲＳＴが所定の時間においてローレベルに設定される。これに応じて、ＡＮＤゲートＡＧＴ５の出力信号もほぼ同じ時間においてローレベルに保持されるので、遅延回路ＤＬＹ０にあるすべてのＤフリップフロップＤ−ＦＦ２〜Ｄ−ＦＦ４および第１と第２のエッジ検出回路を構成するＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ５がリセットされ、それぞれの出力端子Ｑがローレベルに保持され、反転出力端子Ｑｚはハイレベルに保持される。
【００６４】
即ち、初期状態において、スイッチ制御信号ＳＣ１，ＳＣ２がともにローレベルに保持され、これに応じてＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルに保持されるので、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１のみがオン状態に保持され、他のスイッチＳ２，Ｓ３がともにオフ状態に保持されている。このとき、電圧ｖｒｅｆ が比較用電圧としてコンパレータＣＭＰ１に供給される。
【００６５】
コンパレータＣＭＰ１において、入力信号Ｖｉｎと比較用電圧（電圧Ｖｒｅｆ ）とが比較される。図４に示すように時間ｔ０ で入力信号Ｖｉｎのレベルが比較用電圧（電圧Ｖｒｅｆ ）のレベルに達する。これに応じて、コンパレータＣＭＰ１の出力信号Ｖ０ がローレベルからハイレベルに切り替わる。このため、ＡＮＤゲートＡＧＴ１の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、第１のエッジ検出回路によってコンパレータＣＭＰ１の出力信号の立ち上がりエッジが検出され、それに応じて、スイッチ制御信号ＳＣ１がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００６６】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ２がオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、共通電位ＶＳＳが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００６７】
ＤフリップフロップＤ−ＦＦ１の出力信号に応じて、ＯＲゲートＯＧＴ１の出力信号がハイレベルに保持される。その後クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ３の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００６８】
ＡＮＤゲートＡＧＴ５の出力信号は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされる。これに応じて、スイッチ制御信号ＳＣ１がハイレベルからローレベルに切り替えられ、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００６９】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ２はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖｒｅｆ が比較用電圧としてコンパレータＣＭＰ１に供給される。
【００７０】
遅延回路ＤＬＹ０において、ＤフリップフロップＤ−ＦＦ２およびＤ−ＦＦ３がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４もリセットされ、その反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００７１】
次いで、図４に示すように、時間ｔ１ において、入力信号Ｖｉｎのレベルが降下し、比較用電圧（電圧Ｖｒｅｆ ）のレベルに達する。これに応じてコンパレータＣＭＰ１の出力信号Ｖ０ がハイレベルからローレベルに切り替わる。このため、図３においてＡＮＤゲートＡＧＴ２の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、第２のエッジ検出回路によってコンパレータＣＭＰ１の出力信号の立ち下がりエッジが検出され、それに応じて、スイッチ制御信号ＳＣ２がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００７２】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ３がオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電源電圧ＶＣＣが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００７３】
ＤフリップフロップＤ−ＦＦ５の出力信号に応じて、ＯＲゲートＯＧＴ１の出力信号がハイレベルに保持される。その後、クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ３の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００７４】
ＡＮＤゲートＡＧＴ５の出力信号は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされる。これに応じて、スイッチ制御信号ＳＣ２がハイレベルからローレベルに切り替えられ、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００７５】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ３はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖｒｅｆ が比較用電圧としてコンパレータＣＭＰ１に供給される。
【００７６】
遅延回路ＤＬＹ０において、ＤフリップフロップＤ−ＦＦ２およびＤ−ＦＦ３がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４もリセットされ、その反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００７７】
以上説明したように、本実施形態によれば、コンパレータＣＭＰ１は入力信号Ｖｉｎと基準電圧切り替え回路ＳＷＣ１で設定した比較用電圧とを比較し、比較結果として信号Ｖ０ を出力する。第１および第２のエッジ検出回路はそれぞれ出力信号Ｖ０ の立ち上がりおよび立ち下がりエッジを検出し、検出信号に応じて遅延回路ＤＬＹ０が動作し、さらにエッジ検出回路の出力信号に応じて、基準電圧切り替え回路ＳＷＣ１を制御し、比較用電圧のレベルを設定するので、電圧比較回路にヒステリシス特性が付与され、入力信号Ｖｉｎに混入した雑音の影響を抑制でき、安定した比較結果が得られる。さらに、出力信号の時間遅延が回避され、入力信号Ｖｉｎのレベル変化点を正確に検出することができる。
また、本実施形態は、前述した第１の実施形態に較べて、遅延回路を一つのみ有するので、回路構成が簡単化され、レイアウト面積の縮小が図れる。
【００７８】
なお、遅延回路ＤＬＹ０を構成するＤフリップフロップの段数は図３に例示した３段に限定されることなく、雑音による影響を低減させるために必要な遅延時間をもとに、入力信号Ｖｉｎおよびクロック信号ＣＬＫの周波数に応じて任意に設定することができる。
【００７９】
第３実施形態
図５は本発明に係る電圧比較回路の第３の実施形態を示す回路図である。
図示のように、本実施形態の電圧比較回路は、コンパレータＣＭＰ１、基準電圧切り替え回路ＳＷＣ２、遅延回路ＤＬＹ１ａおよびＤＬＹ２ａにより構成されている。
【００８０】
コンパレータＣＭＰ１は、上述した本発明の第１および第２の実施形態にあるコンパレータＣＭＰ１と同様であり、入力端子（＋）に印加される入力信号Ｖｉｎと反転入力端子（−）に印加される比較用電圧とを比較し、比較結果に応じて所定のレベルを持つ信号Ｖ０ を出力する。例えば、入力信号Ｖｉｎのレベルが比較用電圧のレベルよりも高い場合、電源電圧ＶＣＣレベルの信号が出力され、逆に、入力信号Ｖｉｎのレベルが比較用電圧のレベルよりも低い場合、共通電位ＶＳＳレベルの信号が出力される。
【００８１】
基準電圧切り替え回路ＳＷＣ２は、図示のように、抵抗素子Ｒ１，Ｒ２、ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１により構成されている。抵抗素子Ｒ１，Ｒ２は、電源電圧ＶＣＣと共通電位ＶＳＳとの間に直列に接続されており、その接続ノードＮＤ２の電圧は比較用電圧としてコンパレータＣＭＰ１に供給される。ｐＭＯＳトランジスタＰＴ１のソースは電源電圧ＶＣＣに接続され、ドレインはノードＮＤ２に接続され、ゲートに遅延回路ＤＬＹ２ａからの切り替え信号ＳＰ１が印加されている。ｎＭＯＳトランジスタＮＴ１のドレインはノードＮＤ２に接続され、ソースは共通電位ＶＳＳに接続され、ゲートに遅延回路ＤＬＹ１ａからの切り替え信号ＳＰ２が印加されている。
【００８２】
遅延回路ＤＬＹ１ａおよびＤＬＹ２ａは、例えば、図示のように単安定マルチバイブレータＯＳ１，ＯＳ２により構成されている。これらの単安定マルチバイブレータＯＳ１，ＯＳ２は、入力端子Ａに印加される入力信号の立ち下がりエッジまたは入力端子Ｂに印加される入力信号の立ち上がりエッジに応じて、出力信号Ｑが立ち上がる。抵抗素子とキャパシタにより設定される時定数に応じて、出力端子Ｑは一旦ハイレベルに保持され、その後出力端子Ｑが立ち下がり、ローレベルに保持される。
【００８３】
このため、遅延回路ＤＬＹ１ａの遅延時間Δｔ１ は、抵抗素子Ｒ３とキャパシタＣ１の値により決定され、遅延回路ＤＬＹ２ａの遅延時間Δｔ２ は、抵抗素子Ｒ４とキャパシタＣ２の値により決定される。遅延回路ＤＬＹ１ａおよびＤＬＹ２ａの遅延時間Δｔ１ ，Δｔ２ は、入力信号Ｖｉｎの周波数などに応じて設定される。なお、必要に応じて遅延回路ＤＬＹ１ａ，ＤＬＹ２ａの遅延時間Δｔ１ ，Δｔ２ を等しく設定できることはいうまでもない。
【００８４】
単安定マルチバイブレータＯＳ１の入力端子Ａは、共通電位ＶＳＳに接続され、入力端子Ｂは、ＡＮＤゲートＡＧＴ１の出力端子に接続されている。ＡＮＤゲートＡＧＴ１の一方の入力端子は、コンパレータＣＭＰ１の出力端子に接続され、他方の入力端子は、単安定マルチバイブレータＯＳ２の反転出力端子Ｑｚに接続されている。単安定マルチバイブレータＯＳ１の出力端子Ｑから切り替え信号ＳＰ２が出力され、切り替え信号ＳＰ２は基準電圧切り替え回路ＳＷＣ２のｎＭＯＳトランジスタＮＴ１のゲートに印加される。
【００８５】
単安定マルチバイブレータＯＳ２の入力端子Ａは、ＡＮＤゲートＡＧＴ２の出力端子に接続され、入力端子Ｂは電源電圧ＶＣＣに接続されている。ＡＮＤゲートＡＧＴ２の一方の入力端子は、インバータＩＮＶ１の出力端子に接続され、他方の入力端子は、単安定マルチバイブレータＯＳ１の反転出力端子Ｑｚに接続されている。インバータＩＮＶ１の入力端子は、コンパレータＣＭＰ１の出力端子に接続されている。単安定マルチバイブレータＯＳ２の反転出力端子Ｑｚから切り替え信号ＳＰ１が出力され、切り替え信号ＳＰ１は基準電圧切り替え回路ＳＷＣ２のｐＭＯＳトランジスタＰＴ１のゲートに印加される。
【００８６】
単安定マルチバイブレータＯＳ１，ＯＳ２のリセット信号端子は、リセット信号ＲＳＴの入力端子に接続されている。電圧比較回路が動作を開始するとき、リセット信号ＲＳＴが所定の時間において、ローレベルに設定されるので、これに応じて単安定マルチバイブレータＯＳ１，ＯＳ２がリセットされ、出力端子Ｑはローレベルに保持され、反転出力端子Ｑｚはハイレベルに保持される。
【００８７】
ＡＮＤゲートＡＧＴ１はコンパレータＣＭＰ１の出力信号Ｖ０ の立ち上がりエッジを検出する第１のエッジ検出回路を構成し、インバータＩＮＶ１およびＡＮＤゲートＡＧＴ２は出力信号Ｖ０ の立ち下がりエッジを検出する第２のエッジ検出回路を構成している。
【００８８】
図６は、本実施形態の動作を示す波形図である。以下、図５および図６を参照しつつ、本実施形態の動作を説明する。
図６に示すように、初期状態としてコンパレータＣＭＰ１の出力信号Ｖ０ がローレベルに保持され、また、リセット信号ＲＳＴにより、単安定マルチバイブレータＯＳ１，ＯＳ２がリセットされ、単安定マルチバイブレータＯＳ１の出力端子Ｑはローレベル、単安定マルチバイブレータＯＳ２の反転出力端子Ｑｚはハイレベルにそれぞれ保持されている。即ち、切り替え信号ＳＰ１がハイレベル、切り替え信号ＳＰ２がローレベルにそれぞれ設定されている。
【００８９】
この状態において、基準電圧切り替え回路ＳＷＣ２において、ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１がともにオフ状態に保持され、ノードＮＤ２の電圧は、抵抗素子Ｒ１，Ｒ２による分圧電圧で決まる。ここで、共通電位ＶＳＳを０Ｖとすると、初期状態において、比較用電圧の電圧値ｖｒ は、次式により求まる。
【００９０】
【数４】
ｖｒ ＝ＶＣＣ・ｒ２／（ｒ１＋ｒ２） …（６）
【００９１】
ここで、ｒ１，ｒ２はそれぞれ抵抗素子Ｒ１，Ｒ２の抵抗値である。
【００９２】
入力信号Ｖｉｎのレベルが上昇し、比較用電圧（電圧Ｖｒ ）のレベルを越えたとき、コンパレータＣＭＰ１の出力信号Ｖ０ がローレベルからハイレベルに切り替わる。出力信号Ｖ０ の立ち上がりエッジにおいて、ＡＮＤゲートＡＧＴ１の出力信号が立ち上がる。これに応じて単安定マルチバイブレータＯＳ１の出力端子Ｑもローレベルからハイレベルに切り替えられる。時間Δｔ１ の間に、単安定マルチバイブレータＯＳ１の出力端子Ｑがハイレベルに保持される。これに応じて基準電圧切り替え回路ＳＷＣ２において、ｎＭＯＳトランジスタＮＴ１がオン状態に保持され、比較用電圧は共通電位ＶＳＳに設定される。
【００９３】
遅延回路ＤＬＹ１ａの遅延時間Δｔ１ が経過した後、単安定マルチバイブレータＯＳ１の出力端子Ｑは、ローレベルに切り替わる。基準電圧切り替え回路ＳＷＣ２においてｎＭＯＳトランジスタＮＴ１はオフ状態に設定されるので、比較用電圧は、初期値ｖｒ に切り替えられる。
【００９４】
入力信号Ｖｉｎのレベルが降下し、比較用電圧（電圧Ｖｒ ）のレベルに達したとき、コンパレータＣＭＰ１の出力信号Ｖ０ がハイレベルからローレベルに切り替わる。出力信号Ｖ０ の立ち下がりエッジにおいて、ＡＮＤゲートＡＧＴ２の出力信号が立ち下がる。これに応じて単安定マルチバイブレータＯＳ２の出力端子Ｑがローレベルからハイレベルに切り替えられ、その反転出力端子Ｑｚはハイレベルからローレベルに切り替えられる。時間Δｔ２ の間に、単安定マルチバイブレータＯＳ２の出力端子Ｑがハイレベルに保持され、反転出力端子Ｑｚがローレベルに保持される。これに応じて基準電圧切り替え回路ＳＷＣ２において、ｐＭＯＳトランジスタＰＴ１がオン状態に保持され、比較用電圧は電源電圧ＶＣＣに設定される。
【００９５】
遅延回路ＤＬＹ２ａの遅延時間Δｔ２ が経過した後、単安定マルチバイブレータＯＳ２の出力端子Ｑは、ローレベルに切り替わり、反転出力端子Ｑｚはハイレベルに切り替わる。基準電圧切り替え回路ＳＷＣ２においてｐＭＯＳトランジスタＰＴ１はオフ状態に設定されるので、比較用電圧は、初期値ｖｒ に切り替えられる。
【００９６】
以上説明したように、本実施形態によれば、コンパレータＣＭＰ１は入力信号Ｖｉｎと基準電圧切り替え回路ＳＷＣ２で設定した比較用電圧とを比較し、比較結果として信号Ｖ０ を出力する。ＡＮＤゲートＡＧＴ１およびＡＧＴ２によりそれぞれ出力信号Ｖ０ の立ち上がりおよび立ち下がりエッジを検出し、立ち上がりエッジを検出したとき、遅延回路ＤＬＹ１ａを動作させ、立ち下がりエッジを検出したとき、遅延回路ＤＬＹ２ａを動作させる。これらの遅延回路から出力された切り替え信号ＳＰ１，ＳＰ２に応じて、基準電圧切り替え回路ＳＷＣ２を制御し、比較用電圧のレベルを設定するので、電圧比較回路にヒステリシス特性が付与され、入力信号Ｖｉｎに混入した雑音の影響を抑制でき、安定した比較結果が得られる。さらに、出力信号Ｖ０ の時間遅延が回避され、入力信号Ｖｉｎのレベル変化点を正確に検出することができる。
また、本実施形態において、遅延回路ＤＬＹ１ａ，ＤＬＹ２ａの遅延時間を制御するための外部クロック信号ＣＬＫが不要となるため、回路構成が簡単で、配線の簡単化が図れる。
【００９７】
第４実施形態
図７は本発明に係る電圧比較回路の第４の実施形態を示す回路図である。
図示のように、本実施形態の電圧比較回路は、コンパレータＣＭＰ１、基準電圧切り替え回路ＳＷＣ２および遅延回路ＤＬＹ１，ＤＬＹ２により構成されている。
【００９８】
コンパレータＣＭＰ１および遅延回路ＤＬＹ１，ＤＬＹ２は、前述した本発明の第１の実施形態のものと同じであり、また、基準電圧切り替え回路ＳＷＣ２は、図５に示す第３の実施形態の基準電圧切り替え回路と同じである。
【００９９】
図７に示すように、コンパレータＣＭＰ１と基準電圧切り替え回路ＳＷＣ２は、回路ブロック１０を構成している。当該回路ブロック１０は、端子３を介して、外部からの入力信号ＶｉｎをコンパレータＣＭＰ１の端子（＋）に入力し、さらに、端子１より遅延回路ＤＬＹ１から切り替え信号ＳＰ１を入力し、基準電圧切り替え回路ＳＷＣ２のｎＭＯＳトランジスタＮＴ１のゲートに印加し、端子２より遅延回路ＤＬＹ２から切り替え信号ＳＰ２を入力し、基準電圧切り替え回路ＳＷＣ２のｐＭＯＳトランジスタＰＴ１のゲートに印加する。
なお、切り替え信号ＳＰ１は、遅延回路ＤＬＹ１のＤフリップフロップＤ−ＦＦ１の出力端子Ｑから出力され、切り替え信号ＳＰ２は、遅延回路ＤＬＹ２のＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚから出力される。
【０１００】
以下、図７を参照しつつ、本実施形態の動作について説明する。
電圧比較回路が動作する前に、リセット信号ＲＳＴにより初期状態に設定される。即ち、遅延回路ＤＬＹ１，ＤＬＹ２の各ＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ４，Ｄ−ＦＦ５〜Ｄ−ＦＦ８がリセットされ、出力端子Ｑがローレベルに、反転出力端子Ｑｚがハイレベルに保持される。即ち、初期状態において、切り替え信号ＳＰ１がローレベル、切り替え信号ＳＰ２がハイレベルにそれぞれ設定される。これに応じて、基準電圧切り替え回路ＳＷＣ２において、ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１がともにオフ状態に設定され、比較用電圧は、抵抗素子Ｒ１，Ｒ２により設定された分圧電圧ｖｒ に設定される。
【０１０１】
コンパレータＣＭＰ１の立ち上がりエッジに応じて、ＡＮＤゲートＡＧＴ１の出力信号が立ち上がり、さらに、遅延回路ＤＬＹ１のＤフリップフロップＤ−ＦＦ１の出力端子Ｑも立ち上がる。遅延回路ＤＬＹ１で設定された遅延時間において、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑがハイレベルに保持され、その後、ローレベルに切り替えられる。
【０１０２】
切り替え信号ＳＰ１がハイレベルに保持されている間に、基準電圧切り替え回路ＳＷＣ２のｎＭＯＳトランジスタＮＴ１がオン状態に保持され、比較用電圧は共通電位ＶＳＳに設定される。
【０１０３】
コンパレータＣＭＰ１の立ち下がりエッジに応じて、ＡＮＤゲートＡＧＴ２の出力信号が立ち上がり、さらに、これに応じて遅延回路ＤＬＹ２のＤフリップフロップＤ−ＦＦ５の出力端子Ｑも立ち上がる。遅延回路ＤＬＹ２で設定された遅延時間において、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑがハイレベルに保持され、その後、ローレベルに切り替えられる。ＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚは出力端子Ｑがハイレベルの間に、ローレベルに保持される。即ち、切り替え信号ＳＰ２は、コンパレータＣＭＰ１の出力信号の立ち下がりエッジから、遅延回路ＤＬＹ２の遅延時間の間にローレベルに保持される。
【０１０４】
切り替え信号ＳＰ２がローレベルに保持されている間に、基準電圧切り替え回路ＳＷＣ２のｐＭＯＳトランジスタＰＴ１がオン状態に保持され、比較用電圧は電源電圧ＶＣＣに設定される。
【０１０５】
このように、遅延回路ＤＬＹ１，ＤＬＹ２および基準電圧切り替え回路ＳＷＣ２により、電圧比較回路にヒステリシス特性が付与される。この結果、入力信号Ｖｉｎに混入された雑音の影響を抑制でき、電圧比較回路の誤動作を回避でき、且つ入力信号Ｖｉｎのレベル変化点を正確に検出できる。
【０１０６】
図８は、コンパレータＣＭＰ１と基準電圧切り替え回路ＳＷＣ２により構成された回路ブロック１０を示している。なお、当該回路ブロック１０は、図７に示す電圧比較回路の回路ブロック１０と同じ構成を有する。
【０１０７】
回路ブロック１０においては、コンパレータＣＭＰ１が非反転接続である。即ち、入力信号ＶｉｎはコンパレータＣＭＰ１の非反転入力端子（＋）に印加され、基準電圧Ｖｒｅｆ はコンパレータＣＭＰ１の反転入力端子（−）に印加される。このため、入力信号Ｖｉｎのレベルが比較用電圧のレベルより高いとき、コンパレータＣＭＰ１からハイレベルの出力信号Ｖ０ が出力され、逆に入力信号Ｖｉｎのレベルが比較用電圧のレベルより低いとき、コンパレータＣＭＰ１からローレベルの出力信号Ｖ０ が出力される。
【０１０８】
非反転接続の場合に、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち上がりエッジから所定の時間において、比較用電圧を初期値より低いレベル、例えば、共通電位ＶＳＳに設定し、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち下がりエッジから所定の時間において、比較用電圧を初期値より高いレベル、例えば、電源電圧ＶＣＣに設定することにより、電圧比較回路にヒステリシス特性を付与できる。
【０１０９】
図９は、反転接続の場合のコンパレータＣＭＰ２および基準電圧切り替え回路ＳＷＣ３の構成を示している。コンパレータＣＭＰ２、基準電圧切り替え回路ＳＷＣ３およびインバータＩＮＶ３，ＩＮＶ４により回路ブロック２０が構成されている。
【０１１０】
図示のように、入力信号ＶｉｎはコンパレータＣＭＰ２の反転入力端子（−）に印加され、比較用電圧はコンパレータＣＭＰ２の非反転入力端子（＋）に印加される。このため、入力信号Ｖｉｎのレベルが基準電圧レベルより高いとき、コンパレータＣＭＰ２からローレベルの出力信号Ｖ０ が出力され、逆に入力信号Ｖｉｎのレベルが基準電圧レベルより低いとき、コンパレータＣＭＰ２からハイレベルの出力信号Ｖ０ が出力される。
【０１１１】
非反転接続の場合に、コンパレータＣＭＰ２の出力信号Ｖ０ の立ち上がりエッジから所定の時間において、比較用電圧を初期値より高いレベル、例えば、電源電圧ＶＣＣに設定し、コンパレータＣＭＰ２の出力信号Ｖ０ の立ち下がりエッジから所定の時間において、比較用電圧を初期値より低いレベル、例えば、共通電位ＶＳＳに設定することにより、電圧比較回路にヒステリシス特性を付与できる。
【０１１２】
なお、図９に示す回路ブロック２０に接続される遅延回路ＤＬＹ１，ＤＬＹ２は、図７に示す遅延回路と同じ構成を有するものとする。
初期状態において、切り替え信号ＳＰ１はローレベル、切り替え信号ＳＰ２はハイレベルにそれぞれ設定されているので、インバータＩＮＶ２，ＩＮＶ３の出力端子はそれぞれハイレベルとローレベルに設定される。このため、基準電圧切り替え回路ＳＷＣ３のｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１がともにオフ状態に設定される。このとき、比較用電圧は、抵抗素子Ｒ１，Ｒ２により設定された分圧電圧に設定される。
【０１１３】
入力信号Ｖｉｎのレベルが降下し、比較用電圧のレベルに達したとき、コンパレータＣＭＰ２の出力信号Ｖ０ がローレベルからハイレベルに立ち上がる。出力信号Ｖ０ の立ち上がりエッジから遅延回路ＤＬＹ１の遅延時間において、切り替え信号ＳＰ１がハイレベルに設定される。これに応じてインバータＩＮＶ２の出力信号がローレベルに設定されるので、基準電圧切り替え回路ＳＷＣ３のｐＭＯＳトランジスタＰＴ１がオン状態に設定され、比較用電圧は電源電圧ＶＣＣに設定される。
【０１１４】
逆に、入力信号Ｖｉｎのレベルが上昇し、比較用電圧のレベルを越えたとき、コンパレータＣＭＰ２の出力信号Ｖ０ がハイレベルからローレベルに立ち下がる。出力信号Ｖ０ の立ち下がりエッジから遅延回路ＤＬＹ２の遅延時間において、切り替え信号ＳＰ２がローレベルに設定される。これに応じてインバータＩＮＶ３の出力信号がハイレベルに設定されるので、基準電圧切り替え回路ＳＷＣ３のｎＭＯＳトランジスタＮＴ１がオン状態に設定され、比較用電圧は共通電位ＶＳＳに設定される。
【０１１５】
このように、回路ブロック２０により、反転接続の電圧比較回路にヒステリシス特性を与えることができる。反転接続の場合において、入力信号Ｖｉｎに混入された雑音の影響を抑制でき、回路の誤動作を防止でき、入力信号のレベル変化点を高精度に検出することが可能である。
【０１１６】
【発明の効果】
以上説明したように、本発明の電圧比較回路によれば、電圧比較回路の出力信号レベルの変化に応じて、所定の時間だけ電圧比較回路にヒステリシス特性を付与することにより、検出対象信号に混入された雑音の影響を抑制でき、検出対象信号が所定の基準値を通過するレベル変化点を高精度に検出することが可能となる。
これにより、検出対象信号の立ち上がりおよび立ち下がりの位相関係が重要な場合に本発明の電圧比較回路を適用することで、従来の電圧比較回路のヒステリシス特性に起因する信号遅延が解消でき、高精度な制御を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る電圧比較回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態の動作を示す波形図である。
【図３】本発明に係る電圧比較回路の第２の実施形態を示す回路図である。
【図４】第２の実施形態の動作を示す波形図である。
【図５】本発明に係る電圧比較回路の第３の実施形態を示す回路図である。
【図６】第３の実施形態の動作を示す波形図である。
【図７】本発明に係る電圧比較回路の第４の実施形態を示す回路図である。
【図８】非反転接続の電圧比較回路の基準電圧切り替え回路およびコンパレータ部分の構成を示す回路図である。
【図９】反転接続の電圧比較回路の基準電圧切り替え回路およびコンパレータ部分の構成を示す回路図である。
【図１０】一般的な電圧比較回路の構成を示す回路図である。
【図１１】一般的な電圧比較回路の動作を示す波形図である。
【図１２】入力信号に雑音が混入した場合の電圧比較回路の動作を示す波形図である。
【図１３】入力信号が上昇して基準電圧を通過した前後の入力および出力信号の波形を示す拡大図である。
【図１４】入力信号が降下して基準電圧を通過した前後の入力および出力信号の波形を示す拡大図である。
【図１５】ヒステリシス特性が付与された電圧比較回路の一例を示す図である。
【図１６】ヒステリシス特性が付与された電圧比較回路の他の例を示す図である。
【符号の説明】
１０，２０…基準電圧切り替え回路とコンパレータで構成した回路ブロック、
ＣＭＰ０，ＣＭＰ０’，ＣＭＰ１，ＣＭＰ２…コンパレータ、
Ｄ−ＦＦ１〜Ｄ−ＦＦ８…Ｄフリップフロップ、
ＮＲＧＴ１…ＮＯＲゲート、
ＡＧＴ１〜ＡＧＴ５…ＡＮＤゲート、
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３…インバータ、
Ｓ１，Ｓ２，Ｓ３…スイッチ、
ＯＧＴ１…ＯＲゲート、
ＤＬＹ０，ＤＬＹ１，ＤＬＹ２，ＤＬＹ１ａ，ＤＬＹ２ａ…遅延回路、
ＯＳ１，ＯＳ２…単安定マルチバイブレータ、
ＰＴ１…ｐＭＯＳトランジスタ、
ＮＴ１…ｎＭＯＳトランジスタ、
Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗素子、
Ｃ１，Ｃ２…キャパシタ。
【発明の属する技術分野】
本発明は、例えば、信号のゼロクロスを検出できる電圧比較回路、特にヒステリシス特性により雑音の影響を抑制でき、誤動作を回避できる電圧比較回路に関するものである。
【０００２】
【従来の技術】
一般的に、入力信号のゼロクロスを検出する電圧比較回路は、入力信号の電圧レベルと所定の基準信号の電圧レベルとを比較し、その比較結果により入力信号が基準信号レベルを通過するポイントを検出する。
【０００３】
図１０は、このような電圧比較回路の基本構成例を示している。図示のように、電圧比較回路は、コンパレータＣＭＰ０と基準電圧Ｖｒｅｆ を提供する電圧源により構成されている。入力信号ＶｉｎはコンパレータＣＭＰ０の反転入力端子（−）に印加され、基準電圧Ｖｒｅｆ は、コンパレータＣＭＰ０の非反転入力端子（＋）に印加されている。入力信号Ｖｉｎは、例えば、図１１（ａ）に示すように所定の基準値を中心にレベルが上下に変動する信号とする。コンパレータＣＭＰ０から図１１（ｂ）に示す出力信号Ｖ０ が得られる。このように、出力信号Ｖ０ のレベル変化エッジにより、入力信号Ｖｉｎのレベルが基準値を通過した時点を正確に把握することができる。
【０００４】
しかし、入力信号Ｖｉｎに雑音が混入されている場合には、図１０に示す電圧比較回路では正確な結果が得られない。例えば、図１２の波形図に示すように、入力信号Ｖｉｎに混入されている雑音の影響により、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ に接近している場合に、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ を複数回通過し、これに応じて出力信号Ｖ０ の立ち上がりまたは立ち下がりエッジが不安定になる。
【０００５】
図１３および図１４は、入力信号Ｖｉｎおよび出力信号Ｖ０ のレベル変化点付近を拡大して表示したものである。図１３（ａ）および（ｂ）に示すように、入力信号Ｖｉｎのレベルが上昇し、基準電圧Ｖｒｅｆ に近づいている場合に、雑音の影響により信号レベルが所定の期間において基準電圧Ｖｒｅｆ を上下する。この間、出力信号Ｖ０ にランダムな幅を持つ複数のパルスが発生してしまう。いわゆる出力信号Ｖ０ に“髭”が生じる。入力信号Ｖｉｎのレベルが降下して、基準電圧Ｖｒｅｆに近づく場合には、図１４（ａ）および（ｂ）に示すように、同様に、出力信号Ｖ０ に“髭”が生じてしまう。
【０００６】
このように、入力信号Ｖｉｎに雑音が混入した場合、図１０に示す単純な電圧比較回路においては、出力信号Ｖ０ の立ち上がりおよび立ち下がりエッジが不安定になる。この問題を解決するために、図１５および図１６に示すヒステリシス特性を有する電圧比較回路が提案されている。
【０００７】
図１５（ａ）はヒステリシス特性を持つ電圧比較回路の一例を示す回路図である。図示のように、本例の電圧比較回路においては、出力信号Ｖ０ を抵抗素子Ｒ３を介して基準電圧Ｖｒｅｆ の発生回路にフィードバックさせることにより、電圧比較回路にヒステリシス特性を持たせている。
【０００８】
基準電圧Ｖｒｅｆ は、電源電圧ＶＣＣと共通電位ＶＳＳとの間に接続されている二つの抵抗素子Ｒ１とＲ２で生じた分圧電圧である。ここで、例えば、抵抗素子Ｒ１およびＲ２の抵抗値をそれぞれｒ１，ｒ２とし、共通電位ＶＳＳを０Ｖとすると、基準電圧Ｖｒｅｆ の電圧値ｖｒｅｆ は、次式より求まる。
【０００９】
【数１】
ｖｒｅｆ ＝ＶＣＣ・ｒ２／（ｒ１＋ｒ２） …（１）
【００１０】
同図（ｃ）に示すように、コンパレータＣＭＰ０において、入力端子（＋）に印加される基準電圧Ｖｒｅｆ のレベルが反転入力端子（−）に印加される入力信号Ｖｉｎのレベルより高い場合、ハイレベルの信号、例えば、電源電圧ＶＣＣレベルの信号が出力され、逆に入力端子（＋）に印加される基準電圧Ｖｒｅｆ のレベルが反転入力端子（−）に印加される入力信号Ｖｉｎのレベルより低い場合、ローレベルの信号、例えば，共通電位ＶＳＳレベルの信号が出力される。
【００１１】
コンパレータＣＭＰ０の出力信号Ｖ０ が抵抗素子Ｒ３を介して、抵抗素子Ｒ１とＲ２との接続点にフィードバックされているので、ここで、抵抗素子Ｒ３の抵抗値をｒ３とし、且つ抵抗素子Ｒ１とＲ３の並列抵抗値をｒ１３として、抵抗素子Ｒ２とＲ３との並列抵抗値をｒ２３とすると、図１５（ｂ）に示す電圧Ｖｔ＋およびＶｔ−のレベルがそれぞれ次式により与えられる。
【００１２】
【数２】
Ｖｔ＋＝ＶＣＣ・ｒ２／（ｒ１３＋ｒ２） …（２）
Ｖｔ−＝ＶＣＣ・ｒ２３／（ｒ１＋ｒ２３） …（３）
【００１３】
例えば、（ｒ１＝ｒ２＝ｒ３）の場合に、Ｖｔ＋＝０．６７ＶＣＣ、Ｖｔ−＝０．３３ＶＣＣとなる。
このように、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ のレベルより低い場合に、コンパレータＣＭＰ０からハイレベルの出力信号Ｖ０ が出力される。このハイレベルの出力信号Ｖ０ が抵抗素子Ｒ３を介してフィードバックされるので、コンパレータＣＭＰ０の入力端子（＋）に式（２）に示す電圧Ｖｔ＋が入力される。入力信号Ｖｉｎのレベルが上昇し、電圧Ｖｔ＋を越えたとき、コンパレータＣＭＰ０の出力信号Ｖ０ がローレベルに変化する。これに応じて、コンパレータＣＭＰ０の入力端子（＋）に式（３）に示す電圧Ｖｔ−が印加される。入力信号Ｖｉｎのレベルが降下して、電圧Ｖｔ−以下になるとき、コンパレータＣＭＰ０の出力信号レベルが再び変化し、ローレベルからハイレベルに切り替わる。
【００１４】
このように、コンパレータＣＭＰ０の出力信号Ｖ０ をフィードバックし、これに応じて基準電圧Ｖｒｅｆ のレベルを制御することにより、電圧比較回路にヒステリシスを与えることができる。
【００１５】
図１６はヒステリシス特性を持つ電圧比較回路の他の構成例を示している。図示のように、本例においては、図１５に示す電圧比較回路とほぼ同様に、出力信号Ｖ０ をフィードバックし、これに応じて基準電圧Ｖｒｅｆ のレベルを制御し、電圧比較回路にヒステリシス特性を持たせている。
【００１６】
同図（ａ）に示すように、基準電圧Ｖｒｅｆ は、電源電圧ＶＣＣと共通電位ＶＳＳ間に接続されている抵抗素子Ｒ１、Ｒ２、Ｒ３およびｎＭＯＳトランジスタＮＴ０により発生される。ここで、抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値をそれぞれｒ１，ｒ２，ｒ３として、また、ｎＭＯＳトランジスタＮＴ０がオン状態時の抵抗は、無視できる程度とすると、ｎＭＯＳトランジスタＮＴ０のオン／オフ状態に応じて、基準電圧Ｖｒｅｆ のレベルが次式により求められる。
【００１７】
【数３】
Ｖｔ−＝ＶＣＣ・ｒ２／（ｒ１＋ｒ２） …（４）
Ｖｔ＋＝ＶＣＣ・（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３） …（５）
【００１８】
ここで、Ｖｔ−はｎＭＯＳトランジスタＮＴ０がオン状態にあるときの基準電圧Ｖｒｅｆ のレベルで、Ｖｔ＋は、ｎＭＯＳトランジスタＮＴ０がオフ状態にあるときの基準電圧Ｖｒｅｆ のレベルである。また、式（４）と式（５）の間には、（Ｖｔ−＜Ｖｔ＋）の関係が成立する。
【００１９】
例えば、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ のレベルより高い場合、コンパレータＣＭＰ０’の出力端子からハイレベルの信号Ｖ０ が出力される。これに応じて、トランジスタＮＴ０がオン状態に保持され、基準電圧Ｖｒｅｆ は、式（４）に示すＶｔ−レベルに保持される。一方、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ のレベルより低い場合、コンパレータＣＭＰ０’の出力端子からローレベルの信号Ｖ０ が出力される。これに応じて、トランジスタＮＴ０がオフ状態に保持され、基準電圧Ｖｒｅｆ は、式（５）に示すＶｔ＋レベルに保持される。このように、コンパレータＣＭＰ０’の出力信号Ｖ０ をフィードバックすることにより、電圧比較回路にヒステリシス特性を与えることができ、雑音の影響を抑制することが可能である。
【００２０】
図１３の（ｃ）および同図（ｄ）は、ヒステリシス特性を持つ電圧比較回路に雑音が混入した入力信号Ｖｉｎが入力した場合の出力信号Ｖ０ の波形を示している。図示のように、入力信号Ｖｉｎのレベルが上昇し、基準電圧Ｖｒｅｆ のレベルを越えたとき、出力信号Ｖ０ のレベルが変化し、これに応じてコンパレータに入力される基準電圧がＶｔ−レベルとなり、それ以降の入力信号Ｖｉｎの雑音によるレベル変動が出力信号Ｖ０ に影響を及ぼすことがなくなる。
同様に、入力信号Ｖｉｎのレベルが降下し、基準電圧Ｖｒｅｆ のレベルより低くなったときの入出力信号の波形を図１４（ｃ）および同図（ｄ）に示している。図示のように、入力信号Ｖｉｎのレベルが基準電圧Ｖｒｅｆ より低くなったとき、出力信号Ｖ０ のレベルが変化し、これに応じて、コンパレータに入力される基準電圧がＶｔ＋レベルとなる。このため、それ以降の入力信号の雑音による影響が抑制される。
【００２１】
【発明が解決しようとする課題】
ところで、上述した従来のヒステリシス特性を持つ電圧比較回路においては、コンパレータの出力信号のレベル変化点は、実際の入力信号Ｖｉｎが基準電圧Ｖｒｅｆ を通過した時点よりΔｔの遅延が生じる。このため、時間や位相を重視する応用回路へは使用できないという不利益がある。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、入力信号が所定の基準電圧（比較用電圧）に達する時間を正確に検出することができ、当該入力信号に混入した雑音の影響を抑制でき、信号のレベル変化を高精度に検出可能な電圧比較回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明の電圧比較回路は、入力信号と比較用信号とを比較し、上記入力信号が上記比較用信号よりも大きい場合に第１のレベルの出力信号を出力し、上記入力信号が上記比較用信号よりも小さい場合に第２のレベルの出力信号を出力する比較回路と、上記出力信号が第１のレベルから第２のレベルに変化したことを検出する第１の検出回路と、上記出力信号が第２のレベルから第１のレベルに変化したことを検出する第２の検出回路と、遅延回路を有し、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて、上記遅延回路の遅延時間によって設定された所定の時間を計測するタイマ回路と、上記比較用信号のレベルを電源電圧である第１の基準値、基準電位である第３の基準値、又は上記第１の基準値よりも小さく、上記第３の基準値よりも大きい第２の基準値に設定する比較用信号設定回路と、を有し、上記比較用信号は、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて、上記第１の基準値又は上記第３の基準値に設定され、その後上記所定の時間が経過すると上記第２の基準値に設定される。
【００２４】
また、本発明の電圧比較回路は、入力信号と比較用信号とを比較し、上記入力信号が上記比較用信号よりも大きい場合に第１のレベルの出力信号を出力し、上記入力信号が上記比較用信号よりも小さい場合に第２のレベルの出力信号を出力する比較回路と、上記出力信号が第１のレベルから第２のレベルに変化したことを検出する第１の検出回路と、上記出力信号が第２のレベルから第１のレベルに変化したことを検出する第２の検出回路と、第１と第２の時間を遅延時間としてもつ遅延回路を有し、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて、上記遅延回路の遅延時間によって設定された第１の時間又は第２の時間を計測するタイマ回路と、上記比較用信号のレベルを電源電圧である第１の基準値、基準電位である第３の基準値、又は上記第１の基準値よりも小さく、上記第３の基準値よりも大きい第２の基準値に設定する比較用信号設定回路と、を有し、上記比較用信号は、上記第１の検出回路の検出結果に応じて上記第１の基準値に設定され、その後上記第１の時間が経過すると上記第２の基準値に設定され、上記第２の検出回路の検出結果に応じて上記第３の基準値に設定され、その後上記第２の時間が経過すると上記第２の基準値に設定される。
【００２５】
また、本発明では、好適には、上記遅延回路は直列に接続された複数のフリップフロップを有する。
【００２６】
更に、本発明では、好適には、上記第２の基準値は上記第１の基準値と上記第３の基準値との間のほぼ中央に位置する電位である。
【００２７】
本発明によれば、比較回路（コンパレータ）により、雑音が混入している入力信号と比較用信号設定回路からの比較用信号とが比較され、その比較結果に応じて第１または第２のレベルを持つ出力信号が発生される。上記コンパレータから出力される出力信号のレベルが変化したとき、比較用信号設定回路は、所定の期間だけ、例えば遅延回路により設定された遅延時間分だけ比較用信号を初期値（第２の基準値）と異なる第１または第３の基準値に設定し、当該遅延時間が経過した後、比較用信号が再び初期値（第２の基準値）に設定される。これによって、電圧比較回路にヒステリシス特性が付与されることになり、入力信号に混入した雑音の影響を抑制することができ、入力信号のレベル変化点を正確に検出することが可能となる。
【００２８】
【発明の実施の形態】
第１実施形態
図１は本発明に係る電圧比較回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の電圧比較回路は、コンパレータＣＭＰ１、基準電圧切り替え回路ＳＷＣ１および遅延回路ＤＬＹ１，ＤＬＹ２により構成されている。
【００２９】
コンパレータＣＭＰ１の非反転入力端子（＋）に、比較対象となる信号Ｖｉｎが入力され、反転入力端子（−）に、基準電圧切り替え回路ＳＷＣ１からの比較用電圧が入力される。コンパレータＣＭＰ１は、入力信号Ｖｉｎのレベルと比較用電圧のレベルを比較し、比較結果に応じて所定のレベルを持つ信号Ｖ０ を出力する。例えば、入力信号Ｖｉｎのレベルが比較用電圧のレベルよりも高い場合、ハイレベル、例えば、電源電圧ＶＣＣレベルの信号が出力され、逆に、入力信号Ｖｉｎのレベルが比較用電圧のレベルよりも低い場合、ローレベル、例えば、共通電位ＶＳＳレベルの信号が出力される。
【００３０】
基準電圧切り替え回路ＳＷＣ１は、図示のように、スイッチＳ１，Ｓ２およびＳ３により構成されている。基準電圧切り替え回路ＳＷＣ１に、外部からｖｒｅｆのレベルを持つ電圧が入力される。スイッチＳ１は、電圧ｖｒｅｆ の入力端子とノードＮＤ１との間に接続され、スイッチＳ２は、共通電位ＶＳＳとノードＮＤ１との間に接続され、スイッチＳ３は、電源電圧ＶＣＣとノードＮＤ１との間に接続されている。
スイッチＳ１は、ＮＯＲゲートＮＲＧＴ１からのスイッチ制御信号ＳＣ０によりオン／オフ状態が制御され、スイッチＳ２は、遅延回路ＤＬＹ１からのスイッチ制御信号ＳＣ１によりオン／オフ状態が制御され、スイッチＳ３は、遅延回路ＤＬＹ２からのスイッチ制御信号ＳＣ２によりオン／オフ状態が制御される。
ＮＯＲゲートＮＲＧＴ１の２つの入力端子に、それぞれスイッチ制御信号ＳＣ１，ＳＣ２が入力され、これらの制御信号に応じてスイッチ制御信号ＳＣ０が発生される。
【００３１】
回路動作時に、スイッチ制御信号ＳＣ１，ＳＣ２およびＳＣ３に応じて、スイッチＳ１，Ｓ２，Ｓ３の内、１つのみがオン状態に設定され、他の２つはオフ状態に保持される。スイッチＳ１がオン状態に設定されているとき、基準電圧ｖｒｅｆ がノードＮＤ１に出力され、スイッチＳ２がオン状態に設定されているとき、共通電位ＶＳＳがノードＮＤ１に出力され、スイッチＳ３がオン状態に設定されているとき、電源電圧ＶＣＣがノードＮＤ１に出力される。ノードＮＤ１の電圧は、比較用電圧として、コンパレータＣＭＰ１の反転入力端子（−）に入力される。
【００３２】
遅延回路ＤＬＹ１およびＤＬＹ２は、それぞれコンパレータＣＭＰ１の出力信号Ｖ０ の立ち上がりエッジおよび立ち下がりエッジに対して、所定の遅延時間を与える。遅延回路ＤＬＹ１およびＤＬＹ２は、それぞれの遅延時間に応じたスイッチ制御信号ＳＣ１およびＳＣ２を出力する。
【００３３】
遅延回路ＤＬＹ１は、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ４、さらにＡＮＤゲートＡＧＴ３により構成されている。ＤフリップフロップＤ−ＦＦ１の信号入力端子Ｄには、電源電圧ＶＣＣが印加され、出力端子ＱはＤフリップフロップＤ−ＦＦ２の信号入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ１の出力端子Ｑから、スイッチ制御信号ＳＣ１が出力される。ＤフリップフロップＤ−ＦＦ１のクロック入力端子にＡＮＤゲートＡＧＴ１の出力信号が印加される。ＡＮＤゲートＡＧＴ１の一方の入力端子はコンパレータＣＭＰ１の出力端子に接続され、他方の入力端子は遅延回路ＤＬＹ２のＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚに接続されている。
【００３４】
ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ３の入力端子Ｄに接続され、ＤフリップフロップＤ−ＦＦ３の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ４の入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ２，Ｄ−ＦＦ３，Ｄ−ＦＦ４のクロック入力端子に、クロック信号ＣＬＫが入力されている。さらに、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３のリセット信号端子は、ＡＮＤゲートＡＧＴ３の出力端子に接続されており、ＤフリップフロップＤ−ＦＦ４のリセット信号端子は、リセット信号ＲＳＴの入力端子に接続されている。ＡＮＤゲートＡＧＴ３の一方の入力端子は、リセット信号ＲＳＴの入力端子に接続され、他方の入力端子は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚに接続されている。
【００３５】
遅延回路ＤＬＹ２は、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６，Ｄ−ＦＦ７およびＤ−ＦＦ８、さらにＡＮＤゲートＡＧＴ４により構成されている。ＤフリップフロップＤ−ＦＦ５の信号入力端子Ｄには、電源電圧ＶＣＣが印加され、出力端子ＱはＤフリップフロップＤ−ＦＦ６の信号入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ５の出力端子Ｑから、スイッチ制御信号ＳＣ２が出力される。ＤフリップフロップＤ−ＦＦ５のクロック入力端子にＡＮＤゲートＡＧＴ２の出力信号が印加される。ＡＮＤゲートＡＧＴ２の一方の入力端子はインバータ１の出力端子に接続され、インバータＩＮＶ１の入力端子はコンパレータＣＭＰ１の出力端子に接続されている。ＡＮＤゲートＡＧＴ２の他方の入力端子は遅延回路ＤＬＹ１のＤフリップフロップＤ−ＦＦ１の反転出力端子Ｑｚに接続されている。
【００３６】
ＤフリップフロップＤ−ＦＦ６の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ７の入力端子Ｄに接続され、ＤフリップフロップＤ−ＦＦ７の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ８の入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ６，Ｄ−ＦＦ７，Ｄ−ＦＦ８のクロック入力端子に、クロック信号ＣＬＫが入力されている。さらに、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６，Ｄ−ＦＦ７のリセット信号端子は、ＡＮＤゲートＡＧＴ４の出力端子に接続されており、ＤフリップフロップＤ−ＦＦ８のリセット信号端子は、リセット信号ＲＳＴの入力端子に接続されている。ＡＮＤゲートＡＧＴ４の一方の入力端子は、リセット信号ＲＳＴの入力端子に接続され、他方の入力端子は、ＤフリップフロップＤ−ＦＦ８の反転出力端子Ｑｚに接続されている。
【００３７】
図２は、本実施形態の動作を説明するための波形図である。以下、図１および図２を参照しつつ、本実施形態の電圧比較回路の動作について説明する。
まず、動作開始前に、リセット信号ＲＳＴが所定の時間においてローレベルに設定される。これに応じて、ＡＮＤゲートＡＧＴ３およびＡＧＴ４の出力信号が同じ時間においてローレベルに保持されるので、遅延回路ＤＬＹ１およびＤＬＹ２にあるすべてのＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ４およびＤ−ＦＦ５〜Ｄ−ＦＦ８がリセットされ、それぞれの出力端子Ｑがローレベルに保持され、反転出力端子Ｑｚはハイレベルに保持される。
【００３８】
即ち、初期状態において、スイッチ制御信号ＳＣ１，ＳＣ２がともにローレベルに保持され、これに応じて、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルに保持される。この結果、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１のみがオン状態に保持され、他のスイッチＳ２，Ｓ３がともにオフ状態に保持される。このとき、電圧ｖｒｅｆ が比較用電圧としてコンパレータＣＭＰ１に供給される。
【００３９】
コンパレータＣＭＰ１において、入力信号Ｖｉｎと比較用電圧（電圧Ｖｒｅｆ ）とが比較される。図２に示すように時間ｔ０ で入力信号Ｖｉｎのレベルが比較用電圧（電圧Ｖｒｅｆ ）に達する。これに応じて、コンパレータＣＭＰ１の出力信号Ｖ０がローレベルからハイレベルに切り替わる。このため、図１においてＡＮＤゲートＡＧＴ１の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、スイッチ制御信号ＳＣ１がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００４０】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ２がオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、共通電位ＶＳＳが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００４１】
クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ３の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００４２】
ＡＮＤゲートＡＧＴ３の出力信号は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされる。これに応じて、スイッチ制御信号ＳＣ１がハイレベルからローレベルに切り替わり、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００４３】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ２はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖｒｅｆ が再び比較用電圧としてコンパレータＣＭＰ１に供給される。
【００４４】
ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４もリセットされ、反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００４５】
次いで、図２に示すように、時間ｔ１ において、入力信号Ｖｉｎのレベルが降下し、比較用電圧（電圧Ｖｒｅｆ ）のレベルに達する。これに応じてコンパレータＣＭＰ１の出力信号Ｖ０ がハイレベルからローレベルに切り替わる。このため、図１においてＡＮＤゲートＡＧＴ２の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、スイッチ制御信号ＳＣ２がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００４６】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ３がオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電源電圧ＶＣＣが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００４７】
そして、クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ６の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ７の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ８の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ８の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００４８】
ＡＮＤゲートＡＧＴ４の出力信号は、ＤフリップフロップＤ−ＦＦ８の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、それに応じて、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６およびＤ−ＦＦ７がリセットされる。これに応じて、スイッチ制御信号ＳＣ２がハイレベルからローレベルに切り替わり、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００４９】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ３はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖｒｅｆ が比較用電圧としてコンパレータＣＭＰ１に供給される。
【００５０】
ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６およびＤ−ＦＦ７がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ８もリセットされ、反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００５１】
このように、入力信号Ｖｉｎのレベルが比較用電圧（電圧Ｖｒｅｆ ）のレベルを越えたとき、基準電圧切り替え回路ＳＷＣ１により、比較用電圧は共通電位ＶＳＳレベルに設定され、遅延回路ＤＬＹ１により、クロック信号ＣＬＫの約３周期分の時間において、比較用電圧は共通電位ＶＳＳに保持され、その後再び初期値ｖｒｅｆに設定される。同様に、入力信号Ｖｉｎのレベルが比較用電圧（電圧Ｖｒｅｆ ）のレベルより低くなったとき、比較用電圧は電源電圧ＶＣＣレベルに設定され、遅延回路ＤＬＹ２により、クロック信号ＣＬＫの約３周期分の時間において、比較用電圧は電源電圧ＶＣＣに保持され、その後再び初期値ｖｒｅｆ に設定される。
【００５２】
以上説明したように、本実施形態によれば、コンパレータＣＭＰ１の出力信号の立ち上がりまたは立ち下がりエッジに応じて、遅延回路ＤＬＹ１またはＤＬＹ２を動作させ、遅延回路ＤＬＹ１の遅延時間内に、基準電圧切り替え回路ＳＷＣ１は比較用電圧を共通電位ＶＳＳに保持し、遅延回路ＤＬＹ２の遅延時間内に、基準電圧切り替え回路ＳＷＣ１は比較用電圧を電源電圧ＶＣＣに保持する。遅延回路の遅延時間が経過した後、基準電圧切り替え回路ＳＷＣ１は、比較用電圧を再び初期値（電圧Ｖｒｅｆ ）に設定するので、電圧比較回路にヒステリシス特性が付与され、入力信号Ｖｉｎに混入した雑音の影響を抑制でき、安定した比較結果が得られる。さらに、出力信号のレベルが切り替わった後、所定の時間後に比較用電圧は、初期値（電圧Ｖｒｅｆ ）に再設定されるので、出力信号の遅延が回避され、入力信号が所定の基準値を通過するレベル変化点を正確に検出することが可能である。
【００５３】
なお、図１に示す回路例においては、遅延回路ＤＬＹ１，ＤＬＹ２はそれぞれ４段のＤフリップフロップにより構成されているが、本発明はこれに限定されるものではなく、遅延回路を構成するＤフリップフロップの段数を、雑音による影響を低減させるために必要な遅延時間をもとに、入力信号Ｖｉｎおよびクロック信号ＣＬＫの周波数に応じて任意に設定することができる。さらに、必要に応じて任意にコンパレータの出力信号の立ち上がりエッジおよび立ち下がりエッジに応じて動作する遅延回路ＤＬＹ１およびＤＬＹ２の遅延時間を異なるように設定することも可能である。
【００５４】
第２実施形態
図３は本発明に係る電圧比較回路の第２の実施形態を示す回路図である。
本実施形態の電圧比較回路において、コンパレータＣＭＰ１および基準電圧切り替え回路ＳＷＣ１は、図１に示す本発明の第１の実施形態とほぼ同じであるが、他の構成部分は、第１の実施形態と異なる。図３において、図１と同様な構成部分は、図１と同じ符号を用いて表記する。
【００５５】
図３に示す電圧比較回路において、ＡＮＤゲートＡＧＴ１とＤフリップフロップＤ−ＦＦ１は、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち上がりエッジを検出する第１のエッジ検出回路を構成し、インバータＩＮＶ１、ＡＮＤゲートＡＧＴ２およびＤフリップフロップＤ−ＦＦ５は、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち下がりエッジを検出する第２のエッジ検出回路を構成している。
図示のように、本実施形態において、一つの遅延回路ＤＬＹ０のみを設けて、コンパレータＣＭＰ１の立ち上がりエッジおよび立ち下がりエッジの両方に対して所定の遅延時間を与える。
【００５６】
第１のエッジ検出回路において、ＡＮＤゲートＡＧＴ１の一方の入力端子はコンパレータＣＭＰ１の出力端子に接続され、他方の入力端子は第２のエッジ検出回路を構成するＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ１の出力端子は、ＤフリップフロップＤ−ＦＦ１のクロック入力端子に接続されている。ＤフリップフロップＤ−ＦＦ１の出力端子Ｑからスイッチ制御信号ＳＣ１が出力される。
【００５７】
第２のエッジ検出回路において、インバータＩＮＶ１の入力端子は、コンパレータＣＭＰ１の出力端子に接続され、ＡＮＤゲートＡＧＴ２の一方の入力端子はインバータＩＮＶ１の出力端子に接続され、他方の入力端子は第１のエッジ検出回路を構成するＤフリップフロップＤ−ＦＦ１の反転出力端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ２の出力端子は、ＤフリップフロップＤ−ＦＦ５のクロック入力端子に接続されている。ＤフリップフロップＤ−ＦＦ５の出力端子Ｑからスイッチ制御信号ＳＣ２が出力される。
【００５８】
第１のエッジ検出回路は、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち上がりエッジを検出する。即ち、出力信号Ｖ０ の立ち上がりエッジに応じてＤフリップフロップＤ−ＦＦ１の出力端子Ｑはローレベルからハイレベルに切り替えられる。そして、遅延回路ＤＬＹ０の遅延時間において、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑは、ハイレベルに保持されるままとなる。なお、この間ＤフリップフロップＤ−ＦＦ１の反転出力端子Ｑｚがローレベルに保持されているので、ＡＮＤゲートＡＧＴ２の出力端子もローレベルに保持され、第２のエッジ検出回路は動作しない。
【００５９】
第２のエッジ検出回路は、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち下がりエッジを検出する。即ち、出力信号Ｖ０ の立ち下がりエッジに応じてＤフリップフロップＤ−ＦＦ５の出力端子Ｑはローレベルからハイレベルに切り替えられる。そして、遅延回路ＤＬＹ０の遅延時間において、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、ハイレベルに保持されるままとなる。この間ＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚがローレベルに保持されているので、ＡＮＤゲートＡＧＴ１の出力端子もローレベルに保持され、第１のエッジ検出回路は動作しない。
【００６０】
このように、第１および第２のエッジ検出回路は、一方が動作するとき、他方の動作を禁止することができる。これによって、エッジ検出回路の誤動作を防止でき、コンパレータＣＭＰ１の入力信号Ｖｉｎに混入した雑音の影響を抑制することが可能である。
【００６１】
遅延回路ＤＬＹ０は、ＯＲゲートＯＧＴ１、ＡＮＤゲートＡＧＴ５およびＤフリップフロップＤ−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ４により構成されている。ＯＲゲートＯＧＴ１の２つの入力端子は、それぞれＤフリップフロップＤ−ＦＦ１およびＤ−ＦＦ５の出力端子Ｑに接続され、出力端子はＤフリップフロップＤ−ＦＦ２の入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ３の入力端子Ｄに接続され、その出力端子Ｑは、ＤフリップフロップＤ−ＦＦ４の入力端子Ｄに接続されている。
【００６２】
ＡＮＤゲートＡＧＴ５の一方の入力端子は、リセット信号ＲＳＴの入力端子に接続され、他方の入力端子は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ５の出力端子は、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ５のリセット信号端子に接続されている。
【００６３】
図４は、本実施形態の電圧比較回路の動作を説明するための波形図である。以下、図３および図４を参照しつつ、本実施形態の動作を説明する。
まず、動作開始前に、リセット信号ＲＳＴが所定の時間においてローレベルに設定される。これに応じて、ＡＮＤゲートＡＧＴ５の出力信号もほぼ同じ時間においてローレベルに保持されるので、遅延回路ＤＬＹ０にあるすべてのＤフリップフロップＤ−ＦＦ２〜Ｄ−ＦＦ４および第１と第２のエッジ検出回路を構成するＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ５がリセットされ、それぞれの出力端子Ｑがローレベルに保持され、反転出力端子Ｑｚはハイレベルに保持される。
【００６４】
即ち、初期状態において、スイッチ制御信号ＳＣ１，ＳＣ２がともにローレベルに保持され、これに応じてＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルに保持されるので、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１のみがオン状態に保持され、他のスイッチＳ２，Ｓ３がともにオフ状態に保持されている。このとき、電圧ｖｒｅｆ が比較用電圧としてコンパレータＣＭＰ１に供給される。
【００６５】
コンパレータＣＭＰ１において、入力信号Ｖｉｎと比較用電圧（電圧Ｖｒｅｆ ）とが比較される。図４に示すように時間ｔ０ で入力信号Ｖｉｎのレベルが比較用電圧（電圧Ｖｒｅｆ ）のレベルに達する。これに応じて、コンパレータＣＭＰ１の出力信号Ｖ０ がローレベルからハイレベルに切り替わる。このため、ＡＮＤゲートＡＧＴ１の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、第１のエッジ検出回路によってコンパレータＣＭＰ１の出力信号の立ち上がりエッジが検出され、それに応じて、スイッチ制御信号ＳＣ１がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００６６】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ２がオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、共通電位ＶＳＳが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００６７】
ＤフリップフロップＤ−ＦＦ１の出力信号に応じて、ＯＲゲートＯＧＴ１の出力信号がハイレベルに保持される。その後クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ３の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００６８】
ＡＮＤゲートＡＧＴ５の出力信号は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされる。これに応じて、スイッチ制御信号ＳＣ１がハイレベルからローレベルに切り替えられ、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００６９】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ２はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖｒｅｆ が比較用電圧としてコンパレータＣＭＰ１に供給される。
【００７０】
遅延回路ＤＬＹ０において、ＤフリップフロップＤ−ＦＦ２およびＤ−ＦＦ３がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４もリセットされ、その反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００７１】
次いで、図４に示すように、時間ｔ１ において、入力信号Ｖｉｎのレベルが降下し、比較用電圧（電圧Ｖｒｅｆ ）のレベルに達する。これに応じてコンパレータＣＭＰ１の出力信号Ｖ０ がハイレベルからローレベルに切り替わる。このため、図３においてＡＮＤゲートＡＧＴ２の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、第２のエッジ検出回路によってコンパレータＣＭＰ１の出力信号の立ち下がりエッジが検出され、それに応じて、スイッチ制御信号ＳＣ２がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００７２】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ３がオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電源電圧ＶＣＣが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００７３】
ＤフリップフロップＤ−ＦＦ５の出力信号に応じて、ＯＲゲートＯＧＴ１の出力信号がハイレベルに保持される。その後、クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ３の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００７４】
ＡＮＤゲートＡＧＴ５の出力信号は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされる。これに応じて、スイッチ制御信号ＳＣ２がハイレベルからローレベルに切り替えられ、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００７５】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ３はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖｒｅｆ が比較用電圧としてコンパレータＣＭＰ１に供給される。
【００７６】
遅延回路ＤＬＹ０において、ＤフリップフロップＤ−ＦＦ２およびＤ−ＦＦ３がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４もリセットされ、その反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００７７】
以上説明したように、本実施形態によれば、コンパレータＣＭＰ１は入力信号Ｖｉｎと基準電圧切り替え回路ＳＷＣ１で設定した比較用電圧とを比較し、比較結果として信号Ｖ０ を出力する。第１および第２のエッジ検出回路はそれぞれ出力信号Ｖ０ の立ち上がりおよび立ち下がりエッジを検出し、検出信号に応じて遅延回路ＤＬＹ０が動作し、さらにエッジ検出回路の出力信号に応じて、基準電圧切り替え回路ＳＷＣ１を制御し、比較用電圧のレベルを設定するので、電圧比較回路にヒステリシス特性が付与され、入力信号Ｖｉｎに混入した雑音の影響を抑制でき、安定した比較結果が得られる。さらに、出力信号の時間遅延が回避され、入力信号Ｖｉｎのレベル変化点を正確に検出することができる。
また、本実施形態は、前述した第１の実施形態に較べて、遅延回路を一つのみ有するので、回路構成が簡単化され、レイアウト面積の縮小が図れる。
【００７８】
なお、遅延回路ＤＬＹ０を構成するＤフリップフロップの段数は図３に例示した３段に限定されることなく、雑音による影響を低減させるために必要な遅延時間をもとに、入力信号Ｖｉｎおよびクロック信号ＣＬＫの周波数に応じて任意に設定することができる。
【００７９】
第３実施形態
図５は本発明に係る電圧比較回路の第３の実施形態を示す回路図である。
図示のように、本実施形態の電圧比較回路は、コンパレータＣＭＰ１、基準電圧切り替え回路ＳＷＣ２、遅延回路ＤＬＹ１ａおよびＤＬＹ２ａにより構成されている。
【００８０】
コンパレータＣＭＰ１は、上述した本発明の第１および第２の実施形態にあるコンパレータＣＭＰ１と同様であり、入力端子（＋）に印加される入力信号Ｖｉｎと反転入力端子（−）に印加される比較用電圧とを比較し、比較結果に応じて所定のレベルを持つ信号Ｖ０ を出力する。例えば、入力信号Ｖｉｎのレベルが比較用電圧のレベルよりも高い場合、電源電圧ＶＣＣレベルの信号が出力され、逆に、入力信号Ｖｉｎのレベルが比較用電圧のレベルよりも低い場合、共通電位ＶＳＳレベルの信号が出力される。
【００８１】
基準電圧切り替え回路ＳＷＣ２は、図示のように、抵抗素子Ｒ１，Ｒ２、ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１により構成されている。抵抗素子Ｒ１，Ｒ２は、電源電圧ＶＣＣと共通電位ＶＳＳとの間に直列に接続されており、その接続ノードＮＤ２の電圧は比較用電圧としてコンパレータＣＭＰ１に供給される。ｐＭＯＳトランジスタＰＴ１のソースは電源電圧ＶＣＣに接続され、ドレインはノードＮＤ２に接続され、ゲートに遅延回路ＤＬＹ２ａからの切り替え信号ＳＰ１が印加されている。ｎＭＯＳトランジスタＮＴ１のドレインはノードＮＤ２に接続され、ソースは共通電位ＶＳＳに接続され、ゲートに遅延回路ＤＬＹ１ａからの切り替え信号ＳＰ２が印加されている。
【００８２】
遅延回路ＤＬＹ１ａおよびＤＬＹ２ａは、例えば、図示のように単安定マルチバイブレータＯＳ１，ＯＳ２により構成されている。これらの単安定マルチバイブレータＯＳ１，ＯＳ２は、入力端子Ａに印加される入力信号の立ち下がりエッジまたは入力端子Ｂに印加される入力信号の立ち上がりエッジに応じて、出力信号Ｑが立ち上がる。抵抗素子とキャパシタにより設定される時定数に応じて、出力端子Ｑは一旦ハイレベルに保持され、その後出力端子Ｑが立ち下がり、ローレベルに保持される。
【００８３】
このため、遅延回路ＤＬＹ１ａの遅延時間Δｔ１ は、抵抗素子Ｒ３とキャパシタＣ１の値により決定され、遅延回路ＤＬＹ２ａの遅延時間Δｔ２ は、抵抗素子Ｒ４とキャパシタＣ２の値により決定される。遅延回路ＤＬＹ１ａおよびＤＬＹ２ａの遅延時間Δｔ１ ，Δｔ２ は、入力信号Ｖｉｎの周波数などに応じて設定される。なお、必要に応じて遅延回路ＤＬＹ１ａ，ＤＬＹ２ａの遅延時間Δｔ１ ，Δｔ２ を等しく設定できることはいうまでもない。
【００８４】
単安定マルチバイブレータＯＳ１の入力端子Ａは、共通電位ＶＳＳに接続され、入力端子Ｂは、ＡＮＤゲートＡＧＴ１の出力端子に接続されている。ＡＮＤゲートＡＧＴ１の一方の入力端子は、コンパレータＣＭＰ１の出力端子に接続され、他方の入力端子は、単安定マルチバイブレータＯＳ２の反転出力端子Ｑｚに接続されている。単安定マルチバイブレータＯＳ１の出力端子Ｑから切り替え信号ＳＰ２が出力され、切り替え信号ＳＰ２は基準電圧切り替え回路ＳＷＣ２のｎＭＯＳトランジスタＮＴ１のゲートに印加される。
【００８５】
単安定マルチバイブレータＯＳ２の入力端子Ａは、ＡＮＤゲートＡＧＴ２の出力端子に接続され、入力端子Ｂは電源電圧ＶＣＣに接続されている。ＡＮＤゲートＡＧＴ２の一方の入力端子は、インバータＩＮＶ１の出力端子に接続され、他方の入力端子は、単安定マルチバイブレータＯＳ１の反転出力端子Ｑｚに接続されている。インバータＩＮＶ１の入力端子は、コンパレータＣＭＰ１の出力端子に接続されている。単安定マルチバイブレータＯＳ２の反転出力端子Ｑｚから切り替え信号ＳＰ１が出力され、切り替え信号ＳＰ１は基準電圧切り替え回路ＳＷＣ２のｐＭＯＳトランジスタＰＴ１のゲートに印加される。
【００８６】
単安定マルチバイブレータＯＳ１，ＯＳ２のリセット信号端子は、リセット信号ＲＳＴの入力端子に接続されている。電圧比較回路が動作を開始するとき、リセット信号ＲＳＴが所定の時間において、ローレベルに設定されるので、これに応じて単安定マルチバイブレータＯＳ１，ＯＳ２がリセットされ、出力端子Ｑはローレベルに保持され、反転出力端子Ｑｚはハイレベルに保持される。
【００８７】
ＡＮＤゲートＡＧＴ１はコンパレータＣＭＰ１の出力信号Ｖ０ の立ち上がりエッジを検出する第１のエッジ検出回路を構成し、インバータＩＮＶ１およびＡＮＤゲートＡＧＴ２は出力信号Ｖ０ の立ち下がりエッジを検出する第２のエッジ検出回路を構成している。
【００８８】
図６は、本実施形態の動作を示す波形図である。以下、図５および図６を参照しつつ、本実施形態の動作を説明する。
図６に示すように、初期状態としてコンパレータＣＭＰ１の出力信号Ｖ０ がローレベルに保持され、また、リセット信号ＲＳＴにより、単安定マルチバイブレータＯＳ１，ＯＳ２がリセットされ、単安定マルチバイブレータＯＳ１の出力端子Ｑはローレベル、単安定マルチバイブレータＯＳ２の反転出力端子Ｑｚはハイレベルにそれぞれ保持されている。即ち、切り替え信号ＳＰ１がハイレベル、切り替え信号ＳＰ２がローレベルにそれぞれ設定されている。
【００８９】
この状態において、基準電圧切り替え回路ＳＷＣ２において、ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１がともにオフ状態に保持され、ノードＮＤ２の電圧は、抵抗素子Ｒ１，Ｒ２による分圧電圧で決まる。ここで、共通電位ＶＳＳを０Ｖとすると、初期状態において、比較用電圧の電圧値ｖｒ は、次式により求まる。
【００９０】
【数４】
ｖｒ ＝ＶＣＣ・ｒ２／（ｒ１＋ｒ２） …（６）
【００９１】
ここで、ｒ１，ｒ２はそれぞれ抵抗素子Ｒ１，Ｒ２の抵抗値である。
【００９２】
入力信号Ｖｉｎのレベルが上昇し、比較用電圧（電圧Ｖｒ ）のレベルを越えたとき、コンパレータＣＭＰ１の出力信号Ｖ０ がローレベルからハイレベルに切り替わる。出力信号Ｖ０ の立ち上がりエッジにおいて、ＡＮＤゲートＡＧＴ１の出力信号が立ち上がる。これに応じて単安定マルチバイブレータＯＳ１の出力端子Ｑもローレベルからハイレベルに切り替えられる。時間Δｔ１ の間に、単安定マルチバイブレータＯＳ１の出力端子Ｑがハイレベルに保持される。これに応じて基準電圧切り替え回路ＳＷＣ２において、ｎＭＯＳトランジスタＮＴ１がオン状態に保持され、比較用電圧は共通電位ＶＳＳに設定される。
【００９３】
遅延回路ＤＬＹ１ａの遅延時間Δｔ１ が経過した後、単安定マルチバイブレータＯＳ１の出力端子Ｑは、ローレベルに切り替わる。基準電圧切り替え回路ＳＷＣ２においてｎＭＯＳトランジスタＮＴ１はオフ状態に設定されるので、比較用電圧は、初期値ｖｒ に切り替えられる。
【００９４】
入力信号Ｖｉｎのレベルが降下し、比較用電圧（電圧Ｖｒ ）のレベルに達したとき、コンパレータＣＭＰ１の出力信号Ｖ０ がハイレベルからローレベルに切り替わる。出力信号Ｖ０ の立ち下がりエッジにおいて、ＡＮＤゲートＡＧＴ２の出力信号が立ち下がる。これに応じて単安定マルチバイブレータＯＳ２の出力端子Ｑがローレベルからハイレベルに切り替えられ、その反転出力端子Ｑｚはハイレベルからローレベルに切り替えられる。時間Δｔ２ の間に、単安定マルチバイブレータＯＳ２の出力端子Ｑがハイレベルに保持され、反転出力端子Ｑｚがローレベルに保持される。これに応じて基準電圧切り替え回路ＳＷＣ２において、ｐＭＯＳトランジスタＰＴ１がオン状態に保持され、比較用電圧は電源電圧ＶＣＣに設定される。
【００９５】
遅延回路ＤＬＹ２ａの遅延時間Δｔ２ が経過した後、単安定マルチバイブレータＯＳ２の出力端子Ｑは、ローレベルに切り替わり、反転出力端子Ｑｚはハイレベルに切り替わる。基準電圧切り替え回路ＳＷＣ２においてｐＭＯＳトランジスタＰＴ１はオフ状態に設定されるので、比較用電圧は、初期値ｖｒ に切り替えられる。
【００９６】
以上説明したように、本実施形態によれば、コンパレータＣＭＰ１は入力信号Ｖｉｎと基準電圧切り替え回路ＳＷＣ２で設定した比較用電圧とを比較し、比較結果として信号Ｖ０ を出力する。ＡＮＤゲートＡＧＴ１およびＡＧＴ２によりそれぞれ出力信号Ｖ０ の立ち上がりおよび立ち下がりエッジを検出し、立ち上がりエッジを検出したとき、遅延回路ＤＬＹ１ａを動作させ、立ち下がりエッジを検出したとき、遅延回路ＤＬＹ２ａを動作させる。これらの遅延回路から出力された切り替え信号ＳＰ１，ＳＰ２に応じて、基準電圧切り替え回路ＳＷＣ２を制御し、比較用電圧のレベルを設定するので、電圧比較回路にヒステリシス特性が付与され、入力信号Ｖｉｎに混入した雑音の影響を抑制でき、安定した比較結果が得られる。さらに、出力信号Ｖ０ の時間遅延が回避され、入力信号Ｖｉｎのレベル変化点を正確に検出することができる。
また、本実施形態において、遅延回路ＤＬＹ１ａ，ＤＬＹ２ａの遅延時間を制御するための外部クロック信号ＣＬＫが不要となるため、回路構成が簡単で、配線の簡単化が図れる。
【００９７】
第４実施形態
図７は本発明に係る電圧比較回路の第４の実施形態を示す回路図である。
図示のように、本実施形態の電圧比較回路は、コンパレータＣＭＰ１、基準電圧切り替え回路ＳＷＣ２および遅延回路ＤＬＹ１，ＤＬＹ２により構成されている。
【００９８】
コンパレータＣＭＰ１および遅延回路ＤＬＹ１，ＤＬＹ２は、前述した本発明の第１の実施形態のものと同じであり、また、基準電圧切り替え回路ＳＷＣ２は、図５に示す第３の実施形態の基準電圧切り替え回路と同じである。
【００９９】
図７に示すように、コンパレータＣＭＰ１と基準電圧切り替え回路ＳＷＣ２は、回路ブロック１０を構成している。当該回路ブロック１０は、端子３を介して、外部からの入力信号ＶｉｎをコンパレータＣＭＰ１の端子（＋）に入力し、さらに、端子１より遅延回路ＤＬＹ１から切り替え信号ＳＰ１を入力し、基準電圧切り替え回路ＳＷＣ２のｎＭＯＳトランジスタＮＴ１のゲートに印加し、端子２より遅延回路ＤＬＹ２から切り替え信号ＳＰ２を入力し、基準電圧切り替え回路ＳＷＣ２のｐＭＯＳトランジスタＰＴ１のゲートに印加する。
なお、切り替え信号ＳＰ１は、遅延回路ＤＬＹ１のＤフリップフロップＤ−ＦＦ１の出力端子Ｑから出力され、切り替え信号ＳＰ２は、遅延回路ＤＬＹ２のＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚから出力される。
【０１００】
以下、図７を参照しつつ、本実施形態の動作について説明する。
電圧比較回路が動作する前に、リセット信号ＲＳＴにより初期状態に設定される。即ち、遅延回路ＤＬＹ１，ＤＬＹ２の各ＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ４，Ｄ−ＦＦ５〜Ｄ−ＦＦ８がリセットされ、出力端子Ｑがローレベルに、反転出力端子Ｑｚがハイレベルに保持される。即ち、初期状態において、切り替え信号ＳＰ１がローレベル、切り替え信号ＳＰ２がハイレベルにそれぞれ設定される。これに応じて、基準電圧切り替え回路ＳＷＣ２において、ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１がともにオフ状態に設定され、比較用電圧は、抵抗素子Ｒ１，Ｒ２により設定された分圧電圧ｖｒ に設定される。
【０１０１】
コンパレータＣＭＰ１の立ち上がりエッジに応じて、ＡＮＤゲートＡＧＴ１の出力信号が立ち上がり、さらに、遅延回路ＤＬＹ１のＤフリップフロップＤ−ＦＦ１の出力端子Ｑも立ち上がる。遅延回路ＤＬＹ１で設定された遅延時間において、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑがハイレベルに保持され、その後、ローレベルに切り替えられる。
【０１０２】
切り替え信号ＳＰ１がハイレベルに保持されている間に、基準電圧切り替え回路ＳＷＣ２のｎＭＯＳトランジスタＮＴ１がオン状態に保持され、比較用電圧は共通電位ＶＳＳに設定される。
【０１０３】
コンパレータＣＭＰ１の立ち下がりエッジに応じて、ＡＮＤゲートＡＧＴ２の出力信号が立ち上がり、さらに、これに応じて遅延回路ＤＬＹ２のＤフリップフロップＤ−ＦＦ５の出力端子Ｑも立ち上がる。遅延回路ＤＬＹ２で設定された遅延時間において、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑがハイレベルに保持され、その後、ローレベルに切り替えられる。ＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚは出力端子Ｑがハイレベルの間に、ローレベルに保持される。即ち、切り替え信号ＳＰ２は、コンパレータＣＭＰ１の出力信号の立ち下がりエッジから、遅延回路ＤＬＹ２の遅延時間の間にローレベルに保持される。
【０１０４】
切り替え信号ＳＰ２がローレベルに保持されている間に、基準電圧切り替え回路ＳＷＣ２のｐＭＯＳトランジスタＰＴ１がオン状態に保持され、比較用電圧は電源電圧ＶＣＣに設定される。
【０１０５】
このように、遅延回路ＤＬＹ１，ＤＬＹ２および基準電圧切り替え回路ＳＷＣ２により、電圧比較回路にヒステリシス特性が付与される。この結果、入力信号Ｖｉｎに混入された雑音の影響を抑制でき、電圧比較回路の誤動作を回避でき、且つ入力信号Ｖｉｎのレベル変化点を正確に検出できる。
【０１０６】
図８は、コンパレータＣＭＰ１と基準電圧切り替え回路ＳＷＣ２により構成された回路ブロック１０を示している。なお、当該回路ブロック１０は、図７に示す電圧比較回路の回路ブロック１０と同じ構成を有する。
【０１０７】
回路ブロック１０においては、コンパレータＣＭＰ１が非反転接続である。即ち、入力信号ＶｉｎはコンパレータＣＭＰ１の非反転入力端子（＋）に印加され、基準電圧Ｖｒｅｆ はコンパレータＣＭＰ１の反転入力端子（−）に印加される。このため、入力信号Ｖｉｎのレベルが比較用電圧のレベルより高いとき、コンパレータＣＭＰ１からハイレベルの出力信号Ｖ０ が出力され、逆に入力信号Ｖｉｎのレベルが比較用電圧のレベルより低いとき、コンパレータＣＭＰ１からローレベルの出力信号Ｖ０ が出力される。
【０１０８】
非反転接続の場合に、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち上がりエッジから所定の時間において、比較用電圧を初期値より低いレベル、例えば、共通電位ＶＳＳに設定し、コンパレータＣＭＰ１の出力信号Ｖ０ の立ち下がりエッジから所定の時間において、比較用電圧を初期値より高いレベル、例えば、電源電圧ＶＣＣに設定することにより、電圧比較回路にヒステリシス特性を付与できる。
【０１０９】
図９は、反転接続の場合のコンパレータＣＭＰ２および基準電圧切り替え回路ＳＷＣ３の構成を示している。コンパレータＣＭＰ２、基準電圧切り替え回路ＳＷＣ３およびインバータＩＮＶ３，ＩＮＶ４により回路ブロック２０が構成されている。
【０１１０】
図示のように、入力信号ＶｉｎはコンパレータＣＭＰ２の反転入力端子（−）に印加され、比較用電圧はコンパレータＣＭＰ２の非反転入力端子（＋）に印加される。このため、入力信号Ｖｉｎのレベルが基準電圧レベルより高いとき、コンパレータＣＭＰ２からローレベルの出力信号Ｖ０ が出力され、逆に入力信号Ｖｉｎのレベルが基準電圧レベルより低いとき、コンパレータＣＭＰ２からハイレベルの出力信号Ｖ０ が出力される。
【０１１１】
非反転接続の場合に、コンパレータＣＭＰ２の出力信号Ｖ０ の立ち上がりエッジから所定の時間において、比較用電圧を初期値より高いレベル、例えば、電源電圧ＶＣＣに設定し、コンパレータＣＭＰ２の出力信号Ｖ０ の立ち下がりエッジから所定の時間において、比較用電圧を初期値より低いレベル、例えば、共通電位ＶＳＳに設定することにより、電圧比較回路にヒステリシス特性を付与できる。
【０１１２】
なお、図９に示す回路ブロック２０に接続される遅延回路ＤＬＹ１，ＤＬＹ２は、図７に示す遅延回路と同じ構成を有するものとする。
初期状態において、切り替え信号ＳＰ１はローレベル、切り替え信号ＳＰ２はハイレベルにそれぞれ設定されているので、インバータＩＮＶ２，ＩＮＶ３の出力端子はそれぞれハイレベルとローレベルに設定される。このため、基準電圧切り替え回路ＳＷＣ３のｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１がともにオフ状態に設定される。このとき、比較用電圧は、抵抗素子Ｒ１，Ｒ２により設定された分圧電圧に設定される。
【０１１３】
入力信号Ｖｉｎのレベルが降下し、比較用電圧のレベルに達したとき、コンパレータＣＭＰ２の出力信号Ｖ０ がローレベルからハイレベルに立ち上がる。出力信号Ｖ０ の立ち上がりエッジから遅延回路ＤＬＹ１の遅延時間において、切り替え信号ＳＰ１がハイレベルに設定される。これに応じてインバータＩＮＶ２の出力信号がローレベルに設定されるので、基準電圧切り替え回路ＳＷＣ３のｐＭＯＳトランジスタＰＴ１がオン状態に設定され、比較用電圧は電源電圧ＶＣＣに設定される。
【０１１４】
逆に、入力信号Ｖｉｎのレベルが上昇し、比較用電圧のレベルを越えたとき、コンパレータＣＭＰ２の出力信号Ｖ０ がハイレベルからローレベルに立ち下がる。出力信号Ｖ０ の立ち下がりエッジから遅延回路ＤＬＹ２の遅延時間において、切り替え信号ＳＰ２がローレベルに設定される。これに応じてインバータＩＮＶ３の出力信号がハイレベルに設定されるので、基準電圧切り替え回路ＳＷＣ３のｎＭＯＳトランジスタＮＴ１がオン状態に設定され、比較用電圧は共通電位ＶＳＳに設定される。
【０１１５】
このように、回路ブロック２０により、反転接続の電圧比較回路にヒステリシス特性を与えることができる。反転接続の場合において、入力信号Ｖｉｎに混入された雑音の影響を抑制でき、回路の誤動作を防止でき、入力信号のレベル変化点を高精度に検出することが可能である。
【０１１６】
【発明の効果】
以上説明したように、本発明の電圧比較回路によれば、電圧比較回路の出力信号レベルの変化に応じて、所定の時間だけ電圧比較回路にヒステリシス特性を付与することにより、検出対象信号に混入された雑音の影響を抑制でき、検出対象信号が所定の基準値を通過するレベル変化点を高精度に検出することが可能となる。
これにより、検出対象信号の立ち上がりおよび立ち下がりの位相関係が重要な場合に本発明の電圧比較回路を適用することで、従来の電圧比較回路のヒステリシス特性に起因する信号遅延が解消でき、高精度な制御を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る電圧比較回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態の動作を示す波形図である。
【図３】本発明に係る電圧比較回路の第２の実施形態を示す回路図である。
【図４】第２の実施形態の動作を示す波形図である。
【図５】本発明に係る電圧比較回路の第３の実施形態を示す回路図である。
【図６】第３の実施形態の動作を示す波形図である。
【図７】本発明に係る電圧比較回路の第４の実施形態を示す回路図である。
【図８】非反転接続の電圧比較回路の基準電圧切り替え回路およびコンパレータ部分の構成を示す回路図である。
【図９】反転接続の電圧比較回路の基準電圧切り替え回路およびコンパレータ部分の構成を示す回路図である。
【図１０】一般的な電圧比較回路の構成を示す回路図である。
【図１１】一般的な電圧比較回路の動作を示す波形図である。
【図１２】入力信号に雑音が混入した場合の電圧比較回路の動作を示す波形図である。
【図１３】入力信号が上昇して基準電圧を通過した前後の入力および出力信号の波形を示す拡大図である。
【図１４】入力信号が降下して基準電圧を通過した前後の入力および出力信号の波形を示す拡大図である。
【図１５】ヒステリシス特性が付与された電圧比較回路の一例を示す図である。
【図１６】ヒステリシス特性が付与された電圧比較回路の他の例を示す図である。
【符号の説明】
１０，２０…基準電圧切り替え回路とコンパレータで構成した回路ブロック、
ＣＭＰ０，ＣＭＰ０’，ＣＭＰ１，ＣＭＰ２…コンパレータ、
Ｄ−ＦＦ１〜Ｄ−ＦＦ８…Ｄフリップフロップ、
ＮＲＧＴ１…ＮＯＲゲート、
ＡＧＴ１〜ＡＧＴ５…ＡＮＤゲート、
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３…インバータ、
Ｓ１，Ｓ２，Ｓ３…スイッチ、
ＯＧＴ１…ＯＲゲート、
ＤＬＹ０，ＤＬＹ１，ＤＬＹ２，ＤＬＹ１ａ，ＤＬＹ２ａ…遅延回路、
ＯＳ１，ＯＳ２…単安定マルチバイブレータ、
ＰＴ１…ｐＭＯＳトランジスタ、
ＮＴ１…ｎＭＯＳトランジスタ、
Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗素子、
Ｃ１，Ｃ２…キャパシタ。
Claims (4)
- 入力信号と比較用信号とを比較し、上記入力信号が上記比較用信号よりも大きい場合に第１のレベルの出力信号を出力し、上記入力信号が上記比較用信号よりも小さい場合に第２のレベルの出力信号を出力する比較回路と、
上記出力信号が第１のレベルから第２のレベルに変化したことを検出する第１の検出回路と、
上記出力信号が第２のレベルから第１のレベルに変化したことを検出する第２の検出回路と、
遅延回路を有し、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて所定の期間を計測するタイマ回路と、
上記比較用信号のレベルを電源電圧である第１の基準値、基準電位である第３の基準値、又は上記第１の基準値よりも小さく、上記第３の基準値よりも大きい第２の基準値に設定する比較用信号設定回路と、
を有し、
上記比較用信号は、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて、上記第１の基準値又は上記第３の基準値に設定され、その後上記所定の期間が経過すると上記第２の基準値に設定される
電圧比較回路。 - 入力信号と比較用信号とを比較し、上記入力信号が上記比較用信号よりも大きい場合に第１のレベルの出力信号を出力し、上記入力信号が上記比較用信号よりも小さい場合に第２のレベルの出力信号を出力する比較回路と、
上記出力信号が第１のレベルから第２のレベルに変化したことを検出する第１の検出回路と、
上記出力信号が第２のレベルから第１のレベルに変化したことを検出する第２の検出回路と、
遅延回路を有し、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて、第１の時間又は第２の時間を計測するタイマ回路と、
上記比較用信号のレベルを電源電圧である第１の基準値、基準電位である第３の基準値、又は上記第１の基準値よりも小さく、上記第３の基準値よりも大きい第２の基準値に設定する比較用信号設定回路と、
を有し、
上記比較用信号は、上記第１の検出回路の検出結果に応じて上記第１の基準値に設定され、その後上記第１の時間が経過すると上記第２の基準値に設定され、上記第２の検出回路の検出結果に応じて上記第３の基準値に設定され、その後上記第２の時間が経過すると上記第２の基準値に設定される
電圧比較回路。 - 上記遅延回路は直列に接続された複数のフリップフロップを有する
請求項１又は２に記載の電圧比較回路。 - 上記第２の基準値は上記第１の基準値と上記第３の基準値との間のほぼ中央に位置する電位である
請求項１、２又は３に記載の電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031287A JP3600817B2 (ja) | 2002-02-07 | 2002-02-07 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031287A JP3600817B2 (ja) | 2002-02-07 | 2002-02-07 | 電圧比較回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05399898A Division JP3319717B2 (ja) | 1998-03-05 | 1998-03-05 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002277492A JP2002277492A (ja) | 2002-09-25 |
| JP3600817B2 true JP3600817B2 (ja) | 2004-12-15 |
Family
ID=19192496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002031287A Expired - Fee Related JP3600817B2 (ja) | 2002-02-07 | 2002-02-07 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3600817B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6690868B2 (ja) * | 2017-12-13 | 2020-04-28 | 三菱電機株式会社 | ノイズ検出回路 |
| CN110535230B (zh) * | 2019-09-11 | 2022-12-16 | 上海移远通信技术股份有限公司 | 电源管理装置和终端设备 |
-
2002
- 2002-02-07 JP JP2002031287A patent/JP3600817B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002277492A (ja) | 2002-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7233213B2 (en) | Oscillator of semiconductor device | |
| US6421626B1 (en) | Low voltage/low power temperature sensor | |
| KR100857696B1 (ko) | 오실레이터 회로 및 반도체 기억 장치 | |
| JP3319717B2 (ja) | 電圧比較回路 | |
| JP3600817B2 (ja) | 電圧比較回路 | |
| JP2805466B2 (ja) | メモリのアドレス遷移検出回路 | |
| US5923201A (en) | Clock signal generating circuit | |
| US10826467B1 (en) | High-accuracy dual-mode free running oscillator | |
| JPH0133052B2 (ja) | ||
| JPH0220115A (ja) | パルス形信号を発生する回路 | |
| KR950004637B1 (ko) | 플로우팅 감지 회로 | |
| JP2001060851A (ja) | 周期補正分周回路及びこれを用いた周期補正型発振回路 | |
| JPH07131308A (ja) | クロックスキュー抑制回路 | |
| JP2930018B2 (ja) | 電圧変換回路 | |
| JPH0837453A (ja) | プログラマブル遅延回路 | |
| JP2000224023A (ja) | 半導体集積回路及びそのスルーレート制御方法 | |
| JP3392278B2 (ja) | 発振器 | |
| US7075833B2 (en) | Circuit for detecting negative word line voltage | |
| JPH10215152A (ja) | スイッチング用素子の駆動回路 | |
| JPH04183017A (ja) | フリップフロップ回路 | |
| JPH056928B2 (ja) | ||
| JPH08272491A (ja) | 電圧検出回路 | |
| JPH05206812A (ja) | パルス信号発生回路 | |
| JPH0545988Y2 (ja) | ||
| JPH0329873A (ja) | モード設定回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040917 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070924 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |