JPH0454462A - 周期/電圧変換回路 - Google Patents
周期/電圧変換回路Info
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- JPH0454462A JPH0454462A JP16521890A JP16521890A JPH0454462A JP H0454462 A JPH0454462 A JP H0454462A JP 16521890 A JP16521890 A JP 16521890A JP 16521890 A JP16521890 A JP 16521890A JP H0454462 A JPH0454462 A JP H0454462A
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- JP
- Japan
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- signal
- circuit
- switch
- period
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- 238000006243 chemical reaction Methods 0.000 title claims description 11
- 238000009499 grossing Methods 0.000 claims abstract description 10
- 230000001360 synchronised effect Effects 0.000 claims 1
- 210000004899 c-terminal region Anatomy 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号の周期に比例した電圧を発生する周期/電
圧変換回路に関する。
圧変換回路に関する。
第4図はこの種の周期/電圧変換回路の従来例に示した
ものである。同図において、20は第1のインバータ、
21は第2のインバータであって、両者で、入力回路を
構成している。2はD形フリップフロップからなるゲー
ト駆動回路、3は第1のノア素子、4は第2のノア素子
、5は基準信骨分周回路である。6は正側の第1のアナ
ログスイッチ、7は第2のアナログスッチであって、両
者は正の電源Eとアースとの間に直列に挿入されており
、両者の接続点にコンデンサを有する平滑回路10が接
続されている。
ものである。同図において、20は第1のインバータ、
21は第2のインバータであって、両者で、入力回路を
構成している。2はD形フリップフロップからなるゲー
ト駆動回路、3は第1のノア素子、4は第2のノア素子
、5は基準信骨分周回路である。6は正側の第1のアナ
ログスイッチ、7は第2のアナログスッチであって、両
者は正の電源Eとアースとの間に直列に挿入されており
、両者の接続点にコンデンサを有する平滑回路10が接
続されている。
次に、この周期/電圧変換回路の動作を第5図の波形タ
イムチャートを参照して説明する。
イムチャートを参照して説明する。
インバータ20は入力信号1aを反転して、この反転信
号20aを第1のノア素子4に送出し、インバータ21
はこの反転信号20aを反転した信号21aを第2のノ
ア素子3に送出するとともにフリップフロップ2のクロ
ンクC端子に入力する。
号20aを第1のノア素子4に送出し、インバータ21
はこの反転信号20aを反転した信号21aを第2のノ
ア素子3に送出するとともにフリップフロップ2のクロ
ンクC端子に入力する。
フリップフロップ2は信号21aの立下りに同期してQ
端子からLレベルの信号2a出力する。
端子からLレベルの信号2a出力する。
この信号2aは基準信号分周回路5のリセット端子に入
力されて該基準信号分周回路5のリセット状態を解除す
る。リセット解除された基準信号分周回路5は基準信号
5aを分周する。分周された信号5bはフリップフロッ
プ2のリセット端子Rに入力され該フリップフロップ2
をリセットし、この結果、上記信号2aがHレベルにな
り、同時に基準信号分周回路5はリセットされ、信号5
bはLレベルとなる。信号2aがLレベルになってから
信号5bがHレベルになるまでの期間TOの間は、ゲー
ト回路3.4はインバータとして動作をし、信号20a
、21aにより、それぞれ期間T1、T2だけ信号3a
、4aを送出する。この信号3a、4a <共に、H
レベル)はアナログスイッチ6.7をONさせる。平滑
回路10は期間T1の間、正に充電され、期間T2の間
、放電し、To (=TI +T2)期間で平均した、
入力信号1aの周期に比例する正の電圧を出力する。
力されて該基準信号分周回路5のリセット状態を解除す
る。リセット解除された基準信号分周回路5は基準信号
5aを分周する。分周された信号5bはフリップフロッ
プ2のリセット端子Rに入力され該フリップフロップ2
をリセットし、この結果、上記信号2aがHレベルにな
り、同時に基準信号分周回路5はリセットされ、信号5
bはLレベルとなる。信号2aがLレベルになってから
信号5bがHレベルになるまでの期間TOの間は、ゲー
ト回路3.4はインバータとして動作をし、信号20a
、21aにより、それぞれ期間T1、T2だけ信号3a
、4aを送出する。この信号3a、4a <共に、H
レベル)はアナログスイッチ6.7をONさせる。平滑
回路10は期間T1の間、正に充電され、期間T2の間
、放電し、To (=TI +T2)期間で平均した、
入力信号1aの周期に比例する正の電圧を出力する。
この従来のものでは、入力方形波のデユーティ比が正確
にl:lでないは場合には、精度の良い変換動作が得ら
れないという問題があった。
にl:lでないは場合には、精度の良い変換動作が得ら
れないという問題があった。
本発明は上記問題を解消するためになされたもので、入
力信号のデユーティ比が正確に1:lでなくても、デユ
ーティ比を正確に1:1として精度の高い変換を行うこ
とができる周期/電圧変換回路を提供することを目的と
する。
力信号のデユーティ比が正確に1:lでなくても、デユ
ーティ比を正確に1:1として精度の高い変換を行うこ
とができる周期/電圧変換回路を提供することを目的と
する。
本発明は上記目的を達成するため、第1の信号とその反
転信号である第2の信号を出力する入力回路、上記第1
の信号の立上りで立下る第3の信号を発生し基準信号分
周回路の分周出力でリセットされるゲート駆動回路、上
記第1の信号と第2の信号をそれぞれ入力され上記第3
の信号でゲートされる第1のゲート素子と第2のゲート
素子からなるゲート回路、正の電源とアースとの間に直
列に挿入された第1のスイッチと第2のスイッチからな
るスイッチ回路、両スイッチの接続点に接続された平滑
回路を有し、正側の上記第1のスイッチは上記第2のゲ
ート素子の出力でONされ、上記第2のスイッチは上記
第1のゲート素子の出力でONされ、上記基準信号分周
回路は上記ゲート駆動回路の上記第3の信号でリセット
解除される周期/電圧変換回路において、 上記入力回路は2倍分周回路からなる構成とした。
転信号である第2の信号を出力する入力回路、上記第1
の信号の立上りで立下る第3の信号を発生し基準信号分
周回路の分周出力でリセットされるゲート駆動回路、上
記第1の信号と第2の信号をそれぞれ入力され上記第3
の信号でゲートされる第1のゲート素子と第2のゲート
素子からなるゲート回路、正の電源とアースとの間に直
列に挿入された第1のスイッチと第2のスイッチからな
るスイッチ回路、両スイッチの接続点に接続された平滑
回路を有し、正側の上記第1のスイッチは上記第2のゲ
ート素子の出力でONされ、上記第2のスイッチは上記
第1のゲート素子の出力でONされ、上記基準信号分周
回路は上記ゲート駆動回路の上記第3の信号でリセット
解除される周期/電圧変換回路において、 上記入力回路は2倍分周回路からなる構成とした。
請求項2では、負の電源とアースとの間に直列に挿入さ
れた第3のスイッチと第4のスイッチ、両スイッチの接
続点に接続された第2の平滑回路を有し、負側の上記第
3のスイッチは上記第2のゲート素子の出力でONされ
、上記第4のスイッチは上記第1のゲート素子の出力で
ONされる構成とした。
れた第3のスイッチと第4のスイッチ、両スイッチの接
続点に接続された第2の平滑回路を有し、負側の上記第
3のスイッチは上記第2のゲート素子の出力でONされ
、上記第4のスイッチは上記第1のゲート素子の出力で
ONされる構成とした。
この発明では、入力回路に、2倍分周回路を用いたので
、入力信号のデユーティ比が1=1からずれていても、
デユーティ比が正確にl:lである信号に変換されて後
段の回路に送られることになる。
、入力信号のデユーティ比が1=1からずれていても、
デユーティ比が正確にl:lである信号に変換されて後
段の回路に送られることになる。
以下、この発明の1実施例を図面を参照しして説明する
。
。
第1図において、】は入力回路となるD形フリフプフロ
ツブであって、前記第4図のインバータ20.21に代
えて用いてあり、そのQ出力1bはノア素子3に送出さ
れるとともにフリップフロップ2のC端子に入力され、
Q出力ICはノア素子4に送出される。他の構成は第4
図のものと同じである。
ツブであって、前記第4図のインバータ20.21に代
えて用いてあり、そのQ出力1bはノア素子3に送出さ
れるとともにフリップフロップ2のC端子に入力され、
Q出力ICはノア素子4に送出される。他の構成は第4
図のものと同じである。
次に、この回路の動作を第3図の波形タイムチャートを
参照して説明する。
参照して説明する。
フリップフロップ1は、入力信号(方形波に変換された
被測定信号>laを2倍分周して、C端子からH期間と
L期間が等しい信号1bを、C端子から反転信号ICを
送出する。フリップフロップ2は信号1bをC端子に入
力されてその立上りでC端子からLレベルの信号2a出
力する。この信号2aは基準信号分周回路5のリセット
端子に入力されて該基準分周回路5のリセット状態を解
除する。リセット解除された分周回路5は基準信号5a
を分周する。分周された信号5bはフリップフロップ2
のリセット端子Rに入力され該フリップフロップ2をリ
セットし、上記信号2aがHレベルになり、同時に基準
分周回路5はリセットされ、信号5bはLレベルとなる
。信号2aがHレベルになってから信号5bがHレベル
にナルマでの期間TOの間は、ノア素子3.4はインバ
タとして動作をし、フリップフロップlの出力信号1b
、ICを受けて、それぞれ期間T1、T2だけ信号3a
、4aを送出する。この信号3a、4a (共に、Hレ
ベル)はアナログスイッチ6.7をONさせる。平滑回
路10は期間T1の間、正に充電され、期間T2の間、
放電し、TO(=TI+72)期間の平均である、入力
信号1aの周期に比例した正の電圧を出力する。
被測定信号>laを2倍分周して、C端子からH期間と
L期間が等しい信号1bを、C端子から反転信号ICを
送出する。フリップフロップ2は信号1bをC端子に入
力されてその立上りでC端子からLレベルの信号2a出
力する。この信号2aは基準信号分周回路5のリセット
端子に入力されて該基準分周回路5のリセット状態を解
除する。リセット解除された分周回路5は基準信号5a
を分周する。分周された信号5bはフリップフロップ2
のリセット端子Rに入力され該フリップフロップ2をリ
セットし、上記信号2aがHレベルになり、同時に基準
分周回路5はリセットされ、信号5bはLレベルとなる
。信号2aがHレベルになってから信号5bがHレベル
にナルマでの期間TOの間は、ノア素子3.4はインバ
タとして動作をし、フリップフロップlの出力信号1b
、ICを受けて、それぞれ期間T1、T2だけ信号3a
、4aを送出する。この信号3a、4a (共に、Hレ
ベル)はアナログスイッチ6.7をONさせる。平滑回
路10は期間T1の間、正に充電され、期間T2の間、
放電し、TO(=TI+72)期間の平均である、入力
信号1aの周期に比例した正の電圧を出力する。
第2図は本発明の他の実施例を示したもので、アナログ
スイッチ8と9およ平滑回路11を追加した点において
第1図の実施例と相違する。アナログスイッチ8と9と
は直列にして負電源−Eとアースとの間に挿入されてお
り、両者の接続点に平滑回路11が接続されている。ア
ナログスイッチ8はノア素子3の出力でONされ、アナ
ログスイッチ9は素子回路4の出力でONされる。
スイッチ8と9およ平滑回路11を追加した点において
第1図の実施例と相違する。アナログスイッチ8と9と
は直列にして負電源−Eとアースとの間に挿入されてお
り、両者の接続点に平滑回路11が接続されている。ア
ナログスイッチ8はノア素子3の出力でONされ、アナ
ログスイッチ9は素子回路4の出力でONされる。
この構成においては、アナログスイッチ8が負電源−E
に、アナログスイッチ9がアースに接続されているので
、平滑回路11は入力信号の周期に比例した負の電圧を
出力する。従って、第2図の実施例では、人力信号の周
期に比例した正の電圧と、負の電圧を取り出すことがで
きる。
に、アナログスイッチ9がアースに接続されているので
、平滑回路11は入力信号の周期に比例した負の電圧を
出力する。従って、第2図の実施例では、人力信号の周
期に比例した正の電圧と、負の電圧を取り出すことがで
きる。
なお、上記実施例では、入力回路として、D形フリップ
フロップを用いているが、他のロジック回路を用いても
よい。
フロップを用いているが、他のロジック回路を用いても
よい。
また、ゲート回路をノア素子で構成しているが、ナンド
素子で構成してもよい。
素子で構成してもよい。
この発明は以上説明した通り、入力回路に、2倍分周回
路を用いたので、被測定信号のデユーティ比が1:1で
ない場合にも、この回路で1:1のデユーティ比にする
ので、精度の高い周期/電圧変換を行うことができ、従
来に比し信頼性を向上することができる。
路を用いたので、被測定信号のデユーティ比が1:1で
ない場合にも、この回路で1:1のデユーティ比にする
ので、精度の高い周期/電圧変換を行うことができ、従
来に比し信頼性を向上することができる。
第1図はこの発明の実施例を示すブロック図、第2図は
この発明の他の実施例を示すブロック図、第3図は上記
実施例の波形タイムチャート、第4図は従来の周期/電
圧変換回路を示すプロ・ンク図、第5図は上記従来例の
波形タイムチャートである。 図において、1−入力回路であるD形フリ・ノブフロッ
プ、2−ゲート駆動回路であるD形フリップフロップ、
3.4−ノア素子、5−基準信号分周回路、6〜9−ア
ナログスイッチ、10.11−平滑回路。 なお、図中、同一符号は同一または相当部分を示す。
この発明の他の実施例を示すブロック図、第3図は上記
実施例の波形タイムチャート、第4図は従来の周期/電
圧変換回路を示すプロ・ンク図、第5図は上記従来例の
波形タイムチャートである。 図において、1−入力回路であるD形フリ・ノブフロッ
プ、2−ゲート駆動回路であるD形フリップフロップ、
3.4−ノア素子、5−基準信号分周回路、6〜9−ア
ナログスイッチ、10.11−平滑回路。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- (1)入力信号に同期する第1の信号とその反転信号で
ある第2の信号を出力する入力回路、上記第1の信号の
立上りで立下る第3の信号を発生し基準信号分周回路の
分周出力でリセットされるゲート駆動回路、上記第1の
信号と第2の信号をそれぞれ入力され上記第3の信号で
ゲートされる第1のゲート素子と第2のゲート素子から
なるゲート回路、正の電源とアースとの間に直列に挿入
された第1のスイッチと第2のスイッチからなるスイッ
チ回路、両スイッチの接続点に接続された平滑回路を有
し、正側の上記第1のスイッチは上記第2のゲート素子
の出力でONされ、上記第2のスイッチは上記第1のゲ
ート素子の出力でONされ、上記基準信号分周回路は上
記ゲート駆動回路の上記第3の信号でリセット解除され
ることを特徴とする周期/電圧変換回路において、 上記入力回路は、2倍分周回路であることを特徴とする
周期/電圧変換回路。 - (2)負の電源とアースとの間に直列に挿入された第3
のスイッチと第4のスイッチ、両スイッチの接続点に接
続された第2の平滑回路を有し、負側の上記第3のスイ
ッチは上記第2のゲート素子の出力でONされ、上記第
4のスイッチは上記第1のゲート素子の出力でONされ
ることを特徴とする請求項1記載の周期/電圧変換回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16521890A JP2505621B2 (ja) | 1990-06-21 | 1990-06-21 | 周期/電圧変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16521890A JP2505621B2 (ja) | 1990-06-21 | 1990-06-21 | 周期/電圧変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0454462A true JPH0454462A (ja) | 1992-02-21 |
JP2505621B2 JP2505621B2 (ja) | 1996-06-12 |
Family
ID=15808095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16521890A Expired - Lifetime JP2505621B2 (ja) | 1990-06-21 | 1990-06-21 | 周期/電圧変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2505621B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1221755A1 (en) * | 1999-10-05 | 2002-07-10 | Kabushiki Kaisha Yaskawa Denki | Reduction gears-integrated actuator |
-
1990
- 1990-06-21 JP JP16521890A patent/JP2505621B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1221755A1 (en) * | 1999-10-05 | 2002-07-10 | Kabushiki Kaisha Yaskawa Denki | Reduction gears-integrated actuator |
US6701803B1 (en) | 1999-10-05 | 2004-03-09 | Kabushiki Kaisha Yaskawa Denki | Reduction gears-integrated actuator |
KR100680152B1 (ko) * | 1999-10-05 | 2007-02-07 | 가부시키가이샤 야스카와덴키 | 감속기 일체형 액츄에이터 |
EP1221755A4 (en) * | 1999-10-05 | 2008-07-30 | Yaskawa Denki Seisakusho Kk | OPERATOR WITH INTEGRATED REDUCTION GEAR |
Also Published As
Publication number | Publication date |
---|---|
JP2505621B2 (ja) | 1996-06-12 |
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