JPH0286329A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPH0286329A JPH0286329A JP23921288A JP23921288A JPH0286329A JP H0286329 A JPH0286329 A JP H0286329A JP 23921288 A JP23921288 A JP 23921288A JP 23921288 A JP23921288 A JP 23921288A JP H0286329 A JPH0286329 A JP H0286329A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- clock
- power
- circuit
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims description 26
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡＤ変換器に関し、特に半導体集積回路技術を
用いて大規模な制御回路（例えば４ビツトや８ビツトの
マイクロコンピュータ等）と同一基板に集積化したＡＤ
変換器に関する。
用いて大規模な制御回路（例えば４ビツトや８ビツトの
マイクロコンピュータ等）と同一基板に集積化したＡＤ
変換器に関する。
従来このような大規模な制御回路とＡＤ変換器を同一基
板に集積化した例として、例えば８人力マルチプレクサ
を持ち逐次比較方式を採用したＡＤ変換器が実現されて
いる。
板に集積化した例として、例えば８人力マルチプレクサ
を持ち逐次比較方式を採用したＡＤ変換器が実現されて
いる。
上述した従来のＡＤ変換器と大規模な制御回路を同一基
板上に集積回路として実現するのに際し、プロセス技術
の進歩に伴ない、動作クロックの高速化が促進されるの
で、制御回路から発生する雑音が多くなるため変換精度
が低下しやすい。
板上に集積回路として実現するのに際し、プロセス技術
の進歩に伴ない、動作クロックの高速化が促進されるの
で、制御回路から発生する雑音が多くなるため変換精度
が低下しやすい。
どのような雑音が発生するかの一例としててＹ、Ｔｓｉ
ｖｉｄｉｓらによる“ＤＢＳＩＧＮ ＯＦ ＭＯＳ Ｖ
ＬＳＩ ＣＩＲＣＵＩＴＳ ＦＯＲＴ−ＥＬＥＣＯＭＭ
ＵＮＩＣＡＴＩＯＮＳ”Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ
１ｎｃ、１９８５ｐｐ３２１−３２４にて説明がなされ
ている。その要旨をまとめると、８ビツトの出力バッフ
ァが同時に動作した場合、約２５ｍＡの電流が流れ、リ
ードインダクタンスが５０ｎＨとすると電源線に２５０
ｍＶの雑音が発生することが開示されている。
ｖｉｄｉｓらによる“ＤＢＳＩＧＮ ＯＦ ＭＯＳ Ｖ
ＬＳＩ ＣＩＲＣＵＩＴＳ ＦＯＲＴ−ＥＬＥＣＯＭＭ
ＵＮＩＣＡＴＩＯＮＳ”Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ
１ｎｃ、１９８５ｐｐ３２１−３２４にて説明がなされ
ている。その要旨をまとめると、８ビツトの出力バッフ
ァが同時に動作した場合、約２５ｍＡの電流が流れ、リ
ードインダクタンスが５０ｎＨとすると電源線に２５０
ｍＶの雑音が発生することが開示されている。
このように、同一基板上に発生する雑音は、プロセスの
ファイン化によるＭＯＳ）ランジスタやバイポーラトラ
ンジスタの駆動能力を向上させるためより増大する。ま
た内部ゲートの高速化を計ることは、その駆動能力を向
上することになり、負荷容量の充放電に伴う雑音が増大
することになる。
ファイン化によるＭＯＳ）ランジスタやバイポーラトラ
ンジスタの駆動能力を向上させるためより増大する。ま
た内部ゲートの高速化を計ることは、その駆動能力を向
上することになり、負荷容量の充放電に伴う雑音が増大
することになる。
従来この電源雑音に対する対策として、１）電源配線を
制御回路（マイクロコンピュータ）とＡＤ変換器と別々
に行ない相互干渉を防ぐ方法。
制御回路（マイクロコンピュータ）とＡＤ変換器と別々
に行ない相互干渉を防ぐ方法。
２）基板電位・ウェル電位を低インピーダンスで終端し
、雑音の誘導を防ぐ方法。
、雑音の誘導を防ぐ方法。
３）使用する回路構成に全差動型を用い、電源雑音に対
し抑圧度の高い回路構成とする方法。
し抑圧度の高い回路構成とする方法。
などが考えられていた。
しかしながら、集積度の増大と動作速度の高速化を目的
としたクロック速度の高速化やトランジスタの駆動能力
の増大は雑音の発生をより増大させる傾向にある。さら
にＡＤ変換器の高精度化要求は従来にも増して電源雑音
による精度劣化を生じさせるケースが多く発生すること
になる。
としたクロック速度の高速化やトランジスタの駆動能力
の増大は雑音の発生をより増大させる傾向にある。さら
にＡＤ変換器の高精度化要求は従来にも増して電源雑音
による精度劣化を生じさせるケースが多く発生すること
になる。
本発明のＡＤ変換器は、同一半導体基板上に制御回路を
有し、制御回路を動作させるためのクロック端子と、制
御回路をリセットするためのリセット端子と、制御回路
の中にあってＡＤ変換器を動作させるためのクロックに
おいて遅延量を可変できるクロック供給回路と、リセッ
ト端子からのリセット信号によ゛り設定されるリセット
期間においてＡＤ変換器の入力をある一定の電位に固定
し、ＡＤ変換器の帯域内雑音電力を観測しながらＡＤ変
換器の動作クロック遅延量を変化させてＡＤ変換器の誤
差が最小となるクロック遅延量を記憶する回路と、リセ
ット期間終了後には記憶されたクロック遅延量でＡＤ変
換器を動作させるクロック供給回路と、アナログ信号を
入力するアナログ入力端子と、ディジタル信号の入力お
よび出力に用いられるディジタル入出力端子、ディジタ
ル入力端子およびディジタル出力端子を有する。
有し、制御回路を動作させるためのクロック端子と、制
御回路をリセットするためのリセット端子と、制御回路
の中にあってＡＤ変換器を動作させるためのクロックに
おいて遅延量を可変できるクロック供給回路と、リセッ
ト端子からのリセット信号によ゛り設定されるリセット
期間においてＡＤ変換器の入力をある一定の電位に固定
し、ＡＤ変換器の帯域内雑音電力を観測しながらＡＤ変
換器の動作クロック遅延量を変化させてＡＤ変換器の誤
差が最小となるクロック遅延量を記憶する回路と、リセ
ット期間終了後には記憶されたクロック遅延量でＡＤ変
換器を動作させるクロック供給回路と、アナログ信号を
入力するアナログ入力端子と、ディジタル信号の入力お
よび出力に用いられるディジタル入出力端子、ディジタ
ル入力端子およびディジタル出力端子を有する。
すなわち、本発明では従来の対策に加えて、システムの
リセット期間（外部リセット信号から動作開始まで、又
は電源投入から動作開始まで）においてＡＤ変換器の帯
域内雑音電力を最小とするクロック遅延を検出し、その
クロック遅延量を用いたクロックをＡＤ変換器に供給す
る追加゛機能を付加している。
リセット期間（外部リセット信号から動作開始まで、又
は電源投入から動作開始まで）においてＡＤ変換器の帯
域内雑音電力を最小とするクロック遅延を検出し、その
クロック遅延量を用いたクロックをＡＤ変換器に供給す
る追加゛機能を付加している。
、次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のプロ、り回路説明図で
ある。複数のアナログ信号はアナログ入力端子１から入
力され制御回路８に内蔵されたマルチプレクサ（図示せ
ず）で選択されＡＤ変換器９に導かれる。ＡＤ変換器９
はクロック供給回路７からのクロックによりＡＤ変換動
作を開始し、所定の期間を経て変換を完了しその結果で
あるディジタル信号を制御回路８へ送出する。
ある。複数のアナログ信号はアナログ入力端子１から入
力され制御回路８に内蔵されたマルチプレクサ（図示せ
ず）で選択されＡＤ変換器９に導かれる。ＡＤ変換器９
はクロック供給回路７からのクロックによりＡＤ変換動
作を開始し、所定の期間を経て変換を完了しその結果で
あるディジタル信号を制御回路８へ送出する。
なおこの例においてはディジタル信号の取扱いは全て並
列（例えば８ビツトのＡＤ変換器であれば８本のバズ構
成とする）で説明しであるが、これは処理の高速化を考
えてのことであり、余り速度の必要としない応用ではシ
リアル信号形式としてディジタル信号線を削減してもよ
い。
列（例えば８ビツトのＡＤ変換器であれば８本のバズ構
成とする）で説明しであるが、これは処理の高速化を考
えてのことであり、余り速度の必要としない応用ではシ
リアル信号形式としてディジタル信号線を削減してもよ
い。
制御回路８にはディジタル入出力端子２、ディジタル出
力端子３やディジタル入力端子４が設けられており、デ
ータの転送、外部メモリとの結合に用いられる。
力端子３やディジタル入力端子４が設けられており、デ
ータの転送、外部メモリとの結合に用いられる。
クロック端子６は動作クロックの入力である。
またクロック発生回路を制御回路８に内蔵されている場
合は、外付部品である水晶発振子、セラミック発振子や
抵抗・容量の取付端子として機能し通常は２個の端子が
必要となる。
合は、外付部品である水晶発振子、セラミック発振子や
抵抗・容量の取付端子として機能し通常は２個の端子が
必要となる。
リセット端子５はリセット信号の入力端子である。リセ
ット信号が入力されると、リセット期間と呼ばれるシー
ケンスを通って通常動作を開始する。
ット信号が入力されると、リセット期間と呼ばれるシー
ケンスを通って通常動作を開始する。
第１のリセット期間は各レジスタや論理回路のイニシャ
ライズ期間であり比較的短期間で終了する。この期間は
各々のレジスタや論理回路の初期化を確実に実行するた
めのものである。
ライズ期間であり比較的短期間で終了する。この期間は
各々のレジスタや論理回路の初期化を確実に実行するた
めのものである。
第２のリセット期間はＡＤ変換器１０の入力をある一定
の電位（例えば接地電位等）へ接続する。
の電位（例えば接地電位等）へ接続する。
この方法としてはアナログ信号の入カマルチブレフサに
余分なチャネルを用意しておき、第２のリセット時間の
時に余分なチャネルを選択し、余分なチャネルの片側を
例えば接地電位に接続すれば容易に実現できる。
余分なチャネルを用意しておき、第２のリセット時間の
時に余分なチャネルを選択し、余分なチャネルの片側を
例えば接地電位に接続すれば容易に実現できる。
第３のリセット期間は制御回路８からクロック供給回路
９を制御してＡＤ変換器１０にＡＤ変換動作を実行させ
ることである。このとき供給するクロックは遅延量を制
御する。例えば第２図の如き回路が考えられる。クロッ
クは入力２１に印加され、インバータ２段で構成された
遅延回路２３を４個設け、入力２１と各遅延回路２３の
出力にそれぞれトランスファゲート２４を介して接続し
て出力２２から取り出すクロック遅延回路が考えられる
。例えばインバータ１段の遅延量が２ｎｓであればＯｎ
ｓ、４ｎｓ、８ｎｓ、１２ｎｓ。
９を制御してＡＤ変換器１０にＡＤ変換動作を実行させ
ることである。このとき供給するクロックは遅延量を制
御する。例えば第２図の如き回路が考えられる。クロッ
クは入力２１に印加され、インバータ２段で構成された
遅延回路２３を４個設け、入力２１と各遅延回路２３の
出力にそれぞれトランスファゲート２４を介して接続し
て出力２２から取り出すクロック遅延回路が考えられる
。例えばインバータ１段の遅延量が２ｎｓであればＯｎ
ｓ、４ｎｓ、８ｎｓ、１２ｎｓ。
１６ｎｓの遅延量が選択可能である。
このようなりロック遅延回路を用い制御回路８からトラ
ンスファゲート２４を制御することにより、ＡＤ変換器
１０は５通りの遅延量でＡＤ変換することができる。こ
のときのＡＤ変換結果を制御回路内にそれぞれの遅延量
毎に記憶する。
ンスファゲート２４を制御することにより、ＡＤ変換器
１０は５通りの遅延量でＡＤ変換することができる。こ
のときのＡＤ変換結果を制御回路内にそれぞれの遅延量
毎に記憶する。
第４のリセット期間は第３のリセット期間の判定を行う
。第３のリセット期間で記憶したＡＤ変換出力を制御回
路８において例えばＦＦＴ処理を行ない帯域内雑音電力
が最小となったクロック遅延量を決定する。このクロッ
ク遅延量を決定し記憶することにより、ＡＤ変換器１０
はディジタル雑音とＡＤ変換器のサンプリング周波数で
折り返された雑音の所望の帯域内における雑音が最も少
ないクロックタイミングで動作することになる。
。第３のリセット期間で記憶したＡＤ変換出力を制御回
路８において例えばＦＦＴ処理を行ない帯域内雑音電力
が最小となったクロック遅延量を決定する。このクロッ
ク遅延量を決定し記憶することにより、ＡＤ変換器１０
はディジタル雑音とＡＤ変換器のサンプリング周波数で
折り返された雑音の所望の帯域内における雑音が最も少
ないクロックタイミングで動作することになる。
このようにＡＤ変換器のサンプリング周波数とクロック
雑音により折り返される雑音電力の帯域内雑音電力が最
小となるようにクロック遅延回路の遅延量を決めること
が可能となり、ＡＤ変換器の実効的な信号対雑音比（Ｓ
／Ｎ比）の向上が計れることになる。この第３のリセッ
ト期間における制御回路８の動作はテストモードとして
制御回路８が通常モードの動作で良く用いられるモード
を用いて、実際動作のエミュレーションをかねることも
可能であり、制御回路８を工夫することによりＡＤ変換
器の実効的信号対雑音比を向上することも可能である。
雑音により折り返される雑音電力の帯域内雑音電力が最
小となるようにクロック遅延回路の遅延量を決めること
が可能となり、ＡＤ変換器の実効的な信号対雑音比（Ｓ
／Ｎ比）の向上が計れることになる。この第３のリセッ
ト期間における制御回路８の動作はテストモードとして
制御回路８が通常モードの動作で良く用いられるモード
を用いて、実際動作のエミュレーションをかねることも
可能であり、制御回路８を工夫することによりＡＤ変換
器の実効的信号対雑音比を向上することも可能である。
第５のリセット期間は通常の動作と重複する。
すなわち、アナログ入力のマルチプレクサは制御回路８
から制御し、クロック供給回路の遅延量は制御回路８に
記憶された値に設定されることになる。
から制御し、クロック供給回路の遅延量は制御回路８に
記憶された値に設定されることになる。
このようなリセット期間中に帯域内雑音電力を最小とす
るクロック遅延量を求めて記憶することにより、システ
ムクロック雑音に対して最適なりロック遅延でＡＤ変換
器を動作させることができる。
るクロック遅延量を求めて記憶することにより、システ
ムクロック雑音に対して最適なりロック遅延でＡＤ変換
器を動作させることができる。
リセット信号としては外部からの強制リセット信号と共
に電源検出回路を用いることも応用上重要である。電源
検出回路の一例を第３図に示す。
に電源検出回路を用いることも応用上重要である。電源
検出回路の一例を第３図に示す。
電源検出回路は抵抗３３と容量３４からなる時定数回路
を電源端子３１と接地端子３２の間に設はインバータ３
５の出力３６を取出すものである。
を電源端子３１と接地端子３２の間に設はインバータ３
５の出力３６を取出すものである。
この構成とすることにより電源投入時にインバータ３５
の出力３６は一定期間（抵抗と容量の時定数とインバー
タのしきい値で決まる時間）Ｈレベルを出力した後Ｌレ
ベルとなる。この電源検出回路と外部リセット信号を論
理和をとりリセット端子に入力することで、外部リセッ
ト信号と電源投入時の両方共リセット期間を介して通常
動作を開始させることが可能である。
の出力３６は一定期間（抵抗と容量の時定数とインバー
タのしきい値で決まる時間）Ｈレベルを出力した後Ｌレ
ベルとなる。この電源検出回路と外部リセット信号を論
理和をとりリセット端子に入力することで、外部リセッ
ト信号と電源投入時の両方共リセット期間を介して通常
動作を開始させることが可能である。
なお、説明でＡＤ変換器１０は８ビツト、クロック遅延
回路は４段で行なった後、分解能は何ビットでも良く、
遅延量も何段でも可能でありシステムクロック周波数と
インバータ２段当りの遅延量から段数を決定すればよい
。
回路は４段で行なった後、分解能は何ビットでも良く、
遅延量も何段でも可能でありシステムクロック周波数と
インバータ２段当りの遅延量から段数を決定すればよい
。
第４図は本発明の第２の実施例のブ四ツク回路説明図で
ある。第４図において第１図と同一個所には同じ番号を
用いて説明を省略しである。
ある。第４図において第１図と同一個所には同じ番号を
用いて説明を省略しである。
第４図は制御回路４１により外部信号とのインターフェ
ースを持つＡＤ−ＤＡ変換器４３を破線で示している。
ースを持つＡＤ−ＤＡ変換器４３を破線で示している。
クロック供給回路４２からは第１の実施例と同様なリセ
ット期間のシーケンスを通って、帯域内雑音電力を最小
とする遅延量を最適化したクロックが供給される。
ット期間のシーケンスを通って、帯域内雑音電力を最小
とする遅延量を最適化したクロックが供給される。
ＡＤ変換器４３は中速度で中精度に適した逐次比較方式
を用いた一例である。逐次比較方式はＤＡ変換器４６と
比較器４４およびレジスタ４５から構成される。この逐
次比較するＤＡ変換器４６をＡＤ変換動作しない時にＤ
Ａ変換器として利用したものである。ＡＤ変換とＤＡ変
換をマルチプレックスするためにマルチプレクサ４７に
よりＡＤ変換時のレジスタからＤＡ変換器４６を動作さ
せるか、制御回路４１からのディジタル信号によりＤＡ
変換器４６を動作させるのか切替える。
を用いた一例である。逐次比較方式はＤＡ変換器４６と
比較器４４およびレジスタ４５から構成される。この逐
次比較するＤＡ変換器４６をＡＤ変換動作しない時にＤ
Ａ変換器として利用したものである。ＡＤ変換とＤＡ変
換をマルチプレックスするためにマルチプレクサ４７に
よりＡＤ変換時のレジスタからＤＡ変換器４６を動作さ
せるか、制御回路４１からのディジタル信号によりＤＡ
変換器４６を動作させるのか切替える。
ＤＡ変換器の出力も同様にマルチプレクサ４８により、
ＡＤ変換時は比較器４４に接続し、ＤＡ変換時には制御
回路４２に接続する。
ＡＤ変換時は比較器４４に接続し、ＤＡ変換時には制御
回路４２に接続する。
クロック供給回路からはＡＤ変換、ＤＡ変換の制御も含
んだ信号を供給する必要があり、通常ＡＤ変換とＤＡ変
換の優先順位は動作が１回で完了するＤＡ変換を優先に
することが多い。このようにＡＤ変換動作中にＤＡ変換
が開始される時はＡＤ変換の途中結果はレジスタ４５に
保持されており、ＤＡ変換終了後に再度ＡＤ変換を途中
から開始するのが動作速度を保つ上で好的な構成である
。
んだ信号を供給する必要があり、通常ＡＤ変換とＤＡ変
換の優先順位は動作が１回で完了するＤＡ変換を優先に
することが多い。このようにＡＤ変換動作中にＤＡ変換
が開始される時はＡＤ変換の途中結果はレジスタ４５に
保持されており、ＤＡ変換終了後に再度ＡＤ変換を途中
から開始するのが動作速度を保つ上で好的な構成である
。
このように逐次比較方式ではＡＤ変換用のＤＡ変換器４
６を用いてＤＡ変換動作が実現できるので集積度の向上
が期待できる。
６を用いてＤＡ変換動作が実現できるので集積度の向上
が期待できる。
以上説明したように、本発明は、リセット信号または電
源投入時に、ＡＤ変換器の帯域内雑音電力が最小となる
クロック遅延量を検出・記憶するリセット期間を経由し
て通常動作を開始するため、大規模な制御回路から生じ
る電源雑音の影響を最小とし、サンプリング周期とクロ
ック周期のビート性雑音に対しても影響を最小とし、イ
ンパルス性雑音に対する感度を抑えた精度の優れたＡＤ
変換器が実現できる。
源投入時に、ＡＤ変換器の帯域内雑音電力が最小となる
クロック遅延量を検出・記憶するリセット期間を経由し
て通常動作を開始するため、大規模な制御回路から生じ
る電源雑音の影響を最小とし、サンプリング周期とクロ
ック周期のビート性雑音に対しても影響を最小とし、イ
ンパルス性雑音に対する感度を抑えた精度の優れたＡＤ
変換器が実現できる。
第１図は本発明の第１の実施例のブロック回路図、第２
図はクロック遅延回路図、第３図は電源検出回路図、第
４図は本発明の第２の実施例のブロック回路図である。 １・・・・・・アナログ入力端子、２・・・・・・ディ
ジタル入出力端子、３・・・・・・ディジタル出力端子
、４・・・・・・ディジタル入力端子、５・・・・・・
リセット端子、６・・・・・クロック端子、８，４１・
・・・・・制御回路、７゜４２・・・・・・クロック供
給回路、９，４３・・・・・・ＡＤ変換器、２１・・・
・・・入力、２２．３６・・・・・・出力、２３・・・
・・・遅延回路、２４・・・・・・トランスファゲート
、３１・・・・・・電源端子、３２・・・・・・接地端
子、３３・・・・・・抵抗、３４・・・・・・容量、３
５・・・・・・インバータ、４４・・・・・・比較器、
４５・・・・・レジスタ、４６・・・・・・ＤＡ変換器
、４７．４８・・・・・・マルチプレクサ、４９・・・
・・・アナログ出力端子。 翁１図 代理人 弁理士 内 原 晋 月ｚ図
図はクロック遅延回路図、第３図は電源検出回路図、第
４図は本発明の第２の実施例のブロック回路図である。 １・・・・・・アナログ入力端子、２・・・・・・ディ
ジタル入出力端子、３・・・・・・ディジタル出力端子
、４・・・・・・ディジタル入力端子、５・・・・・・
リセット端子、６・・・・・クロック端子、８，４１・
・・・・・制御回路、７゜４２・・・・・・クロック供
給回路、９，４３・・・・・・ＡＤ変換器、２１・・・
・・・入力、２２．３６・・・・・・出力、２３・・・
・・・遅延回路、２４・・・・・・トランスファゲート
、３１・・・・・・電源端子、３２・・・・・・接地端
子、３３・・・・・・抵抗、３４・・・・・・容量、３
５・・・・・・インバータ、４４・・・・・・比較器、
４５・・・・・レジスタ、４６・・・・・・ＤＡ変換器
、４７．４８・・・・・・マルチプレクサ、４９・・・
・・・アナログ出力端子。 翁１図 代理人 弁理士 内 原 晋 月ｚ図
Claims (1)
- 帯域内出力雑音電力が最小となる遅延量を記憶する手段
と、この手段に記憶された遅延量でクロック信号を遅延
する手段とを有し、その遅延されたクロックでＡＤ変換
動作を行なうことを特徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239212A JP2952876B2 (ja) | 1988-09-22 | 1988-09-22 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239212A JP2952876B2 (ja) | 1988-09-22 | 1988-09-22 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0286329A true JPH0286329A (ja) | 1990-03-27 |
| JP2952876B2 JP2952876B2 (ja) | 1999-09-27 |
Family
ID=17041412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239212A Expired - Lifetime JP2952876B2 (ja) | 1988-09-22 | 1988-09-22 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952876B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111431533A (zh) * | 2020-04-26 | 2020-07-17 | 杭州电子科技大学富阳电子信息研究院有限公司 | 一种高速lvds接口adc数据与时钟同步的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113532A (ja) * | 1983-11-24 | 1985-06-20 | Sharp Corp | Ａｄコンバ−タ |
-
1988
- 1988-09-22 JP JP63239212A patent/JP2952876B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113532A (ja) * | 1983-11-24 | 1985-06-20 | Sharp Corp | Ａｄコンバ−タ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111431533A (zh) * | 2020-04-26 | 2020-07-17 | 杭州电子科技大学富阳电子信息研究院有限公司 | 一种高速lvds接口adc数据与时钟同步的方法 |
| CN111431533B (zh) * | 2020-04-26 | 2023-06-16 | 杭州电子科技大学富阳电子信息研究院有限公司 | 一种高速lvds接口adc数据与时钟同步的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2952876B2 (ja) | 1999-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3047280B2 (ja) | タイミング・アナライザ | |
| US5517109A (en) | Apparatus within an integrated circuit for automatically detecting a test mode of operation of the integrated circuit and selecting a test clock signal | |
| KR930005838B1 (ko) | 디지탈 신호처리회로와 아나로그 신호처리 회로를 갖는 원칩 반도체 집적회로장치 | |
| US4913557A (en) | Intergrated logic circuit having testing function circuit formed integrally therewith | |
| JPH0286329A (ja) | Ａｄ変換器 | |
| US6208190B1 (en) | Minimizing effects of switching noise in mixed signal chips | |
| JPH01241220A (ja) | Ａｄ・ｄａ変換器 | |
| JP2893733B2 (ja) | Ａ／ｄ変換器 | |
| JP2613910B2 (ja) | Ａｄ変換器 | |
| JP2679690B2 (ja) | クロックドライブ回路 | |
| JPS60142282A (ja) | 半導体集積回路 | |
| JPH02137015A (ja) | Ａ／ｄ変換器 | |
| JPH05268020A (ja) | クロック切換回路 | |
| JPH03215764A (ja) | 半導体集積回路 | |
| JP2689462B2 (ja) | クロック・スキュー調整回路 | |
| JP2734861B2 (ja) | Ｄｔｍｆ回路 | |
| JP2723676B2 (ja) | 半導体集積回路 | |
| JPH06177723A (ja) | パルス幅変調回路 | |
| JP3896717B2 (ja) | 逐次比較ａ／ｄ変換器 | |
| JPH09153802A (ja) | 半導体集積回路 | |
| JPS62183223A (ja) | 信号処理回路 | |
| JPH0329873A (ja) | モード設定回路 | |
| JPS6095370A (ja) | 集積回路装置 | |
| JPH0522133A (ja) | Ａｄ変換器およびアナログ・デイジタル混在ｉｃ | |
| JPH01272986A (ja) | 半導体集積回路 |