JPH01147912A - アナログ電圧生成回路 - Google Patents
アナログ電圧生成回路Info
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- JPH01147912A JPH01147912A JP30717087A JP30717087A JPH01147912A JP H01147912 A JPH01147912 A JP H01147912A JP 30717087 A JP30717087 A JP 30717087A JP 30717087 A JP30717087 A JP 30717087A JP H01147912 A JPH01147912 A JP H01147912A
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- Japan
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- switch
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- voltages
- circuits
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- Pending
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ電圧生成回路に関し、特に抵抗の分圧
によってアナログ電圧を得るアナログ電圧生成回路に関
する。
によってアナログ電圧を得るアナログ電圧生成回路に関
する。
従来のアナログ電圧生成回路について図面を参照して説
明する。
明する。
第４因は従来のアナログ電圧生成回路の一例を示す回路
図である。
図である。
まず、構成要素について説明する。
抵抗ラダー回路ＩＤは、電源電圧ＶＤＤ端φ接地電位端
間に直列接続された抵抗値ｒ、の抵抗Ｒ３１２本を備え
、電源電圧ＶＤＤを分圧した複数の電圧をタップＴ Ｏ
” Ｔ １１から出力する。
間に直列接続された抵抗値ｒ、の抵抗Ｒ３１２本を備え
、電源電圧ＶＤＤを分圧した複数の電圧をタップＴ Ｏ
” Ｔ １１から出力する。
タップＴｌｌ ”電圧ハ（１１／１２ ） Ｖｏｎ テ
ｔｂ ’）、以下タップＴ１゜〜Ｔ１の電圧はそれぞれ
順次（１／１２ ） ＶＤＤづつ低下し、タックＴ０で
接地電位、Ｏｖとなる。
ｔｂ ’）、以下タップＴ１゜〜Ｔ１の電圧はそれぞれ
順次（１／１２ ） ＶＤＤづつ低下し、タックＴ０で
接地電位、Ｏｖとなる。
スイッチ回路２Ｄは選択信号Ｓ３に基づき、抵抗ラダー
回路ＩＤからの１２個の電圧のうちの１つを選択してア
ナログ電圧ｖ０を出力する。
回路ＩＤからの１２個の電圧のうちの１つを選択してア
ナログ電圧ｖ０を出力する。
選択論理回路３人は、１２個の電圧の１つを選説明する
。
。
このアナログ電圧生成回路は、選択論理回路３人よ多出
力される選択信号Ｓｇに従って、スイッチ回路２Ｄで抵
抗ラダー回路ＩＤからの１２個の出力電圧のうちから該
当する１つを選択し電圧出力端子ＴＯＵ’ｒよりＯＶ〜
（１１／１２ ） ＶＤｎの範囲のいずれかのアナログ
電圧を出力する構成となっている。
力される選択信号Ｓｇに従って、スイッチ回路２Ｄで抵
抗ラダー回路ＩＤからの１２個の出力電圧のうちから該
当する１つを選択し電圧出力端子ＴＯＵ’ｒよりＯＶ〜
（１１／１２ ） ＶＤｎの範囲のいずれかのアナログ
電圧を出力する構成となっている。
従って、出力する電圧の数と同数の抵抗及びスイッチ素
子を接続しなければならず、ディジタル値のビット数を
ｎとすると ２ｎ個の抵抗及びスイッチ素子と２ｎ本の
接続線を必要とすることになる。
子を接続しなければならず、ディジタル値のビット数を
ｎとすると ２ｎ個の抵抗及びスイッチ素子と２ｎ本の
接続線を必要とすることになる。
上述した従来のアナログ電圧生成回路は、出力電圧の数
の分だけ抵抗とスイッチ素子及びこれらの接続線を必要
とする構成となっているので、出力電圧の数が多ければ
多いほど、抵抗とスイッチ素子及びこれらの接続線が多
くなり、ＬＳＩ化する場合、チップ面積が大きくなりコ
スト高になるという欠点がある。
の分だけ抵抗とスイッチ素子及びこれらの接続線を必要
とする構成となっているので、出力電圧の数が多ければ
多いほど、抵抗とスイッチ素子及びこれらの接続線が多
くなり、ＬＳＩ化する場合、チップ面積が大きくなりコ
スト高になるという欠点がある。
本発明の目的は、抵抗、スイッチ素子及び接続線の数を
低減することができ、ＬＳＩ化の際、チップ面積を小さ
くすることができ、従ってコストダウンすることができ
るアナログ電圧成生回路を提供することにある。
低減することができ、ＬＳＩ化の際、チップ面積を小さ
くすることができ、従ってコストダウンすることができ
るアナログ電圧成生回路を提供することにある。
本発明のアナログ電圧生成回路は、電源電圧端・接地電
位端間に接続された複数の抵抗をそれぞれ備え電源電圧
を分圧した複数の電圧をそれぞれ出力する第１及び第２
の抵抗ラダー回路ヒ、対応するこれら第１及び第２の抵
抗ラダー回路の複数の出力電圧のうちの１つを選択し互
いに異なる電圧を出力する第１及び第２のスイッチ回路
と、これら第１及び第２のスイッチ回路の出力端間に接
続された複数の抵抗を備えこれら第１及び第２のスイッ
チ回路の出力端間の電圧を分圧した複数の電圧を出力す
る第３の抵抗ラダー回路と、この第３の抵抗ラダー回路
の複数の出力電圧のうちの１つを選択して出力する第３
のスイッチ回路とを有している。
位端間に接続された複数の抵抗をそれぞれ備え電源電圧
を分圧した複数の電圧をそれぞれ出力する第１及び第２
の抵抗ラダー回路ヒ、対応するこれら第１及び第２の抵
抗ラダー回路の複数の出力電圧のうちの１つを選択し互
いに異なる電圧を出力する第１及び第２のスイッチ回路
と、これら第１及び第２のスイッチ回路の出力端間に接
続された複数の抵抗を備えこれら第１及び第２のスイッ
チ回路の出力端間の電圧を分圧した複数の電圧を出力す
る第３の抵抗ラダー回路と、この第３の抵抗ラダー回路
の複数の出力電圧のうちの１つを選択して出力する第３
のスイッチ回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
まず、構成要素について説明する。
第１の抵抗ラダー回路１人は、電源電圧ＶＤＤ端・接地
電位端間に３本の抵抗Ｒ１を備え、電源電圧ＶＤＤを分
圧しり’ｌｌ圧（１／３）ＶＤＤ、 （２／３）ＶＤＤ
。
電位端間に３本の抵抗Ｒ１を備え、電源電圧ＶＤＤを分
圧しり’ｌｌ圧（１／３）ＶＤＤ、 （２／３）ＶＤＤ
。
ＶＤＤをタップＴ、１．Ｔ□ＩＴＳ！からそれぞれ出力
する。
する。
第２の抵抗ラダー回路ＩＢは、電源電圧ＶＤＤ端・接地
電位端間に直列接続された３本の抵抗Ｒ１を備え、電源
電圧ＶＤＤを分圧した電圧ＯＶ 、 （１／３ ）ＶＤ
Ｄ＃ （２／３）ＶＤＤヲタｙプＴｏｏ ｐ ＴＨａ
’ｒｕ カらそれぞれ出力する。
電位端間に直列接続された３本の抵抗Ｒ１を備え、電源
電圧ＶＤＤを分圧した電圧ＯＶ 、 （１／３ ）ＶＤ
Ｄ＃ （２／３）ＶＤＤヲタｙプＴｏｏ ｐ ＴＨａ
’ｒｕ カらそれぞれ出力する。
第１及び第２のスイッチ回路２人ｅ２Ｂは、それぞれ、
選択信号Ｓ、により対応する第１及び第２抵抗ラダー回
路ＩＡ＊ＩＢの複数の出力電圧のうちの、１つを選択し
、互いに異なる電圧を出力する。
選択信号Ｓ、により対応する第１及び第２抵抗ラダー回
路ＩＡ＊ＩＢの複数の出力電圧のうちの、１つを選択し
、互いに異なる電圧を出力する。
第３の抵抗ラダー回路ｌｃは、第１及び第２のスイッチ
回路２ム、２Ｂの出力端間に直列接続された４本の抵抗
Ｒ３を備え、これら第１及び第２のスイッチ回路２人、
２Ｂの出力端間の電圧を分圧した４つの電圧をタップＴ
□〜Ｔａ４から出力する。
回路２ム、２Ｂの出力端間に直列接続された４本の抵抗
Ｒ３を備え、これら第１及び第２のスイッチ回路２人、
２Ｂの出力端間の電圧を分圧した４つの電圧をタップＴ
□〜Ｔａ４から出力する。
第３のスイッチ回路２ｃは、選択信号Ｓ！により、第３
の抵抗ラダー回路１ｃからの４つの出力電圧のうちの１
つを選択してアナログ電圧Ｖｏを出力する。
の抵抗ラダー回路１ｃからの４つの出力電圧のうちの１
つを選択してアナログ電圧Ｖｏを出力する。
選択論理回路３は、選択信号Ｓ１． Ｓ、を出力する。
次に、この実施例の動作について説明する。
第１及び第２のスイッチ回路２人、２Ｂは、選択信号Ｓ
、により連動するように女っている。すなわちスイッチ
回路２人で任意の電圧を選択すると、スイッチ回路２Ｂ
においては、スイッチ回路２人で選択した電圧の１段下
、つま’） （１／３ ） ＶＤＤだけ低い電圧が選択
される。
、により連動するように女っている。すなわちスイッチ
回路２人で任意の電圧を選択すると、スイッチ回路２Ｂ
においては、スイッチ回路２人で選択した電圧の１段下
、つま’） （１／３ ） ＶＤＤだけ低い電圧が選択
される。
そして、抵抗ラダー回路１ｃの両端に印加された電圧は
４等分され、スイッチ回路２゜のによってその１つが選
択される。すなわち（１／１２）Ｖ、Ｄ刻みで出力電圧
を設定することができる。
４等分され、スイッチ回路２゜のによってその１つが選
択される。すなわち（１／１２）Ｖ、Ｄ刻みで出力電圧
を設定することができる。
スイッチ回路２人〜２ｃによる抵抗ラダー回路１ム〜１
ｃの電圧（タップ）の選択と出力電圧Ｖｏとの関係を第
１表及び第２図に示す。
ｃの電圧（タップ）の選択と出力電圧Ｖｏとの関係を第
１表及び第２図に示す。
この実施例において、抵抗ラダー回路１ｃに流れる電流
によって抵抗ラダー回路１人、ＩＢのタップ間の電圧が
変化するのを小さくするために、抵抗Ｒ３の値は抵抗Ｒ
ｔ 、 Ｒｔよシ十分大きな値に設定しておくとよい。
によって抵抗ラダー回路１人、ＩＢのタップ間の電圧が
変化するのを小さくするために、抵抗Ｒ３の値は抵抗Ｒ
ｔ 、 Ｒｔよシ十分大きな値に設定しておくとよい。
このように、本実施例においては、合計１０個の抵抗と
１０個のスイッチ素子とによって１２種の電圧を得るこ
とができる。従来の方式で１２種の電圧を得ようとする
と１２個の抵抗と１２個のスイッチ素子が必要であった
のに対し部品数が約１７％も減少している。
１０個のスイッチ素子とによって１２種の電圧を得るこ
とができる。従来の方式で１２種の電圧を得ようとする
と１２個の抵抗と１２個のスイッチ素子が必要であった
のに対し部品数が約１７％も減少している。
一般に抵抗ラダー回路１人ＩＢをそれぞれｎ個の抵抗で
構成し抵抗ラダー回路１ｃをｍ個の抵抗で構成すると、
出力電圧はｍＸｎ通り得ることができる。その時必要と
なる抵抗数及びスイッチ素子数はそれぞれ（２ｎ＋ｍ）
個となる。
構成し抵抗ラダー回路１ｃをｍ個の抵抗で構成すると、
出力電圧はｍＸｎ通り得ることができる。その時必要と
なる抵抗数及びスイッチ素子数はそれぞれ（２ｎ＋ｍ）
個となる。
たとえば、２５６種の電圧を得たい時、従来２５６個も
の抵抗とスイッチ素子が必要であるのに対して、本実施
例においては１６Ｘ２＋１６＝４８個で済む。
の抵抗とスイッチ素子が必要であるのに対して、本実施
例においては１６Ｘ２＋１６＝４８個で済む。
部品数低減の効果は、ｍ 、 ｎが大きい程顕著である
から、一般に多用される８ビット以上のＤ−Ａ変換器等
に本発明を適用すれば著しい部品数低減効果が得られる
。
から、一般に多用される８ビット以上のＤ−Ａ変換器等
に本発明を適用すれば著しい部品数低減効果が得られる
。
第３図は本発明の第２の実施例を示す回路図である。
この第２の実施例は第１及び第２の抵抗ラダー回路を１
つの抵抗ラダー回路１に統合し、第１及び第２のスイッ
チ回路２人、２Ｂに対し、第１の実施例と同一の電圧を
供給するようにしたものである。
つの抵抗ラダー回路１に統合し、第１及び第２のスイッ
チ回路２人、２Ｂに対し、第１の実施例と同一の電圧を
供給するようにしたものである。
この様に、第２の実施例においては、合計７本の抵抗と
１０個のスイッチ素子及びこれらの接続１ｆｓｌＣよっ
て１２種の電圧を得ることができる。これを従来例と比
較するとスイッチ素子数が１７％、抵抗数が４２％も低
減している。
１０個のスイッチ素子及びこれらの接続１ｆｓｌＣよっ
て１２種の電圧を得ることができる。これを従来例と比
較するとスイッチ素子数が１７％、抵抗数が４２％も低
減している。
一般的に第２の実施例の方式においては、抵抗ラダー回
路１をｎ個、抵抗ラダー回路１ｃをｍ個の抵抗で構成す
ると、出力電圧はｍ Ｘ ｎ通り得ることができる。ま
た抵抗数はｎ十ｍ個、スイッチ素子及びその接続線の数
は（２ｎ＋ｍ）個で、第１の実施例の方式と比較して抵
抗数がｎ個低減できるという利点がある。
路１をｎ個、抵抗ラダー回路１ｃをｍ個の抵抗で構成す
ると、出力電圧はｍ Ｘ ｎ通り得ることができる。ま
た抵抗数はｎ十ｍ個、スイッチ素子及びその接続線の数
は（２ｎ＋ｍ）個で、第１の実施例の方式と比較して抵
抗数がｎ個低減できるという利点がある。
以上説明したように本発明は、複数の電圧を出力する１
つまたは２つの抵抗ラダー回路と、これら抵抗ラダー回
路の複数の出力電圧のうちの互いに異なる１つをそれぞ
れ選択して出力する２つのスイッチ回路と、これらスイ
ッチ回路の出力端間の電圧を分圧し出力する抵抗ラダー
回路及びこの出力電圧を選択し出力するスイッチ回路と
を設ける構成とすることによシ、抵抗、スイッチ素子及
びこれらの接続線の数を大幅に低減することができ、従
ってＬＳＩ等のチップ面積を小さくすることができ、か
つコストダウンすることができる効果がある。
つまたは２つの抵抗ラダー回路と、これら抵抗ラダー回
路の複数の出力電圧のうちの互いに異なる１つをそれぞ
れ選択して出力する２つのスイッチ回路と、これらスイ
ッチ回路の出力端間の電圧を分圧し出力する抵抗ラダー
回路及びこの出力電圧を選択し出力するスイッチ回路と
を設ける構成とすることによシ、抵抗、スイッチ素子及
びこれらの接続線の数を大幅に低減することができ、従
ってＬＳＩ等のチップ面積を小さくすることができ、か
つコストダウンすることができる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示された実施例のスイッチ回路による抵抗ラダ
ー回路の電圧（タップ）選択と出力電圧との関係を示す
特性図、第３図は本発明の第２の実施例を示す回路図、
第４図は従来のアナログ電圧生成回路の一例を示す回路
図である。 １．１人〜ＩＤ・・・・・・抵抗ラダー回路、２ＡＡ／
２Ｄ・・・・・・スイッチ回路、３，３人・・・・・・
選択論理回路、Ｒ１−Ｒ４・・・・・・抵抗。 代理人 弁理士 内 原 晋 粥、ｆ５図
第１図に示された実施例のスイッチ回路による抵抗ラダ
ー回路の電圧（タップ）選択と出力電圧との関係を示す
特性図、第３図は本発明の第２の実施例を示す回路図、
第４図は従来のアナログ電圧生成回路の一例を示す回路
図である。 １．１人〜ＩＤ・・・・・・抵抗ラダー回路、２ＡＡ／
２Ｄ・・・・・・スイッチ回路、３，３人・・・・・・
選択論理回路、Ｒ１−Ｒ４・・・・・・抵抗。 代理人 弁理士 内 原 晋 粥、ｆ５図
Claims (2)
- （１）電源電圧端・接地電位端間に接続された複数の抵
抗をそれぞれ備え電源電圧を分圧した複数の電圧をそれ
ぞれ出力する第１及び第２の抵抗ラダー回路と、対応す
るこれら第１及び第２の抵抗ラダー回路の複数の出力電
圧のうちの１つを選択し互いに異なる電圧を出力する第
１及び第２のスイッチ回路と、これら第１及び第２のス
イッチ回路の出力端間に接続された複数の抵抗を備えこ
れら第１及び第２のスイッチ回路の出力端間の電圧を分
圧した複数の電圧を出力する第３の抵抗ラダー回路と、
この第３の抵抗ラダー回路の複数の出力電圧のうちの１
つを選択して出力する第３のスイッチ回路とを有するこ
とを特徴とするアナログ電圧成生回路。 - （２）第１及び第２の抵抗ラダー回路を１つの抵抗ラダ
ー回路で構成した特許請求の範囲第１項記載のアナログ
電圧生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30717087A JPH01147912A (ja) | 1987-12-03 | 1987-12-03 | アナログ電圧生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30717087A JPH01147912A (ja) | 1987-12-03 | 1987-12-03 | アナログ電圧生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01147912A true JPH01147912A (ja) | 1989-06-09 |
Family
ID=17965877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30717087A Pending JPH01147912A (ja) | 1987-12-03 | 1987-12-03 | アナログ電圧生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01147912A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132828A (ja) * | 1992-10-14 | 1994-05-13 | Mitsubishi Electric Corp | Ｄ／ａ変換装置 |
| KR100579537B1 (ko) * | 1997-06-02 | 2006-09-22 | 세이코 엡슨 가부시키가이샤 | 디지털-아날로그변환기와회로기판과전자기기및액정표시장치 |
| JP2007195018A (ja) * | 2006-01-20 | 2007-08-02 | Oki Electric Ind Co Ltd | ディジタル・アナログ変換器 |
| JP2009005051A (ja) * | 2007-06-21 | 2009-01-08 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| US7919931B2 (en) | 2005-04-26 | 2011-04-05 | Epson Imaging Devices Corporation | LED driving circuit, illuminating device, and electro-optical device |
| JP2016096497A (ja) * | 2014-11-17 | 2016-05-26 | ラピスセミコンダクタ株式会社 | イコライザ回路及び半導体集積装置 |
-
1987
- 1987-12-03 JP JP30717087A patent/JPH01147912A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132828A (ja) * | 1992-10-14 | 1994-05-13 | Mitsubishi Electric Corp | Ｄ／ａ変換装置 |
| KR100579537B1 (ko) * | 1997-06-02 | 2006-09-22 | 세이코 엡슨 가부시키가이샤 | 디지털-아날로그변환기와회로기판과전자기기및액정표시장치 |
| US7919931B2 (en) | 2005-04-26 | 2011-04-05 | Epson Imaging Devices Corporation | LED driving circuit, illuminating device, and electro-optical device |
| JP2007195018A (ja) * | 2006-01-20 | 2007-08-02 | Oki Electric Ind Co Ltd | ディジタル・アナログ変換器 |
| KR101243169B1 (ko) * | 2006-01-20 | 2013-03-13 | 오끼 덴끼 고오교 가부시끼가이샤 | 디지털·아날로그 변환기 |
| JP2009005051A (ja) * | 2007-06-21 | 2009-01-08 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| JP2016096497A (ja) * | 2014-11-17 | 2016-05-26 | ラピスセミコンダクタ株式会社 | イコライザ回路及び半導体集積装置 |
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