JPS58133031A - Ｄａ変換回路 - Google Patents
Ｄａ変換回路Info
- Publication number
- JPS58133031A JPS58133031A JP1506982A JP1506982A JPS58133031A JP S58133031 A JPS58133031 A JP S58133031A JP 1506982 A JP1506982 A JP 1506982A JP 1506982 A JP1506982 A JP 1506982A JP S58133031 A JPS58133031 A JP S58133031A
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- JP
- Japan
- Prior art keywords
- output terminal
- digital signal
- conversion
- terminal
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデジタル量をアナログ量に変換するＤ直変換回
路に関する。
路に関する。
第１図（１）は基準電圧ｖ１を２Ｗ個（ＮはＤ直変換の
デジタル入力のビット数）のｍ抗例えば！で分割し、そ
の分割点をデジタル入力信号にょシスイツｆ ８Ｗｏ〜
８Ｗ（２）Ｉ−、）で選択する方法である。
デジタル入力のビット数）のｍ抗例えば！で分割し、そ
の分割点をデジタル入力信号にょシスイツｆ ８Ｗｏ〜
８Ｗ（２）Ｉ−、）で選択する方法である。
実際にはスイッチ譚ｉ（％ｘＱ ＃ １ ｅ−＋ ２’
−１） ｔｔ、＃Ｉ１図（ｂ）に示される如くＮビット
のデジタル人力Ｂ、−ｒｙ−１（ｒＪは１ｊまた祉１ｊ
の意味）のマトリクス回路で構成され、選択される。こ
の第１図の方法はビット数が大きくなると、抵抗及びス
イッチの数が多くなる欠点がある。
−１） ｔｔ、＃Ｉ１図（ｂ）に示される如くＮビット
のデジタル人力Ｂ、−ｒｙ−１（ｒＪは１ｊまた祉１ｊ
の意味）のマトリクス回路で構成され、選択される。こ
の第１図の方法はビット数が大きくなると、抵抗及びス
イッチの数が多くなる欠点がある。
第２図は、２つの出力ＩＩ ａ ＋ ｂ間の電位差がデ
ジタル人力Ｂ、 、 Ｂ、〜Ｂ、、Ｂ、に比例するもの
で、容量結合の比較増幅器と組み合わせてＤＡ変換回路
を構成している例がある。この方法は抵抗Ｒ，４Ｒ及び
スイッチ請の数が少なく、上記用途には優れたものであ
るが、２つの出力ａｉｌ ａ ＋ ｂの絶対電位が両方
ともｒジタル入力値によって変化する。即ち基準レベル
をもとにどの位置化するという関係、換言すれば所−シ
ングルエンド形式ではないので、仁の１１の形ではＤ直
変換回路としては使えない・ その他Ｒ−２Ｂ抵抗網を使う方式、２１翼抵抗をスイッ
チする方式があるが、いずれ４ ＭＯ８集積回路中の抵
抗を構成する素子の比抵抗の大きさとの関係から抵抗の
占める面積が大暑くな夛、現実的でない。
ジタル人力Ｂ、 、 Ｂ、〜Ｂ、、Ｂ、に比例するもの
で、容量結合の比較増幅器と組み合わせてＤＡ変換回路
を構成している例がある。この方法は抵抗Ｒ，４Ｒ及び
スイッチ請の数が少なく、上記用途には優れたものであ
るが、２つの出力ａｉｌ ａ ＋ ｂの絶対電位が両方
ともｒジタル入力値によって変化する。即ち基準レベル
をもとにどの位置化するという関係、換言すれば所−シ
ングルエンド形式ではないので、仁の１１の形ではＤ直
変換回路としては使えない・ その他Ｒ−２Ｂ抵抗網を使う方式、２１翼抵抗をスイッ
チする方式があるが、いずれ４ ＭＯ８集積回路中の抵
抗を構成する素子の比抵抗の大きさとの関係から抵抗の
占める面積が大暑くな夛、現実的でない。
そこで本発明の目的とする七ころは、抵抗及びスイッチ
の数が少なく、を走誤差を生ずることなくシングルエン
ドの出方が得られるＤ直変換回路を提供することにある
。
の数が少なく、を走誤差を生ずることなくシングルエン
ドの出方が得られるＤ直変換回路を提供することにある
。
上記本発明の目的を連成するために、デジタル人力゛を
第１のグループ（下位桁）と第２のグループ（上位桁）
Ｋ分け、例えば＠２のダル−ｌは、そのうちの最低位ビ
ｙ）Ｋ対応する抵抗値の抵抗が前記ＩＩ２のグループの
ビット数によりて選択てきる数だけ直列に接続された連
鎖の抵抗の接続点のうちの一つを選択して出力端子に接
続する。上記直列抵抗群の一端と接地電位の関（Ｌ匈）
及び他端と基準電源の関（Ｕ儒）Ｋ１それぞれ第１のグ
ループで切り換見られる直列抵抗群を接続し、Ｕｌｉｌ
とＬ側では抵抗値が相補的になるように切）換えるもの
とする。
第１のグループ（下位桁）と第２のグループ（上位桁）
Ｋ分け、例えば＠２のダル−ｌは、そのうちの最低位ビ
ｙ）Ｋ対応する抵抗値の抵抗が前記ＩＩ２のグループの
ビット数によりて選択てきる数だけ直列に接続された連
鎖の抵抗の接続点のうちの一つを選択して出力端子に接
続する。上記直列抵抗群の一端と接地電位の関（Ｌ匈）
及び他端と基準電源の関（Ｕ儒）Ｋ１それぞれ第１のグ
ループで切り換見られる直列抵抗群を接続し、Ｕｌｉｌ
とＬ側では抵抗値が相補的になるように切）換えるもの
とする。
以下図面を参照して本発明の一実施例を説明する。＠３
図は前記第２１！ｌＫ対応する４ビ、トのＤＡ直変換場
合を示している。即ちＭＯＢ （Ｂ、 。
図は前記第２１！ｌＫ対応する４ビ、トのＤＡ直変換場
合を示している。即ちＭＯＢ （Ｂ、 。
Ｂｓ ）による直列の４Ｒ低抵抗の切少換え部分（記号
Ｍで示す）の上下に、Ｌ８Ｂ （Ｂ・ 、Ｂ１ ）によ
る直列のＲ＆抗群Ｏ切シ換え部分（記号Ｕ。
Ｍで示す）の上下に、Ｌ８Ｂ （Ｂ・ 、Ｂ１ ）によ
る直列のＲ＆抗群Ｏ切シ換え部分（記号Ｕ。
Ｌで示す）を直列に接続し友ものである０ＭＯ部分の電
圧選択はスイッチ（Ｍｏｌ ）ランジスタ）ＳＷ、−８
Ｗ、で行ない、Ｌの部分の電圧選択はスイ、チＳＷｔ〜
８ＷＢ 、１）の部分の電圧選択はスイ。
圧選択はスイッチ（Ｍｏｌ ）ランジスタ）ＳＷ、−８
Ｗ、で行ない、Ｌの部分の電圧選択はスイ、チＳＷｔ〜
８ＷＢ 、１）の部分の電圧選択はスイ。
チＳＷ、 ｓ 〜ＳＷｍ−で行なう。
第３図のような構成であれば、Ｕの部分とＬの部分で選
択される抵抗値は相補的、っ遣シ一方の抵抗値が増加す
ればその分他方が減少し、１＆一方が減少すればその分
他方が増加する関係にあるから、両者の抵抗値の和は常
に４３である。従りて基準電源ｖ１からＵ ｅ ｗ ｅ
Ｌ Ｏ抵抗網を通して流れる電流は常に一定となる。
択される抵抗値は相補的、っ遣シ一方の抵抗値が増加す
ればその分他方が減少し、１＆一方が減少すればその分
他方が増加する関係にあるから、両者の抵抗値の和は常
に４３である。従りて基準電源ｖ１からＵ ｅ ｗ ｅ
Ｌ Ｏ抵抗網を通して流れる電流は常に一定となる。
しかしてＶの部分唸、デジタル人力Ｂ８＋Ｂ、の信号に
よりて４つの点を選択し、ＤＡ費換出力Ｖｏｕｔを出力
端子ａＫ出方してぃゐ、ＷＪｅ）＊読点Ｎ トｔ Ｎ
９間の電位差はｉｓ、、ｉｓ、の懺に比例し、Ｎｌ、点
の接地点に対する電位はデジタル人力Ｂｌｅｌｌ・の信
号の値に比例するので、結局、出力Ｖｏｕｔは接地に対
しＢｌ ｅ Ｂｍ ＃Ｂ１ ｅＢ、の数値に比例す
る。即ちシングルエンＮ。
よりて４つの点を選択し、ＤＡ費換出力Ｖｏｕｔを出力
端子ａＫ出方してぃゐ、ＷＪｅ）＊読点Ｎ トｔ Ｎ
９間の電位差はｉｓ、、ｉｓ、の懺に比例し、Ｎｌ、点
の接地点に対する電位はデジタル人力Ｂｌｅｌｌ・の信
号の値に比例するので、結局、出力Ｖｏｕｔは接地に対
しＢｌ ｅ Ｂｍ ＃Ｂ１ ｅＢ、の数値に比例す
る。即ちシングルエンＮ。
ＤＡ変換出力Ｖｏｕｔが得られるものである。ここでＵ
、Ｌの部分のスイッチのオン抵抗ＲＫ比べて充分小さい
ものとする。
、Ｌの部分のスイッチのオン抵抗ＲＫ比べて充分小さい
ものとする。
第３図の回路にありては、第２図のものと同様にデジタ
ル入力”ｏｓＢ・〜ＩＩｓ ｅ Ｉｓ テアナログ出
力を選択するから、抵抗及びスイ、チの数が格段に少な
くて済み、シングルエンドＯＤＡ変換出力Ｖｏｗｔが得
られる。ま九仮シＫＵの部分が省略されているものとす
ると、抵抗の選択の仕方でＶ、−接地間を流れる電流が
変化し、ＤＡ変換誤差が生じてしまうが、第３図の回路
にあってはＬｏＮ分の抵抗変化を補なうＵの部分がある
ため、電流一定で変換誤差が生じないものである。
ル入力”ｏｓＢ・〜ＩＩｓ ｅ Ｉｓ テアナログ出
力を選択するから、抵抗及びスイ、チの数が格段に少な
くて済み、シングルエンドＯＤＡ変換出力Ｖｏｗｔが得
られる。ま九仮シＫＵの部分が省略されているものとす
ると、抵抗の選択の仕方でＶ、−接地間を流れる電流が
変化し、ＤＡ変換誤差が生じてしまうが、第３図の回路
にあってはＬｏＮ分の抵抗変化を補なうＵの部分がある
ため、電流一定で変換誤差が生じないものである。
なお本発明は上記実施例のみに＠られることなく、本発
明の要旨を逸脱しない範囲で種々の応用が可能である０
例えば、実施例ではＵ、Ｍ。
明の要旨を逸脱しない範囲で種々の応用が可能である０
例えば、実施例ではＵ、Ｍ。
Ｌの部分で、抵抗Ｒま九は４ＲＫ沿う所餉スライド型選
択を行なったが、例えばＪＩ４図の如き短絡歴の抵抗選
択としてもよい。また例えば第３図、第４図におい？Ｍ
８Ｂ＠がＬ８Ｂ＠ｔ）両＠に配置されるように入れ換え
てもよい。
択を行なったが、例えばＪＩ４図の如き短絡歴の抵抗選
択としてもよい。また例えば第３図、第４図におい？Ｍ
８Ｂ＠がＬ８Ｂ＠ｔ）両＠に配置されるように入れ換え
てもよい。
以上説明し九如く本発明によれば、第２図に応じ九スイ
、チ構成で電圧選択を行なうから、第１図に比べれば抵
抗及びスイッチの数が格段換出力を得ることができる・
を九直列抵抗詳を流れゐ電流ｔｔｌＩｃ一定化できるか
ら、得られるＤＡ［換出力に誤差が生じないなど０＊点
を有しえＤＡ変換回路が提供できるものである。
、チ構成で電圧選択を行なうから、第１図に比べれば抵
抗及びスイッチの数が格段換出力を得ることができる・
を九直列抵抗詳を流れゐ電流ｔｔｌＩｃ一定化できるか
ら、得られるＤＡ［換出力に誤差が生じないなど０＊点
を有しえＤＡ変換回路が提供できるものである。
第１ ｍｌ（ａ） 、 ６１）は従来ｏｎＡ［換ａ１１
ｍｌ、嬉２図は従来の傭のＤＡｇＲ換關路図、嬉３図は
本発明〇一実施例の回路図、第４ｇは不発−０他の実施
例の回路図である。 １．４１−・抵抗、ＩＩＷ１〜ｇＷ１＠ ・・・Ｘイｆ
？、ａ−−出力端子。 出願入代１人 弁環士 鈴 江 武 彦第１図 （ａ） （ｂ） 第２図 第３図
ｍｌ、嬉２図は従来の傭のＤＡｇＲ換關路図、嬉３図は
本発明〇一実施例の回路図、第４ｇは不発−０他の実施
例の回路図である。 １．４１−・抵抗、ＩＩＷ１〜ｇＷ１＠ ・・・Ｘイｆ
？、ａ−−出力端子。 出願入代１人 弁環士 鈴 江 武 彦第１図 （ａ） （ｂ） 第２図 第３図
Claims (3)
- （１） 第１の電位供給端と第１の出力端間に直列接
続された第１の抵抗群と、該抵抗群の抵抗の端子電圧を
、第１のデジタル信号に応じて選択し前記第１の出力端
子に導出する第１のスイ、チ手段と、前記第１の出力端
子と第２の出力端子間に直列接続された第２の抵抗群と
、核抵抗群の抵抗の端子電圧を、第２のデジタル信号に
応じて選択し第３の出力端子に導出する第２のスイッチ
手段と、前記第２の出力端子と第２の電位供給端間に直
列接続され前記第１の抵抗群と対応関係にある第３の抵
抗群と、骸抵抗群の各端子電圧を、前記第１のデジタル
信号と対応関係にある第３のデジタル信号で選択し前記
第２の出力端子に導出する第３のスイッチ手段とを具備
し、前記第１のスイッチ手段で選択される第１の抵抗群
の抵抗値と第３のスイッチ手段で選択される第３の抵抗
群の抵抗値の和を常に一定とし、前記第３の出力端子と
第１の電位供給端間にアナログ出方を得るようにした仁
とを特徴とするＤム変換回路。 - （２） 前記第１のデジタル信号はＤム変換の５Ｐジ
メル入力値の下位桁、前記第２のデジタル信号は前記Ｄ
Ａ変換のデジタル入力値の上位桁に対応し、前記デジタ
ル入力値の下位桁、上位桁の値に応じ九アナログ出力値
が前記第３の出力端子に得られるようＫしたことを特徴
とする特許請求の範囲第１項に記填のＤム変換回路。 - （３）前記＠１のデジタル信号はＤＡ変換のデジタル入
力値の上位桁、前記第２のデジタル信号は前記ＤＡ変換
のデジタル入力値の下位桁に対応し、前記ｆ″ジタル入
力値の上位桁、下位桁の値に応じ九アナログ出力値が前
記第３の出力端子に得られるようＫしたことを特徴とす
る特許請求の範囲第１項に記＠ＯＤム変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1506982A JPS58133031A (ja) | 1982-02-02 | 1982-02-02 | Ｄａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1506982A JPS58133031A (ja) | 1982-02-02 | 1982-02-02 | Ｄａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58133031A true JPS58133031A (ja) | 1983-08-08 |
Family
ID=11878553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1506982A Pending JPS58133031A (ja) | 1982-02-02 | 1982-02-02 | Ｄａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58133031A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61293023A (ja) * | 1985-06-20 | 1986-12-23 | Nec Corp | アナログ−デイジタル変換器 |
| JPS62227224A (ja) * | 1986-03-28 | 1987-10-06 | Fujitsu Ltd | デジタルアナログ変換器 |
| JPH01133424A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| JP2014120946A (ja) * | 2012-12-17 | 2014-06-30 | Toppan Printing Co Ltd | Ｄ／ａ変換回路 |
-
1982
- 1982-02-02 JP JP1506982A patent/JPS58133031A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61293023A (ja) * | 1985-06-20 | 1986-12-23 | Nec Corp | アナログ−デイジタル変換器 |
| JPH0455005B2 (ja) * | 1985-06-20 | 1992-09-02 | Nippon Electric Co | |
| JPS62227224A (ja) * | 1986-03-28 | 1987-10-06 | Fujitsu Ltd | デジタルアナログ変換器 |
| JPH01133424A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| JP2014120946A (ja) * | 2012-12-17 | 2014-06-30 | Toppan Printing Co Ltd | Ｄ／ａ変換回路 |
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