JPS6376619A - デイジタル−アナログ変換装置 - Google Patents
デイジタル−アナログ変換装置Info
- Publication number
- JPS6376619A JPS6376619A JP22307186A JP22307186A JPS6376619A JP S6376619 A JPS6376619 A JP S6376619A JP 22307186 A JP22307186 A JP 22307186A JP 22307186 A JP22307186 A JP 22307186A JP S6376619 A JPS6376619 A JP S6376619A
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- JP
- Japan
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- taps
- bit
- switching
- decoder
- digital
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101000997281 Rattus norvegicus Potassium voltage-gated channel subfamily C member 1 Proteins 0.000 description 1
- 101001135491 Rattus norvegicus Potassium voltage-gated channel subfamily C member 4 Proteins 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は分圧抵抗を用いたディジクルーアナログ変換装
置の構成に関し、特に、回路構成が簡単な装置を提供す
るものである。
置の構成に関し、特に、回路構成が簡単な装置を提供す
るものである。
従来の技術
抵抗を用いたディジタル−アナログ変換装置としてはＲ
−２Ｒラダーネツトワークを用いた装置が有名であるが
、ＭＯＳ型の集積回路においては抵抗体の抵抗値の問題
から専ら分圧抵抗型のディジタル−アナログ変換装置が
多用されており、その典型的な例がＨ，Ｕ、ポストとに
、ショソペによるアイ・イー・イー・イーのジャーナル
・オブ・ソリッド・ステート・サーキット巻Ｓ（、−１
８第３号第２９７〜３０１頁における「１４ビット単調
型ＮＭＯ３−Ｄ／Ａ変換器ｊ （Ｈ，Ｕ ＰＯ５Ｔａ
ｎｄ Ｋ、 ５ＣＨＯＰＰＥ ”Ａ １４ Ｂｉｔ
Ｍｏｎｏｔｏｎｉｃ ＮＭＯ３Ｄ／八 Ｃｏｎｖｅｒｔ
ｅｒ、 ’ＩＥＥＥ Ｊ、５ｏｌｉｄ−３ｔａｔｅ
Ｃ１ｒ−ｃｕｉｔｓ、 ｖｏｌ、 ５Ｃ−１８＋
Ｎａ３． ｐｐ２９７−３０Ｌ Ｊｕｎｅ１９８
３、以下、文献１と略記する。）に示されている。
−２Ｒラダーネツトワークを用いた装置が有名であるが
、ＭＯＳ型の集積回路においては抵抗体の抵抗値の問題
から専ら分圧抵抗型のディジタル−アナログ変換装置が
多用されており、その典型的な例がＨ，Ｕ、ポストとに
、ショソペによるアイ・イー・イー・イーのジャーナル
・オブ・ソリッド・ステート・サーキット巻Ｓ（、−１
８第３号第２９７〜３０１頁における「１４ビット単調
型ＮＭＯ３−Ｄ／Ａ変換器ｊ （Ｈ，Ｕ ＰＯ５Ｔａ
ｎｄ Ｋ、 ５ＣＨＯＰＰＥ ”Ａ １４ Ｂｉｔ
Ｍｏｎｏｔｏｎｉｃ ＮＭＯ３Ｄ／八 Ｃｏｎｖｅｒｔ
ｅｒ、 ’ＩＥＥＥ Ｊ、５ｏｌｉｄ−３ｔａｔｅ
Ｃ１ｒ−ｃｕｉｔｓ、 ｖｏｌ、 ５Ｃ−１８＋
Ｎａ３． ｐｐ２９７−３０Ｌ Ｊｕｎｅ１９８
３、以下、文献１と略記する。）に示されている。
発明が解決しようとする問題点
ところで、前記文献１に示されるような分圧抵抗型のデ
ィジタル−アナログ変換装置は、複数のタップを有する
抵抗分圧回路と、前記複数のタップと出力端子の間に接
続された複数のスイソチング回路と入力データに応じて
前記スイッチング回路を個々に導通せしめるデコーダを
備えているが、一般的には、ｎビットのディジタル−ア
ナログ変換装置を実現するためには２０個のタップとス
イッチング回路を必要とする。前記文献１には粗分圧抵
抗回路と回分圧抵抗回路を組み合わせることにより、少
ないタップ数で高分解能の変換装置を実現した例が紹介
されているが、粗分圧抵抗回路と回分圧抵抗回路の結合
のための２本の接続ラインと複雑な切り換え回路が必要
になるなどの問題点を有している。
ィジタル−アナログ変換装置は、複数のタップを有する
抵抗分圧回路と、前記複数のタップと出力端子の間に接
続された複数のスイソチング回路と入力データに応じて
前記スイッチング回路を個々に導通せしめるデコーダを
備えているが、一般的には、ｎビットのディジタル−ア
ナログ変換装置を実現するためには２０個のタップとス
イッチング回路を必要とする。前記文献１には粗分圧抵
抗回路と回分圧抵抗回路を組み合わせることにより、少
ないタップ数で高分解能の変換装置を実現した例が紹介
されているが、粗分圧抵抗回路と回分圧抵抗回路の結合
のための２本の接続ラインと複雑な切り換え回路が必要
になるなどの問題点を有している。
問題点を解決するための手段
前記した問題点を解決するために本発明のディジタル−
アナログ変換装置は、複数のタップを有する抵抗分圧手
段と、前記複数のタップと出力端子の間に接続された複
数のスイッチング手段と、入力データの特定のビットよ
りも上位のビ・ノドのデータに対応して前記複数のスイ
ッチング手段のいずれかを導通状態にさせるとともに、
前記特定のビットの論理レベルに応じて導通状態にある
スイッチング手段とそれに隣接した別のスイッチング手
段を導通状態に移行せしめるデコーダを備えている。
アナログ変換装置は、複数のタップを有する抵抗分圧手
段と、前記複数のタップと出力端子の間に接続された複
数のスイッチング手段と、入力データの特定のビットよ
りも上位のビ・ノドのデータに対応して前記複数のスイ
ッチング手段のいずれかを導通状態にさせるとともに、
前記特定のビットの論理レベルに応じて導通状態にある
スイッチング手段とそれに隣接した別のスイッチング手
段を導通状態に移行せしめるデコーダを備えている。
作用
本発明では前記した構成によって、タップ数を増加させ
ることなく、また、簡単な構成で高精度のディジタル−
アナログ変換装置を得ることができる。
ることなく、また、簡単な構成で高精度のディジタル−
アナログ変換装置を得ることができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における５ビツト分解能のデ
ィジタル−アナログ変換装置の構成図を示したものであ
る。第１図において、直列に接続された１７個の同一抵
抗値の低抵抗ｒｏ−ｒ１６と１７個のタップを有する抵
抗分圧回路１００と、この１７個のタップとバッファア
ンプ３００の間に接続された１７個のスイッチングトラ
ンジスタ１０１．１０２，１０３．・・・・・・１１７
と、前記バッファアンプの出力が供給される出力端子５
０と、データ入力端子１０，１１，１２，１３．１４に
供給される５ビツトの入力データに応じて前記スイッチ
ングトランジスタ１０１〜１１７を導通状態にさせるデ
コーダ２００によって全体が構成されている。また、前
記デコーダ２００は、前記データ入力端子１１〜１４に
供給される２ビツト目から５ビツト目までの入力データ
をデコードする４人力ＡＮＤゲート２０１と、一方の入
力端子に前記データ入力端子１０に供給される１ビツト
目の入力データが供給され、他方の入力端子には下位ブ
ロックの単位回路を構成する４人力ＡＮＤゲート２０４
の出力が印加される２人力ＡＮＤゲート２０２と、一方
の入力端子に前記４人力ＡＮＤゲート２０１の出力が印
加され、他方の入力端子には前記ＡＮＤゲート２０２の
出力が印加されるＯＲゲート２０３によって構成された
単位回路を備えている。
ィジタル−アナログ変換装置の構成図を示したものであ
る。第１図において、直列に接続された１７個の同一抵
抗値の低抵抗ｒｏ−ｒ１６と１７個のタップを有する抵
抗分圧回路１００と、この１７個のタップとバッファア
ンプ３００の間に接続された１７個のスイッチングトラ
ンジスタ１０１．１０２，１０３．・・・・・・１１７
と、前記バッファアンプの出力が供給される出力端子５
０と、データ入力端子１０，１１，１２，１３．１４に
供給される５ビツトの入力データに応じて前記スイッチ
ングトランジスタ１０１〜１１７を導通状態にさせるデ
コーダ２００によって全体が構成されている。また、前
記デコーダ２００は、前記データ入力端子１１〜１４に
供給される２ビツト目から５ビツト目までの入力データ
をデコードする４人力ＡＮＤゲート２０１と、一方の入
力端子に前記データ入力端子１０に供給される１ビツト
目の入力データが供給され、他方の入力端子には下位ブ
ロックの単位回路を構成する４人力ＡＮＤゲート２０４
の出力が印加される２人力ＡＮＤゲート２０２と、一方
の入力端子に前記４人力ＡＮＤゲート２０１の出力が印
加され、他方の入力端子には前記ＡＮＤゲート２０２の
出力が印加されるＯＲゲート２０３によって構成された
単位回路を備えている。
以上のように構成されたディジタル−アナログ変換装置
についてその動作を説明する。
についてその動作を説明する。
まず、データ入力端子１４〜１０に供給される５ビツト
の入力データが（１１１００）のときは４人力ＡＮＤゲ
ート２０４の出力レベルが°１゜に移行してスイッチン
グトランジスタ１０３が導通状態となり、入力データが
（１１１１０）のときには４人力ＡＮＤゲート２０１の
出力レベルが“１”に移行してスイッチングトランジス
タ１０２が導通状態となって、それぞれのタップ電位が
出力端子５０に印加されるが、入力データが（１１１０
１）のときには４人力ＡＮＤゲート２０４の出力レベル
が°１”に移行してスイッチングトランジスタ１０３が
導通状態となるとともに、２人力ＡＮＤゲート２０２の
出力レベルが１゛に移行してスイッチングトランジスタ
１０２も導通状態となる。その結果、出力端子５０には
スイッチングトランジスタ１０２が接続されたタップの
電位とスイッチングトランジスタ１０３が接続されたタ
ップの電位の中間の電位が印加される。このようにして
、第１図に示したディジタル−アナログ変換装置はデー
タ入力端子１４〜１１に供給される４ビツト分の入カデ
ータによって１６段階に変化する出力電圧が得られ、デ
ータ入力端子１０に供給される１ビツト目の人力データ
によってこれら１６段階の中間電位の出力電圧が得られ
ることになり、抵抗分圧回路１００のタップ数の２倍の
分解能を有していることになる。
の入力データが（１１１００）のときは４人力ＡＮＤゲ
ート２０４の出力レベルが°１゜に移行してスイッチン
グトランジスタ１０３が導通状態となり、入力データが
（１１１１０）のときには４人力ＡＮＤゲート２０１の
出力レベルが“１”に移行してスイッチングトランジス
タ１０２が導通状態となって、それぞれのタップ電位が
出力端子５０に印加されるが、入力データが（１１１０
１）のときには４人力ＡＮＤゲート２０４の出力レベル
が°１”に移行してスイッチングトランジスタ１０３が
導通状態となるとともに、２人力ＡＮＤゲート２０２の
出力レベルが１゛に移行してスイッチングトランジスタ
１０２も導通状態となる。その結果、出力端子５０には
スイッチングトランジスタ１０２が接続されたタップの
電位とスイッチングトランジスタ１０３が接続されたタ
ップの電位の中間の電位が印加される。このようにして
、第１図に示したディジタル−アナログ変換装置はデー
タ入力端子１４〜１１に供給される４ビツト分の入カデ
ータによって１６段階に変化する出力電圧が得られ、デ
ータ入力端子１０に供給される１ビツト目の人力データ
によってこれら１６段階の中間電位の出力電圧が得られ
ることになり、抵抗分圧回路１００のタップ数の２倍の
分解能を有していることになる。
すなわち、第１図に示したディジタル−アナログ変換装
置を構成するデコーダ２００は、入力データの１ビツト
目よりも上位のビットのデータに対応してスイッチング
トランジスタ１０２〜１１７のいずれかを導通状態にさ
せるとともに１ビツト目の論理レヘルに応じて導通状態
にあるスイッチングトランジスタとそれに隣接した別の
スイッチングトランジスタを導通状態に移行させるよう
に構成されている。
置を構成するデコーダ２００は、入力データの１ビツト
目よりも上位のビットのデータに対応してスイッチング
トランジスタ１０２〜１１７のいずれかを導通状態にさ
せるとともに１ビツト目の論理レヘルに応じて導通状態
にあるスイッチングトランジスタとそれに隣接した別の
スイッチングトランジスタを導通状態に移行させるよう
に構成されている。
つぎに、第２図は本発明の別の実施例における中心部圧
縮型の１１ピント分解能のディジタル−アナログ変換装
置の構成図を示したものである。
縮型の１１ピント分解能のディジタル−アナログ変換装
置の構成図を示したものである。
第２図の装置では、中央部に配置された２５６個の同一
抵抗値の低抵抗ｒｏ−ｒ２５５と、低抵抗列の一端とプ
ラス側給電線路の間に直列に接続された７個の同一抵抗
値の高抵抗ＲＯ〜Ｒ６と、低抵抗列の他端とマイナス側
給電線路の間に直列に接続された７個の同一抵抗値の高
抵抗ＲＩＯ〜Ｒ１６によって構成され、２６８個のタッ
プを有する抵抗分圧回路１００と、中心部の２５６個の
タップと１７箇所のツリーブランチＲＡＷＯ。
抵抗値の低抵抗ｒｏ−ｒ２５５と、低抵抗列の一端とプ
ラス側給電線路の間に直列に接続された７個の同一抵抗
値の高抵抗ＲＯ〜Ｒ６と、低抵抗列の他端とマイナス側
給電線路の間に直列に接続された７個の同一抵抗値の高
抵抗ＲＩＯ〜Ｒ１６によって構成され、２６８個のタッ
プを有する抵抗分圧回路１００と、中心部の２５６個の
タップと１７箇所のツリーブランチＲＡＷＯ。
ＲＡＷＩ、ＲＡＷ２．ＲＡＷ３．・・・・・・ＲＡＷＩ
６の間に接続された２５６個のスイッチングトランジス
タと、前記ツリーブランチＲＩＶＯ〜ＲＡＷ１６と出力
端子５０の間に接続されたスイッチングトランジスタと
高抵抗の直列回路と、データ入力端子１０〜２０に供給
される人力データに応じてこれらのスイッチングトラン
ジスタを導通状態に移行させるデコーダ２００を備えて
いる。
６の間に接続された２５６個のスイッチングトランジス
タと、前記ツリーブランチＲＩＶＯ〜ＲＡＷ１６と出力
端子５０の間に接続されたスイッチングトランジスタと
高抵抗の直列回路と、データ入力端子１０〜２０に供給
される人力データに応じてこれらのスイッチングトラン
ジスタを導通状態に移行させるデコーダ２００を備えて
いる。
第２図のディジタル−アナログ変換装置は供給電圧の２
分の１付近のディジタル−アナログ変換の分解能を高く
するために殆どの数のタップをこの部分に集中させると
ともに、ＩＣチップ上の配線面積をできるかぎり縮小す
るために、スイッチング回路網をマトリクス状に配置し
ているが、この装置においても本発明を適用することに
より中央部のタップ数を２倍にしたのと同等の分解能を
実現している。
分の１付近のディジタル−アナログ変換の分解能を高く
するために殆どの数のタップをこの部分に集中させると
ともに、ＩＣチップ上の配線面積をできるかぎり縮小す
るために、スイッチング回路網をマトリクス状に配置し
ているが、この装置においても本発明を適用することに
より中央部のタップ数を２倍にしたのと同等の分解能を
実現している。
発明の効果
本発明のディジタル−アナログ変換装置は以上の説明か
らも明らかなように、複数のタップを有する抵抗分圧手
段（実施例においては抵抗分圧回路１００）と、前記複
数のタップと出力端子の間に接続された複数のスイッチ
ング手段（第１図の実施例においてはスイッチングトラ
ンジスタ１０１〜１１７）と、入力データの特定のビッ
ト（実施例においては１ビツト目）よりも上位のビット
のデータに対応して前記複数のスイッチング手段のいず
れかを導通状態にさせるとともに前記特定のビットの論
理レベルに応じて導通状態にあるスイッチング手段とそ
れに隣接した別のスイッチング手段を導通状態に移行せ
しめるデコーダ２００を備えたことを特徴とするもので
、タップ数を増加させることなく、また、簡単な構成で
高精度のディジタル−アナログ変換装置を得ることがで
き、大なる効果を奏する。
らも明らかなように、複数のタップを有する抵抗分圧手
段（実施例においては抵抗分圧回路１００）と、前記複
数のタップと出力端子の間に接続された複数のスイッチ
ング手段（第１図の実施例においてはスイッチングトラ
ンジスタ１０１〜１１７）と、入力データの特定のビッ
ト（実施例においては１ビツト目）よりも上位のビット
のデータに対応して前記複数のスイッチング手段のいず
れかを導通状態にさせるとともに前記特定のビットの論
理レベルに応じて導通状態にあるスイッチング手段とそ
れに隣接した別のスイッチング手段を導通状態に移行せ
しめるデコーダ２００を備えたことを特徴とするもので
、タップ数を増加させることなく、また、簡単な構成で
高精度のディジタル−アナログ変換装置を得ることがで
き、大なる効果を奏する。
第１図は本発明の一実施例におけるディジタル−アナロ
グ変換装置の構成図、第２図は本発明の別の実施例にお
けるディジタル−アナログ変換装置の構成図である。 １００・・・・・・抵抗分圧回路、１０１〜１１７・・
・・・・スイッチングトランジスタ、２００・・・・・
・デコーダ。
グ変換装置の構成図、第２図は本発明の別の実施例にお
けるディジタル−アナログ変換装置の構成図である。 １００・・・・・・抵抗分圧回路、１０１〜１１７・・
・・・・スイッチングトランジスタ、２００・・・・・
・デコーダ。
Claims (1)
- 複数のタップを有する抵抗分圧手段と、前記複数のタッ
プと出力端子の間に接続された複数のスイッチング手段
と、入力データの特定のビットよりも上位のビットのデ
ータに対応して前記複数のスイッチング手段のいずれか
を導通状態にさせるとともに前記特定のビットの論理レ
ベルに応じて導通状態にあるスイッチング手段とそれに
隣接した別のスイッチング手段を導通状態に移行せしめ
るデコーダを備えてなるディジタル−アナログ変換装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22307186A JPS6376619A (ja) | 1986-09-19 | 1986-09-19 | デイジタル−アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22307186A JPS6376619A (ja) | 1986-09-19 | 1986-09-19 | デイジタル−アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376619A true JPS6376619A (ja) | 1988-04-06 |
Family
ID=16792375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22307186A Pending JPS6376619A (ja) | 1986-09-19 | 1986-09-19 | デイジタル−アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376619A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152720A (ja) * | 1983-02-19 | 1984-08-31 | Sony Corp | デジタルアナログ変換回路 |
| JPS59193621A (ja) * | 1983-04-18 | 1984-11-02 | Toshiba Corp | デジタル−アナログ変換回路 |
-
1986
- 1986-09-19 JP JP22307186A patent/JPS6376619A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152720A (ja) * | 1983-02-19 | 1984-08-31 | Sony Corp | デジタルアナログ変換回路 |
| JPS59193621A (ja) * | 1983-04-18 | 1984-11-02 | Toshiba Corp | デジタル−アナログ変換回路 |
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